JPH0521552A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0521552A JPH0521552A JP3202580A JP20258091A JPH0521552A JP H0521552 A JPH0521552 A JP H0521552A JP 3202580 A JP3202580 A JP 3202580A JP 20258091 A JP20258091 A JP 20258091A JP H0521552 A JPH0521552 A JP H0521552A
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Abstract
(57)【要約】
【構成】 テストモード等、特殊なモード時に使用しな
いピンＡ10、またはもともとノーコネクションとなって
いるピンＮＣを切換ピンとし、内部定電圧発生回路の出
力電位との切換可能とする。 【効果】 内部定電圧をモニタし、又外部より電圧印加
してその値を変えられるので、デバイスの特性評価，解
析を容易に行える。
いピンＡ10、またはもともとノーコネクションとなって
いるピンＮＣを切換ピンとし、内部定電圧発生回路の出
力電位との切換可能とする。 【効果】 内部定電圧をモニタし、又外部より電圧印加
してその値を変えられるので、デバイスの特性評価，解
析を容易に行える。
Description
【０００１】
【産業上の利用分野】この発明は、例えば半導体集積回
路装置に関し、特に内部定電圧発生回路の発生電位のモ
ニタを可能としたものに関するものである。
路装置に関し、特に内部定電圧発生回路の発生電位のモ
ニタを可能としたものに関するものである。
【０００２】
【従来の技術】図２はＳＯＪ(small outline J lead pa
ckage)技術によりパッケージングされた４ＭＤＲＡＭの
ピン配置図である。図において、ＶCCは電源ピン、ＶSS
はグランドピン、／ＲＡＳはローアドレスストローブピ
ン、／ＣＡＳはコラムアドレスストローブピン、／Ｗは
ライトイネーブルピン、Ｄは書き込みデータ入力ピン、
Ｑは読み出しデータ出力ピン、Ａ0 〜Ａ10はアドレスピ
ン、ＮＣはノーコネクション（No Connection)ピンであ
る。図において、ＮＣピンはチップとピンは配線接続さ
れておらず、通常の動作において使用されないピンであ
る。
ckage)技術によりパッケージングされた４ＭＤＲＡＭの
ピン配置図である。図において、ＶCCは電源ピン、ＶSS
はグランドピン、／ＲＡＳはローアドレスストローブピ
ン、／ＣＡＳはコラムアドレスストローブピン、／Ｗは
ライトイネーブルピン、Ｄは書き込みデータ入力ピン、
Ｑは読み出しデータ出力ピン、Ａ0 〜Ａ10はアドレスピ
ン、ＮＣはノーコネクション（No Connection)ピンであ
る。図において、ＮＣピンはチップとピンは配線接続さ
れておらず、通常の動作において使用されないピンであ
る。
【０００３】図３は半導体記憶装置の単位メモリセルの
回路図を示す。単位メモリセルを１個のＭＯＳ型トラン
ジスタと１個の容量から構成する１トランジスタ型メモ
リセルは大容量化に適している。図４において、Ｄは情
報をメモリセルに送受するための行ディジット線、Ｑは
メモリセルのキャパシタと行ディジット線との間に情報
を出し入れするスイッチングトランジスタである。Ａは
このスイッチングトランジスタＱのゲートを駆動する列
アドレス線、Ｃは情報を電位として保持するキャパシタ
である。Ｃ１，Ｃ２はキャパシタＣのそれぞれの側のノ
ードを意味する。
回路図を示す。単位メモリセルを１個のＭＯＳ型トラン
ジスタと１個の容量から構成する１トランジスタ型メモ
リセルは大容量化に適している。図４において、Ｄは情
報をメモリセルに送受するための行ディジット線、Ｑは
メモリセルのキャパシタと行ディジット線との間に情報
を出し入れするスイッチングトランジスタである。Ａは
このスイッチングトランジスタＱのゲートを駆動する列
アドレス線、Ｃは情報を電位として保持するキャパシタ
である。Ｃ１，Ｃ２はキャパシタＣのそれぞれの側のノ
ードを意味する。
【０００４】一般に、ＤＲＡＭにおいては、いくつかの
定電圧発生回路を有している。該発生回路より発生する
定電圧としてはＶbb，Ｖgg，Ｖbl等がある。ここでＶbb
は基板電位を与える。ＰＮ接合において順方向にバイア
スがかかると電流が流れるが、例えばＰ基板上に回路が
形成されている場合、入力ピンからのアンダーシュート
に起因するラッチアップ現象を防ぐ等の目的でＶbbは負
電位としている。
定電圧発生回路を有している。該発生回路より発生する
定電圧としてはＶbb，Ｖgg，Ｖbl等がある。ここでＶbb
は基板電位を与える。ＰＮ接合において順方向にバイア
スがかかると電流が流れるが、例えばＰ基板上に回路が
形成されている場合、入力ピンからのアンダーシュート
に起因するラッチアップ現象を防ぐ等の目的でＶbbは負
電位としている。
【０００５】Ｖggはセルプレート電位を与える。図４に
おいて、ノードＣ１には情報としての電位Ｖo が与えら
れ、ノードＣ２にはセルプレート電位Ｖggが与えられ
る。このときキャパシタＣにはΔＶ＝｜Ｖo −Ｖgg｜の
電位差がストレスとしてかかるが、キャパシタＣを形成
する絶縁膜に対するストレスを緩和して信頼性を向上さ
せる目的でＶggは通常、１／２ＶCC以下に設定されてい
る。
おいて、ノードＣ１には情報としての電位Ｖo が与えら
れ、ノードＣ２にはセルプレート電位Ｖggが与えられ
る。このときキャパシタＣにはΔＶ＝｜Ｖo −Ｖgg｜の
電位差がストレスとしてかかるが、キャパシタＣを形成
する絶縁膜に対するストレスを緩和して信頼性を向上さ
せる目的でＶggは通常、１／２ＶCC以下に設定されてい
る。
【０００６】Ｖblはスタンバイ時の行ディジット線Ｄの
レベルを与える。行ディジット線Ｄはディジットセンス
アンプＳ（図示せず）に接続されている。ディジットセ
ンスアンプＳはメモリセルから行ディジット線Ｄに読み
出された微少電位変化を増幅して、出力回路への伝達を
備えるとともに、読み出しの際、破壊されたメモリセル
の情報をメモリセルに再書き込みする増幅回路である。
ディジットセンスアンプＳはメモリセルの情報に応じて
行ディジット線Ｄを通常ＶCCレベルまたはＶSSレベルに
増幅する。近年、半導体記憶装置は高速化が求められて
おり、読み出しの高速化を図るために、行ディジット線
Ｄがスタンバイ時、通常１／２ＶCC以下のレベルとなる
よう、Ｖggは設定されている。
レベルを与える。行ディジット線Ｄはディジットセンス
アンプＳ（図示せず）に接続されている。ディジットセ
ンスアンプＳはメモリセルから行ディジット線Ｄに読み
出された微少電位変化を増幅して、出力回路への伝達を
備えるとともに、読み出しの際、破壊されたメモリセル
の情報をメモリセルに再書き込みする増幅回路である。
ディジットセンスアンプＳはメモリセルの情報に応じて
行ディジット線Ｄを通常ＶCCレベルまたはＶSSレベルに
増幅する。近年、半導体記憶装置は高速化が求められて
おり、読み出しの高速化を図るために、行ディジット線
Ｄがスタンバイ時、通常１／２ＶCC以下のレベルとなる
よう、Ｖggは設定されている。
【０００７】
【発明が解決しようとする課題】これらの例からわかる
ように、内部定電圧発生回路により供給される定電圧
は、いずれもデバイスの特性を左右する重要なものであ
る。該定電圧をモニタし、または外から特定電位に固定
することで、デバイスの特性評価，改良を容易に行うこ
とができる。
ように、内部定電圧発生回路により供給される定電圧
は、いずれもデバイスの特性を左右する重要なものであ
る。該定電圧をモニタし、または外から特定電位に固定
することで、デバイスの特性評価，改良を容易に行うこ
とができる。
【０００８】しかるに、従来の半導体記憶装置において
は、図２に示したようなピン配置となっており、内部定
電圧発生回路より供給される定電圧をモニタすることが
できず、デバイスの特性評価・改良を容易に行うことが
できないという問題点があった。
は、図２に示したようなピン配置となっており、内部定
電圧発生回路より供給される定電圧をモニタすることが
できず、デバイスの特性評価・改良を容易に行うことが
できないという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、動作時に使用しないピンまたは
もともとノーコネクション（以下、ＮＣと称す）となっ
ているピンを用いて内部定電圧発生回路の発生電位をモ
ニタできる半導体集積回路装置を得ることを目的とす
る。
ためになされたもので、動作時に使用しないピンまたは
もともとノーコネクション（以下、ＮＣと称す）となっ
ているピンを用いて内部定電圧発生回路の発生電位をモ
ニタできる半導体集積回路装置を得ることを目的とす
る。
【００１０】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、通常使用でない場合（例えばテストモー
ド時）において使用しないピン、またはＮＣピンを内部
定電圧発生回路に切換え接続するための接続手段を設け
るようにしたものである。
積回路装置は、通常使用でない場合（例えばテストモー
ド時）において使用しないピン、またはＮＣピンを内部
定電圧発生回路に切換え接続するための接続手段を設け
るようにしたものである。
【００１１】
【作用】この発明においては、テストモード時に使用し
ないピン、またはＮＣピンを用いて内部定電圧発生回路
の発生電位をモニタできるようにしたので、デバイスの
特性評価・改良のための測定を容易に行うことができ
る。
ないピン、またはＮＣピンを用いて内部定電圧発生回路
の発生電位をモニタできるようにしたので、デバイスの
特性評価・改良のための測定を容易に行うことができ
る。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１(a) はこの発明の一実施例による半導体集積
回路装置のピン配置図であり、ＮＣピン及びテストモー
ド時に使用しないＡ10ピン（通常使用でない場合に使用
しないピン）をそれぞれＶbb，Ｖbl，Ｖggピンとして使
用した例を示すものである。
する。図１(a) はこの発明の一実施例による半導体集積
回路装置のピン配置図であり、ＮＣピン及びテストモー
ド時に使用しないＡ10ピン（通常使用でない場合に使用
しないピン）をそれぞれＶbb，Ｖbl，Ｖggピンとして使
用した例を示すものである。
【００１３】図１(b) は本発明の一実施例による半導体
集積回路装置における同一ピンを使用モードによって切
り換える時の内部切換回路（切換手段）を示す図であ
る。図において、Ｂo はピン切換の信号であり、例えば
テストモード時のピン切換を行う場合は、Ｂo にはテス
トモード検出回路の検出信号が入力される。このＢo 信
号はインバータ３のＩ１，Ｉ２から構成されるラッチ回
路４でラッチされる。該ラッチ回路４よりの出力１１
は、トランスミッション型ゲートを構成するＰＭＯＳ１
のＱ１Ｇとインバータ３のＩ１を経たＮＭＯＳ２のＱ２
Ｇの組か、インバータ３のＩ３を経たＰＭＯＳ１のＱ３
ＧとＮＭＯＳ２のＱ４Ｇの組のいずれかをＯＮ状態にす
る。これにより、入力ＸはＹ１またはＹ２と接続され
る。
集積回路装置における同一ピンを使用モードによって切
り換える時の内部切換回路（切換手段）を示す図であ
る。図において、Ｂo はピン切換の信号であり、例えば
テストモード時のピン切換を行う場合は、Ｂo にはテス
トモード検出回路の検出信号が入力される。このＢo 信
号はインバータ３のＩ１，Ｉ２から構成されるラッチ回
路４でラッチされる。該ラッチ回路４よりの出力１１
は、トランスミッション型ゲートを構成するＰＭＯＳ１
のＱ１Ｇとインバータ３のＩ１を経たＮＭＯＳ２のＱ２
Ｇの組か、インバータ３のＩ３を経たＰＭＯＳ１のＱ３
ＧとＮＭＯＳ２のＱ４Ｇの組のいずれかをＯＮ状態にす
る。これにより、入力ＸはＹ１またはＹ２と接続され
る。
【００１４】次に動作について説明する。図１(a) にお
いて、４及び２３ピンの部分はＮＣピンである。またテ
ストモード時は５ピン（Ａ10ピン）は使用していない。
このことに注目すれば、４，２３及び５ピンをモニタピ
ンとして使用し、内部定電圧発生回路の発生電位をモニ
タすることができる。
いて、４及び２３ピンの部分はＮＣピンである。またテ
ストモード時は５ピン（Ａ10ピン）は使用していない。
このことに注目すれば、４，２３及び５ピンをモニタピ
ンとして使用し、内部定電圧発生回路の発生電位をモニ
タすることができる。
【００１５】上記内部切換回路の一例を図１(b) を参照
して説明する。例えばピン切換信号Ｂo が“Ｈ”になる
と、ラッチ回路４の出力ノード１１は“Ｌ”になる。こ
れにより、ＰＭＯＳ１のＱ１ＧとＮＭＯＳ２のＱ２Ｇよ
りなるトランスミッション型ゲートがＯＮ状態、一方、
ＰＭＯＳ１のＱ３ＧとＮＭＯＳ２のＱ４Ｇよりなるトラ
ンスミッション型ゲートがＯＦＦ状態となるので、入力
ＸはＹ１と内部接続される。
して説明する。例えばピン切換信号Ｂo が“Ｈ”になる
と、ラッチ回路４の出力ノード１１は“Ｌ”になる。こ
れにより、ＰＭＯＳ１のＱ１ＧとＮＭＯＳ２のＱ２Ｇよ
りなるトランスミッション型ゲートがＯＮ状態、一方、
ＰＭＯＳ１のＱ３ＧとＮＭＯＳ２のＱ４Ｇよりなるトラ
ンスミッション型ゲートがＯＦＦ状態となるので、入力
ＸはＹ１と内部接続される。
【００１６】逆にピン切換信号Ｂo が“Ｌ”になると、
ラッチ回路４の出力ノード１１は“Ｈ”になる。これに
よりＰＭＯＳ１のＱ３ＧとＮＭＯＳ２のＱ４Ｇよりなる
トランスミッション型ゲートがＯＮ状態、一方、ＰＭＯ
Ｓ１のＱ１ＧとＮＭＯＳ２のＱ２Ｇよりなるトランスミ
ッション型ゲートがＯＦＦ状態となり、入力ＸはＹ２と
内部接続される。
ラッチ回路４の出力ノード１１は“Ｈ”になる。これに
よりＰＭＯＳ１のＱ３ＧとＮＭＯＳ２のＱ４Ｇよりなる
トランスミッション型ゲートがＯＮ状態、一方、ＰＭＯ
Ｓ１のＱ１ＧとＮＭＯＳ２のＱ２Ｇよりなるトランスミ
ッション型ゲートがＯＦＦ状態となり、入力ＸはＹ２と
内部接続される。
【００１７】インバータ３のＩ１，Ｉ２の閾値を予めア
ンバランスに設定しておくことで、ノード１１のレベル
が“Ｈ”またはインバータになりやすくしておくこと
で、容易に初期値は設定できる。
ンバランスに設定しておくことで、ノード１１のレベル
が“Ｈ”またはインバータになりやすくしておくこと
で、容易に初期値は設定できる。
【００１８】ピン切換の信号Ｂo として、テストモード
検出回路の出力を使用し、Ｙ１としてＶggレベル，Ｙ２
としてＡ10信号、Ｘとして５ピンを使用した場合を考え
る。テストモード検出回路がテストモードを検出して、
Ｂo に“Ｈ”を出力すると、前述の通り、Ｑ１ＧとＱ２
Ｇより構成されるトランスミッション型ゲートがＯＮ
し、５ピンはＹ１、即ちＶggレベルと接続される。テス
トモードを抜けると、テストモード検出回路はＢo に
“Ｌ”を出力する。この場合は、Ｑ３ＧとＱ４Ｇより構
成されるトランスミッション型ゲートがＯＮし、５ピン
はＹ２、即ちＡ10ピンとして機能する。
検出回路の出力を使用し、Ｙ１としてＶggレベル，Ｙ２
としてＡ10信号、Ｘとして５ピンを使用した場合を考え
る。テストモード検出回路がテストモードを検出して、
Ｂo に“Ｈ”を出力すると、前述の通り、Ｑ１ＧとＱ２
Ｇより構成されるトランスミッション型ゲートがＯＮ
し、５ピンはＹ１、即ちＶggレベルと接続される。テス
トモードを抜けると、テストモード検出回路はＢo に
“Ｌ”を出力する。この場合は、Ｑ３ＧとＱ４Ｇより構
成されるトランスミッション型ゲートがＯＮし、５ピン
はＹ２、即ちＡ10ピンとして機能する。
【００１９】ＮＣピンの場合も同様な操作を行えば良
い。例えば、図１(a)に示したように、４ピンをＮＣピ
ンとＶbbレベルモニタの切換として使う場合を考える。
この場合はＹ１をfloating、Ｙ２をＶbbに、Ｘとして４
ピンを使用すればよい。Ｂo が“Ｈ”のときは前述のよ
うに、４ピンはfloating、即ちＮＣピンとして作用す
る。Ｂo が“Ｌ”になると、４ピンはＶbbピンと接続さ
れ、従って、４ピンを通してＶbbレベルをモニタするこ
とができる。
い。例えば、図１(a)に示したように、４ピンをＮＣピ
ンとＶbbレベルモニタの切換として使う場合を考える。
この場合はＹ１をfloating、Ｙ２をＶbbに、Ｘとして４
ピンを使用すればよい。Ｂo が“Ｈ”のときは前述のよ
うに、４ピンはfloating、即ちＮＣピンとして作用す
る。Ｂo が“Ｌ”になると、４ピンはＶbbピンと接続さ
れ、従って、４ピンを通してＶbbレベルをモニタするこ
とができる。
【００２０】なお、上記実施例では４ＭＤＲＡＭ（ＳＯ
Ｊ）を例にとったが、ＮＣピンまたはテストモード等の
理由により使用しないピンがあれば４ＭＤＲＡＭ（ＳＯ
Ｊ）に限定する必要はなく、いずれのデバイスにおいて
も内部定電圧発生回路の発生電位のモニタは可能であ
る。
Ｊ）を例にとったが、ＮＣピンまたはテストモード等の
理由により使用しないピンがあれば４ＭＤＲＡＭ（ＳＯ
Ｊ）に限定する必要はなく、いずれのデバイスにおいて
も内部定電圧発生回路の発生電位のモニタは可能であ
る。
【００２１】また、モニタにおいて、４ピンをＶbb用、
５ピンをＶgg用、２３ピンをＶbl用にしたが、組み合わ
せはいずれでもよく、また１つの電位のみがいずれかの
ピン（ＮＣピンまたは未使用ピン）に接続可能という状
態でもよい。
５ピンをＶgg用、２３ピンをＶbl用にしたが、組み合わ
せはいずれでもよく、また１つの電位のみがいずれかの
ピン（ＮＣピンまたは未使用ピン）に接続可能という状
態でもよい。
【００２２】このように、上記実施例によれば、テスト
モード等、特殊なモード時に使用しないピンまたはもと
もとＮＣとなっているピンを切換ピンとし、内部定電圧
発生回路の出力電位との切り換えができるようにしたの
で、内部定電圧発生回路の発生電位で容易にモニタでき
るようになるという効果がある。
モード等、特殊なモード時に使用しないピンまたはもと
もとＮＣとなっているピンを切換ピンとし、内部定電圧
発生回路の出力電位との切り換えができるようにしたの
で、内部定電圧発生回路の発生電位で容易にモニタでき
るようになるという効果がある。
【００２３】また、これにより内部定電圧発生回路の発
生電位をモニタし、時には発生電位を外部より印加固定
することができるので、デバイスの特性評価，改良試験
を容易に行えるこという効果がある。
生電位をモニタし、時には発生電位を外部より印加固定
することができるので、デバイスの特性評価，改良試験
を容易に行えるこという効果がある。
【００２４】なお、１つのＮＣピンまたは未使用ピンに
複数の内部定電圧発生回路の発生電位をモニタ可能とし
ておいても良い。この実現手段としては既知のものを含
め、いくつか考えられるが、ＷＣＢＲ(Write Cas Befor
e Ras)タイミングにおいて取り込んだアドレスによって
内部回路を切り換えるアドレスキーという手法も有効で
ある。
複数の内部定電圧発生回路の発生電位をモニタ可能とし
ておいても良い。この実現手段としては既知のものを含
め、いくつか考えられるが、ＷＣＢＲ(Write Cas Befor
e Ras)タイミングにおいて取り込んだアドレスによって
内部回路を切り換えるアドレスキーという手法も有効で
ある。
【００２５】また、切換用スイッチにトランスミッショ
ン型を用いたが、ＰＭＯＳ１またはＮＭＯＳ２のいずれ
か一方でもよく、またそれらを組み合わせてもよく、切
換信号Ｂo （または複数の電位の切換のときはＢ ,Ｂ,
Ｂ ,…も使用）を受けて内部回路を切り換える目的を達
成する手段であれば、いずれも本発明の目的を損ねるも
のではない。
ン型を用いたが、ＰＭＯＳ１またはＮＭＯＳ２のいずれ
か一方でもよく、またそれらを組み合わせてもよく、切
換信号Ｂo （または複数の電位の切換のときはＢ ,Ｂ,
Ｂ ,…も使用）を受けて内部回路を切り換える目的を達
成する手段であれば、いずれも本発明の目的を損ねるも
のではない。
【００２６】
【発明の効果】以上のように、この発明に係る半導体集
積回路装置によれば、通常使用でない場合に使用しない
ピンまたはもともとノーコネクションとなっているピン
を切換ピンとし、内部定電圧発生回路の出力電位との切
り換えができるようにしたので、内部定電圧発生回路の
発生電位で容易にモニタできるようになるという効果が
ある。
積回路装置によれば、通常使用でない場合に使用しない
ピンまたはもともとノーコネクションとなっているピン
を切換ピンとし、内部定電圧発生回路の出力電位との切
り換えができるようにしたので、内部定電圧発生回路の
発生電位で容易にモニタできるようになるという効果が
ある。
【図１】この発明の一実施例による半導体集積回路装置
を示す図で、図１(a) はその内部定電位モニタ用切換機
能つき４ＭＤＲＡＭのピン配置図、図１(b) はこの発明
の一実施例による半導体集積回路装置のピンの切換を実
現するための内部切換回路の一例を示す図である。
を示す図で、図１(a) はその内部定電位モニタ用切換機
能つき４ＭＤＲＡＭのピン配置図、図１(b) はこの発明
の一実施例による半導体集積回路装置のピンの切換を実
現するための内部切換回路の一例を示す図である。
【図２】従来の４ＭＤＲＡＭ（ＳＯＪ）のピン配置図で
ある。
ある。
【図３】１トランジスタ型メモリセルの等価回路図であ
る。
る。
ＮＣ ノーコネクションピン
Ｂ0 切換信号
１ ＰＭＯＳ
２ ＮＭＯＳ
３ インバータ
４ ラッチ回路
Ａ 列アドレス線
Ｄ 行ディジット線
Ｑ スイッチングトランジスタ
Ｃ キャパシタ
【手続補正書】
【提出日】平成４年１月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図３は半導体記憶装置の単位メモリセルの
回路図を示す。単位メモリセルを１個のＭＯＳ型トラン
ジスタと１個の容量から構成する１トランジスタ型メモ
リセルは大容量化に適している。図３において、Ｄは情
報をメモリセルに送受するための行ディジット線、Ｑは
メモリセルのキャパシタと行ディジット線との間に情報
を出し入れするスイッチングトランジスタである。Ａは
このスイッチングトランジスタＱのゲートを駆動する列
アドレス線、Ｃは情報を電位として保持するキャパシタ
である。Ｃ１，Ｃ２はキャパシタＣのそれぞれの側のノ
ードを意味する。
回路図を示す。単位メモリセルを１個のＭＯＳ型トラン
ジスタと１個の容量から構成する１トランジスタ型メモ
リセルは大容量化に適している。図３において、Ｄは情
報をメモリセルに送受するための行ディジット線、Ｑは
メモリセルのキャパシタと行ディジット線との間に情報
を出し入れするスイッチングトランジスタである。Ａは
このスイッチングトランジスタＱのゲートを駆動する列
アドレス線、Ｃは情報を電位として保持するキャパシタ
である。Ｃ１，Ｃ２はキャパシタＣのそれぞれの側のノ
ードを意味する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】Ｖggはセルプレート電位を与える。図４に
おいて、ノードＣ１には情報としての電位Ｖo が与えら
れ、ノードＣ２にはセルプレート電位Ｖggが与えられ
る。このときキャパシタＣにはΔＶ＝｜Ｖo −Ｖgg｜の
電位差がストレスとしてかかるが、キャパシタＣを形成
する絶縁膜に対するストレスを緩和して信頼性を向上さ
せる目的でＶggは通常、およそ１／２Ｖ CCに設定されて
いる。
おいて、ノードＣ１には情報としての電位Ｖo が与えら
れ、ノードＣ２にはセルプレート電位Ｖggが与えられ
る。このときキャパシタＣにはΔＶ＝｜Ｖo −Ｖgg｜の
電位差がストレスとしてかかるが、キャパシタＣを形成
する絶縁膜に対するストレスを緩和して信頼性を向上さ
せる目的でＶggは通常、およそ１／２Ｖ CCに設定されて
いる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】Ｖblはスタンバイ時の行ディジット線Ｄの
レベルを与える。行ディジット線Ｄはディジットセンス
アンプＳ（図示せず）に接続されている。ディジットセ
ンスアンプＳはメモリセルから行ディジット線Ｄに読み
出された微少電位変化を増幅して、出力回路への伝達を
備えるとともに、読み出しの際、破壊されたメモリセル
の情報をメモリセルに再書き込みする増幅回路である。
ディジットセンスアンプＳはメモリセルの情報に応じて
行ディジット線Ｄを通常ＶCCレベルまたはＶSSレベルに
増幅する。近年、半導体記憶装置は高速化が求められて
おり、読み出しの高速化を図るために、行ディジット線
Ｄがスタンバイ時、通常およそ１／２Ｖ CCのレベルとな
るよう、Ｖggは設定されている。
レベルを与える。行ディジット線Ｄはディジットセンス
アンプＳ（図示せず）に接続されている。ディジットセ
ンスアンプＳはメモリセルから行ディジット線Ｄに読み
出された微少電位変化を増幅して、出力回路への伝達を
備えるとともに、読み出しの際、破壊されたメモリセル
の情報をメモリセルに再書き込みする増幅回路である。
ディジットセンスアンプＳはメモリセルの情報に応じて
行ディジット線Ｄを通常ＶCCレベルまたはＶSSレベルに
増幅する。近年、半導体記憶装置は高速化が求められて
おり、読み出しの高速化を図るために、行ディジット線
Ｄがスタンバイ時、通常およそ１／２Ｖ CCのレベルとな
るよう、Ｖggは設定されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】また、切換用スイッチにトランスミッショ
ン型を用いたが、ＰＭＯＳ１またはＮＭＯＳ２のいずれ
か一方でもよく、またそれらを組み合わせてもよく、切
換信号Ｂo （または複数の電位の切換のときはＢ ,Ｂ ,
Ｂ ,…も使用）を受けて内部回路を切り換える目的を達
成する手段であれば、いずれも本発明の目的を損ねるも
のではない。
ン型を用いたが、ＰＭＯＳ１またはＮＭＯＳ２のいずれ
か一方でもよく、またそれらを組み合わせてもよく、切
換信号Ｂo （または複数の電位の切換のときはＢ ,Ｂ ,
Ｂ ,…も使用）を受けて内部回路を切り換える目的を達
成する手段であれば、いずれも本発明の目的を損ねるも
のではない。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (2)
- 【請求項１】 通常使用でない場合に使用しないピンを
有する半導体集積回路装置において、 該ピンを、内部定電圧発生回路に切換え接続するための
接続手段を備え、 上記ピンを、内部定電圧発生回路の発生電位を少なくと
もモニタできるピンとしたことを特徴とする半導体集積
回路装置。 - 【請求項２】 ノーコネクションとなるピンを有する半
導体集積回路装置において、 該ピンを、内部定電圧発生回路に切換え接続するための
接続手段を備え、 上記ピンを、内部定電圧発生回路の発生電位を少なくと
もモニタできるピンとしたことを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3202580A JPH0521552A (ja) | 1991-07-15 | 1991-07-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3202580A JPH0521552A (ja) | 1991-07-15 | 1991-07-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521552A true JPH0521552A (ja) | 1993-01-29 |
Family
ID=16459845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3202580A Pending JPH0521552A (ja) | 1991-07-15 | 1991-07-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521552A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500468B1 (ko) * | 1998-05-27 | 2005-10-19 | 삼성전자주식회사 | 반도체 장치의 테스트 모드 제어회로 |
| KR100804148B1 (ko) * | 2005-09-29 | 2008-02-19 | 주식회사 하이닉스반도체 | 반도체 소자 |
-
1991
- 1991-07-15 JP JP3202580A patent/JPH0521552A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500468B1 (ko) * | 1998-05-27 | 2005-10-19 | 삼성전자주식회사 | 반도체 장치의 테스트 모드 제어회로 |
| KR100804148B1 (ko) * | 2005-09-29 | 2008-02-19 | 주식회사 하이닉스반도체 | 반도체 소자 |
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