JP3158420B2 - 温度検出回路および温度検出回路を備えた半導体装置 - Google Patents

温度検出回路および温度検出回路を備えた半導体装置

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は温度検出回路に関し、特に半導体メモリ装置
等に用いられる内部電源降圧回路を制御する温度検出回
路に関する。
［従来の技術およびその問題点］ 近年、半導体集積回路、特に、半導体メモリ装置は種
々の関連技術の進歩により集積密度を増加させている。
半導体メモリ装置には、最先端の微細加工技術が採用さ
れており、３年で４倍のメモリ容量を増加させる。とこ
ろが、４メガビットスタティックRAM（４ΜSRAM）や、1
6メガビットダイナミックRAM（16ΜDRAM）といった半導
体メモリ装置においては、トランジスタの微細化にとも
ないホットエレクトロンやゲート酸化膜の劣化に基因す
るトランジスタ性能の劣化が深刻な問題となってきてい
る。そこで、このトランジスタの劣化を防止すべく半導
体メモリ装置の内部電源を外部電源よりも降圧させて使
用することが研究されており、半導体メモリ装置に電源
内部降圧回路を搭載することが検討されている。
かかる電源内部降圧回路を具備した従来の半導体メモ
リ装置を第５図に示す。第５図において、ＶCCは外部電
源であり、通常は＋5Vが与えられる。１は電源内部降圧
回路で前述のＶCCレベルをＶINT（＋３〜＋4V程度）レ
ベルまでで降圧する回路である。このＶINTレベルが周
辺回路３やメモリセルアレイ４の電源として供給されて
いる。このような半導体メモリ装置の内部電源を外部電
源よりも降圧させることにより、トランジスタの特性劣
化を防ぐことが可能で、信頼性の高い半導体装置を実現
することができる。
ところで、一般的に半導体製造メーカーは、半導体装
置の製造時、半導体装置の不良を出荷前に除去するため
に選別を行う。更に初期不良を除去するために、バーン
・イン・テスト（BT）を実施することが多い。ここで、
バーン・イン・テストでは、高温（＋120℃程度）、高
電圧（＋7V程度）の状態を半導体装置に長時間（数〜数
十時間）与えて、初期不良を除去する。
ところが、従来の半導体メモリ装置は、トランジスタ
の信頼性を確保するために、外部電源を内部で降圧させ
て使用しているので前述のバーン・イン・テスト時にも
高電圧が内部で低下してしまい、初期不良を効果的に除
去できないという問題点を有する。
［問題点を解決するための手段］ 本願発明の要旨は、外部から供給された電源電圧を低
下させ他の内部回路に低下した電源電圧を供給する電源
内部降圧回路を備えた半導体装置において、２つの電圧
源間に接続され周囲温度により電気特性の変化する素子
と、該素子の電気特性の変化を検出し周囲温度が所定温
度に達したとき出力信号を反転させ上記電源内部降圧回
路の機能を解除して外部から供給された電源電圧を内部
回路に供給させる検出回路とを備えたことである。
［作用］ 周囲温度が変化すると、素子の電気特性が変化し、こ
れを検出回路が監視している。周囲温度が所定温度に達
すると、検出回路の出力は反転するので、検出回路の出
力から周囲温度が所定温度に達したことを知ることがで
きる。
また、かかる構成の温度検出回路を半導体装置に内蔵
し、電源内部降圧回路の機能を制御させると、通常動作
とバーン・イン・テスト時とで他の内部回路に供給され
る電圧を変化させることができる。
［実施例］ 第１実施例 次に本発明の実施例について図面を参照して説明す
る。
第１図は第１実施例に係る温度検出回路を具備した半
導体メモリ装置を表しており、第２図は温度検出回路の
具体的構成を示す回路図であり、第３図は温度検出回路
の温度依存特性を示すグラフである。
第１図において従来例と同一構成には同一番号を付し
て説明は省略する。従来例との相異は温度検出回路２が
挿入されたことである。
この温度検出回路２は第２図に詳示されているよう
に、高抵抗ポリシリコンの様な温度係数の大きい抵抗素
子Ｒと、ゲートを電源に、ソースを接地ノードに、ドレ
インを抵抗素子Ｒに接続されたＮチャンネル型MOSトラ
ンジスタQ1と、抵抗素子ＲとトランジスタQ1の接続点Ｎ
に接続され、出力φを発生するインバータとを有してい
る。接続Ｎの電圧値は抵抗素子ＲとトランジスタQ1のオ
ン抵抗の比で決定されるが、抵抗素子Ｒは高抵抗ポリシ
リコン等で構成されるため、非常に温度係数が大きく、
高温になるばなるほどその抵抗値は非常に小さくなる。
したがって第３図のごとく温度上昇と共に接続点Ｎの電
圧は上昇する。ここで、Ｎチャンネル型MOSトランジス
タQ1の温度係数は抵抗素子Ｒと比較すると、非常に小さ
いので無視できる。従って抵抗素子Ｒの温度特性のみ
で、接続点Ｎの電圧の温度特性が決まると考えても差し
つかえない。
次に接続点Ｎの電圧が上昇して、インバータ５のしき
い値電圧Vthの到達すると、第３図に示されているよう
に出力φは反転する。出力φが反転したことにより、電
源内部降圧回路１をバイパスさせることが可能である。
言い換えればインバータ５のストッショールド電圧Vth
に到達するときの温度を前もってバーン・イン・テスト
の温度（例えば120℃）に設定しておけば、バーン・イ
ン・テストの時のみ電源内部降圧１を解除することが可
能であり、初期不良を含む半導体メモリ装置を事前に排
除することができる。
第２実施例 次に本発明の第２実施例について説明する。第４図は
本実施例に含まれる温度検出回路２′を示す回路図であ
る。第４図において、本発明の第１実施例との相違点
は、Ｎチャンネル型MOSトランジスタQ2が接続点Ｎとト
ランジスタQ1との間に挿入され、インバータ５がナンド
ゲート６に置き換えられ、トランジスタQ2およびナンド
ゲート６がチップセレクト内部信号CS′で制御されてい
る点である。
チップセレクト内部信号CS′がハイレベルにあると
き、温度に対する回路動作は第１実施例中の温度検出回
路にと全く同様であるため、その説明は省略する。一
方、チップセレクト内部信号CS′がロウレベルにある時
はトランジスタQ2がオフし、ナンドゲート６の出力φは
ハイレベルに固定される。したがって、第４図に示す温
度検出回路２′には貫通電流が全く流れない。
この実施例ではチップセレクト内部信号CS′をロウレ
ベルにするだけで消費電流をほぼゼロにできるという利
点がある。
上記各実施例は半導体メモリ装置に内蔵された電源内
部降圧回路の機能を解除することを説明したが、メモリ
以外の半導体装置に当然適用することもできる。
［発明の効果］ 以上説明したように本発明によると、バーン・イン・
テストの温度に達したとき、電源内部降圧の機能を解除
することが可能であり、初期不良のある半導体装置を効
果的にスクリーニングできるという効果を有する。
【図面の簡単な説明】
第１図は本発明の第１実施例に係る半導体メモリ装置を
表すブロック図、第２図は第１実施例中の温度検出回路
の回路図、第３図は第１実施例中の温度検出回路の温度
依存性を示すグラフ、第４図は本発明の第２実施例を示
す回路図、第５図は従来の半導体メモリ装置を表すブロ
ック図である。 １……電源内部降圧回路、 2,2′……温度検出回路、 ３……周辺回路、 ４……メモリセルアレイ、 ５……インバータ、 ６……ナンド回路、 ＶCC……外部電源、 ＶINT……内部電源、 φ……温度検出回路の出力、 Ｒ……高抵抗ポリシリコン等による抵抗素子、 Ｎ……接続点、 Q1,Q2……Ｎチャンネル型MOSトランジスタ、 CS′……チップセレクト内部信号。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】外部から供給された電源電圧を低下させ他
    の内部回路に低下した電源電圧を供給する電源内部降圧
    回路を備えた半導体装置において、 ２つの電圧源間に接続され周囲温度により電気特性の変
    化する素子と、該素子の電気特性の変化を検出し周囲温
    度が所定温度に達したとき出力信号を反転させ上記電源
    内部降圧回路の機能を解除して外部から供給された電源
    電圧を内部回路に供給させる検出回路とを備えたことを
    特徴とする半導体装置。
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