KR20130059003A - 반도체 테스트 보드 및 반도체 보드 - Google Patents

반도체 테스트 보드 및 반도체 보드 Download PDF

Info

Publication number
KR20130059003A
KR20130059003A KR1020110125072A KR20110125072A KR20130059003A KR 20130059003 A KR20130059003 A KR 20130059003A KR 1020110125072 A KR1020110125072 A KR 1020110125072A KR 20110125072 A KR20110125072 A KR 20110125072A KR 20130059003 A KR20130059003 A KR 20130059003A
Authority
KR
South Korea
Prior art keywords
temperature
mounting unit
semiconductor
chip mounting
resistance
Prior art date
Application number
KR1020110125072A
Other languages
English (en)
Inventor
송기재
경상진
김상철
옥두환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110125072A priority Critical patent/KR20130059003A/ko
Priority to US13/608,067 priority patent/US20130135000A1/en
Publication of KR20130059003A publication Critical patent/KR20130059003A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2874—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to temperature
    • G01R31/2875—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to temperature related to heating

Landscapes

  • Engineering & Computer Science (AREA)
  • Environmental & Geological Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

본 발명은 반도체 테스트 보드에 관한 것이다. 본 발명의 반도체 테스트 보드는 전원 소스로부터 공통으로 전원을 공급받고 온도에 따라 변화하는 저항값을 갖는 제 1 온도 저항 소자와 제 2 온도 저항 소자, 제 1 온도 저항 소자를 통해 전원을 공급받고 테스트될 반도체 패키지가 실장되는 제 1 칩 실장부, 그리고 제 2 온도 저항 소자를 통해 전원을 공급받고 테스트될 반도체 패키지가 실장되는 제 2 칩 실장부로 구성된다.

Description

반도체 테스트 보드 및 반도체 보드{SEMICONDUCTOR TEST BOARD AND SEMICONDUCTOR BOARD}
본 발명은 반도체 테스트 보드 및 반도체 보드에 관한 것이다.
반도체 패키지의 제조 공정이 완료된 이후, 반도체 패키지의 테스트가 수행된다. 반도체 패키지의 테스트를 단축된 시간에 수행하는 테스트로 번-인(Burn-in) 테스트가 있다. 번-인 테스트는 동작 온도보다 높은 고온 환경에서 반도체 패키지를 동작시키고, 반도체 패키지의 오동작 여부를 검출하는 테스트이다.
번-인 테스트는 테스트 보드에 복수의 테스트될 장치들(DUT, Devices Under Test, 예를 들어 반도체 패키지)을 실장하고, 테스트 보드를 챔버에 삽입하고, 챔버가 테스트 보드에 실장된 테스트될 장치들(DUT)에 고온을 인가하며 동작시킴으로써 수행된다.
번-인 테스트의 테스트 속도를 증가시키기 위하여, 하나의 테스트 보드에 실장되는 테스트될 장치들(DUT)의 수가 증가되고 있다.
반도체 공정 기술의 발전에 따라, 테스트용 장치들(DUT)의 사이즈가 감소하고, 테스트용 장치들(DUT)의 핀들 또는 볼들의 크기 및 그것들 사이의 피치(pitch)가 감소하고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 반도체 테스트 보드 및 반도체 보드를 제공하는 데에 있다.
본 발명의 실시 예에 따른 반도체 테스트 보드는, 전원 소스; 상기 전원 소스로부터 공통으로 전원을 공급받고, 온도에 따라 변화하는 저항값을 갖는 제 1 온도 저항 소자와 제 2 온도 저항 소자; 상기 제 1 온도 저항 소자를 통해 전원을 공급받고, 테스트될 반도체 패키지가 실장되도록 구성되는 제 1 칩 실장부; 그리고 상기 제 2 온도 저항 소자를 통해 전원을 공급받고, 테스트될 반도체 패키지가 실장되도록 구성되는 제 2 칩 실장부를 포함한다.
실시 예로서, 상기 제 1 온도 저항 소자와 제 2 온도 저항 소자는 온도가 증가할수록 높은 저항값을 갖는다.
실시 예로서, 상기 제 1 온도 저항 소자와 제 2 온도 저항 소자는 순온도계수(PTC, Positive Temperature Coefficient) 서미스터들(Thermistors)이다.
실시 예로서, 상기 제 1 칩 실장부와 상기 제 2 칩 실장부 각각은, 볼 그리드 어레이(Ball Grid Array, BGA)와 매칭되는 구조를 갖는 복수의 연결 핀들을 포함한다.
실시 예로서, 상기 제 1 온도 저항 소자는 상기 제 1 칩 실장부의 연결 핀들이 쇼트될 때, 상기 제 1 칩 실장부로 과전류가 흐르는 것을 방지하도록 구성된다.
실시 예로서, 상기 제 2 온도 저항 소자는 상기 제 2 칩 실장부의 연결 핀들이 쇼트될 때, 상기 제 2 칩 실장부로 과전류가 흐르는 것을 방지하도록 구성된다.
본 발명의 실시 예에 따른 반도체 보드는, 전원 소스; 상기 전원 소스로부터 공통으로 전원을 공급받고, 반도체 패키지가 실장되도록 구성되는 제 1 칩 실장부와 제 2 칩 실장부; 상기 전원 소스로부터 상기 제 1 칩 실장부로 전원이 공급되는 제 1 경로의 온도에 따라 상기 제 1 칩 실장부로 공급되는 전류를 모니터하고, 상기 제 1 칩 실장부로 과전류가 공급되는 것을 방지하도록 구성되는 제 1 소자; 그리고 상기 전원 소스로부터 상기 제 2 칩 실장부로 전원이 공급되는 제 2 경로의 온도에 따라 상기 제 2 칩 실장부로 공급되는 전류를 모니터하고, 상기 제 2 칩 실장부로 과전류가 공급되는 것을 방지하도록 구성되는 제 2 소자를 포함한다.
실시 예로서, 상기 제 1 소자는 온도에 따라 변화하는 저항값을 갖는 저항을 상기 제 1 경로에 제공하도록 구성되고, 상기 제 2 소자는 온도에 따라 변화하는 저항값을 갖는 저항을 상기 제 2 경로에 제공하도록 구성된다.
실시 예로서, 상기 제 1 소자는 온도가 증가함에 따라 높은 저항값을 갖는 저항을 상기 제 1 경로에 제공하도록 구성되고, 상기 제 2 소자는 온도가 증가함에 따라 높은 저항값을 갖는 저항을 상기 제 2 경로에 제공하도록 구성된다.
실시 예로서, 상기 제 1 소자는 상기 제 1 경로에 제공되는 순온도계수(PTC, Positive Temperature Coefficient) 서미스터(Thermistor)이고, 상기 제 2 소자는 상기 제 2 경로에 제공되는 순온도계수 서미스터이다.
본 발명에 따르면, 전원 소스와 테스트될 장치(DUT)가 실장되는 실장부 사이에, 온도에 따라 변화하는 저항값을 갖는 온도 저항 소자가 제공된다. 실장부에 공급되는 전류의 양이 증가할 때, 온도 저항 소자의 저항값이 증가한다. 따라서, 실장부에 과전류가 공급되는 것이 방지되고, 향상된 신뢰성을 갖는 반도체 테스트 보드 및 반도체 보드가 제공된다.
도 1은 본 발명의 실시 예에 따른 테스트 시스템을 보여준다.
도 2는 도 1의 반도체 테스트 보드들 중 하나와 그것에 실장되는 테스트될 장치들을 보여주는 사시도이다.
도 3은 도 2의 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 4는 도 3의 실장부 및 테스트될 장치의 박스의 부분이 잘못 결합되는 예를 보여준다.
도 5는 본 발명의 실시 예에 따른 반도체 테스트 보드의 전기적 구성을 보여주는 블록도이다.
도 6은 온도 저항 소자들의 온도에 따른 저항값을 보여주는 그래프이다.
도 7은 본 발명의 실시 예에 따른 반도체 보드를 보여주는 사시도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 테스트 시스템을 보여준다. 도 1을 참조하면, 테스트 시스템은 복수의 반도체 테스트 보드들(100) 및 테스트 챔버(1000)를 포함한다.
복수의 반도체 테스트 보드들(100) 각각은 복수의 테스트될 장치들(200, DUT, Devices Under Test)을 실장하도록 구성된다. 테스트될 장치들(DUT)은 반도체 패키지들일 수 있다. 테스트될 장치들(200, DUT)은 SRAM (Static RAM) 패키지들, DRAM (Dynamic RAM) 패키지들, SDRAM (Synchronous DRAM) 패키지들 등과 같은 휘발성 메모리 패키지들을 포함할 수 있다. 테스트될 장치들(200, DUT)은 ROM (Read Only Memory) 패키지들, PROM (Programmable ROM) 패키지들, EPROM (Electrically Programmable ROM) 패키지들, EEPROM (Electrically Erasable and Programmable ROM) 패키지들, 플래시 메모리 패키지들, PRAM (Phase-change RAM) 패키지들, MRAM (Magnetic RAM) 패키지들, RRAM (Resistive RAM) 패키지들, FRAM (Ferroelectric RAM) 패키지들 등과 같은 불휘발성 메모리 패키지들을 포함할 수 있다.
복수의 반도체 테스트 보드들(100) 각각은 커넥터(110)를 포함할 수 있다. 복수의 반도체 테스트 보드들(100) 각각은 커넥터(110)를 통해 신호 및 전원을 수신할 수 있다. 커넥터(110)를 통해 수신된 신호 및 전원은 테스트될 장치들(200, DUT)에 공통으로 공급될 수 있다.
테스트 챔버(1000)에 복수의 삽입 공간들(1100)이 제공된다. 복수의 삽입 공간들(1100)은 복수의 반도체 테스트 보드들(100)이 삽입되는 공간들일 수 있다. 복수의 삽입 공간들(1100)의 일면에, 복수의 반도체 테스트 보드들(100)의 커넥터들(110)과 결합되는 커넥터들(1200)이 제공될 수 있다. 테스트 챔버(1000)는 커넥터들(1200)을 통해 반도체 테스트 보드들(100)에 신호 및 전원을 공급할 수 있다.
반도체 테스트 보드들(100)이 삽입되면, 테스트 챔버(1000)는 내부 온도를 고온으로 증가시킬 수 있다. 테스트 챔버(1000)는 내부 온도를 테스트될 장치들(200, DUT)의 정상 동작 온도보다 높은 온도로 증가시킬 수 있다. 내부 온도를 증가시킨 상태에서, 테스트 챔버(1000)는 테스트용 신호 및 전원을 커넥터(1200)를 통해 반도체 테스트 보드들(100)에 제공할 수 있다. 즉, 테스트 챔버(1000)는 테스트될 장치들(200, DUT)의 번-인(Burn-in) 테스트를 수행할 수 있다.
도 2는 도 1의 반도체 테스트 보드들(100) 중 하나와 그것에 실장되는 테스트될 장치들(200, DUT)을 보여주는 사시도이다. 도 2를 참조하면, 반도체 테스트 보드(100)는 커넥터(110), 바디(120), 그리고 실장부들(130)를 포함한다.
커넥터(110)는 바디(120)의 일 측면, 바디(120)의 일 측의 상면, 또는 바디(120)의 일 측의 하면에 제공되는 도전선들을 포함할 수 있다.
바디(120)는 인쇄 회로 기판(PCB, Printed Circuit Board)을 포함할 수 있다. 바디(120)는 커넥터(110)와 실장부들(130)을 전기적으로 연결하는 배선들을 포함할 수 있다. 바디(120)에 저항, 커패시터, 인덕터 등과 같은 다양한 구성 요소들이 제공될 수 있다.
실장부들(130)에 테스트될 장치들(200, DUT, 예를 들어 반도체 패키지들)이 실장될 수 있다.
도 3은 도 2의 Ⅲ-Ⅲ' 선에 따른 단면도이다. 도 2 및 도 3을 참조하면, 바디(120) 위에 실장부(130)가 제공된다. 실장부(130)는 커넥터(131), 패키지 보드(133), 소켓(135), 그리고 연결 핀들(137)을 포함한다.
커넥터(131)는 바디(120)의 배선들과 패키지 보드(133)의 배선들을 전기적으로 연결할 수 있다. 패키지 보드(133)는 하나의 테스트될 장치(200, DUT)가 실장되는 보드일 수 있다. 패키지 보드(133)는 인쇄 회로 기판(PCB)일 수 있다. 소켓(135)은 패키지 보드(133)에 실장되는 테스트될 장치(200, DUT)를 고정할 수 있다. 연결 핀들(137)은 테스트될 장치(200, DUT)와 접촉할 수 있다.
테스트될 장치(200)는 바디(210) 및 연결부(220)를 포함할 수 있다.
연결 핀들(137)은 테스트될 장치(200, DUT)의 연결부(220)와 매칭되는 구조를 가질 수 있다. 예를 들어, 테스트될 장치(200, DUT)가 연결부(220)로서 솔더 볼들(Solder balls)을 포함할 때, 연결 핀들(137)은 솔더 볼들(220)과 동일한 위치에 형성되고, 소켓(135)의 하부 쪽을 향해 오목하게 파여진 구조를 가질 수 있다. 연결 핀들(137)의 상면들은 솔더 볼들(220)의 돌출부들과 동일한 형상으로 하면을 향해 파여진 구조를 가질 수 있다.
도 4는 도 3의 실장부(130) 및 테스트될 장치(200, DUT)의 박스(A)의 부분이 잘못 결합되는 예를 보여준다. 도 4를 참조하면, 테스트될 장치(200, DUT)와 실장부(130)가 어긋나게 결합되면, 실장부(130)의 인접한 연결 핀들(137)이 솔더 볼들(220)에 의해 서로 쇼트될 수 있다. 특히, 테스트될 장치(200, DUT)에 전원(VCC)을 공급하는 연결 핀과 접지(GND)를 공급하는 연결핀이 서로 쇼트되면, 실장부(130)에서 과전류가 흐를 수 있는 조건이 형성될 수 있다. 과전류는 실장부(130), 테스트될 장치(200, DUT), 그리고 반도체 테스트 보드(100)에 스트레스를 주며, 실장부(130), 테스트될 장치(200, DUT), 그리고 반도체 테스트 보드(100)의 열화를 촉진할 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 테스트 보드(100)의 전기적 구성을 보여주는 블록도이다. 도 5를 참조하면, 반도체 테스트 보드(100)는 전원 소스(101), 신호 소스(102), 복수의 온도 저항 소자들(103), 그리고 복수의 실장부들(130)을 포함한다.
실장부들(130)에 테스트될 장치들(200, DUT)이 실장될 수 있다.
전원 소스(101)는 온도 저항 소자들(103)을 통해 실장부들(130)에 각각 전원을 공급할 수 있다. 신호 소스(102)는 실장부들(130)에 각각 신호를 공급할 수 있다. 전원 소스(101) 및 신호 소스(102)는 도 2의 커넥터(110)로부터 전원 및 신호를 수신하고, 수신된 전원 및 신호를 실장부들(130)에 전달할 수 있다.
온도 저항 소자들(103)은 온도에 따라 변화하는 저항값들을 가질 수 있다. 온도 저항 소자들(103)은 온도가 증가함에 따라 더 높은 저항값들을 가질 수 있다. 온도 저항 소자들(103)은 순온도계수(PTC, Positive Temperature Coefficient) 서미스터들(Thermistors)일 수 있다.
도 6은 온도 저항 소자들(103)의 온도에 따른 저항값을 보여주는 그래프이다. 도 6에서, 가로 축은 온도를 가리키고, 세로 축은 저항값을 가리킨다.
도 5 및 도 6을 참조하면, 실장부들(130) 중 어느 하나의 실장부에 공급되는 전류의 양이 증가할 때, 전류가 흐르는 경로(온도 저항 소자(103)를 포함하는 경로)의 온도가 상승한다. 온도가 상승함에 따라 온도 저항 소자(103)의 저항이 증가한다. 온도 저항 소자(103)의 저항이 증가하면, 온도 저항 소자(103)를 포함하는 경로를 통해 흐를 수 있는 전류의 양이 감소한다. 온도가 상승함에 따라 증가하는 저항값을 갖는 온도 저항 소자들(103)이 전원 소스(101)와 실장부들(130) 사이에 제공되면, 실장부들(130)에 과전류가 공급되는 것이 방지될 수 있다. 즉, 온도 저항 소자들(103)은 실장부들(130)에 각각 공급되는 전류들을 모니터하고, 실장부들(130)에 각각 과전류들이 공급되는 것을 방지할 수 있다.
전류가 흐르는 경로에 존재하는 저항은 전압의 강하를 유발한다. 저전력 환경에서 동작하도록 제조되는 반도체 패키지들의 동작 전압 마진, 예를 들어 반도체 패키지들이 정상 동작할 수 있는 전압의 스윙 폭, 은 기존의 반도페 패키지들의 동작 전압 마진보다 적다. 따라서, 저항에 의한 전압의 강하가 발생하면, 테스트될 장치들(200, DUT)의 테스트가 정상적으로 수행되지 않을 수 있다.
본 발명의 실시 에들에 따르면, 온도 저항 소자들(103)을 통해 흐르는 전류의 양이 정상 범위일 때, 온도 저항 소자들(103)은 낮은 저항값을 가질 수 있다. 따라서, 정상 전류가 실장부들(130)에 공급될 때, 실장부들(130)에 공급되는 전압의 강하가 감소될 수 있다.
온도 저항 소자들(103)은 서미스터들과 같은 수동(passive) 소자들로 구성될 수 있다. 온도 저항 소자들(103)이 수동 소자들로 구성되면, 온도 저항 소자들(103)이 차지하는 면적이 감소된다. 따라서, 테스트 보드(100)에서 온도 저항 소자들(103)이 차지하는 면적이 감소되고, 더 많은 수의 테스트될 장치들(200, DUT)이 테스트 보드에 실장될 수 있다.
예시적으로, 번-인 테스트를 위한 테스트 보드(100)를 참조하여 본 발명의 실시 예들이 설명되었다. 그러나, 본 발명의 기술적 사상은 번-인 테스트를 위한 테스트 보드(100)로 한정되지 않는다. 본 발명의 기술적 사상은 반도체 패키지를 착탈할 수 있는 소켓을 구비한 반도체 보드들에 응용 및 적용될 수 있다.
도 7은 본 발명의 실시 예에 따른 반도체 보드(300)를 보여주는 사시도이다. 도 7을 참조하면, 반도체 보드(300)는 바디(310), 전원 소스(320), 그리고 복수의 소켓들(330~370)을 포함한다.
바디(310)는 인쇄 회로 기판(PCB)일 수 있다.
전원 소스(320)는 복수의 소켓들(330~370)을 포함하는 반도체 보드(300)에 전원을 공급할 수 있다.
복수의 소켓들(330~370)에 착탈 가능한 반도체 패키지들이 삽입될 수 있다. 예를 들어, 복수의 소켓들(330~370)에 GPU (Graphic Processing Unit) 패키지, CPU (Central Processing Unit) 패키지, 모뎀(MODEM) 패키지, 코덱(CODEC) 패키지, 그리고 램(RAM) 패키지가 삽입될 수 있다.
복수의 소켓들(330~370) 및 전원 소스(320) 사이에 온도 저항 소자들이 제공될 수 있다. 온도 저항 소자들은 반도체 패키지들이 소켓들(330~370)에 잘못 연결되었을 때 흐를 수 있는 과전류를 방지할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 테스트 보드 101; 전원 소스
102; 신호 소스 103; 온도 저항 소자
110; 커넥터 120; 바디
130; 실장부 131; 커넥터
133; 패키지 보드 135; 소켓
137; 연결 핀들 200; 테스트될 장치(DUT)
210; 바디 220; 연결부
300; 반도체 보드 310; 바디
320; 전원 소스 330~370; 실장부
1000; 테스트 챔버 1100; 삽입 공간들
1200; 커넥터

Claims (10)

  1. 전원 소스;
    상기 전원 소스로부터 공통으로 전원을 공급받고, 온도에 따라 변화하는 저항값을 갖는 제 1 온도 저항 소자와 제 2 온도 저항 소자;
    상기 제 1 온도 저항 소자를 통해 전원을 공급받고, 테스트될 반도체 패키지가 실장되도록 구성되는 제 1 칩 실장부; 그리고
    상기 제 2 온도 저항 소자를 통해 전원을 공급받고, 테스트될 반도체 패키지가 실장되도록 구성되는 제 2 칩 실장부를 포함하는 반도체 테스트 보드.
  2. 제 1 항에 있어서,
    상기 제 1 온도 저항 소자와 제 2 온도 저항 소자는 온도가 증가할수록 높은 저항값을 갖는 반도체 테스트 보드.
  3. 제 1 항에 있어서,
    상기 제 1 온도 저항 소자와 제 2 온도 저항 소자는 순온도계수(PTC, Positive Temperature Coefficient) 서미스터들(Thermistors)인 반도체 테스트 보드.
  4. 제 1 항에 있어서,
    상기 제 1 칩 실장부와 상기 제 2 칩 실장부 각각은,
    볼 그리드 어레이(Ball Grid Array, BGA)와 매칭되는 구조를 갖는 복수의 연결 핀들을 포함하는 반도체 테스트 보드.
  5. 제 4 항에 있어서,
    상기 제 1 온도 저항 소자는 상기 제 1 칩 실장부의 연결 핀들이 쇼트될 때, 상기 제 1 칩 실장부로 과전류가 흐르는 것을 방지하도록 구성되는 반도체 테스트 보드.
  6. 제 4 항에 있어서,
    상기 제 2 온도 저항 소자는 상기 제 2 칩 실장부의 연결 핀들이 쇼트될 때, 상기 제 2 칩 실장부로 과전류가 흐르는 것을 방지하도록 구성되는 반도체 테스트 보드.
  7. 전원 소스;
    상기 전원 소스로부터 공통으로 전원을 공급받고, 반도체 패키지가 실장되도록 구성되는 제 1 칩 실장부와 제 2 칩 실장부;
    상기 전원 소스로부터 상기 제 1 칩 실장부로 전원이 공급되는 제 1 경로의 온도에 따라 상기 제 1 칩 실장부로 공급되는 전류를 모니터하고, 상기 제 1 칩 실장부로 과전류가 공급되는 것을 방지하도록 구성되는 제 1 소자; 그리고
    상기 전원 소스로부터 상기 제 2 칩 실장부로 전원이 공급되는 제 2 경로의 온도에 따라 상기 제 2 칩 실장부로 공급되는 전류를 모니터하고, 상기 제 2 칩 실장부로 과전류가 공급되는 것을 방지하도록 구성되는 제 2 소자를 포함하는 반도체 보드.
  8. 제 7 항에 있어서,
    상기 제 1 소자는 온도에 따라 변화하는 저항값을 갖는 저항을 상기 제 1 경로에 제공하도록 구성되고,
    상기 제 2 소자는 온도에 따라 변화하는 저항값을 갖는 저항을 상기 제 2 경로에 제공하도록 구성되는 반도체 보드.
  9. 제 8 항에 있어서,
    상기 제 1 소자는 온도가 증가함에 따라 높은 저항값을 갖는 저항을 상기 제 1 경로에 제공하도록 구성되고,
    상기 제 2 소자는 온도가 증가함에 따라 높은 저항값을 갖는 저항을 상기 제 2 경로에 제공하도록 구성되는 반도체 보드.
  10. 제 7 항에 있어서,
    상기 제 1 소자는 상기 제 1 경로에 제공되는 순온도계수(PTC, Positive Temperature Coefficient) 서미스터(Thermistor)이고,
    상기 제 2 소자는 상기 제 2 경로에 제공되는 순온도계수 서미스터인 반도체 보드.
KR1020110125072A 2011-11-28 2011-11-28 반도체 테스트 보드 및 반도체 보드 KR20130059003A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110125072A KR20130059003A (ko) 2011-11-28 2011-11-28 반도체 테스트 보드 및 반도체 보드
US13/608,067 US20130135000A1 (en) 2011-11-28 2012-09-10 Semiconductor test board and semiconductor board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110125072A KR20130059003A (ko) 2011-11-28 2011-11-28 반도체 테스트 보드 및 반도체 보드

Publications (1)

Publication Number Publication Date
KR20130059003A true KR20130059003A (ko) 2013-06-05

Family

ID=48466261

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110125072A KR20130059003A (ko) 2011-11-28 2011-11-28 반도체 테스트 보드 및 반도체 보드

Country Status (2)

Country Link
US (1) US20130135000A1 (ko)
KR (1) KR20130059003A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190038295A (ko) * 2017-09-29 2019-04-08 가부시키가이샤 아드반테스트 전자부품 핸들링 장치 및 전자부품 시험장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102262855B1 (ko) * 2019-05-02 2021-06-09 주식회사 네오셈 연배열 인쇄 회로 기판 및 이의 테스트 이송 로봇
KR20210071486A (ko) 2019-12-06 2021-06-16 삼성전자주식회사 검사보드와 이를 구비하는 전자기기 검사장치
CN113092978A (zh) * 2021-04-06 2021-07-09 苏州通富超威半导体有限公司 用于电子元器件短路失效定位的测试构件及测试方法
CN114295961B (zh) * 2021-12-30 2024-01-16 上海季丰电子股份有限公司 大功率芯片的功率温度循环试验方法、装置和电子设备

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3158420B2 (ja) * 1990-08-30 2001-04-23 日本電気株式会社 温度検出回路および温度検出回路を備えた半導体装置
JPH0855810A (ja) * 1994-08-16 1996-02-27 Nec Kyushu Ltd 拡散炉
KR20040000387A (ko) * 1996-10-08 2004-01-03 히다치 가세고교 가부시끼가이샤 접착제 및 양면 접착 필름
US6121576A (en) * 1998-09-02 2000-09-19 Micron Technology, Inc. Method and process of contact to a heat softened solder ball array
KR101270180B1 (ko) * 2004-01-30 2013-05-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 검사장치 및 검사방법과, 반도체장치 제작방법
US7345495B2 (en) * 2004-06-30 2008-03-18 Intel Corporation Temperature and voltage controlled integrated circuit processes
CN2775887Y (zh) * 2004-07-28 2006-04-26 明纬仪电股份有限公司 具有电力和电能显示装置的插头
TW200745572A (en) * 2006-06-09 2007-12-16 Visera Technologies Co Ltd Manufacturing method of wafer-level testing circuit board, and the structure thereof
US8376611B2 (en) * 2009-04-14 2013-02-19 O2Micro International Limited Circuits and methods for temperature detection
TWI408372B (zh) * 2009-08-14 2013-09-11 Univ Chung Hua 應用無線射頻識別標籤技術之熱氣泡式加速儀及其製備方法
US8487668B2 (en) * 2009-08-27 2013-07-16 Fuji Electric Co., Ltd. Semiconductor drive device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190038295A (ko) * 2017-09-29 2019-04-08 가부시키가이샤 아드반테스트 전자부품 핸들링 장치 및 전자부품 시험장치

Also Published As

Publication number Publication date
US20130135000A1 (en) 2013-05-30

Similar Documents

Publication Publication Date Title
CN108225963B (zh) 基于bga焊点可靠性测试的pcb设计方法
US9329227B2 (en) Method and apparatus for testing interconnection reliability of a ball grid array on a testing printed circuit board
US6008538A (en) Method and apparatus providing redundancy for fabricating highly reliable memory modules
TWI443349B (zh) 具有偵知晶片斷裂結構之半導體裝置
KR20130059003A (ko) 반도체 테스트 보드 및 반도체 보드
US9759741B2 (en) Test board, test system including the same, and manufacturing method thereof
US8310066B2 (en) Semiconductor apparatus
US20190164851A1 (en) Test interface board and system including the same
US7928435B2 (en) Interposer chip and multi-chip package having the interposer chip
US20070120425A1 (en) Multi-layer printed circuit board with through hole, electronic device, and method for manufacturing multi-layer printed circuit board with through hole
CN108666228A (zh) 半导体设备及其检测设备和制造方法
US6449170B1 (en) Integrated circuit package incorporating camouflaged programmable elements
TWI749069B (zh) 包括半導體封裝的半導體模組以及半導體封裝
US10084214B2 (en) Automatic switchover from cell voltage to interconnect voltage monitoring
US9442151B2 (en) Methods, systems, and computer readable media for detecting electrical disconnection between integrated circuit chip electrical connections and corresponding electrical contacts on a printed circuit board or chip socket during testing of the chip under environmental conditions
US7982475B2 (en) Structure and method for reliability evaluation of FCPBGA substrates for high power semiconductor packaging applications
US8106671B2 (en) Socketless integrated circuit contact connector
US20170023633A1 (en) Test board and test system including the same
KR20170046344A (ko) 반도체 장치 및 이를 포함하는 반도체 패키지
US7783998B2 (en) Method and system for prototyping electronic devices with multi-configuration CHIP carriers
JP3080924B2 (ja) ボール・グリッド・アレイ型パッケージ
KR20060074929A (ko) 전자부품이 장착된 기판의 검사유닛
KR20090058862A (ko) 반도체 패키지 테스트 보드
KR200385625Y1 (ko) 반도체 번인 테스트용 커넥터 보드
JPS62257072A (ja) バ−ンイン装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid