JP3844915B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000012360 testing method Methods 0.000 claims description 100
- 230000003213 activating effect Effects 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】
この発明は、保護トランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】
従来より、半導体メモリを始めとする各種半導体集積回路では、静電放電（Electro-Static Discharge；ＥＳＤ）による内部回路の絶縁膜破壊や接合破壊等を防止するため、過電圧を吸収する保護回路を内蔵させることが行われている。保護回路として代表的には、図９に示すように、ドレインをパッドＰＡＤにつながる信号線に接続し、ソースとゲートを接地電位端子に接続したＮＭＯＳトランジスタＱＮが用いられる。この保護用ＮＭＯＳトランジスタＱＮは、過電圧に対してドレイン・ソース間の降伏により大きな電流を流して、内部回路を保護する働きをする。
【０００３】
【発明が解決しようとする課題】
半導体集積回路の素子の微細化により、保護回路の重要性はますます高くなっている。ＥＳＤ耐性を高めるには、保護トランジスタを大きくすればよいが、これは内部回路の入出力容量の増大をもたらし、またチップ面積の増大をもたらすため、限界がある。
また、保護回路を保護機能以外の用途にも有効活用できるようにすることが望まれている。
【０００４】
この発明は、上記事情を考慮してなされたもので、簡単な保護回路構成により優れたＥＳＤ耐性を得ることを可能とした半導体装置を提供することを目的としている。
この発明はまた、保護回路を保護機能以外にも有効活用するようにした半導体装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】
この発明に係る半導体装置は、内部回路と、パッドと、前記内部回路と前記パッドとの間を接続する信号線上のノードと第１の電源との間に接続される保護トランジスタと、前記保護トランジスタの制御端子に接続され、前記内部回路が通常動作している間は前記保護トランジスタの非導通状態を維持するように動作する論理ゲートと、テスト回路とを備え、前記論理ゲートは、前記テスト回路の出力信号と前記テスト回路を活性化させるための制御信号とを入力信号とすると共に、前記制御信号のレベルに応じて前記保護トランジスタの制御端子に前記出力信号を出力するようにされ、前記保護トランジスタは、前記テスト回路からの前記出力信号を、前記パッドを介して外部に出力するようにされたことを特徴とする。
【０００６】
この発明によると、電源未投入時には論理ゲートの出力端子、従って保護トランジスタの制御端子がフローティングになる。この制御端子がフローティングの状態では、過電圧が印加されたときに保護トランジスタに僅かの順方向バイアス電圧が発生する。これにより、保護トランジスタの制御端子をバイアス電圧零の状態に固定する従来の保護回路方式に比べて、高いＥＳＤ耐性が得られる。
【０００７】
この発明において、テスト回路は例えば、フューズ回路により構成されるチップ情報記憶回路である。この場合、論理ゲートとして、テスト回路を活性化するためのテストモード選択信号により活性化されてテスト回路の出力を保護トランジスタの制御端子に転送する回路として構成すれば、保護トランジスタをテスト回路の出力トランジスタとして有効利用することが可能になる。
【０００８】
この発明において、保護トランジスタは好ましくは、ドレインがパッドと内部回路の間の信号線に接続され、ソースが接地電位端子に接続されたＮＭＯＳトランジスタである。このＮＭＯＳトランジスタをテスト回路の出力回路として用いる場合、パッドに“Ｌ”出力を出すことができるが、そのままでは“Ｈ”出力を得ることができない。“Ｈ”出力を得るためには例えば、（ａ）ＮＭＯＳトランジスタが接続されたパッドと電源電位端子の間にテストモードにおいて負荷を接続する。或いは、（ｂ）ドレインがパッドと内部回路の間の信号線に接続され、ソースが電源電位端子に接続されたＰＭＯＳトランジスタを付加し、論理ゲートは、テストモードにおいてテスト回路の出力に応じてＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲートに対して相補信号を与えるものとする。
【０００９】
この発明において、保護トランジスタをテスト出力回路として用いた場合に、そのテスト出力を内部回路に転送しないようにすることが望ましい。そのためには、保護トランジスタが設けられた信号線に、テストモード選択信号により制御されてテスト出力の内部回路への転送を防止するための転送制御ゲートを挿入すればよい。
【００１０】
またこの発明において、保護トランジスタを制御する論理ゲートは、テストモード選択信号により活性化されて内部回路のテストを行うテストモードにおいて、パッドの電位を固定するか否かの制御信号を保護トランジスタの制御端子に転送するものとすることができる。これにより、内部回路のプローブ等によるテストにおいて、所定のパッドを電位固定することが容易にできる。
【００１１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明の実施の形態１による半導体装置の構成を示す。半導体チップ１には内部回路２が形成され、この内部回路２と信号入力または信号出力用のパッドＰＡＤとの間の信号線３に、保護トランジスタＱＮが接続されている。図では代表的に一つのパッドＰＡＤのみを示しているが、通常複数の入出力パッドが設けられ、それぞれに同様に保護トランジスタＱＮが接続される。
【００１２】
保護トランジスタＱＮはこの実施の形態の場合、ＮＭＯＳトランジスタであり、ドレインが信号線３に接続され、ソースは基準電位端子である接地電位（ＶSS）端子に接続されている。保護トランジスタＱＮの制御端子であるゲートは、半導体チップ１に形成された論理ゲート４の出力端子に接続されている。論理ゲート４は、内部回路２の通常動作時に“Ｌ”出力を出し、保護トランジスタＱＮのゲートをＶSSに保持する働きをする。
【００１３】
この実施の形態によると、デバイスに対して電源未投入の状態では、論理ゲート４の出力、即ち保護トランジスタＱＮのゲートがフローティングになる。保護トランジスタＱＮのゲートをＶSSに固定した従来の保護回路方式に比べて、ゲートをフローティングにしたこの実施の形態の方がＥＳＤ電流をより流しやすくなり、高いＥＳＤ耐性が得られる。これは、ゲートを強制接地した場合と異なり、正の高電圧によりゲート・ソース間に不安定ながら僅かの正バイアス電圧が生じる結果である。実際に本発明者等により、その有効性が確認されている。
従ってこの実施の形態によると、簡単な保護回路構成で優れたＥＳＤ耐性が得られる。なおデバイスの通常動作においては、論理ゲート４の出力が“Ｌ”となるようにすれば、保護トランジスタＱＮはオフ状態を保ち、内部回路２の動作に影響はない。
【００１４】
［実施の形態２］
図２は、実施の形態１をより具体化した実施の形態である。この実施の形態では、半導体チップ１内にテスト回路２１をする。保護トランジスタＱＮは、このテスト回路２１のテスト出力をパッドＰＡＤが取り出すための出力回路として用いられている。論理ゲート４として、ＮＯＲゲートＧ１が用いられ、その一つの入力端子にはテスト回路２１を活性化するためのテストモード選択信号ＴＭが入り、他の一つの入力端子にはテスト回路２１の出力が入る。
【００１５】
テスト回路２１は例えば、電源ＶCCと接地ＶSSの間に抵抗ＲとフューズＦを接続して構成されるフューズ回路である。抵抗ＲはフューズＦに対して十分大きい抵抗値のものが用いられる。このフューズ回路は、フューズＦを切断するか否かにより、“Ｈ”（＝ＶCC）出力又は“Ｌ”（＝ＶSS）出力を出す。具体的にこの様なテスト回路２１は、チップ情報（ウェハ番号・位置、製造年月日、リダンダンシーのアドレス等）を記憶するチップ情報記憶回路として用いられる。実際にはテスト回路２１はより複雑なロジックとして構成され、テストモード選択信号ＴＭにより活性化されることになる。
【００１６】
テストモード選択信号ＴＭは、通常動作時、ＴＭ＝“Ｈ”である。このとき、ＮＯＲゲートＧ１の出力は“Ｌ”、従って保護トランジスタＱＮはオフ状態を保つ。テストモードでは、テストモード選択信号がＴＭ＝“Ｌ”となる。このとき、テスト回路２１の出力は、ＮＯＲゲートＧ１を位相反転されて保護トランジスタＱＮのゲートに転送される。即ち、テスト回路２１の出力が“Ｌ”であれば、ＮＯＲゲートＧ１の出力は“Ｈ”、従って保護トランジスタＱＮはオン、パッドＰＡＤはＶSSとなる。テスト回路２１の出力が“Ｈ”であれば、ＮＯＲゲートＧ１の出力は“Ｌ”、従って保護トランジスタＱＮはオフ、パッドＰＡＤはフローティング（Ｈｉｚ）となる。これにより、テスト出力をパッドＰＡＤから外部に取り出すことができる。
電源未投入の状態ではＮＯＲゲートＧ１の出力、従って保護トランジスタＱＮのゲートがフローティングとなり、高いＥＳＤ耐性が得られることは、実施の形態１で説明したとおりである。
【００１７】
この実施の形態によると、先の実施の形態と同様に簡単な構成で高いＥＳＤ耐性が得られる。また保護トランジスタＱＮには、単なる内部回路の保護機能に止まらず、テスト回路の出力回路としての機能を持たせることができ、保護トランジスタの有効利用が可能になる。
【００１８】
［実施の形態３］
図２の実施の形態において、テスト出力回路としての保護トランジスタＱＮは、オープンドレイン接続となり、このままではパッドＰＡＤに“Ｈ”レベル出力が得られない。パッドＰＡＤに“Ｈ”レベル出力を出すためには、図３に示すように、テストモード時、パッドＰＡＤに負荷抵抗Ｒ０を介して電源ＶCCを接続すればよい。
これにより、テストモードにおいて、パッドＰＡＤには、テスト回路２１のデータに応じて“Ｈ”，“Ｌ”出力を出すことができる。
【００１９】
［実施の形態４］
図４は、チップ内部に僅かの回路を付加して、テストモード時、パッドＰＡＤに“Ｈ”，“Ｌ”出力が得られるようにした実施の形態である。信号線３には、ＮＭＯＳトランジスタからなる保護トランジスタＱＮとは別に、ＰＭＯＳトランジスタＱＰが接続される。ＰＭＯＳトランジスタＱＰはドレインが信号線３に接続され、ソースが電源ＶCC端子に接続される。論理ゲート４は、これらの保護トランジスタＱＮとＰＭＯＳトランジスタＱＰとをテスト回路２１の出力データに応じて相補的に駆動する信号を出すように構成される。
【００２０】
即ち、論理ゲート４は、保護トランジスタＱＮとＰＭＯＳトランジスタＱＰのゲートをそれぞれ制御するＮＯＲゲートＧ１とＮＡＮＤゲートＧ２を有する。これらのＮＯＲゲートＧ１とＮＡＮＤゲートＧ２の一つの入力端子にはテスト回路２１の出力が入力される。ＮＯＲゲートＧ１の他方の入力端子にはテストモード選択信号ＴＭが直接入り、ＮＡＮＤゲートＧ２の他方の入力端子にはテストモード選択信号ＴＭがインバータＩ１により反転されて入るようにしている。
【００２１】
この実施の形態の場合も、テストモード時、テストモード選択信号ＴＭ＝“Ｌ”となる。このとき、テスト回路２１の出力が“Ｈ”であれば、ＮＯＲゲートＧ１の出力と、ＮＡＮＤゲートＧ２の出力が共に“Ｌ”になる。従って、保護トランジスタＱＮがオフ、ＰＭＯＳトランジスタＱＰがオンになり、パッドＰＡＤには“Ｈ”出力（＝ＶCC）が得られる。またテスト回路２１の出力が“Ｌ”であれば、ＮＯＲゲートＧ１の出力と、ＮＡＮＤゲートＧ１の出力は共に“Ｈ”となる。従って、保護トランジスタＱＮがオン、ＰＭＯＳトランジスタＱＰがオフになり、パッドＰＡＤには“Ｌ”出力（＝ＶSS）が得られる。
【００２２】
従ってこの実施の形態によると、パッドＰＡＤに負荷抵抗を接続することなく、テスト出力を“Ｈ”，“Ｌ”出力として取り出すことができる。内部回路２の通常動作時は、テストモード選択信号がＴＭ＝“Ｈ”であり、このとき保護トランジスタＱＮとＰＭＯＳトランジスタＱＰは共にオフ状態に保たれる。従って内部回路２の通常動作に影響はない。また電源未投入の状態では、保護トランジスタＱＮ、ＰＭＯＳトランジスタＱＰ共にゲートはフローティングである。このときＰＭＯＳトランジスタＱＰは、電源ＶCC端子を基準とする負の高電圧に対して保護トランジスタとして機能する。
【００２３】
［実施の形態５］
図２の実施の形態において、テスト回路２１の出力を内部回路２に転送しないようにするためには、図５に示すように、信号線３に転送制御ゲート５１を挿入すればよい。転送制御ゲート５１はこの実施の形態の場合、テストモード選択信号ＴＭをインバータＩ２により反転した信号で制御されるＮＯＲゲートＧ３である。テストモード選択信号ＴＭが“Ｌ”であるテストモードでは、ＮＯＲゲートＧ３の出力は“Ｌ”に固定され、テスト出力は内部回路２に転送されない。通常動作においては、パッドＰＡＤの信号はＮＯＲゲートＧ１で反転されて、内部回路２に転送される。
転送制御ゲート５１として、ＮＯＲゲートＧ３に代わり、テストモード選択信号ＴＭにより直接制御されるＮＡＮＤゲートを用いても同様である。但し、転送制御ゲート５１として論理ゲートを用いる図５の構成は、パッドＰＡＤが信号入力端子である場合にのみ有効である。
【００２４】
［実施の形態６］
パッドＰＡＤが信号入力端子、信号出力端子のいずれの場合にも有効な転送制御ゲート５１としては、例えば図６に示すようなＣＭＯＳ転送ゲートＴＧを用いればよい。このＣＭＯＳゲートＴＧは、テストモード選択信号ＴＭが“Ｌ”であるテストモードではオフとなり、テスト出力を内部回路２に転送しない。このとき、内部回路２のパッドＰＡＤにつながるべき端子はフローティングになる。テストモード選択信号ＴＭが“Ｈ”である通常動作においては、転送ゲートＴＧがオンとなり、パッドＰＡＤは内部回路２に接続される。
図５及び図６は、図２の実施の形態の構成を前提として示したが、図４の実施の形態に対しても同様に適用できる。
【００２５】
［実施の形態７］
ここまでの実施の形態において、パッドＰＤ及びテスト回路２１は代表的に一つだけ示したが、実際には図７に示すように、複数のパッドＰＡＤについてそれぞれ保護トランジスタＱＮが設けられる。またテスト回路２１も複数のフューズ回路により構成される。具体的に、ｎ個のパッドＰＡＤに設けられた保護トランジスタＱＮをそれぞれテスト回路２１の出力トランジスタとして用いれば、２n個のテスト出力データを並列に取り出すことが可能になる。
【００２６】
これは、従来のチップ情報記憶回路に比べて有利な点である。従来のチップ情報記憶回路の場合、チップ情報出力のためだけに多数のピンを用意することはないから、例えば図１０に示すように取り出される。即ち、複数のフューズ回路１００の出力をゲート１０１を介してレジスタ１０２に並列転送し、これをクロックバッファ１０３からのクロックによりシリアル転送して、出力バッファ１０４から取り出すことになる。
これに対してこの実施の形態の場合、保護トランジスタが設けられた多くのパッドをテスト出力用として用いることができるから、複数ビットのテストデータを同時に並列読み出しすることができる。
【００２７】
［実施の形態８］
図２以下の実施の形態では、テスト回路２１が内部回路２のテストではなく、チップ情報記憶回路である場合を説明したが、この発明は内部回路２のテストを行う場合にも有効である。
図８はその様な実施の形態を示している。内部回路２の動作を例えばプローブ等によりテストする場合に、一部のアドレス端子、Ｉ／Ｏ端子、コントロール端子等を動作させ、残りの端子を電位固定することがよくある。図８の実施の形態では、保護トランジスタＱＮを用いて、テストモード時にパッドＰＡＤを電位固定する。具体的には、論理ゲート４として先の実施の形態と同様にＮＯＲゲートＧ１を用いて、その一つの入力端子にテストモード選択信号ＴＭを入れ、他の入力端子に固定データを与える。
【００２８】
テストモード時、テストモード選択信号ＴＭは“Ｌ”とする。固定データは、電位固定したいパッドについては“Ｌ”、電位固定したくないパッド（即ちテストに用いるパッド）については“Ｈ”とする。これにより、“Ｌ”の固定データが与えられたパッドＰＡＤでは、保護トランジスタＱＮがオンしてＶSSに固定される。“Ｈ”の固定データが与えられる他のパッドＰＡＤでは、保護トランジスタＱＮがオフであり、任意のレベルを取り得る。テストモード選択信号ＴＭが“Ｈ”の通常動作では、保護トランジスタＱＮがオフになることは、先の各実施の形態と同様である。
【００２９】
従来、同様のテストを簡易テスタ等を用いて実施する場合には、電位固定する全てのピンに電源端子や接地端子を接続しなければならず、操作は面倒であった。しかも適当なソケットがない場合には、ピンに半田付けを行うといった作業が必要であった。これに対してこの実施の形態によれば、保護トランジスタを利用して簡単にパッドの電位をＶSSに固定することができ、従って簡易テスタ等による回路テストの手間が省ける。
【００３０】
図２以下の実施の形態では、保護トランジスタＱＮを制御する論理ゲート４としてＮＯＲゲートＧ１を用いたが、ここにＮＡＮＤゲートを用いることもできる。この場合、ＮＡＮＤゲートの出力はインバータを介して保護トランジスタＱＮのゲートに接続する。テストモード選択信号ＴＭはこの場合、先の各実施の形態と逆に、テストモード時に“Ｈ”となる正論理の信号となる。
これにより、先の各実施の形態と同様に、通常動作時は保護トランジスタをオフに保ち、テストモードでテスト回路出力を保護トランジスタにより出力すること、更に電源未投入時に保護トランジスタＱＮのゲートをフローティングに保つこと、が可能である。
また実施の形態では、保護トランジスタとしてＭＯＳトランジスタを用いたが、バイポーラトランジスタを用いた場合にも同様にこの発明を適用することが可能である。
【００３１】
【発明の効果】
以上述べたようにこの発明によれば、保護トランジスタのゲートを電源未投入時フローティングとして優れたＥＳＤ耐性を得ることを可能とした半導体装置が得られる。またこの発明によれば、保護トランジスタをテスト回路の出力トランジスタとして有効利用できるようにした半導体装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の構成を示す図である。
【図２】この発明の実施の形態２による半導体装置の構成を示す図である。
【図３】この発明の実施の形態３による半導体装置の構成を示す図である。
【図４】この発明の実施の形態４による半導体装置の構成を示す図である。
【図５】この発明の実施の形態５による半導体装置の構成を示す図である。
【図６】この発明の実施の形態６による半導体装置の構成を示す図である。
【図７】この発明の実施の形態７による半導体装置の構成を示す図である。
【図８】この発明の実施の形態８による半導体装置の構成を示す図である。
【図９】従来の半導体装置の保護回路を示す図である。
【図１０】従来のチップ情報記憶回路の出力回路構成を示す図である。
【符号の説明】
１…半導体チップ、２…内部回路、３…信号線、４…論理ゲート、ＱＮ…保護トランジスタ、２１…テスト回路、５１…転送制御ゲート。
【発明の属する技術分野】
この発明は、保護トランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】
従来より、半導体メモリを始めとする各種半導体集積回路では、静電放電（Electro-Static Discharge；ＥＳＤ）による内部回路の絶縁膜破壊や接合破壊等を防止するため、過電圧を吸収する保護回路を内蔵させることが行われている。保護回路として代表的には、図９に示すように、ドレインをパッドＰＡＤにつながる信号線に接続し、ソースとゲートを接地電位端子に接続したＮＭＯＳトランジスタＱＮが用いられる。この保護用ＮＭＯＳトランジスタＱＮは、過電圧に対してドレイン・ソース間の降伏により大きな電流を流して、内部回路を保護する働きをする。
【０００３】
【発明が解決しようとする課題】
半導体集積回路の素子の微細化により、保護回路の重要性はますます高くなっている。ＥＳＤ耐性を高めるには、保護トランジスタを大きくすればよいが、これは内部回路の入出力容量の増大をもたらし、またチップ面積の増大をもたらすため、限界がある。
また、保護回路を保護機能以外の用途にも有効活用できるようにすることが望まれている。
【０００４】
この発明は、上記事情を考慮してなされたもので、簡単な保護回路構成により優れたＥＳＤ耐性を得ることを可能とした半導体装置を提供することを目的としている。
この発明はまた、保護回路を保護機能以外にも有効活用するようにした半導体装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】
この発明に係る半導体装置は、内部回路と、パッドと、前記内部回路と前記パッドとの間を接続する信号線上のノードと第１の電源との間に接続される保護トランジスタと、前記保護トランジスタの制御端子に接続され、前記内部回路が通常動作している間は前記保護トランジスタの非導通状態を維持するように動作する論理ゲートと、テスト回路とを備え、前記論理ゲートは、前記テスト回路の出力信号と前記テスト回路を活性化させるための制御信号とを入力信号とすると共に、前記制御信号のレベルに応じて前記保護トランジスタの制御端子に前記出力信号を出力するようにされ、前記保護トランジスタは、前記テスト回路からの前記出力信号を、前記パッドを介して外部に出力するようにされたことを特徴とする。
【０００６】
この発明によると、電源未投入時には論理ゲートの出力端子、従って保護トランジスタの制御端子がフローティングになる。この制御端子がフローティングの状態では、過電圧が印加されたときに保護トランジスタに僅かの順方向バイアス電圧が発生する。これにより、保護トランジスタの制御端子をバイアス電圧零の状態に固定する従来の保護回路方式に比べて、高いＥＳＤ耐性が得られる。
【０００７】
この発明において、テスト回路は例えば、フューズ回路により構成されるチップ情報記憶回路である。この場合、論理ゲートとして、テスト回路を活性化するためのテストモード選択信号により活性化されてテスト回路の出力を保護トランジスタの制御端子に転送する回路として構成すれば、保護トランジスタをテスト回路の出力トランジスタとして有効利用することが可能になる。
【０００８】
この発明において、保護トランジスタは好ましくは、ドレインがパッドと内部回路の間の信号線に接続され、ソースが接地電位端子に接続されたＮＭＯＳトランジスタである。このＮＭＯＳトランジスタをテスト回路の出力回路として用いる場合、パッドに“Ｌ”出力を出すことができるが、そのままでは“Ｈ”出力を得ることができない。“Ｈ”出力を得るためには例えば、（ａ）ＮＭＯＳトランジスタが接続されたパッドと電源電位端子の間にテストモードにおいて負荷を接続する。或いは、（ｂ）ドレインがパッドと内部回路の間の信号線に接続され、ソースが電源電位端子に接続されたＰＭＯＳトランジスタを付加し、論理ゲートは、テストモードにおいてテスト回路の出力に応じてＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲートに対して相補信号を与えるものとする。
【０００９】
この発明において、保護トランジスタをテスト出力回路として用いた場合に、そのテスト出力を内部回路に転送しないようにすることが望ましい。そのためには、保護トランジスタが設けられた信号線に、テストモード選択信号により制御されてテスト出力の内部回路への転送を防止するための転送制御ゲートを挿入すればよい。
【００１０】
またこの発明において、保護トランジスタを制御する論理ゲートは、テストモード選択信号により活性化されて内部回路のテストを行うテストモードにおいて、パッドの電位を固定するか否かの制御信号を保護トランジスタの制御端子に転送するものとすることができる。これにより、内部回路のプローブ等によるテストにおいて、所定のパッドを電位固定することが容易にできる。
【００１１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明の実施の形態１による半導体装置の構成を示す。半導体チップ１には内部回路２が形成され、この内部回路２と信号入力または信号出力用のパッドＰＡＤとの間の信号線３に、保護トランジスタＱＮが接続されている。図では代表的に一つのパッドＰＡＤのみを示しているが、通常複数の入出力パッドが設けられ、それぞれに同様に保護トランジスタＱＮが接続される。
【００１２】
保護トランジスタＱＮはこの実施の形態の場合、ＮＭＯＳトランジスタであり、ドレインが信号線３に接続され、ソースは基準電位端子である接地電位（ＶSS）端子に接続されている。保護トランジスタＱＮの制御端子であるゲートは、半導体チップ１に形成された論理ゲート４の出力端子に接続されている。論理ゲート４は、内部回路２の通常動作時に“Ｌ”出力を出し、保護トランジスタＱＮのゲートをＶSSに保持する働きをする。
【００１３】
この実施の形態によると、デバイスに対して電源未投入の状態では、論理ゲート４の出力、即ち保護トランジスタＱＮのゲートがフローティングになる。保護トランジスタＱＮのゲートをＶSSに固定した従来の保護回路方式に比べて、ゲートをフローティングにしたこの実施の形態の方がＥＳＤ電流をより流しやすくなり、高いＥＳＤ耐性が得られる。これは、ゲートを強制接地した場合と異なり、正の高電圧によりゲート・ソース間に不安定ながら僅かの正バイアス電圧が生じる結果である。実際に本発明者等により、その有効性が確認されている。
従ってこの実施の形態によると、簡単な保護回路構成で優れたＥＳＤ耐性が得られる。なおデバイスの通常動作においては、論理ゲート４の出力が“Ｌ”となるようにすれば、保護トランジスタＱＮはオフ状態を保ち、内部回路２の動作に影響はない。
【００１４】
［実施の形態２］
図２は、実施の形態１をより具体化した実施の形態である。この実施の形態では、半導体チップ１内にテスト回路２１をする。保護トランジスタＱＮは、このテスト回路２１のテスト出力をパッドＰＡＤが取り出すための出力回路として用いられている。論理ゲート４として、ＮＯＲゲートＧ１が用いられ、その一つの入力端子にはテスト回路２１を活性化するためのテストモード選択信号ＴＭが入り、他の一つの入力端子にはテスト回路２１の出力が入る。
【００１５】
テスト回路２１は例えば、電源ＶCCと接地ＶSSの間に抵抗ＲとフューズＦを接続して構成されるフューズ回路である。抵抗ＲはフューズＦに対して十分大きい抵抗値のものが用いられる。このフューズ回路は、フューズＦを切断するか否かにより、“Ｈ”（＝ＶCC）出力又は“Ｌ”（＝ＶSS）出力を出す。具体的にこの様なテスト回路２１は、チップ情報（ウェハ番号・位置、製造年月日、リダンダンシーのアドレス等）を記憶するチップ情報記憶回路として用いられる。実際にはテスト回路２１はより複雑なロジックとして構成され、テストモード選択信号ＴＭにより活性化されることになる。
【００１６】
テストモード選択信号ＴＭは、通常動作時、ＴＭ＝“Ｈ”である。このとき、ＮＯＲゲートＧ１の出力は“Ｌ”、従って保護トランジスタＱＮはオフ状態を保つ。テストモードでは、テストモード選択信号がＴＭ＝“Ｌ”となる。このとき、テスト回路２１の出力は、ＮＯＲゲートＧ１を位相反転されて保護トランジスタＱＮのゲートに転送される。即ち、テスト回路２１の出力が“Ｌ”であれば、ＮＯＲゲートＧ１の出力は“Ｈ”、従って保護トランジスタＱＮはオン、パッドＰＡＤはＶSSとなる。テスト回路２１の出力が“Ｈ”であれば、ＮＯＲゲートＧ１の出力は“Ｌ”、従って保護トランジスタＱＮはオフ、パッドＰＡＤはフローティング（Ｈｉｚ）となる。これにより、テスト出力をパッドＰＡＤから外部に取り出すことができる。
電源未投入の状態ではＮＯＲゲートＧ１の出力、従って保護トランジスタＱＮのゲートがフローティングとなり、高いＥＳＤ耐性が得られることは、実施の形態１で説明したとおりである。
【００１７】
この実施の形態によると、先の実施の形態と同様に簡単な構成で高いＥＳＤ耐性が得られる。また保護トランジスタＱＮには、単なる内部回路の保護機能に止まらず、テスト回路の出力回路としての機能を持たせることができ、保護トランジスタの有効利用が可能になる。
【００１８】
［実施の形態３］
図２の実施の形態において、テスト出力回路としての保護トランジスタＱＮは、オープンドレイン接続となり、このままではパッドＰＡＤに“Ｈ”レベル出力が得られない。パッドＰＡＤに“Ｈ”レベル出力を出すためには、図３に示すように、テストモード時、パッドＰＡＤに負荷抵抗Ｒ０を介して電源ＶCCを接続すればよい。
これにより、テストモードにおいて、パッドＰＡＤには、テスト回路２１のデータに応じて“Ｈ”，“Ｌ”出力を出すことができる。
【００１９】
［実施の形態４］
図４は、チップ内部に僅かの回路を付加して、テストモード時、パッドＰＡＤに“Ｈ”，“Ｌ”出力が得られるようにした実施の形態である。信号線３には、ＮＭＯＳトランジスタからなる保護トランジスタＱＮとは別に、ＰＭＯＳトランジスタＱＰが接続される。ＰＭＯＳトランジスタＱＰはドレインが信号線３に接続され、ソースが電源ＶCC端子に接続される。論理ゲート４は、これらの保護トランジスタＱＮとＰＭＯＳトランジスタＱＰとをテスト回路２１の出力データに応じて相補的に駆動する信号を出すように構成される。
【００２０】
即ち、論理ゲート４は、保護トランジスタＱＮとＰＭＯＳトランジスタＱＰのゲートをそれぞれ制御するＮＯＲゲートＧ１とＮＡＮＤゲートＧ２を有する。これらのＮＯＲゲートＧ１とＮＡＮＤゲートＧ２の一つの入力端子にはテスト回路２１の出力が入力される。ＮＯＲゲートＧ１の他方の入力端子にはテストモード選択信号ＴＭが直接入り、ＮＡＮＤゲートＧ２の他方の入力端子にはテストモード選択信号ＴＭがインバータＩ１により反転されて入るようにしている。
【００２１】
この実施の形態の場合も、テストモード時、テストモード選択信号ＴＭ＝“Ｌ”となる。このとき、テスト回路２１の出力が“Ｈ”であれば、ＮＯＲゲートＧ１の出力と、ＮＡＮＤゲートＧ２の出力が共に“Ｌ”になる。従って、保護トランジスタＱＮがオフ、ＰＭＯＳトランジスタＱＰがオンになり、パッドＰＡＤには“Ｈ”出力（＝ＶCC）が得られる。またテスト回路２１の出力が“Ｌ”であれば、ＮＯＲゲートＧ１の出力と、ＮＡＮＤゲートＧ１の出力は共に“Ｈ”となる。従って、保護トランジスタＱＮがオン、ＰＭＯＳトランジスタＱＰがオフになり、パッドＰＡＤには“Ｌ”出力（＝ＶSS）が得られる。
【００２２】
従ってこの実施の形態によると、パッドＰＡＤに負荷抵抗を接続することなく、テスト出力を“Ｈ”，“Ｌ”出力として取り出すことができる。内部回路２の通常動作時は、テストモード選択信号がＴＭ＝“Ｈ”であり、このとき保護トランジスタＱＮとＰＭＯＳトランジスタＱＰは共にオフ状態に保たれる。従って内部回路２の通常動作に影響はない。また電源未投入の状態では、保護トランジスタＱＮ、ＰＭＯＳトランジスタＱＰ共にゲートはフローティングである。このときＰＭＯＳトランジスタＱＰは、電源ＶCC端子を基準とする負の高電圧に対して保護トランジスタとして機能する。
【００２３】
［実施の形態５］
図２の実施の形態において、テスト回路２１の出力を内部回路２に転送しないようにするためには、図５に示すように、信号線３に転送制御ゲート５１を挿入すればよい。転送制御ゲート５１はこの実施の形態の場合、テストモード選択信号ＴＭをインバータＩ２により反転した信号で制御されるＮＯＲゲートＧ３である。テストモード選択信号ＴＭが“Ｌ”であるテストモードでは、ＮＯＲゲートＧ３の出力は“Ｌ”に固定され、テスト出力は内部回路２に転送されない。通常動作においては、パッドＰＡＤの信号はＮＯＲゲートＧ１で反転されて、内部回路２に転送される。
転送制御ゲート５１として、ＮＯＲゲートＧ３に代わり、テストモード選択信号ＴＭにより直接制御されるＮＡＮＤゲートを用いても同様である。但し、転送制御ゲート５１として論理ゲートを用いる図５の構成は、パッドＰＡＤが信号入力端子である場合にのみ有効である。
【００２４】
［実施の形態６］
パッドＰＡＤが信号入力端子、信号出力端子のいずれの場合にも有効な転送制御ゲート５１としては、例えば図６に示すようなＣＭＯＳ転送ゲートＴＧを用いればよい。このＣＭＯＳゲートＴＧは、テストモード選択信号ＴＭが“Ｌ”であるテストモードではオフとなり、テスト出力を内部回路２に転送しない。このとき、内部回路２のパッドＰＡＤにつながるべき端子はフローティングになる。テストモード選択信号ＴＭが“Ｈ”である通常動作においては、転送ゲートＴＧがオンとなり、パッドＰＡＤは内部回路２に接続される。
図５及び図６は、図２の実施の形態の構成を前提として示したが、図４の実施の形態に対しても同様に適用できる。
【００２５】
［実施の形態７］
ここまでの実施の形態において、パッドＰＤ及びテスト回路２１は代表的に一つだけ示したが、実際には図７に示すように、複数のパッドＰＡＤについてそれぞれ保護トランジスタＱＮが設けられる。またテスト回路２１も複数のフューズ回路により構成される。具体的に、ｎ個のパッドＰＡＤに設けられた保護トランジスタＱＮをそれぞれテスト回路２１の出力トランジスタとして用いれば、２n個のテスト出力データを並列に取り出すことが可能になる。
【００２６】
これは、従来のチップ情報記憶回路に比べて有利な点である。従来のチップ情報記憶回路の場合、チップ情報出力のためだけに多数のピンを用意することはないから、例えば図１０に示すように取り出される。即ち、複数のフューズ回路１００の出力をゲート１０１を介してレジスタ１０２に並列転送し、これをクロックバッファ１０３からのクロックによりシリアル転送して、出力バッファ１０４から取り出すことになる。
これに対してこの実施の形態の場合、保護トランジスタが設けられた多くのパッドをテスト出力用として用いることができるから、複数ビットのテストデータを同時に並列読み出しすることができる。
【００２７】
［実施の形態８］
図２以下の実施の形態では、テスト回路２１が内部回路２のテストではなく、チップ情報記憶回路である場合を説明したが、この発明は内部回路２のテストを行う場合にも有効である。
図８はその様な実施の形態を示している。内部回路２の動作を例えばプローブ等によりテストする場合に、一部のアドレス端子、Ｉ／Ｏ端子、コントロール端子等を動作させ、残りの端子を電位固定することがよくある。図８の実施の形態では、保護トランジスタＱＮを用いて、テストモード時にパッドＰＡＤを電位固定する。具体的には、論理ゲート４として先の実施の形態と同様にＮＯＲゲートＧ１を用いて、その一つの入力端子にテストモード選択信号ＴＭを入れ、他の入力端子に固定データを与える。
【００２８】
テストモード時、テストモード選択信号ＴＭは“Ｌ”とする。固定データは、電位固定したいパッドについては“Ｌ”、電位固定したくないパッド（即ちテストに用いるパッド）については“Ｈ”とする。これにより、“Ｌ”の固定データが与えられたパッドＰＡＤでは、保護トランジスタＱＮがオンしてＶSSに固定される。“Ｈ”の固定データが与えられる他のパッドＰＡＤでは、保護トランジスタＱＮがオフであり、任意のレベルを取り得る。テストモード選択信号ＴＭが“Ｈ”の通常動作では、保護トランジスタＱＮがオフになることは、先の各実施の形態と同様である。
【００２９】
従来、同様のテストを簡易テスタ等を用いて実施する場合には、電位固定する全てのピンに電源端子や接地端子を接続しなければならず、操作は面倒であった。しかも適当なソケットがない場合には、ピンに半田付けを行うといった作業が必要であった。これに対してこの実施の形態によれば、保護トランジスタを利用して簡単にパッドの電位をＶSSに固定することができ、従って簡易テスタ等による回路テストの手間が省ける。
【００３０】
図２以下の実施の形態では、保護トランジスタＱＮを制御する論理ゲート４としてＮＯＲゲートＧ１を用いたが、ここにＮＡＮＤゲートを用いることもできる。この場合、ＮＡＮＤゲートの出力はインバータを介して保護トランジスタＱＮのゲートに接続する。テストモード選択信号ＴＭはこの場合、先の各実施の形態と逆に、テストモード時に“Ｈ”となる正論理の信号となる。
これにより、先の各実施の形態と同様に、通常動作時は保護トランジスタをオフに保ち、テストモードでテスト回路出力を保護トランジスタにより出力すること、更に電源未投入時に保護トランジスタＱＮのゲートをフローティングに保つこと、が可能である。
また実施の形態では、保護トランジスタとしてＭＯＳトランジスタを用いたが、バイポーラトランジスタを用いた場合にも同様にこの発明を適用することが可能である。
【００３１】
【発明の効果】
以上述べたようにこの発明によれば、保護トランジスタのゲートを電源未投入時フローティングとして優れたＥＳＤ耐性を得ることを可能とした半導体装置が得られる。またこの発明によれば、保護トランジスタをテスト回路の出力トランジスタとして有効利用できるようにした半導体装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の構成を示す図である。
【図２】この発明の実施の形態２による半導体装置の構成を示す図である。
【図３】この発明の実施の形態３による半導体装置の構成を示す図である。
【図４】この発明の実施の形態４による半導体装置の構成を示す図である。
【図５】この発明の実施の形態５による半導体装置の構成を示す図である。
【図６】この発明の実施の形態６による半導体装置の構成を示す図である。
【図７】この発明の実施の形態７による半導体装置の構成を示す図である。
【図８】この発明の実施の形態８による半導体装置の構成を示す図である。
【図９】従来の半導体装置の保護回路を示す図である。
【図１０】従来のチップ情報記憶回路の出力回路構成を示す図である。
【符号の説明】
１…半導体チップ、２…内部回路、３…信号線、４…論理ゲート、ＱＮ…保護トランジスタ、２１…テスト回路、５１…転送制御ゲート。
Claims (7)
- 内部回路と、
パッドと、
前記内部回路と前記パッドとの間を接続する信号線上のノードと第１の電源との間に接続される保護トランジスタと、
前記保護トランジスタの制御端子に接続され、前記内部回路が通常動作している間は前記保護トランジスタの非導通状態を維持するように動作する論理ゲートと、
テスト回路と
を備え、
前記論理ゲートは、前記テスト回路の出力信号と前記テスト回路を活性化させるための制御信号とを入力信号とすると共に、前記制御信号のレベルに応じて前記保護トランジスタの制御端子に前記出力信号を出力するようにされ、
前記保護トランジスタは、前記テスト回路からの前記出力信号を、前記パッドを介して外部に出力するようにされた
ことを特徴とする半導体装置。 - 前記保護トランジスタは、ドレインが前記信号線に接続されソースが接地電位端子に接続されたＮＭＯＳトランジスタであることを特徴とする請求項１記載の半導体装置。
- 前記ＮＭＯＳトランジスタが接続されたパッドと電源電位端子の間にテストモードにおいて負荷が接続されることを特徴とする請求項２記載の半導体装置。
- ドレインが前記信号線に接続されソースが電源電位端子に接続されたＰＭＯＳトランジスタを有し、前記論理ゲートは、テストモードにおいて前記テスト回路の出力に応じて前記ＮＭＯＳトランジスタのゲートとＰＭＯＳトランジスタのゲートに対して相補信号を与えるものであることを特徴とする請求項２記載の半導体装置。
- 前記信号線に、前記テストモード選択信号により制御されて前記保護トランジスタから出力される前記テスト回路の出力の前記内部回路への転送を防止するための転送制御ゲートが挿入されていることを特徴とする請求項１記載の半導体装置。
- 前記テスト回路は、チップ情報を記憶するフューズ回路であることを特徴とする請求項１記載の半導体装置。
- 前記論理ゲートは、テストモード選択信号により活性化されて前記内部回路のテストを行うテストモードにおいて前記パッドの電位を固定するか否かの制御信号を前記保護トランジスタの制御端子に転送するものであることを特徴とする請求項１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18416299A JP3844915B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
| KR1020000035882A KR100343914B1 (ko) | 1999-06-29 | 2000-06-28 | 반도체 장치 |
| US09/604,720 US6442009B1 (en) | 1999-06-29 | 2000-06-28 | Semiconductor device having protective and test circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18416299A JP3844915B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001015687A JP2001015687A (ja) | 2001-01-19 |
| JP2001015687A5 JP2001015687A5 (ja) | 2005-05-19 |
| JP3844915B2 true JP3844915B2 (ja) | 2006-11-15 |
Family
ID=16148457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18416299A Expired - Fee Related JP3844915B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6442009B1 (ja) |
| JP (1) | JP3844915B2 (ja) |
| KR (1) | KR100343914B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688480B1 (ko) * | 2000-09-19 | 2007-03-08 | 삼성전자주식회사 | 패키지 상태에서의 반도체 소자의 전기적 특성 측정 수단및 그 방법 |
| KR100476699B1 (ko) * | 2000-12-29 | 2005-03-17 | 주식회사 하이닉스반도체 | 정전기 방전 보호 회로 및 그 제조 방법 |
| US20040190208A1 (en) * | 2003-03-26 | 2004-09-30 | Maxim Levit | Electrostatic discharge protection and methods thereof |
| JP4031423B2 (ja) * | 2003-10-29 | 2008-01-09 | 株式会社東芝 | 半導体集積回路 |
| JP2005156703A (ja) * | 2003-11-21 | 2005-06-16 | Seiko Epson Corp | 電子装置の静電保護回路、電気光学装置の静電保護回路及び電子機器 |
| KR100648260B1 (ko) * | 2004-08-09 | 2006-11-23 | 삼성전자주식회사 | 자기 차폐 기능을 갖는 반도체 웨이퍼 및 그것의 테스트방법 |
| US7005858B1 (en) * | 2004-09-23 | 2006-02-28 | Hitachi Global Storage Technologies Netherlands, B.V. | System and method for decreasing ESD damage during component level long term testing |
| DE102010050764B4 (de) * | 2010-11-10 | 2012-10-25 | Telefunken Semiconductors Gmbh & Co. Kg | ESD-Schutzschaltung |
| KR101239102B1 (ko) * | 2011-02-16 | 2013-03-06 | 주식회사 동부하이텍 | Ｅｓｄ보호 회로 |
| US11043487B2 (en) | 2018-08-30 | 2021-06-22 | Taiwan Semiconductor Manufacturing Company Ltd. | ESD protection circuit, semiconductor system including same, and method for operating same |
| US11158367B1 (en) | 2020-04-10 | 2021-10-26 | Micron Technology, Inc. | Semiconductor device protection circuits for protecting a semiconductor device during processing thereof, and associated methods, devices, and systems |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2753191B2 (ja) | 1992-10-05 | 1998-05-18 | 松下電器産業株式会社 | 半導体装置 |
| US5617283A (en) * | 1994-07-01 | 1997-04-01 | Digital Equipment Corporation | Self-referencing modulation circuit for CMOS integrated circuit electrostatic discharge protection clamps |
| US5930094A (en) * | 1997-08-29 | 1999-07-27 | Texas Instruments Incorporated | Cascoded-MOS ESD protection circuits for mixed voltage chips |
-
1999
- 1999-06-29 JP JP18416299A patent/JP3844915B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-28 US US09/604,720 patent/US6442009B1/en not_active Expired - Fee Related
- 2000-06-28 KR KR1020000035882A patent/KR100343914B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100343914B1 (ko) | 2002-07-20 |
| JP2001015687A (ja) | 2001-01-19 |
| US6442009B1 (en) | 2002-08-27 |
| KR20010029848A (ko) | 2001-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040715 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040715 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060327 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060815 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060817 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100825 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110825 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |