JP2894900B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2894900B2 JP2894900B2 JP4222036A JP22203692A JP2894900B2 JP 2894900 B2 JP2894900 B2 JP 2894900B2 JP 4222036 A JP4222036 A JP 4222036A JP 22203692 A JP22203692 A JP 22203692A JP 2894900 B2 JP2894900 B2 JP 2894900B2
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- Japan
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- terminal
- input buffer
- external terminal
- voltage
- input
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
テスト回路を具備する半導体装置に関する。
テスト回路を具備する半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置は大容量化、多機能化
が進み、それらの機能をチェックするため、種々の特別
な回路が内蔵されている（以下、これらの特別な回路を
テスト回路と呼び、テスト回路動作状態をテストモード
と呼ぶ）。従来、これらの半導体装置のテスト回路を動
作させるための入力バッファ回路は、半導体装置の機能
上使用していない外部端子（以下、ＮＣ端子と呼ぶ）に
接続され、テストモードへのエントリーは、そのＮＣ端
子に所定の電圧を印加することによって行われる。図３
は、従来例を示しており、図中１は機能上使用していな
い外部端子（ＮＣ端子）、２はテスト回路に接続された
入力バッファ回路、Ｓはスタンバイ時“Ｈ”となる制御
信号である。テスト回路が“Ｈ”入力で動作するとする
と、ＮＣ端子１に外部より“Ｈ”を印加することによ
り、テストモードとなり、テスト回路を使用しない場合
は、常に１のＮＣ端子に“Ｌ”を印加することとなる。
が進み、それらの機能をチェックするため、種々の特別
な回路が内蔵されている（以下、これらの特別な回路を
テスト回路と呼び、テスト回路動作状態をテストモード
と呼ぶ）。従来、これらの半導体装置のテスト回路を動
作させるための入力バッファ回路は、半導体装置の機能
上使用していない外部端子（以下、ＮＣ端子と呼ぶ）に
接続され、テストモードへのエントリーは、そのＮＣ端
子に所定の電圧を印加することによって行われる。図３
は、従来例を示しており、図中１は機能上使用していな
い外部端子（ＮＣ端子）、２はテスト回路に接続された
入力バッファ回路、Ｓはスタンバイ時“Ｈ”となる制御
信号である。テスト回路が“Ｈ”入力で動作するとする
と、ＮＣ端子１に外部より“Ｈ”を印加することによ
り、テストモードとなり、テスト回路を使用しない場合
は、常に１のＮＣ端子に“Ｌ”を印加することとなる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置では、テスト回路用の入力バッファ回路２に
接続されたＮＣ端子１に常に電圧を印加しなければなら
ず、テスト回路を使用し半導体装置の評価、選別を行っ
た後、テスト回路が不要となった場合でも、電圧を印加
し続ける必要があるという問題点があった。更に、テス
ト回路を使用しないときのＮＣ端子に印加する電圧は、
半導体装置製造メーカーが各々で設定しており、異なる
場合が多く、同一機能を有する半導体装置でありなが
ら、同一プリント基板で使用できない場合もあるという
問題点があった。
半導体装置では、テスト回路用の入力バッファ回路２に
接続されたＮＣ端子１に常に電圧を印加しなければなら
ず、テスト回路を使用し半導体装置の評価、選別を行っ
た後、テスト回路が不要となった場合でも、電圧を印加
し続ける必要があるという問題点があった。更に、テス
ト回路を使用しないときのＮＣ端子に印加する電圧は、
半導体装置製造メーカーが各々で設定しており、異なる
場合が多く、同一機能を有する半導体装置でありなが
ら、同一プリント基板で使用できない場合もあるという
問題点があった。
【０００４】
【課題を解決するための手段】本願発明の要旨は、外部
端子と入力バッファとを備えた半導体装置において、上
記外部端子と上記入力バッファとの間に挿入されたフュ
ーズと、上記外部端子が所定の電圧範囲のとき上記入力
バッファ回路の入力を第１固定電圧に固定するディプレ
ッション型トランジスタと、上記フューズの上記入力バ
ッファ側の端子と上記第１固定電圧とは異なる第２固定
電圧源との間に接続され上記所定の電圧範囲のときには
オフ状態を維持し上記所定の電圧範囲外の電圧が上記外
部端子に印加されるとオン状態となり上記フューズを溶
断する電流を上記第２固定電圧源と上記外部端子との間
に流すトランジスタとを備えたことである。
端子と入力バッファとを備えた半導体装置において、上
記外部端子と上記入力バッファとの間に挿入されたフュ
ーズと、上記外部端子が所定の電圧範囲のとき上記入力
バッファ回路の入力を第１固定電圧に固定するディプレ
ッション型トランジスタと、上記フューズの上記入力バ
ッファ側の端子と上記第１固定電圧とは異なる第２固定
電圧源との間に接続され上記所定の電圧範囲のときには
オフ状態を維持し上記所定の電圧範囲外の電圧が上記外
部端子に印加されるとオン状態となり上記フューズを溶
断する電流を上記第２固定電圧源と上記外部端子との間
に流すトランジスタとを備えたことである。
【０００５】
【発明の作用】テスト実施後、フューズは溶断され、入
力バッファ回路には、内部的に所定の電圧が印加され
る。
力バッファ回路には、内部的に所定の電圧が印加され
る。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１実施例を示しており、１は半導
体装置の機能上、使用されていない外部端子（以下、Ｎ
Ｃ端子）、２はテスト回路用入力バッファ回路、Ｓはス
タンバイ時に“Ｈ”となる制御信号、３はポリシリコン
フューズ、４は入力バッファ回路の入力を接地電位に接
続するディプレッション型トランジスタであり、ｇｍは
１のＮＣ端子への入力信号の電流能力より十分小さい。
５はフューズ３の入力バッファ回路側の端子に接続され
たＰ型トランジスタ、６は入力“Ｈ”で動作するテスト
回路である。ここで本半導体装置は図１のごとくＮＣ端
子に、特別にテスト回路を搭載するために、テスト回路
用の入力バッファ回路が接続されており、ＮＣ端子１に
外部から、“Ｈ”レベルを印加することにより、テスト
モードとなる。このテスト回路を用い半導体装置の製造
工程である選別や評価を行う。一方、ＮＣ端子１に外部
から“Ｌ”レベルを印加すると、通常モード（テスト回
路が動作しないモード）となる。
る。図１は本発明の第１実施例を示しており、１は半導
体装置の機能上、使用されていない外部端子（以下、Ｎ
Ｃ端子）、２はテスト回路用入力バッファ回路、Ｓはス
タンバイ時に“Ｈ”となる制御信号、３はポリシリコン
フューズ、４は入力バッファ回路の入力を接地電位に接
続するディプレッション型トランジスタであり、ｇｍは
１のＮＣ端子への入力信号の電流能力より十分小さい。
５はフューズ３の入力バッファ回路側の端子に接続され
たＰ型トランジスタ、６は入力“Ｈ”で動作するテスト
回路である。ここで本半導体装置は図１のごとくＮＣ端
子に、特別にテスト回路を搭載するために、テスト回路
用の入力バッファ回路が接続されており、ＮＣ端子１に
外部から、“Ｈ”レベルを印加することにより、テスト
モードとなる。このテスト回路を用い半導体装置の製造
工程である選別や評価を行う。一方、ＮＣ端子１に外部
から“Ｌ”レベルを印加すると、通常モード（テスト回
路が動作しないモード）となる。
【０００７】さて、ここで選別等が終わり、テスト回路
が不要になった時点で、ＮＣ端子１に電源電圧を越える
高電圧を印加する。これにより、トランジスタ５が導通
し、電流Ｉ１が流れ、フューズ３が溶断する。フューズ
３が溶断すると入力バッファ回路２の入力は、外部か
ら、電機的に切り離され、ディプレッション型トランジ
スタ４でよってのみ電位が決定される。本実施例では、
入力バッファ回路２の入力は“Ｌ”レベルに固定される
ことになる。
が不要になった時点で、ＮＣ端子１に電源電圧を越える
高電圧を印加する。これにより、トランジスタ５が導通
し、電流Ｉ１が流れ、フューズ３が溶断する。フューズ
３が溶断すると入力バッファ回路２の入力は、外部か
ら、電機的に切り離され、ディプレッション型トランジ
スタ４でよってのみ電位が決定される。本実施例では、
入力バッファ回路２の入力は“Ｌ”レベルに固定される
ことになる。
【０００８】次に本発明の第２実施例を図２を参照して
説明する。図中、１は半導体装置の機能上、使用しない
外部端子（以下、ＮＣ端子）、２はテスト回路の入力バ
ッファ回路、３はポリシリコンフューズ、４はＮＣ端子
１への入力信号より、十分ｇｍが小さいディプレッショ
ン型トランジスタ、７は“Ｌ”レベルを入力することで
動作するテスト回路、８はゲート，ソースが共に接地電
位に接続したＮ型トランジスタである。
説明する。図中、１は半導体装置の機能上、使用しない
外部端子（以下、ＮＣ端子）、２はテスト回路の入力バ
ッファ回路、３はポリシリコンフューズ、４はＮＣ端子
１への入力信号より、十分ｇｍが小さいディプレッショ
ン型トランジスタ、７は“Ｌ”レベルを入力することで
動作するテスト回路、８はゲート，ソースが共に接地電
位に接続したＮ型トランジスタである。
【０００９】本実施例は第１実施例とは逆に、ＮＣ端子
１に外部から“Ｈ”レベルを印加することにより、テス
トモードとなり、外部より“Ｌ”レベルを入力すること
で通常モード（テスト回路が動作しないモード）とな
る。ここで、テスト回路が不要になると、ＮＣ端子１に
負電位を印加することにより、Ｎ型トランジスタ８を通
して電流Ｉ２を流し、ポリシリコンフューズ３を溶断す
る。これにより、入力バッファ回路２の入力は、外部か
ら電気的に切り離され、ディプレッション型トランジス
タ４によってのみ、電位が“Ｈ”レベルに固定される。
１に外部から“Ｈ”レベルを印加することにより、テス
トモードとなり、外部より“Ｌ”レベルを入力すること
で通常モード（テスト回路が動作しないモード）とな
る。ここで、テスト回路が不要になると、ＮＣ端子１に
負電位を印加することにより、Ｎ型トランジスタ８を通
して電流Ｉ２を流し、ポリシリコンフューズ３を溶断す
る。これにより、入力バッファ回路２の入力は、外部か
ら電気的に切り離され、ディプレッション型トランジス
タ４によってのみ、電位が“Ｈ”レベルに固定される。
【００１０】
【発明の効果】以上説明したように、本発明の半導体装
置はテスト回路が不要となったとき、テスト回路用入力
バッファ回路のつながった外部端子と、テスト回路用入
力バッファ回路の入力とを切り離すことによって、この
外部端子に常に電圧を印加することなく、この外部端子
がどのような電位（“Ｌ”レベル、中間レベル、“Ｈ”
レベル、電機的に浮いた状態）でも正常動作をするとい
う効果を有する。
置はテスト回路が不要となったとき、テスト回路用入力
バッファ回路のつながった外部端子と、テスト回路用入
力バッファ回路の入力とを切り離すことによって、この
外部端子に常に電圧を印加することなく、この外部端子
がどのような電位（“Ｌ”レベル、中間レベル、“Ｈ”
レベル、電機的に浮いた状態）でも正常動作をするとい
う効果を有する。
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第２実施例を示す回路図である。
【図３】従来例を示す回路図である。
１ 半導体装置の機能上使用していない端子 ２ テスト回路用入力バッファ回路 ３ ポリシリコンフューズ ４ 外部端子への入力信号より、ｇｍが十分小さいディ
プレッション型トランジスタ ５ ゲート，ソースが共に電源に接続したＰ型トランジ
スタ ６ “Ｈ”レベル入力で動作するテスト回路 ７ “Ｌ”レベル入力で動作するテスト回路 ８ ゲート，ソースが共に接地電位に接続したＮ型トラ
ンジスタ
プレッション型トランジスタ ５ ゲート，ソースが共に電源に接続したＰ型トランジ
スタ ６ “Ｈ”レベル入力で動作するテスト回路 ７ “Ｌ”レベル入力で動作するテスト回路 ８ ゲート，ソースが共に接地電位に接続したＮ型トラ
ンジスタ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 H01L 21/66 H01L 21/822 H01L 27/04 H01L 27/10
Claims (1)
- 【請求項１】外部端子（１）と入力バッファ（２）とを
備えた半導体装置において、上記外部端子と上記入力バ
ッファとの間に挿入されたフューズ（３）と、上記外部
端子が所定の電圧範囲のとき上記入力バッファ回路の入
力を第１固定電圧に固定するディプレッション型トラン
ジスタ（４）と、上記フューズの上記入力バッファ側の
端子と上記第１固定電圧とは異なる第２固定電圧源との
間に接続され上記所定の電圧範囲のときにはオフ状態を
維持し上記所定の電圧範囲外の電圧が上記外部端子に印
加されるとオン状態となり上記フューズを溶断する電流
を上記第２固定電圧源と上記外部端子との間に流すトラ
ンジスタ（５／８）とを備えたことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222036A JP2894900B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222036A JP2894900B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0651032A JPH0651032A (ja) | 1994-02-25 |
| JP2894900B2 true JP2894900B2 (ja) | 1999-05-24 |
Family
ID=16776085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4222036A Expired - Lifetime JP2894900B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894900B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10332786A (ja) * | 1997-05-27 | 1998-12-18 | Nec Kyushu Ltd | 半導体装置 |
-
1992
- 1992-07-28 JP JP4222036A patent/JP2894900B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0651032A (ja) | 1994-02-25 |
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