JPH07176696A

JPH07176696A - 半導体集積回路

Info

Publication number: JPH07176696A
Application number: JP5322414A
Authority: JP
Inventors: Yoichi Suzuki; 木洋一鈴; Makoto Segawa; 川真瀬; Yasuo Naruge; 毛康雄成
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-12-21
Filing date: 1993-12-21
Publication date: 1995-07-14

Abstract

(57)【要約】【構成】外部入力端に相当する第１のノードｎ1 を第
１〜第３の電圧状態Ｖcc，Ｖss，ＶA に設定することで
テスト回路１０４の入力端となるノードｎ2 を制御し、
第１の電圧状態Ｖccでテスト回路１０４を活性化させ、
かつ第２、第３の状態Ｖss，ＶA ではテスト回路１０４
を非活性化状態とする。その非活性状態にする第３の状
態ＶA でダイオード１０２がヒューズ１０１を切断し、
その後バイアストランジスタ１０３によりテスト回路１
０４が非活性状態に固定される。【効果】テストピンやノンコネクトピンの使用時には
実装の際にそれらのピンへのバイアス配線を施す必要が
無く、またノーマルピンとの兼用においてはノーマルモ
ードでの安定動作を確保し得ることとなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はテスト回路内蔵の半導体
集積回路に関するもので、特に製品出荷時等における内
部回路の動作試験の際にテスト回路へ外部から信号を入
力するためのテスト入力回路に係わる。

【０００２】

【従来の技術】従来、ＬＳＩには一般にその内部回路の
動作試験を行うためにテスト回路が内蔵されている。こ
のテスト回路を用いた試験を行う場合は、外部端子から
の制御信号によってテスト回路を作動させ、このテスト
回路から被テスト回路にテスト信号を供給し、これに対
する被テスト回路の応答を確認する。よって、テスト回
路をＬＳＩ外部より操作するための信号系統がこのＬＳ
Ｉには当然に備えられている。

【０００３】図１３は最も初期に採用されていたテスト
入力回路の説明図である。この図に示すように、ＬＳＩ
１４０１の外部ピンの中にテスト専用のピン１４０２を
設け、このピン１４０２から被テスト回路に制御信号を
供給する。この制御信号の電圧条件によりテストファン
クションとノーマルファンクションとを区分する。よっ
て、例えば出荷時に、外部ピンをテストファンクション
の電圧条件に設定して被テスト回路を作動させる。その
後においては、外部ピンをノーマルファンクションの電
圧条件にバイアスした状態でボード上に実装しておくこ
とで、テスト回路を非作動の状態に保持し、内部回路を
ノーマルファンクションで動作させることができる。

【０００４】しかしながら、ＬＳＩの集積度は高くなる
一方であり、これに伴って多機能化し、必要とする外部
ピン数も増大する傾向にある。このような状況におい
て、ノーマルファンクションモードの際に使用しないテ
スト専用のピンにもバイアス配線を施さなければならな
いことが、特に配線ピン数が多いほど実装作業上で余分
なものと感じられてきている。

【０００５】また、従来、ノーマルファンクション用の
外部ピンをテスト用にも兼用する手法が案出されてい
る。図１４は、この手法に係る従来のテスト入力回路の
構成を示すものである。この図において、１５０２はノ
ーマルファンクション入力回路、１５０３は被テスト回
路であり、ノーマルファンクション入力回路１５０２の
入力端にあたるノードｎ101 が外部ピンに接続される。

【０００６】１５０１はテスト入力回路であり、動作電
圧設定回路１５０４とバッファ回路１５０５とを備えて
いる。動作電圧設定回路１５０４はノードに対し順方向
にダイオード接続されたＮＭＯＳトランジスタとプルダ
ウン用のＮＭＯＳトランジスタとから構成されており、
トランジスタの共通接続ノードの電位ｎ102 はトランジ
スタのＶGS分だけノードの電位より下がったものとな
る。このノードがバッファ回路１５０５の入力端に接続
され、このバッファ回路１５０５はノードの電圧条件に
よって制御されるようになっている。これによって、ノ
ードの電圧条件次第でノーマルファンクション入力回路
１５０２とバッファ回路１５０５との選択的に動作させ
ることが可能とされている。

【０００７】図１５はノーマルファンクション入力回路
１５０２とバッファ回路１５０５との動作電圧条件の相
違を図解するものである。この図において、Ｖmin はノ
ーマルファンクション動作保障範囲（つまり、ノーマル
ファンクション入力回路１５０２を動作させる範囲）の
最小値、Ｖmax はノーマルファンクション動作保障範囲
の最大値、ΔＶ1 は２ＶTH（Ｖmax ）以上・デバイス限
界以下の電圧範囲、ΔＶ2 はテスト動作許容範囲（つま
り、バッファ回路１５０５を動作させる範囲）である。
図のようにノーマルファンクション入力回路１５０２の
動作保障範囲は動作電圧設定回路１５０４のダイオード
接続トランジスタの２ＶTH分未満の範囲に収容される。
ノーマルファンクション入力回路１５０２のノーマルフ
ァンクション動作保障範囲の最大値Ｖmax と、この２Ｖ
THとの関係はＶmax <<２ＶTHであり、このような関係に
ある２ＶGS以上の電圧でバッファ回路１５０５を動作さ
せる。よって、テスト時には２ＶTHより十分に大きく、
かつデバイス限界よりに小さいΔＶ2 の範囲でノードに
接続された外部ピンの電圧を印加することにより、ノー
マルファンクション入力回路１５０２は動作させずに、
バッファ回路１５０５だけを動作させ、通常使用時には
Ｖmin 〜Ｖmax の範囲で当該外部ピンに電圧を印加する
ことにより、バッファ回路１５０５は動作させず、ノー
マルファンクション入力回路１５０２だけ動作させるこ
とができる。

【０００８】ところが、微細化が進むほど小さくなるた
め、テストモードとノーマルモードとの間のテスト動作
許容範囲を十分大きくとることが難しくなってきてお
り、外来ノイズが原因でノーマルファンクションでの安
定した動作が危ぶまれるようになってきた。そのため、
現用の技術で安定した動作を望むには図１６に示す方式
を採用せざるを得ず、何か良策の出現が切望されること
となった。

【０００９】

【発明が解決しようとする課題】このように従来のテス
ト入力回路は微細化されたＬＳＩにとって、実装上で或
いは動作の信頼性を確保する上で不都合な構成となって
いる。

【００１０】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところはテストピ
ンやノンコネクトピンの使用時には実装の際にそれらの
ピンへのバイアス配線を施す必要が無く、またノーマル
ピンとの兼用においては通常モードでの安定動作を確保
し得るテスト入力回路を構成する半導体集積回路を提供
することにある。

【００１１】

【課題を解決するための手段】本発明の半導体集積回路
は、外部入力端となる第１ノードとテスト回路の入力端
となる第２ノードとの間に設けられるテスト入力回路を
構成するものであって、前記第１ノードと前記第２ノー
ドとが特性的に非接続状態と等価の状態をその切断によ
って形成するヒューズ手段と、前記第２ノードと第１の
電源との間に接続され、そのゲートが第２の電源の電圧
が印加されたバイアストランジスタを有し、前記第１ノ
ードの電圧が第１の状態のとき前記テスト回路が活性状
態となり、かつ前記第１ノードが第２、第３の状態のと
きには前記テスト回路が非活性状態となるように前記第
２ノードを通じて前記テスト回路のバイアスを制御する
バイアス制御手段と、前記第１ノードの電圧が前記第３
の状態のときに前記ヒューズ手段に対する切断電流を流
すヒューズ制御手段とを備えることを特徴とする。

【００１２】第１ノードは、ノンコネクトピン、テスト
専用ピン、ノーマルピンのうちの少なくとも一の外部入
力端によって構成されることを特徴とする。

【００１３】バイアス制御手段は、第１ノードとしての
複数の外部入力端における電圧状態の組合わせに応じて
第２ノードの電圧状態を制御する電圧制御手段を含む構
成とすることができる。

【００１４】ヒューズ制御手段は、第２ノードと第１、
第２の電源のうちいずれか一方との間に接続されたダイ
オードを備える構成とすることができる。

【００１５】また、ヒューズ制御手段は、第２ノードと
第１、第２の電源のうちいずれか一方との間にその電流
入出力端子が接続され、かつ電流制御端子が前記第１、
第２の電源のうちの他方によってバイアスされたバイポ
ーラトランジスタを備える構成とすることができる。

【００１６】

【作用】本発明によれば、外部入力端に相当する第１の
ノードを第１〜第３の電圧状態に制御すると、バイアス
手段が第１の電圧状態でテスト回路を活性化させてテス
トモードとし、かつ第２、第３の状態ではテスト回路を
非活性化させ、その非活性状態にする第３の状態でヒュ
ーズ制御手段がヒューズを切断し、その後はバイアスト
ランジスタによってテスト回路が非活性状態に固定され
る。よって、テストピンやノンコネクトピンの使用時に
は実装の際にそれらのピンへのバイアス配線を施す必要
が無く、またノーマルピンとの兼用においてはノーマル
モードでの安定動作を確保し得ることとなる。

【００１７】

【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１は本発明の一実施例に係るテスト入
力回路の構成を示すものである。この図に示すものは、
後述するヒューズ切断後はノンコネクトピンとなる外部
ピンに接続されるもので、ＩＣの定義上はノンコネクト
ピンやテストピンがそれらに相当する。この図におい
て、ｎ1 はそれらに相当するノードであり、１０４はこ
のノードｎ1 の電圧に応じて動作するテスト回路、１０
５はこのテスト回路１０４によってその動作がチェック
される被テスト回路である。ｎ2 はテスト回路１０４の
入力端が接続されたノードである。

【００１８】ノードｎ1 とテスト回路１０４の入力端と
の間にはヒューズ１０１が直列に挿入されている。この
ノードｎ2 と接地との間にはｎＭＯＳトランジスタ１０
３のソース・ドレインが接続されており、そのゲートに
Ｖccが印加される。

【００１９】ノードｎ2 と接地との間には更に、接地か
らノードｎ2 に向かう方向が順方向となるようにダイオ
ード１０２が接続されている。このダイオード１０２は
ヒューズ１０１を溶断するための電流を流すものであ
る。図３はダイオード１０２の順方向電流特性（Ｉ−Ｖ
特性）を示すもので、横軸はノードｎ2 の電位（ノード
ｎ1 でも同電位）、縦軸はダイオード１０２に流れる電
流である。ノードｎ1 に負の電圧ＶA を印加すると、ダ
イオード１０２に順方向の電流が流れる。

【００２０】図２は図１に示す回路の素子構造を示すも
のである。この図において、２０１はｐ型シリコン基板
であり、この基板２０１上にはＬＯＣＯＳ構造のフィー
ルド酸化膜２０２が形成されている。ダイオード１０２
は基板２０１上におけるフィールド酸化膜２０２によっ
て囲まれる一つのデバイス領域に形成されている。当該
デバイス領域にはｎ型拡散層２０３が形成され、この拡
散層２０３がノードｎ2 に接続され、基板２０１と拡散
層２０３とのｐｎ接合によってダイオード１０２が形成
されている。基板２０１上の他のデバイス領域はトラン
ジスタ１０３の形成フィールドとされ、その中心部分上
にはゲート電極２０４が形成され、基板２０１内のその
直下に位置するチャネル形成領域の両側にはソース、ド
レインとなる拡散層２０５，２０６が形成されている。
拡散層２０５はノードｎ2 に接続され、拡散層２０６は
接地（つまり、基板）に接続されている。

【００２１】以上のように構成された本実施例の動作に
ついて説明する。テストを行う際には、まずノードｎ1
を“Ｈ”に設定する。すると、ノードｎ2 、すなわち、
テスト回路の入力端が“Ｈ”となり、このテスト回路Ｔ
1 はテストモードとなり、そのテストファンクションが
作動して所定のシーケンスで被テスト回路１０５の動作
チェックを行う。

【００２２】テストを終了すると、ノードｎ1 に上記電
圧ＶA を印加する。すると、ダイオード１０２、ヒュー
ズ１０１を通して接地からノードｎ1 に向けて大電流を
流し、ヒューズ１０１を溶断することとなる。

【００２３】このようにノードｎ1 ，ｎ2 間にヒューズ
１０１を挿入し、ノードｎ2 には、接地からノードｎ2
へ向かう方向が順方向となるようにダイオード１０２を
接続するとともに、これに並列にトランジスタ１０３を
接続し、テスト後、ノードｎ1 の電位を制御することで
ダイオード１０２に順方向電流を流し、この電流でヒュ
ーズ１０１を溶断する。このヒューズ１０１溶断後にお
いてはノードｎ2 はトランジスタ１０３によって接地電
位にバイアスされテスト回路４は非活性化される。これ
により、本実施例のようにテストピンやノンコネクトピ
ンの使用時には実装の際にそれらのピンへのバイアス配
線を施す必要が無い。

【００２４】図４は本発明の第２実施例に係るテスト入
力回路の構成を示すものである。この図に示すものは図
１に示すダイオード１０２の代えてバイポーラトランジ
スタ３０３を設けたものに相当する。すなわち、外部入
力ピンとなるノードｎ11と被テスト回路３０６をテスト
するテスト回路３０５の入力端となるノードｎ12との間
にはヒューズ３０１が接続され、トランジスタ３０３の
コレクタはノードｎ12に接続され、エミッタと、ベース
は接地されている。ノードｎ12と接地との間には、ゲー
トにＶccが印加された高抵抗素子としてのｎＭＯＳトラ
ンジスタ３０４が接続されている。

【００２５】以上のように構成された本実施例の動作に
ついて説明する。テストを行う際には、まずノードｎ11
を“Ｈ”に設定する。すると、ノードｎ12、すなわち、
テスト回路３０５の入力端が“Ｈ”となり、このテスト
回路３０５はテストモードとなり、そのテストファンク
ションが作動して所定のシーケンスで被テスト回路３０
６の動作チェックを行う。

【００２６】テストを終了すると、ノードｎ11に絶対値
が上記電圧ＶA を印加する。すると、ヒューズ３０１及
びトランジスタ３０３を通してノードｎ11から接地へ向
けて大電流が流れ、ヒューズ３０１を溶断することとな
る。ヒューズ３０１の溶断後もそのトランジスタ３０４
によるバイアスによって同様に被テストモードとされ
る。

【００２７】以上のように動作することから本実施例に
よっても上記実施例と同等の作用効果を発揮することと
なる。

【００２８】図５は本発明の第３実施例に係るテスト入
力回路の構成を示すものである。この図に示すものは、
第１実施例のダイオード１０２に対応するダイオード４
０２が同じくノードｎ2 に相当するノードｎ22から電源
Ｖccへ向かう方向が順方向となるように接続されている
他は第１実施例のものと同様の構成を有している。４０
１はヒューズ、４０３はｎＭＯＳからなるバイアストラ
ンジスタ、４０４はテスト回路、４０５は被テスト回路
である。図６はダイオード４０２の順方向電流特性（Ｉ
−Ｖ特性）であって、ダイオード４０２は入力端子ｎ21
に電源電圧Ｖccより閾値分の電圧ＶF を加えた電圧Ｖcc
＋ＶF を印加することでヒューズ４０１を溶断可能な電
流を流すことができる。

【００２９】以上のような構成を有することから、テス
トファンクション機能時は上記実施例と同様に動作す
る。そして、ヒューズ４０１の溶断はノードｎ21にＶcc
＋ＶFを印加し、ダイオード４０２に順方向電流を流す
ことにより行われ、ヒューズ４０１が切断された後はト
ランジスタ４０３によりテスト回路４０４の入力端が
“Ｌ”にバイアスされて非テストモードになる。

【００３０】図７は本発明の第４実施例に係るテスト入
力回路の構成を示すものである。この図に示す回路は、
上記実施例におけるｎＭＯＳトランジスタ１０３，３０
４，４０３に代えてｐＭＯＳトランジスタ５０３が設け
られており、そのソース・ドレインは電源電圧Ｖccとテ
スト回路５０４の入力端となるノードｎ32との間に接続
され、ゲートは接地されている。その他の構成は上記第
１実施例のものと同様であって、５０１はヒューズ、５
０２はヒューズ溶断電流を流すダイオード、５０４はテ
スト回路、５０５は被テスト回路である。本実施例のテ
スト回路５０４はアクティブ“Ｌ”のものとされてい
る。

【００３１】よって、テストの際にはノードｎ31を
“Ｌ”にする。するとテスト回路５０４の入力端が
“Ｌ”にバイアスされてテストファンクションが起動す
る。その終了後、ノードｎ31に電圧ＶA を印加してヒュ
ーズ５０１を溶断することとなる。このように動作する
ことから、本実施例によっても上記実施例と同等の作用
効果を発揮することができる。

【００３２】図８は本発明の第５実施例に係るテスト入
力回路の構成を示すもので、上記実施例とは異なり、ノ
ーマルファンクション回路系へ繋がったノーマルピンに
接続されるテスト入力回路として構成されているもので
ある。この図において、ノードＮ41がそのノーマルピン
に相当するもので、このノードｎ41には入力保護回路と
なるトランジスタ６０１が接続されると共に、通常の入
力回路に相当するインバータゲート６０２が接続されて
いる。本実施例のテスト入力回路は、ノードｎ41におい
てそのインバータゲート６０２と並列的に接続されてお
り、ヒューズ６０３とダイオード６０４とテスト回路バ
イアス用のトランジスタ６０５とを有する。ヒューズ６
０３はノードｎ41，ｎ42間に挿入され、ダイオード６０
４は接地からノードｎ42へ向かう方向が順方向となるよ
うに接続され、トランジスタ６０５のソース・ドレイン
は接地−ノードｎ42間に接続されている。テスト回路６
０６はノードＮ42と共通のモード制御信号入力端にイン
バータゲート６０８を有し、その一入力端にアウトプッ
トイネーブル信号／ＯＥ（“／”は否定論理を示す。）
が入力されるＮＡＮＤゲート６１１の他方の入力端にそ
のインバータゲート６０８の出力端が接続され、このＮ
ＡＮＤゲート６１１の出力端には２段に接続された前段
のインバータゲート６０９の入力端が接続され、その後
段のインバータゲート６１０の出力端からテスト信号が
出力される。これにより、このテスト回路ロジック６１
２はトランジスタ６０５によるバイアスレベルとアウト
プットコントロール信号／ＯＥとのロジックによりテス
トモードとノーマルモードとの切替えを行うようになっ
ている。

【００３３】よって、テストを行う際にはノードｎ41を
“Ｈ”、信号／ＯＥを“Ｈ”に設定する。これにより、
テスト回路６０６の入力端であるノードｎ42が“Ｈ”と
なり、同ＮＡＮＤゲート６１１が開くため、被テスト回
路６０７の動作を判定可能となる。

【００３４】テスト終了後は、ノードｎ41に電圧ＶA を
印加し、ダイオード６０４に順方向電流を流してヒュー
ズ６０３を溶断する。すると、当該テスト入力回路はノ
ードｎ41であるノーマルピンより切離され、かつテスト
回路６０６の入力端は“Ｌ”にバイアスされて非テスト
モードに固定されることとなる。よって、ノーマルピン
との兼用においてもノーマルモードでの安定動作を確保
することができる。

【００３５】図９は本発明の第６の実施例に係るテスト
入力回路の回路構成を示すものである。この図に示すも
のは第５の実施例と同様にノーマルピンに接続される回
路例を示しており、この図におけるノードｎ51がそのノ
ーマルピンに相当するものである。このノードｎ51には
回路をサージから保護する入力保護回路としてのダイオ
ード８０１が接続されるとともに、ノーマル入力回路に
相当するインバータゲート８０２が接続されている。本
実施例のテスト入力回路は、ノードｎ51においてそのイ
ンバータゲート８０２と並列的に接続されており、ヒュ
ーズ８０３とダイオード８０４とテスト回路バイアス用
のトランジスタ８０５とを有する。ヒューズ８０３はノ
ードｎ51，ｎ52間に挿入され、ダイオード８０４はノー
ドｎ52から電源電位へ向かう方向が順方向となるように
接続され、トランジスタ８０５のソース・ドレインは電
源−ノードｎ52間に接続されている。テスト回路８０６
はＮＯＲゲートの一入力端がノードｎ52に接続され、同
ＮＯＲゲートの他方の入力端には信号ＯＥが入力され、
同ＮＯＲゲートの出力端にはインバータゲートが接続さ
れ、その出力端が図外の被テスト回路に接続されてお
り、信号ＯＥを“Ｌ”に設定することで、テストファン
クション動作を可能にする。

【００３６】図１０は本実施例回路の素子構造を示すも
のである。この図において、９０１はｎ型シリコン基板
であり、この基板９０１の表面部にはｐ型ウェル９０２
とｎ型ウェル９０３とが隣接されて形成されるととも
に、フィールド酸化膜９０４が形成されている。ｐ型ウ
ェル９０２の表面部はフィールド酸化膜９０４により２
つの素子領域に分断され、その一方にはｐ+ 型拡散層９
０５が形成され、他方にはｎ+ 型拡散層９０６が形成さ
れている。上記ダイオード８０１はｐ+ 型拡散層９０５
及びｐ型ウェル９０２からなるｐ型部分とｎ+ 型拡散層
９０６からなるｎ型部分との接合により形成されてい
る。

【００３７】ｎ型ウェル９０３の表面部はフィールド酸
化膜９０４によって３つの素子領域に分断されている。
そのうち２つの素子領域を使ってダイオード８０４が形
成されている。すなわち、その一方の素子領域にはｐ+
型拡散層９０７が形成され、他方の素子領域にはｎ+ 型
拡散層９０８が形成されており、ｎ型ウェル９０３及び
ｎ+ 型拡散層９０８からなるｎ型部分とｐ+ 型拡散層９
０７との接合によりそのダイオード８０４が形成されて
いるものである。

【００３８】ｎ型ウェル９０３の、もう一つの素子領域
にはトランジスタ８０５が形成されている。すなわち、
その素子領域の中心部上にはゲート電極９１１が形成さ
れ、その直下のチャネル形成領域の各側にはソース領域
またはドレイン領域となるｐ+ 型拡散層９０９，９１０
が形成されているものである。

【００３９】以上のような構成を有する回路において、
テストを行う際にはノードｎ51を“Ｈ”、信号ＯＥを
“Ｌ”に設定する。テスト終了後は、ノードｎ51に電圧
Ｖcc＋ＶF を印加し、ダイオード８０４に順方向電流を
流してヒューズ８０３を溶断する。すると、当該テスト
入力回路はノードｎ51であるノーマルピンより切離さ
れ、かつテスト回路８０６の入力端は“Ｈ”にバイアス
されて非テストモードに固定されることとなる。よっ
て、ノーマルピンとの兼用においてもノーマルモードで
の安定動作を確保することができる。

【００４０】図１１は本発明の第７実施例に係るテスト
入力回路の構成を示すものである。この図の、インバー
タゲート１２０１，１２０２とＮＯＲゲート１２０３と
ＮＡＮＤゲート１２０４において、インバータゲート１
２０１はノードｎ61への入力信号を反転させてＮＯＲゲ
ート１２０３及びＮＡＮＤゲート１２０４の一入力端に
供給する。インバータゲート１２０２はノードｎ62への
入力信号を反転させてＮＯＲゲート１２０３の他方の入
力端へ供給する。ＮＡＮＤゲート１２０４の他方の入力
端にはノードｎ62への入力信号が供給される。ＮＯＲゲ
ート１２０３の出力信号はトランジスタ１００３のゲー
トに供給され、ＮＡＮＤゲート１２０４の出力信号はト
ランジスタ１００４のゲートに供給されている。テスト
回路１００６はインバータゲート１２０５とテスト回路
ロジック１２０６とから構成されており、テスト回路１
００６はその入力端がｎ63“Ｌ”のときノーマルファン
クションのモード、同入力端が“Ｈ”のとき特殊テスト
モードとなる。

【００４１】このような構成を有する回路によりノーマ
ルファンクションのテストを行う場合にはノードｎ61，
ｎ62を“Ｈ”、特殊テストを行う場合にはノードｎ61を
“Ｌ”、ノードｎ62を“Ｈ”、ヒューズ１００２を切断
する場合にはノードｎ62を“Ｌ”にそれぞれ設定する。
そして、これらのモードを例えば図１１（ｂ）に示すよ
うなシーケンスで設定することとなる。なお、この図
中、「−」は“Ｈ”の“Ｌ”どちらでもよい。（１）は
ノーマルファンクションテストモードであって、前述し
たようにノードｎ61，ｎ62を“Ｈ”に設定する。する
と、ＮＯＲゲート１２０３及びＮＡＮＤゲート１２０４
の一方の入力端へインバータゲート１２０１によって
“Ｌ”が入力される。これにより、ＮＡＮＤゲートの出
力は“Ｈ”に決まり、トランジスタ１００３はオフとな
る。ＮＯＲゲート１２０３の他方の入力端にはインバー
タゲート１２０２によって“Ｌ”が入力されるため、こ
のＮＯＲゲート１２０３の出力も“Ｈ”となり、トラン
ジスタ１００４はオンとなる。トランジスタ１００３が
オフ、トランジスタ１００４がオンであるため、ノード
ｎ63は“Ｌ”となり、ノーマルファンクションテストモ
ードとなる。

【００４２】このノーマルファンクションテストの終了
後、（２）の特殊テストモードとなる。この場合には前
述したように、ノードｎ61を“Ｌ”、ノードｎ62を
“Ｈ”とする。すると、ＮＯＲゲート１２０３の一方の
入力端にはインバータゲート１２０１により“Ｈ”が入
力されるため、その出力は“Ｌ”に決まる。よって、ト
ランジスタ１００３はオンとなる。ＮＡＮＤゲート１２
０４の一方の入力端にはインバータゲート１２０１によ
り“Ｌ”が入力されるため、その出力は“Ｈ”に決ま
り、トランジスタ１００４はオフとなる。したがって、
ノードｎ63は“Ｈ”になり、特殊テストモードになる。

【００４３】この特殊テスト終了後、（３）のヒューズ
カットモードに移る。この際には、ノードｎ62を“Ｌ”
に設定する。これにより、ＮＯＲゲート１２０３にはイ
ンバータゲート１２０２により“Ｈ”が入力されて、そ
の出力は“Ｌ”になり、トランジスタ１００３はオンと
なる。また、ＮＡＮＤゲート１２０４の一方の入力端に
は“Ｌ”が入力されるため、その出力は“Ｈ”となり、
トランジスタ１００４はオンとなる。したがって、電位
Ｖccから電位Ｖssに向けて貫通電流が流れ、その電流に
よってヒューズ１００２は切断されることとなる。

【００４４】これによりテスト入力回路はノーマルピン
より切断されることと等価であるため、本実施例によっ
ても上記実施例と同等の作用効果を発揮することができ
ることとなる。

【００４５】図１２は本発明の第８実施例に係るテスト
入力回路の構成を示すものである。この図に示すものは
本発明テスト入力回路をテストピンの無いＳＲＡＭに適
用したもので、外部入力ピンとしてはライトイネーブル
信号（／ＷＥ）、アウトプットイネーブル信号（／Ｏ
Ｅ）、クロックイネーブル信号（／ＣＥ）のピンを使用
する。図１２において、ノードｎ91は／ＷＥのピン、ノ
ードｎ92は／ＯＥのピン、ノードｎ93は／ＣＥのピンに
相当する。ここでは、これらのノードｎ91〜ｎ93の信号
制御によって４種のモード、すなわち、ノーマルライト
テストモード、ノーマルリードテストモード、特殊テス
トモード、ヒューズ切断モードを切替えるようになって
おり、ノードｎ91，ｎ92はノードｎ93が“Ｌ”の状態で
３種のテストモードの切替えを行うようになっており、
ノードｎ93はこれを“Ｈ”にすることで切断モードを設
定するものとされている。

【００４６】ＮＯＲゲート１３０１，１３０６、インバ
ータゲート１３０２〜１３０５及びＮＡＮＤゲート１３
０７はそれらノードｎ91〜ｎ93の信号によってモード設
定を制御するバッファである。ＮＯＲゲート１３０１の
一入力端にはノードｎ91からの信号が入力されるととも
に、他方の入力端にはノードｎ92からの信号がインバー
タゲート１３０２，１３０３を介して入力されている。
ＮＯＲゲート１３０６の一入力端にはＮＯＲゲート１３
０１の出力信号が入力され、他方の入力端にはノードｎ
93からの信号がインバータゲート１３０４，１３０５を
介して入力されている。ＮＡＮＤゲート１３０７の一入
力端にはＮＯＲゲート１３０１からの信号が入力され、
他方の入力端にはノードｎ93からの信号がインバータゲ
ート１３０４を介して入力されている。

【００４７】電源電位と接地電位との間にはヒューズ１
３０８とｐＭＯＳトランジスタ１３０９とｎＭＯＳトラ
ンジスタ１３１０との直列回路が設けられ、ＮＯＲゲー
ト１３０６の出力信号はトランジスタ１３０９のゲート
に接続され、ＮＡＮＤゲート１３０７の出力信号はトラ
ンジスタ１３１０のゲートに接続されている。テスト回
路１３１１はトランジスタ１３０９，１３１０の共通接
続点であるノードｎ94にその入力端が接続され、このノ
ードｎ94と接地との間にはｎもトランジスタ１３１２が
接続されている。テスト回路１３１１はインバータゲー
ト１３１３とテスト回路ロジック１３１４とを含み、テ
スト回路１３１１は入力端（ｎ94）が“Ｌ”のときノー
マルファンクション動作テストモード、入力信号が
“Ｌ”のとき特殊テストモードとなる。

【００４８】以上のような構成を有する回路においてり
ノーマルライトテストを行う場合にはノードｎ91を
“Ｌ”、ｎ92を“Ｈ”、ｎ93を“Ｌ”に設定し、ノーマ
ルリードテストを行う場合にはノードｎ91を“Ｈ”、ｎ
92を“Ｌ”、ｎ93を“Ｌ”に設定し、特殊テストを行う
場合にはノードｎ91〜ｎ93をすべて“Ｌ”に設定し、ヒ
ューズ１３０８の溶断を行う場合にはノードｎ93を
“Ｈ”に設定する。そのシーケンスは例えば図１２
（ｂ）に示すようなものとなる。（１）はノーマルライ
トテストであって、この際には前述したようにノードｎ
91，ｎ93を“Ｌ”、ノードｎ92を“Ｈ”にする。する
と、ノードｎ92からの信号によりＮＯＲゲート１３０１
の出力は“Ｌ”となり、このＮＯＲゲート１３０１の出
力信号とノードｎ93からの信号とによりＮＯＲゲート１
３０６の出力信号は“Ｈ”となるため、トランジスタ１
３０９はオフとなる。また、ＮＯＲゲート１３０１の出
力信号によってＡＮＤゲート１３０７の出力は“Ｈ”に
決定され、トランジスタ１３１０はオンとなる。したが
って、ノードｎ94は“Ｌ”となり、ノーマルファンクシ
ョン動作テストモードとなる。そして、ノードｎ91はラ
イトイネーブル信号であって、これを“Ｌ”に設定して
いるため被テスト回路は書込みモードとなっており、ノ
ーマルライトのテストを行うモードとなる。

【００４９】次に（２）はノーマルリードテストモード
であって、前述したようにノードｎ93は“Ｌ”のまま
で、ノードｎ91，ｎ92のレベルを切替える。すると、ノ
ードｎ91からの信号によりＮＯＲゲート１３０１の出力
は“Ｌ”で変わらず、トランジスタ１３０９はオフとな
る。また、ＡＮＤゲート１３０７の出力も“Ｈ”に決定
されてトランジスタ１３１０はオンとなる。したがっ
て、ノードｎ94は“Ｌ”となり、ノーマルファンクショ
ン動作テストモードとなる。そして、ノードｎ92は読出
し許可信号であって、これを“Ｌ”に設定しているため
被テスト回路は読出しモードとなっており、ノーマルリ
ードのテストを行うモードとなる。

【００５０】このノーマルファンクションテストの終了
後、（３）の特殊テストモードとなる。この場合、前述
したようにノードｎ91〜ｎ93を全て“Ｌ”にする。その
ため、ＮＯＲゲート１３０１の出力信号は“Ｈ”にな
り、ＮＯＲゲート１３０６の出力信号は“Ｌ”となるた
めトランジスタ１３０９はオンとなる。また、ＡＮＤゲ
ート１３０７はインバータゲート１３０４及びＮＯＲゲ
ート１３０１の出力信号により“Ｌ”となり、トランジ
スタ１３１０はオフとなる。そのため、ノードｎ94は
“Ｈ”になり、特殊テストモードとなる。

【００５１】この特殊テスト終了後、（４）のヒューズ
カットモードに移る。この際には、ノードｎ93を“Ｈ”
に設定する。これにより、ＮＯＲゲート１３０６の出力
信号は“Ｌ”になってトランジスタ１３０９がオンとな
り、ＮＡＮＤゲート１３０７の出力信号は“Ｈ”となっ
てトランジスタ１３１０がオンとなるため、電位Ｖccか
らＶssに向かって貫通電流が流れ、その電流によってヒ
ューズ１３０８は切断されることとなる。

【００５２】これによりテスト入力回路はノーマルピン
より切断されることと等価であるため、本実施例によっ
ても上記実施例と同等の作用効果を発揮することができ
ることとなる。

【００５３】

【発明の効果】以上説明したように本発明によれば、外
部入力端に相当する第１のノードを第１〜第３の電圧状
態に制御すると、バイアス手段が第１の電圧状態でテス
ト回路を活性化させてテストモードとし、かつ第２、第
３の状態ではテスト回路を非活性化させ、その非活性状
態にする第３の状態でヒューズ制御手段がヒューズを切
断し、その後はバイアストランジスタによってテスト回
路が非活性状態に固定される。よって、テストピンやノ
ンコネクトピンの使用時には実装の際にそれらのピンへ
のバイアス配線を施す必要が無く、またノーマルピンと
の兼用においてはノーマルモードでの安定動作を確保し
得ることとなる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るテスト入力回路の構
成を示す回路図。

【図２】図１に示すテスト入力回路の素子構造を示す断
面図。

【図３】図１に示すヒューズ切断制御用ダイオードのブ
レークダウン特性を示すグラフ。

【図４】本発明の第２実施例に係るテスト入力回路の構
成を示す回路図。

【図５】本発明の第３実施例に係るテスト入力回路の構
成を示す回路図。

【図６】図５に示すヒューズ切断制御用ダイオードのブ
レークダウン特性を示すグラフ。

【図７】本発明の第４実施例に係るテスト入力回路の構
成を示す回路図。

【図８】本発明の第５実施例に係るテスト入力回路の構
成を示す回路図。

【図９】本発明の第６実施例に係るテスト入力回路の構
成を示す回路図。

【図１０】図９に示すテスト入力回路の素子構造を示す
断面図。

【図１１】本発明の第８実施例に係るテスト入力回路の
構成をそのテストロジック例と共に示す回路図。

【図１２】本発明の第９実施例に係るテスト入力回路の
構成をそのテストロジック例と共に示す回路図。

【図１３】従来のテスト方式を説明するための半導体集
積回路のピンファンクション説明図。

【図１４】従来のテスト入力回路の一例を示す回路図。

【図１５】図１４に示す回路の動作説明図。

【符号の説明】

１０１，３０１，４０１，５０１，６０１，８０３，１
００２，１３０８ヒューズ１０２，４０２，５０２，６０４，８０４ヒューズ切
断制御用ダイオード３０３ヒューズ切断制御用トランジスタ１００３，１００４，１３０９，１３１０ヒューズ切
断制御及びバイアス制御用トランジスタ１０３，３０４，４０３，５０３，６０５，８０５，１
００５，１３１２バイアス制御用トランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０１Ｒ 31/28

Claims

【特許請求の範囲】

【請求項１】外部入力端となる第１ノードとテスト回路
の入力端となる第２ノードとの間に設けられるテスト入
力回路を構成する半導体集積回路であって、前記第１ノードと前記第２ノードとが特性的に非接続状
態と等価の状態をその切断によって形成するヒューズ手
段と、前記第２ノードと第１の電源との間に接続され、そのゲ
ートが第２の電源の電圧が印加されたバイアストランジ
スタを有し、前記第１ノードの電圧が第１の状態のとき
前記テスト回路が活性状態となり、かつ前記第１ノード
が第２、第３の状態のときには前記テスト回路が非活性
状態となるように前記第２ノードを通じて前記テスト回
路のバイアスを制御するバイアス制御手段と、前記第１ノードの電圧が前記第３の状態のときに前記ヒ
ューズ手段に対する切断電流を流すヒューズ制御手段と
を備えている半導体集積回路。
【請求項２】第１ノードは、ノンコネクトピン、テスト
専用ピン、ノーマルピンのうちの少なくとも一の外部入
力端によって構成されることを特徴とする請求項１記載
の半導体集積回路。
【請求項３】バイアス制御手段は、第１ノードとしての
複数の外部入力端における電圧状態の組合わせに応じて
第２ノードの電圧状態を制御する電圧制御手段を含むこ
とを特徴とする請求項１、２のうちいずれか１項記載の
半導体集積回路。
【請求項４】ヒューズ制御手段は、第２ノードと第１、
第２の電源のうちいずれか一方との間に接続されたダイ
オードを備えることを特徴とする請求項１〜３に記載の
半導体集積回路。
【請求項５】ヒューズ制御手段は、第２ノードと第１、
第２の電源のうちいずれか一方との間にその電流入出力
端子が接続され、かつ電流制御端子が前記第１、第２の
電源のうちの他方によってバイアスされたバイポーラト
ランジスタを備えることを特徴とする請求項１〜３のう
ちいずれか１項記載の半導体集積回路。