JPH0529911A - Ｅｃｌ範囲外の信号検知用ｂｉｃｍｏｓ入力回路 - Google Patents
Ｅｃｌ範囲外の信号検知用ｂｉｃｍｏｓ入力回路Info
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- JPH0529911A JPH0529911A JP3142245A JP14224591A JPH0529911A JP H0529911 A JPH0529911 A JP H0529911A JP 3142245 A JP3142245 A JP 3142245A JP 14224591 A JP14224591 A JP 14224591A JP H0529911 A JPH0529911 A JP H0529911A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
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Abstract
(57)【要約】 （修正有）
【目的】 同一のピンがＥＣＬ信号を入力することも、
テスト等のような特別の機能のためのＥＣＬ範囲より低
い信号を検知することも可能であって、ＢｉＣＭＯＳ集
積回路のピン数を節約できる。 【構成】 直列接続した複数個のＣＭＯＳインバータ回
路２１−２２，２３−２４，２５−２６を有しており、
一番目のインバータの入力ノードは本回路の入力端子４
１へ接続しており且つ最後のインバータ回路の出力ノー
ドは本回路の出力端子４５へ接続している。ダイオード
接続型バイポーラトランジスタ１１，１２，１３が、一
番目のインバータから最後のインバータへかけて減少す
る態様で、ＶＣＣと各ＣＭＯＳインバータ回路のＰＭＯ
Ｓトランジスタのソース電極との間に電圧差を形成す
る。最後のインバータ回路は、全く電圧差を有しておら
ず、従ってその出力は完全なＣＭＯＳのスイングを有し
ている。
テスト等のような特別の機能のためのＥＣＬ範囲より低
い信号を検知することも可能であって、ＢｉＣＭＯＳ集
積回路のピン数を節約できる。 【構成】 直列接続した複数個のＣＭＯＳインバータ回
路２１−２２，２３−２４，２５−２６を有しており、
一番目のインバータの入力ノードは本回路の入力端子４
１へ接続しており且つ最後のインバータ回路の出力ノー
ドは本回路の出力端子４５へ接続している。ダイオード
接続型バイポーラトランジスタ１１，１２，１３が、一
番目のインバータから最後のインバータへかけて減少す
る態様で、ＶＣＣと各ＣＭＯＳインバータ回路のＰＭＯ
Ｓトランジスタのソース電極との間に電圧差を形成す
る。最後のインバータ回路は、全く電圧差を有しておら
ず、従ってその出力は完全なＣＭＯＳのスイングを有し
ている。
Description
【０００１】
【産業上の利用分野】本発明は集積回路における入力回
路に関するものであって、更に詳細には、ＢｉＣＭＯＳ
集積回路において有用なトライステート入力回路に関す
るものである。
路に関するものであって、更に詳細には、ＢｉＣＭＯＳ
集積回路において有用なトライステート入力回路に関す
るものである。
【０００２】
【従来の技術】集積回路における一般的な問題は、集積
回路と外部世界との間で電気的接続を形成するのに使用
可能なピン数が制限されているということである。集積
回路が一層複雑となり且つより進んだ機能を実施するこ
とが可能となるに従い、物理的拘束条件は使用可能なピ
ン数を低い値に維持している。ピンの数が低いというこ
とは、しばしば、通信上のネックとなる場合がある。
回路と外部世界との間で電気的接続を形成するのに使用
可能なピン数が制限されているということである。集積
回路が一層複雑となり且つより進んだ機能を実施するこ
とが可能となるに従い、物理的拘束条件は使用可能なピ
ン数を低い値に維持している。ピンの数が低いというこ
とは、しばしば、通信上のネックとなる場合がある。
【０００３】本発明は、殆どの集積回路における二状態
ピンと対比して、入力ピンが三つの状態の電圧信号に応
答する技術を提供するものである。この「トライステー
ト」技術は、特に、ＢｉＣＭＯＳ集積回路に対して適合
されている。
ピンと対比して、入力ピンが三つの状態の電圧信号に応
答する技術を提供するものである。この「トライステー
ト」技術は、特に、ＢｉＣＭＯＳ集積回路に対して適合
されている。
【０００４】ＢｉＣＭＯＳ集積回路は、バイポーラ技術
と相補的金属酸化物半導体（ＣＭＯＳ）技術とが結合さ
れた半導体装置である。このようなＢｉＣＭＯＳ集積回
路においては、より速度が早くより大きな電力消費のバ
イポーラトランジスタ回路が、バイポーラトランジスタ
において本質的な速度及び駆動能力を使用するために、
半導体装置において適宜の位置に設けられる。ＣＭＯＳ
回路は、そのより高い集積度及びより低い電力消費が妥
当する箇所において使用される。
と相補的金属酸化物半導体（ＣＭＯＳ）技術とが結合さ
れた半導体装置である。このようなＢｉＣＭＯＳ集積回
路においては、より速度が早くより大きな電力消費のバ
イポーラトランジスタ回路が、バイポーラトランジスタ
において本質的な速度及び駆動能力を使用するために、
半導体装置において適宜の位置に設けられる。ＣＭＯＳ
回路は、そのより高い集積度及びより低い電力消費が妥
当する箇所において使用される。
【０００５】あるＢｉＣＭＯＳ集積回路は、バイポーラ
論理回路にとって適切な信号レベルで外部世界と通信す
る。ＣＭＯＳレベル信号は該装置内において使用され
る。ＢｉＣＭＯＳ装置において使用される一般的なバイ
ポーラ論理はエミッタ結合論理（ＥＣＬ）であり、それ
は−０．９乃至−１．７Ｖの間の信号範囲を有してい
る。一方、ＣＭＯＳ信号は５Ｖの範囲でスイング、即ち
振れる。
論理回路にとって適切な信号レベルで外部世界と通信す
る。ＣＭＯＳレベル信号は該装置内において使用され
る。ＢｉＣＭＯＳ装置において使用される一般的なバイ
ポーラ論理はエミッタ結合論理（ＥＣＬ）であり、それ
は−０．９乃至−１．７Ｖの間の信号範囲を有してい
る。一方、ＣＭＯＳ信号は５Ｖの範囲でスイング、即ち
振れる。
【０００６】
【発明が解決しようとする課題】本発明は、ＥＣＬ範囲
より低い電圧レベルを持った信号に応答する入力回路を
提供している。このことは、同一のピンが通常の通信に
対するＥＣＬ信号を集積回路の残部へ送信することを可
能とし、且つ例えばテスト等のようなＢｉＣＭＯＳ装置
における特別の機能のためにＥＣＬ範囲より低い電圧レ
ベルにおける特別の信号を送信することを可能とする。
より低い電圧レベルを持った信号に応答する入力回路を
提供している。このことは、同一のピンが通常の通信に
対するＥＣＬ信号を集積回路の残部へ送信することを可
能とし、且つ例えばテスト等のようなＢｉＣＭＯＳ装置
における特別の機能のためにＥＣＬ範囲より低い電圧レ
ベルにおける特別の信号を送信することを可能とする。
【０００７】
【課題を解決するための手段】本発明は、複数個のＣＭ
ＯＳインバータ回路を有するＢｉＣＭＯＳ回路を提供し
ている。第一インバータ回路の入力端子は入力パッドへ
接続されており、その入力パッドは入力ピンに接続され
ている。該インバータ回路を形成するＰＭＯＳトランジ
スタのソース電極は、第一電圧差回路を介して、第一基
準電圧へ結合されている。
ＯＳインバータ回路を有するＢｉＣＭＯＳ回路を提供し
ている。第一インバータ回路の入力端子は入力パッドへ
接続されており、その入力パッドは入力ピンに接続され
ている。該インバータ回路を形成するＰＭＯＳトランジ
スタのソース電極は、第一電圧差回路を介して、第一基
準電圧へ結合されている。
【０００８】第二ＣＭＯＳインバータ回路が、第一イン
バータ回路と直列的に接続されており、第一インバータ
回路の出力端子は第二インバータ回路の入力端子へ接続
されている。同様に、第二インバータ回路を形成するＰ
ＭＯＳトランジスタのソース電極は、第二電圧差回路を
介して、基準電圧へ結合されている。この回路による電
圧差の量は、第一電圧差回路のものよりも小さい。
バータ回路と直列的に接続されており、第一インバータ
回路の出力端子は第二インバータ回路の入力端子へ接続
されている。同様に、第二インバータ回路を形成するＰ
ＭＯＳトランジスタのソース電極は、第二電圧差回路を
介して、基準電圧へ結合されている。この回路による電
圧差の量は、第一電圧差回路のものよりも小さい。
【０００９】対応する電圧発生回路を具備する直列接続
したＣＭＯＳインバータ回路のシーケンスは、最後のＣ
ＭＯＳインバータ回路が該インバータ回路のそのＰＭＯ
Ｓトランジスタのソース電極をＥＣＬ入力条件の下で第
一基準電圧へ直接的に接続させる迄、その電圧差の量で
継続する。最後のＣＭＯＳインバータ回路は、ＣＭＯＳ
動作のための完全なＣＭＯＳ電圧スイング即ち振れが可
能である。
したＣＭＯＳインバータ回路のシーケンスは、最後のＣ
ＭＯＳインバータ回路が該インバータ回路のそのＰＭＯ
Ｓトランジスタのソース電極をＥＣＬ入力条件の下で第
一基準電圧へ直接的に接続させる迄、その電圧差の量で
継続する。最後のＣＭＯＳインバータ回路は、ＣＭＯＳ
動作のための完全なＣＭＯＳ電圧スイング即ち振れが可
能である。
【００１０】実施上、三個のＣＭＯＳインバータ回路が
充分であることが判明した。ダイオード接続したバイポ
ーラトランジスタは、ＰＭＯＳトランジスタと第一基準
電圧との間に電圧差回路を形成する。
充分であることが判明した。ダイオード接続したバイポ
ーラトランジスタは、ＰＭＯＳトランジスタと第一基準
電圧との間に電圧差回路を形成する。
【００１１】
【実施例】図１は、本発明の一実施例に基づいて構成し
た回路を示している。入力パッド４１は、図１の回路が
一部を形成する集積回路へ送信するために、接続した入
力ピン（不図示）から信号を受取る。従来、殆どのＢｉ
ＣＭＯＳ集積回路は、二つの供給電圧、例えば０Ｖにあ
るＶＣＣ及び−５．２ＶにあるＶＥＥの間で動作する。
た回路を示している。入力パッド４１は、図１の回路が
一部を形成する集積回路へ送信するために、接続した入
力ピン（不図示）から信号を受取る。従来、殆どのＢｉ
ＣＭＯＳ集積回路は、二つの供給電圧、例えば０Ｖにあ
るＶＣＣ及び−５．２ＶにあるＶＥＥの間で動作する。
【００１２】図１の入力回路は、パッド４１と出力端子
４５との間で動作する。この入力回路は、相補的トラン
ジスタ対２１及び２２，２３及び２４，２５及び２６に
よって形成される三個のＣＭＯＳインバータ回路を有し
ている。第一インバータの入力端子は、トランジスタ２
１，２２の共通接続したゲート電極であり、それは入力
パッド４１へ接続されている。そのインバータの出力端
子は、相補的トランジスタ対２１，２２の共通ノードで
あり、それは相補的トランジスタ対２３，２４によって
形成される次のＣＭＯＳインバータ回路の入力ノードへ
接続されている。次いで、トランジスタ対２３，２４の
出力ノードは、相補的トランジスタ対２５，２６によっ
て形成される最後のインバータ回路の入力ノードへ接続
されている。トランジスタ対２５，２６の共通ノードは
そのインバータの出力ノードであり、それは出力端子４
５へ接続されている。
４５との間で動作する。この入力回路は、相補的トラン
ジスタ対２１及び２２，２３及び２４，２５及び２６に
よって形成される三個のＣＭＯＳインバータ回路を有し
ている。第一インバータの入力端子は、トランジスタ２
１，２２の共通接続したゲート電極であり、それは入力
パッド４１へ接続されている。そのインバータの出力端
子は、相補的トランジスタ対２１，２２の共通ノードで
あり、それは相補的トランジスタ対２３，２４によって
形成される次のＣＭＯＳインバータ回路の入力ノードへ
接続されている。次いで、トランジスタ対２３，２４の
出力ノードは、相補的トランジスタ対２５，２６によっ
て形成される最後のインバータ回路の入力ノードへ接続
されている。トランジスタ対２５，２６の共通ノードは
そのインバータの出力ノードであり、それは出力端子４
５へ接続されている。
【００１３】トランジスタ２１，２２によって形成され
る第一インバータ回路に関して、ＰＭＯＳトランジスタ
２１のソース電極は、二個のダイオード接続したバイポ
ーラトランジスタ１１，１２によって、第一基準電圧Ｖ
ＣＣへ結合されている。ＮＰＮバイポーラトランジスタ
１１，１２の各々は、それらのベース及びコレクタ電極
を共通接続している。バイポーラトランジスタ１１，１
２は、第一電圧差回路を形成しており、それは、０Ｖか
ら約−１．７Ｖへ２ＶＢＥの電圧分降下させる。一方、
ＮＭＯＳトランジスタ２２のソース電極は、−５．２Ｖ
であるＶＥＥにある第二基準電圧へ接続されている。
る第一インバータ回路に関して、ＰＭＯＳトランジスタ
２１のソース電極は、二個のダイオード接続したバイポ
ーラトランジスタ１１，１２によって、第一基準電圧Ｖ
ＣＣへ結合されている。ＮＰＮバイポーラトランジスタ
１１，１２の各々は、それらのベース及びコレクタ電極
を共通接続している。バイポーラトランジスタ１１，１
２は、第一電圧差回路を形成しており、それは、０Ｖか
ら約−１．７Ｖへ２ＶＢＥの電圧分降下させる。一方、
ＮＭＯＳトランジスタ２２のソース電極は、−５．２Ｖ
であるＶＥＥにある第二基準電圧へ接続されている。
【００１４】更に、ＰＭＯＳトランジスタ２１が設けら
れるＮ−ドープ基板は、−１．７Ｖであるソース電極電
圧にバイアスされている。従って、ＥＣＬ範囲（−０．
８乃至−１．１Ｖ）における入力信号の場合、ＮＭＯＳ
トランジスタ２２はオン状態を維持し、且つ該インバー
タの出力信号は低状態を維持する。該インバータは、入
力信号電圧が−１．７−ＶＴ（尚、ＶＴはＰＭＯＳトラ
ンジスタ２１のスレッシュホールド電圧）より下側に降
下した場合にのみ、高状態へスイッチすることが可能で
ある。相補的トランジスタ対２１，２２のＣＭＯＳイン
バータの出力電圧は、従って、−５Ｖから−１．７Ｖの
範囲でスイング即ち、振れることが可能である。
れるＮ−ドープ基板は、−１．７Ｖであるソース電極電
圧にバイアスされている。従って、ＥＣＬ範囲（−０．
８乃至−１．１Ｖ）における入力信号の場合、ＮＭＯＳ
トランジスタ２２はオン状態を維持し、且つ該インバー
タの出力信号は低状態を維持する。該インバータは、入
力信号電圧が−１．７−ＶＴ（尚、ＶＴはＰＭＯＳトラ
ンジスタ２１のスレッシュホールド電圧）より下側に降
下した場合にのみ、高状態へスイッチすることが可能で
ある。相補的トランジスタ対２１，２２のＣＭＯＳイン
バータの出力電圧は、従って、−５Ｖから−１．７Ｖの
範囲でスイング即ち、振れることが可能である。
【００１５】相補的トランジスタ対２３，２４のＣＭＯ
Ｓインバータも同様に接続されている。ＰＭＯＳトラン
ジスタ２３のソース電極は、電圧差回路、即ち単一のＮ
ＰＮダイオード接続型バイポーラトランジスタ１３を介
して、第一基準電圧ＶＣＣへ結合されている。トランジ
スタ１３は、そのベース及びコレクタ電極を、該第一基
準電圧へ接続しており、且つそのエミッタ電極をトラン
ジスタ２３のソース電極へ接続している。トランジスタ
２４のソース電極は、第二基準電圧ＶＥＥへ接続されて
いる。
Ｓインバータも同様に接続されている。ＰＭＯＳトラン
ジスタ２３のソース電極は、電圧差回路、即ち単一のＮ
ＰＮダイオード接続型バイポーラトランジスタ１３を介
して、第一基準電圧ＶＣＣへ結合されている。トランジ
スタ１３は、そのベース及びコレクタ電極を、該第一基
準電圧へ接続しており、且つそのエミッタ電極をトラン
ジスタ２３のソース電極へ接続している。トランジスタ
２４のソース電極は、第二基準電圧ＶＥＥへ接続されて
いる。
【００１６】トランジスタ２１と同様に、ＰＭＯＳトラ
ンジスタ２３のＮ−基板もそのソース電極電圧、即ちＶ
ＣＣからＶＢＥ一個分低い電圧にバイアスされている。
従って、トランジスタ２３，２４のＣＭＯＳインバータ
回路の出力信号は、−０．８Ｖ（即ち、ＶＣＣよりＶ
ＢＥ一個分低い電圧）から−５．２Ｖの間の範囲で動作
し、一方、入力信号範囲は、−０．８−ＶＴ（尚、ＶＴ
はＰＭＯＳトランジスタ２３のスレッシュホールド電圧
である）からである。殆どのＣＭＯＳプロセスにおいて
は、ＶＴは、典型的に、０．７５乃至１．１Ｖの範囲内
である。
ンジスタ２３のＮ−基板もそのソース電極電圧、即ちＶ
ＣＣからＶＢＥ一個分低い電圧にバイアスされている。
従って、トランジスタ２３，２４のＣＭＯＳインバータ
回路の出力信号は、−０．８Ｖ（即ち、ＶＣＣよりＶ
ＢＥ一個分低い電圧）から−５．２Ｖの間の範囲で動作
し、一方、入力信号範囲は、−０．８−ＶＴ（尚、ＶＴ
はＰＭＯＳトランジスタ２３のスレッシュホールド電圧
である）からである。殆どのＣＭＯＳプロセスにおいて
は、ＶＴは、典型的に、０．７５乃至１．１Ｖの範囲内
である。
【００１７】相補的トランジスタ対２５，２６によって
形成される第三ＣＭＯＳインバータ回路は、何等電圧差
回路を伴うことなしに第一基準電圧へ接続されている。
ＰＭＯＳトランジスタ２５のソース電極は０Ｖ
（ＶＣＣ）であり、且つＮＭＯＳトランジスタ２６のソ
ース電極は−５．２Ｖ（ＶＥＥ）にある。従って、該イ
ンバータの出力ノード、ＰＭＯＳトランジスタ２５の共
通ドレインノード、及びＮＭＯＳトランジスタ２６のド
レインノードからの出力信号は、完全なＣＭＯＳ電圧範
囲においてスイング、即ち振れる。出力端子４５は、集
積回路の残部におけるその他のＣＭＯＳ回路へ信号レベ
ルを供給することが可能である。図１の回路は、更に、
二個のダイオード接続型バイポーラトランジスタ１１，
１２及び一個のダイオード接続型バイポーラトランジス
タ１３を常時ターンオンした状態に維持するために付加
的な回路を有している。ＮＭＯＳトランジスタ３１によ
って形成される電流源（実際には、電流シンク）は、ト
ランジスタ１１，１２に対してこの機能を与えている。
トランジスタ３１は、そのゲート及びドレイン電極を、
バイポーラトランジスタ１２のエミッタ電極へ接続して
いる。従って、トランジスタ３１は、ダイオード形態で
あり、且つバイポーラトランジスタ１１，１２から第二
基準電圧ＶＥＥへ電流を引出す。引出された電流は、こ
れらのバイポーラトランジスタをターンオンした状態に
維持するのに丁度充分な大きさである。
形成される第三ＣＭＯＳインバータ回路は、何等電圧差
回路を伴うことなしに第一基準電圧へ接続されている。
ＰＭＯＳトランジスタ２５のソース電極は０Ｖ
（ＶＣＣ）であり、且つＮＭＯＳトランジスタ２６のソ
ース電極は−５．２Ｖ（ＶＥＥ）にある。従って、該イ
ンバータの出力ノード、ＰＭＯＳトランジスタ２５の共
通ドレインノード、及びＮＭＯＳトランジスタ２６のド
レインノードからの出力信号は、完全なＣＭＯＳ電圧範
囲においてスイング、即ち振れる。出力端子４５は、集
積回路の残部におけるその他のＣＭＯＳ回路へ信号レベ
ルを供給することが可能である。図１の回路は、更に、
二個のダイオード接続型バイポーラトランジスタ１１，
１２及び一個のダイオード接続型バイポーラトランジス
タ１３を常時ターンオンした状態に維持するために付加
的な回路を有している。ＮＭＯＳトランジスタ３１によ
って形成される電流源（実際には、電流シンク）は、ト
ランジスタ１１，１２に対してこの機能を与えている。
トランジスタ３１は、そのゲート及びドレイン電極を、
バイポーラトランジスタ１２のエミッタ電極へ接続して
いる。従って、トランジスタ３１は、ダイオード形態で
あり、且つバイポーラトランジスタ１１，１２から第二
基準電圧ＶＥＥへ電流を引出す。引出された電流は、こ
れらのバイポーラトランジスタをターンオンした状態に
維持するのに丁度充分な大きさである。
【００１８】同様に、バイポーラトランジスタ１３をオ
ンした状態に維持するために、ＮＭＯＳトランジスタ３
２によって形成される第二電流源が、バイポーラトラン
ジスタ１３を介して電流を引出している。トランジスタ
３２のドレイン電極は、バイポーラトランジスタ１３の
エミッタ電極へ接続されており、且つトランジスタ３２
のソース電極は、第二基準電圧ＶＥＥへ接続されてい
る。トランジスタ３２のゲート電極は、バイポーラトラ
ンジスタ１２のエミッタ電極へ結合されている。この接
続は、トランジスタ３２によってバイポーラトランジス
タ１３を介して引出される電流が過剰に大きなものとな
ることがなく、ＮＰＮトランジスタ１３をターンオンし
た状態に維持するのに充分な大きさであることを確保し
ている。
ンした状態に維持するために、ＮＭＯＳトランジスタ３
２によって形成される第二電流源が、バイポーラトラン
ジスタ１３を介して電流を引出している。トランジスタ
３２のドレイン電極は、バイポーラトランジスタ１３の
エミッタ電極へ接続されており、且つトランジスタ３２
のソース電極は、第二基準電圧ＶＥＥへ接続されてい
る。トランジスタ３２のゲート電極は、バイポーラトラ
ンジスタ１２のエミッタ電極へ結合されている。この接
続は、トランジスタ３２によってバイポーラトランジス
タ１３を介して引出される電流が過剰に大きなものとな
ることがなく、ＮＰＮトランジスタ１３をターンオンし
た状態に維持するのに充分な大きさであることを確保し
ている。
【００１９】入力パッド４１には入力端子４７も接続さ
れており、入力端子４７は、ＢｉＣＭＯＳ集積回路への
入力バッファ回路を形成するスタンダードなＥＣＬ回路
へ接続させることが可能である。従って、ＥＣＬ範囲内
の信号は、スタンダードな動作のために、ライン４６及
び端子４７を介して集積回路内に伝搬される。特別の動
作が要求される場合、ＥＣＬよりも低い入力信号、即ち
より特定的には、−１．７−ＶＴの電圧よりも低い電圧
の入力信号が入力パッド４１に印加される。これによ
り、端子４５においてＣＭＯＳ高レベル信号が得られ、
端子４５は、例えば集積回路のテスト動作等のような特
別の動作を実施するためにＣＭＯＳ回路へ接続させるこ
とが可能である。このように、本発明構成によれば、テ
ストを行なうために付加的な入力ピンが必要とされず、
入力ピンの数を最小とさせることが可能である。
れており、入力端子４７は、ＢｉＣＭＯＳ集積回路への
入力バッファ回路を形成するスタンダードなＥＣＬ回路
へ接続させることが可能である。従って、ＥＣＬ範囲内
の信号は、スタンダードな動作のために、ライン４６及
び端子４７を介して集積回路内に伝搬される。特別の動
作が要求される場合、ＥＣＬよりも低い入力信号、即ち
より特定的には、−１．７−ＶＴの電圧よりも低い電圧
の入力信号が入力パッド４１に印加される。これによ
り、端子４５においてＣＭＯＳ高レベル信号が得られ、
端子４５は、例えば集積回路のテスト動作等のような特
別の動作を実施するためにＣＭＯＳ回路へ接続させるこ
とが可能である。このように、本発明構成によれば、テ
ストを行なうために付加的な入力ピンが必要とされず、
入力ピンの数を最小とさせることが可能である。
【００２０】以上、本発明の具体的実施の態様について
説明したが、本発明は、これら具体例にのみ限定される
べきものではなく、本発明の技術的範囲を逸脱すること
なしに種々の変形が可能であることは勿論である。例え
ば、上述した実施例は特定の電圧変位回路及び三個のＣ
ＭＯＳインバータ回路を使用する場合について説明した
が、そのような電圧変位回路を修正し且つインバータ回
路の数を変えることによって、本発明が、ＥＣＬとは異
なったレベルの所定の電圧範囲より低い信号を検知する
ことも可能である。
説明したが、本発明は、これら具体例にのみ限定される
べきものではなく、本発明の技術的範囲を逸脱すること
なしに種々の変形が可能であることは勿論である。例え
ば、上述した実施例は特定の電圧変位回路及び三個のＣ
ＭＯＳインバータ回路を使用する場合について説明した
が、そのような電圧変位回路を修正し且つインバータ回
路の数を変えることによって、本発明が、ＥＣＬとは異
なったレベルの所定の電圧範囲より低い信号を検知する
ことも可能である。
【図１】 本発明の一実施例に基づいて構成された回路
の概略図。
の概略図。
１１，１２，１３ ダイオード接続型バイポーラトラン
ジスタ ２１−２２，２３−２４，２５−２６ ＣＭＯＳインバ
ータ回路 ４１ 入力パッド ４５ 出力端子
ジスタ ２１−２２，２３−２４，２５−２６ ＣＭＯＳインバ
ータ回路 ４１ 入力パッド ４５ 出力端子
Claims (20)
- 【請求項１】 入力端子と出力端子とを具備するＢｉＣ
ＭＯＳ回路において、前記回路が所定の電圧範囲以下の
前記入力端子上の信号を検知することが可能であり、複
数個のＣＭＯＳインバータ回路が設けられており、各イ
ンバータ回路は第一基準電圧へ結合された第一電源ノー
ドと第二基準電圧へ結合された第二電源ノードと入力ノ
ードと出力ノードとを具備しており、前記インバータ回
路は、一番目から最後のもの迄互いに直列的に結合され
ており、一つのインバータ回路の出力ノードはそれに続
くインバータ回路の入力ノードへ接続されており、前記
最初のインバータ回路の入力ノードは前記入力端子へ接
続されており、前記最後のインバータ回路の出力ノード
は前記出力端子へ接続されており、少なくとも前記最初
のインバータ回路の前記第一電源ノードと前記第一基準
電圧との間に電圧差手段が接続されており、前記入力端
子上の信号が所定の範囲の信号値よりも低い場合にの
み、前記入力端子上の前記信号を前記出力端子へ送信す
ることを特徴とするＢｉＣＭＯＳ回路。 - 【請求項２】 請求項１において、前記複数個のＣＭＯ
Ｓインバータ回路が、前記最初の及び最後のインバータ
回路の間に一個以上のインバータ回路を有しており、前
記電圧差手段が前記インバータ回路の前記第一電源端子
と前記第一基準電圧との間に接続されており、電圧差の
量は前記最初のインバータ回路から前記最後のインバー
タ回路へかけて減少し、前記最後のインバータ回路は、
前記最後のインバータ回路の前記第一電源端子と前記第
一基準電圧との間に何等電圧差を有するものではないこ
とを特徴とするＢｉＣＭＯＳ回路。 - 【請求項３】 請求項２において、前記電圧差手段が、
前記インバータ回路と前記第一基準電圧との間に直列接
続した少なくとも一個のダイオード接続型バイポーラト
ランジスタを有することを特徴とするＢｉＣＭＯＳ回
路。 - 【請求項４】 請求項３において、前記所定の範囲がＥ
ＣＬ電圧レベルを有することを特徴とするＢｉＣＭＯＳ
回路。 - 【請求項５】 請求項３において、更に、前記バイポー
ラトランジスタへ接続されており前記バイポーラトラン
ジスタをオン状態に維持するための電流源が設けられて
いることを特徴とするＢｉＣＭＯＳ回路。 - 【請求項６】 請求項５において、前記電流源がダイオ
ード接続型ＭＯＳトランジスタを有することを特徴とす
るＢｉＣＭＯＳ回路。 - 【請求項７】 請求項１において、前記ＣＭＯＳインバ
ータ回路の各々がＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタを有しており、各トランジスタは、ソース電
極とドレイン電極とゲート電極とを有しており、前記両
方のトランジスタのドレイン電極は共通接続されて前記
出力ノードを形成しており、前記両方のトランジスタの
ゲート電極は共通接続されて前記入力ノードを形成して
おり、前記ＮＭＯＳトランジスタのソース電極は前記第
二供給電圧ノードを形成しており、前記ＰＭＯＳトラン
ジスタのソース電極は前記第一供給電圧を形成してお
り、前記ＰＭＯＳトランジスタの基板は前記ＰＭＯＳト
ランジスタソース電極と同一の電圧に保持され、前記入
力ノードにおける電圧が前記ソース電極電圧とＰＭＯＳ
トランジスタスレッシュホールド電圧との和よりも低い
場合に、前記ＰＭＯＳトランジスタがターンオンするこ
とを特徴とするＢｉＣＭＯＳ回路。 - 【請求項８】 請求項７において、前記電圧差手段が、
前記入力信号がＥＣＬレベルよりも低い場合に、前記第
１インバータ回路のＰＭＯＳトランジスタがターンオン
するようなものであることを特徴とするＢｉＣＭＯＳ回
路。 - 【請求項９】 請求項８において、前記電圧差の量が、
バイポーラトランジスタの順方向ベース・エミッタ電圧
降下であるＶＢＥの二つ分であることを特徴とするＢｉ
ＣＭＯＳ回路。 - 【請求項１０】 請求項１において、更に、前記入力端
子をＥＣＬレベル信号に応答する回路へ接続させる信号
経路が設けられていることを特徴とするＢｉＣＭＯＳ回
路。 - 【請求項１１】 入力端子と出力端子とを具備するＢｉ
ＣＭＯＳ回路において、前記回路はＥＣＬ電圧範囲より
下の前記入力端子上の信号を検知することが可能であ
り、第一、第二及び第三ＣＭＯＳインバータ回路が設け
られており、各インバータ回路は第一基準電圧へ結合さ
れた第一電源ノードと第二基準電圧へ結合された第二電
源ノードと入力ノードと出力ノードとを有しており、前
記第一インバータ回路入力ノードは前記入力端子へ接続
されており、前記第一インバータ出力ノードは前記第二
インバータ入力ノードヘ接続されており、前記第二イン
バータ出力ノードは前記第三インバータ入力ノードへ接
続されており、前記第三インバータ出力ノードは前記出
力端子ヘ接続されており、前記第一インバータの第一電
源ノードに接続して第一バイポーラ電圧差手段が設けら
れており、前記第二インバータの第一電源ノードへ接続
して第二バイポーラ電圧差手段が設けられており、前記
第二バイポーラ電圧差手段の電圧差の量が前記第一バイ
ポーラ電圧差手段のものよりも小さく、前記入力端子上
の信号がＥＣＬ範囲の値よりも低い場合に、前記入力端
子上の信号が前記出力端子へ送信されることを特徴とす
るＢｉＣＭＯＳ回路。 - 【請求項１２】 請求項１１において、前記第一及び第
二バイポーラ電圧差手段が、少なくとも一個のダイオー
ド接続型バイポーラトランジスタを有することを特徴と
するＢｉＣＭＯＳ回路。 - 【請求項１３】 請求項１２において、前記第一バイポ
ーラ電圧差手段が、直列接続した二個のダイオード接続
型バイポーラトランジスタを有しており、且つ前記第二
バイポーラ電圧差手段が一個のダイオード接続型バイポ
ーラトランジスタを有することを特徴とするＢｉＣＭＯ
Ｓ回路。 - 【請求項１４】 請求項１３において、更に、前記ダイ
オード接続型バイポーラトランジスタをオン状態に維持
するために第一及び第二電流源が前記第一及び第二バイ
ポーラ電圧手段に接続されていることを特徴とするＢｉ
ＣＭＯＳ回路。 - 【請求項１５】 請求項１４において、前記第一及び第
二電流源がＭＯＳトランジスタを有することを特徴とす
るＢｉＣＭＯＳ回路。 - 【請求項１６】 請求項１２において、前記第一バイポ
ーラ電圧差手段が第一及び第二ＮＰＮトランジスタを有
しており、各ＮＰＮトランジスタは共通接続された共通
ベース／コレクタ電極とエミッタ電極とを有しており、
前記第一トランジスタベース／コレクタ電極は前記第一
基準電圧へ接続されており、前記第一トランジスタエミ
ッタ電極は前記第二トランジスタベース／コレクタ電極
へ接続されており、前記第二トランジスタエミッタ電極
は前記第一インバータの前記第一電源ノードへ接続され
ており、前記第二バイポーラ電圧差手段は第三ＮＰＮト
ランジスタを有しており、前記第三ＮＰＮトランジスタ
は共通接続された共通ベース／コレクタ電極及びエミッ
タ電極を有しており、前記第三トランジスタベース／コ
レクタ電極は前記第一基準電圧へ接続されており、前記
第三トランジスタエミッタ電極は前記第二インバータ回
路の前記第一電源ノードへ接続されていることを特徴と
するＢｉＣＭＯＳ回路。 - 【請求項１７】 請求項１６において、更に、前記第一
電流源が共通ゲート／ドレイン電極及びソース電極を具
備する第一ＭＯＳトランジスタを有しており、前記ゲー
ト／ドレイン電極は前記第二バイポーラトランジスタの
エミッタ電極へ接続されており、前記第二電流源が共通
ゲート／ドレイン電極とソース電極とを具備する第二Ｍ
ＯＳトランジスタを有しており、前記ゲート／ドレイン
電極は前記第三トランジスタのエミッタ電極へ接続され
ていることを特徴とするＢｉＣＭＯＳ回路。 - 【請求項１８】請求項１７において、前記第二ＭＯＳト
ランジスタのゲート電極が前記第二トランジスタのエミ
ッタ電極へ接続されていることを特徴とするＢｉＣＭＯ
Ｓ回路。 - 【請求項１９】 請求項１１において、前記ＣＭＯＳイ
ンバータ回路の各々が、ＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタを有しており、各トランジスタはソー
ス電極とドレイン電極とゲート電極とを有しており、前
記両方のトランジスタのドレイン電極は共通接続されて
前記出力ノードを形成しており、前記両方のトランジス
タのゲート電極は共通接続されて前記入力ノードを形成
しており、前記ＮＭＯＳトランジスタのソース電極は前
記第二電源ノードを形成しており、前記ＰＭＯＳトラン
ジスタのソース電極は前記第一電源ノードを形成してお
り、前記ＰＭＯＳトランジスタの基板は前記ＰＭＯＳト
ランジスタソース電極と同一の電圧に保持されており、
前記入力ノードにおける電圧が前記ソース電極電圧とＰ
ＭＯＳトランジスタスレッシュホールド電圧との和より
も低い場合に、前記ＰＭＯＳトランジスタがターンオン
することを特徴とするＢｉＣＭＯＳ回路。 - 【請求項２０】 請求項１１において、更に、ＥＣＬレ
ベル信号に応答して前記入力端子を回路へ接続させる信
号経路が設けられていることを特徴とするＢｉＣＭＯＳ
回路。
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|---|---|---|---|---|
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| US5371424A (en) * | 1992-11-25 | 1994-12-06 | Motorola, Inc. | Transmitter/receiver circuit and method therefor |
| EP0661809A1 (en) * | 1993-12-30 | 1995-07-05 | STMicroelectronics S.A. | A buffer stage for use with a current controlled oscillator |
| US5450024A (en) * | 1994-01-19 | 1995-09-12 | Alcatel Network Systems, Inc. | ECL to CMOS signal converter circuit including toggle-fault detection |
| KR100392556B1 (ko) * | 1994-01-31 | 2003-11-12 | 주식회사 하이닉스반도체 | 시모스회로용입력버퍼 |
| JP3205185B2 (ja) * | 1994-08-16 | 2001-09-04 | 株式会社 沖マイクロデザイン | レベル変換回路 |
| US6335637B1 (en) * | 2000-04-03 | 2002-01-01 | International Business Machines Corporation | Two-supply protection circuit |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2619001C2 (de) * | 1976-04-29 | 1985-10-31 | Siemens AG, 1000 Berlin und 8000 München | Herzschrittmacher |
| JPS5834956A (ja) * | 1981-08-27 | 1983-03-01 | Nec Corp | 入力回路 |
| US4469959A (en) * | 1982-03-15 | 1984-09-04 | Motorola, Inc. | Input buffer |
| JPS593787A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 相補型ｍｉｓメモリ |
| US4501978A (en) * | 1982-11-24 | 1985-02-26 | Rca Corporation | Level shift interface circuit |
| JPS60136418A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| US4616146A (en) * | 1984-09-04 | 1986-10-07 | Motorola, Inc. | BI-CMOS driver circuit |
| JPS6248117A (ja) * | 1985-08-27 | 1987-03-02 | Mitsubishi Electric Corp | チヨツパ型比較器 |
| JPH0720061B2 (ja) * | 1985-11-26 | 1995-03-06 | 株式会社東芝 | 半導体集積回路 |
| JPS62194732A (ja) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | デジタルバツフア回路 |
| JPH07117559B2 (ja) * | 1986-03-29 | 1995-12-18 | 株式会社東芝 | 電圧比較回路 |
| DD261900A1 (de) * | 1987-07-01 | 1988-11-09 | Dresden Forschzentr Mikroelek | Tristate-bicmos-ausgangspuffer |
| KR920009870B1 (ko) * | 1988-04-21 | 1992-11-02 | 삼성반도체통신 주식회사 | Bi-CMOS 인버터 회로 |
| US4958091A (en) * | 1988-06-06 | 1990-09-18 | Micron Technology, Inc. | CMOS voltage converter |
| US4871928A (en) * | 1988-08-23 | 1989-10-03 | Motorola Inc. | BICMOS driver circuit with complementary outputs |
| US4897564A (en) * | 1988-12-27 | 1990-01-30 | International Business Machines Corp. | BICMOS driver circuit for high density CMOS logic circuits |
| JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
| US4978870A (en) * | 1989-07-19 | 1990-12-18 | Industrial Technology Research Institute | CMOS digital level shifter circuit |
-
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