JPS6248117A - チヨツパ型比較器 - Google Patents
チヨツパ型比較器Info
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- JPS6248117A JPS6248117A JP60190737A JP19073785A JPS6248117A JP S6248117 A JPS6248117 A JP S6248117A JP 60190737 A JP60190737 A JP 60190737A JP 19073785 A JP19073785 A JP 19073785A JP S6248117 A JPS6248117 A JP S6248117A
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- JP
- Japan
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- inverter
- output
- input
- voltage
- cmos inverter
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はチョッパ型比較器に関し、特に素子数を減ら
して高分解能、高速動作を可能とするチョッパ型比較器
に関するものである。
して高分解能、高速動作を可能とするチョッパ型比較器
に関するものである。
［従来の技術］
第６図は、従来のチョッパ型比較器の一例の構成を示す
接続図である。初めにこのチョッパ型比較器の構成につ
いて説明する。図において、入力端子１はトランスミッ
ションゲート３を介してカップリングコンデンサ５に接
続され、入力端子２はトランスミッションゲート４を介
してカップリングコンデンサ５に接続される。入力端子
１に被比較電圧■、。が入力され、入力端子２に基準電
圧Ｖ□ｅｆが印加される。１４．１５はトランスミッシ
ョンゲート３のゲート端子であり、１６．１７はトラン
スミッションゲート４のゲート端子である。これらのゲ
ート端子にｎｏｎ−ｏｖｅｒｌａｐに整定したクロック
４２号φ、φが加えられる。トランスミッショングー１
〜３．４はこのクロック信号φ。
接続図である。初めにこのチョッパ型比較器の構成につ
いて説明する。図において、入力端子１はトランスミッ
ションゲート３を介してカップリングコンデンサ５に接
続され、入力端子２はトランスミッションゲート４を介
してカップリングコンデンサ５に接続される。入力端子
１に被比較電圧■、。が入力され、入力端子２に基準電
圧Ｖ□ｅｆが印加される。１４．１５はトランスミッシ
ョンゲート３のゲート端子であり、１６．１７はトラン
スミッションゲート４のゲート端子である。これらのゲ
ート端子にｎｏｎ−ｏｖｅｒｌａｐに整定したクロック
４２号φ、φが加えられる。トランスミッショングー１
〜３．４はこのクロック信号φ。
問によりそのＯＮ、ＯＦＦが制御され、トランスミッシ
ョンゲート３とトランスミッショングー１〜４は相補的
にＯＮ、ＯＦＦする。カップリングコンデンサ５はＣＭ
ＯＳインバータ６に接続されるとともにトランスミッシ
ョンゲート７に接続される。Ｎ、はカップリングコンデ
ンサ５とＣＭＯＳインバータ６とトランスミッションゲ
ート７との接！、点である。ＣＭＯＳインバータ６はｐ
チャンネルＭＯ８型電界効果トランジスタ（以下ｐチャ
ンネルＭＯ８Ｆ Ｅ Ｔと記す）６１とｎチャンネルＭ
Ｏ８型電界効果トランジスタ（以下ｎチャンネルＭＯ３
ＦＥＴと記ｔ）６２から構成される。ｎチャンネルＭＯ
ＳＦＥＴ６１の一方の電極は電圧ＶＯＯの電源端子１３
に接続され、その他方の電極はｎチャンネルＭＯＳＦＥ
Ｔ６２の一方の電極に接続される。ｎチャンネルＭＯＳ
ＦＥＴ６２の他方の電極は接地される。１８．１９はト
ランスミッションゲート７のゲート端子であり、これら
のゲート端子に上記と同様にクロック信号φ、φが力り
えられる。トランスミッションゲート７はこのクロック
信号によりそのＯＮ、ＯＦＦが制御され、このトランス
ミッションゲート７はトランスミッションゲート３と相
補的にＯＮ、ＯＦＦする。
ョンゲート３とトランスミッショングー１〜４は相補的
にＯＮ、ＯＦＦする。カップリングコンデンサ５はＣＭ
ＯＳインバータ６に接続されるとともにトランスミッシ
ョンゲート７に接続される。Ｎ、はカップリングコンデ
ンサ５とＣＭＯＳインバータ６とトランスミッションゲ
ート７との接！、点である。ＣＭＯＳインバータ６はｐ
チャンネルＭＯ８型電界効果トランジスタ（以下ｐチャ
ンネルＭＯ８Ｆ Ｅ Ｔと記す）６１とｎチャンネルＭ
Ｏ８型電界効果トランジスタ（以下ｎチャンネルＭＯ３
ＦＥＴと記ｔ）６２から構成される。ｎチャンネルＭＯ
ＳＦＥＴ６１の一方の電極は電圧ＶＯＯの電源端子１３
に接続され、その他方の電極はｎチャンネルＭＯＳＦＥ
Ｔ６２の一方の電極に接続される。ｎチャンネルＭＯＳ
ＦＥＴ６２の他方の電極は接地される。１８．１９はト
ランスミッションゲート７のゲート端子であり、これら
のゲート端子に上記と同様にクロック信号φ、φが力り
えられる。トランスミッションゲート７はこのクロック
信号によりそのＯＮ、ＯＦＦが制御され、このトランス
ミッションゲート７はトランスミッションゲート３と相
補的にＯＮ、ＯＦＦする。
Ｃｆｖｌ ＯＳインバークロの出力側おＪ：びトランス
ミッションゲート７の出力側はカップリングコンデンサ
８の一方の電極に接続される。また、カップリングコン
デンサ８の他方のＴｉ （ｆｆｌは、ＣＭＯＳインバー
タ９の入力側に接続されるとともにトランスミッション
ゲート１０の入力側に接続される。
ミッションゲート７の出力側はカップリングコンデンサ
８の一方の電極に接続される。また、カップリングコン
デンサ８の他方のＴｉ （ｆｆｌは、ＣＭＯＳインバー
タ９の入力側に接続されるとともにトランスミッション
ゲート１０の入力側に接続される。
Ｎ２はカップリングコンデンサ８とＣＭＯＳインバータ
９とトランスミッションゲート１０との接続点である。
９とトランスミッションゲート１０との接続点である。
ＣＭＯＳインパークっけｐチャンネル間Ｏ３ＦＥＴ９１
とｎチャンネルＭ ＯＳ Ｆ Ｅ １−９２とから構成
される。ｐチャンネルＭ ＯＳ Ｆ ＥＴ９１の一方の
電極は電圧Ｖ。Ｏの電源端子１３に接続され、その他方
の電極はｎチャンネルＭＯＳＦＥＴ９２の一方の電極に
接続される。ｎチャンネルＭＯＳＦＥＴ９２の他方の電
極は接地される。２０．２１はトランスミッションゲー
ト１０のゲート端子であり、これらのゲート端子に上記
と同様にクロック信号φ、φが加えられる。トランスミ
ッションゲート１０はこのクロック信号によりそのＯＮ
、ＯＦＦが制御され、このトランスミッショングー１−
１０はトランスミッションゲート３と相補的にＯＮ、Ｏ
ＦＦする。ＣＭＯＳインバータ９の出力側およびトラン
スミッションゲート］０の出力側はＣＭＯＳインバータ
１１に接続される。ＣＭＯＳインバータ１１はｐチャン
ネルＭＯ３ＦＥＴ１１１とｎチャンネルＭＯＳＦＥＴ１
１２とから構成される。ｐチャンネルＭＯ３ＦＥＴＩ
１１の一方の電極は電圧Ｖｏｏの電源端子１３に接続さ
れ、その他方の電極はｎチャンネルＭＯ８ＦＥＴ１１２
の一方の電極に接続される。
とｎチャンネルＭ ＯＳ Ｆ Ｅ １−９２とから構成
される。ｐチャンネルＭ ＯＳ Ｆ ＥＴ９１の一方の
電極は電圧Ｖ。Ｏの電源端子１３に接続され、その他方
の電極はｎチャンネルＭＯＳＦＥＴ９２の一方の電極に
接続される。ｎチャンネルＭＯＳＦＥＴ９２の他方の電
極は接地される。２０．２１はトランスミッションゲー
ト１０のゲート端子であり、これらのゲート端子に上記
と同様にクロック信号φ、φが加えられる。トランスミ
ッションゲート１０はこのクロック信号によりそのＯＮ
、ＯＦＦが制御され、このトランスミッショングー１−
１０はトランスミッションゲート３と相補的にＯＮ、Ｏ
ＦＦする。ＣＭＯＳインバータ９の出力側およびトラン
スミッションゲート］０の出力側はＣＭＯＳインバータ
１１に接続される。ＣＭＯＳインバータ１１はｐチャン
ネルＭＯ３ＦＥＴ１１１とｎチャンネルＭＯＳＦＥＴ１
１２とから構成される。ｐチャンネルＭＯ３ＦＥＴＩ
１１の一方の電極は電圧Ｖｏｏの電源端子１３に接続さ
れ、その他方の電極はｎチャンネルＭＯ８ＦＥＴ１１２
の一方の電極に接続される。
ｎチャンネル〜ｌ０３ＦＥＴ１１２の他方の電極は接地
される。ＣＭＯＳインバータ１１は出力端子１２に接続
される。Ｖ、、ｊゎはＣＭＯＳインバータ１１の出力端
子１２の電圧である。
される。ＣＭＯＳインバータ１１は出力端子１２に接続
される。Ｖ、、ｊゎはＣＭＯＳインバータ１１の出力端
子１２の電圧である。
第７図は第６図のＣＭ ＯＳインバータ６．９゜１１の
特性を示す特性図であり、横軸が入力電圧、■軸が出力
電圧を表わす。実線αがその特性曲線である。Ｃｌｖｌ
ＯＳインバータ６について言うと、入力電圧がＯのと
きは、ρチャンネルＭＯＳ Ｆ ＥＴ６１はＯＮ状態と
なり、ｎチャンネルｆｖｌ ＯＳ ＦＥＴ６２はＯＦＦ
状態とるので、Ｃ〜１０Ｓインバータ６の出力電圧はＶ
ｏｏとなる。また、入力電圧がＶＤＯのときは、ｐチャ
ンネルＭＯ３ＦＥＴ６１がＯＦＦ状態となり、ｎチャン
ネルＭ ＯＳ ＦＥＴ６２がＯＮ状態となるので、ＣＭ
ＯＳインバータ６の出力電圧はＯとなる。ＣＭＯＳイン
バータ９．１１についても同様である。トランスミッシ
ョンゲート７．１０がＯＮ状態のときは、ＣＭＯＳイン
バータ６．９の出力がそれぞれその入力に接続されるの
で、ＣＭＯＳインバータ６．９のそれぞれの入力電圧と
出力電圧とが互いに等しくなる点、すなわち第７図の入
力電圧Ｏの点から横軸に対し４５°の線と特性曲線との
交点ｂ′で平衡し、入力電圧も出力電圧もｂＪになる。
特性を示す特性図であり、横軸が入力電圧、■軸が出力
電圧を表わす。実線αがその特性曲線である。Ｃｌｖｌ
ＯＳインバータ６について言うと、入力電圧がＯのと
きは、ρチャンネルＭＯＳ Ｆ ＥＴ６１はＯＮ状態と
なり、ｎチャンネルｆｖｌ ＯＳ ＦＥＴ６２はＯＦＦ
状態とるので、Ｃ〜１０Ｓインバータ６の出力電圧はＶ
ｏｏとなる。また、入力電圧がＶＤＯのときは、ｐチャ
ンネルＭＯ３ＦＥＴ６１がＯＦＦ状態となり、ｎチャン
ネルＭ ＯＳ ＦＥＴ６２がＯＮ状態となるので、ＣＭ
ＯＳインバータ６の出力電圧はＯとなる。ＣＭＯＳイン
バータ９．１１についても同様である。トランスミッシ
ョンゲート７．１０がＯＮ状態のときは、ＣＭＯＳイン
バータ６．９の出力がそれぞれその入力に接続されるの
で、ＣＭＯＳインバータ６．９のそれぞれの入力電圧と
出力電圧とが互いに等しくなる点、すなわち第７図の入
力電圧Ｏの点から横軸に対し４５°の線と特性曲線との
交点ｂ′で平衡し、入力電圧も出力電圧もｂＪになる。
次にこのチョッパ型比較器の動作について説明する。ク
ロック信号φがＨ“レベルにある間は［・ランスミッシ
ョンゲート７．１０がＯＮ状態となり、Ｎ、、Ｎ２点の
電圧はそれぞれ第７図に示すｖｂａｉ！どなる。その期
間はトランスミッションゲート４をＯＮ状態となり、カ
ップリングコンデンサ５の両端にはＶ−とＶ、ａ／の電
圧が加わり、カップリングコンデンサ８の両端にはＣＭ
ＯＳインバータ６ （７） ’ｖ’ ｂａｆ （！：
ＣＭ ＯＳ インバー タ９ （１） Ｖｂａ／が加
ねる。次に、クロック信号φが゛Ｌ″レベルにある開は
、トランスミッションゲート３だけがＯＮ状態で、被比
較電圧Ｖａｎがカップリングコンデンサ５の左側電極に
加えられ、したがってＮ１点の電位は浮遊容認などを無
視すると（Ｖ 、。−Ｖ、ｅ、）だＬｊ’Ｖ６１Ｊから
変化する。第７図から明らかなように、交点ｂ′の近傍
では、入力電圧の微小な変化が出力電圧の比較的大きな
変化を引起こし、この変化がカップリングコンデンサ８
を介してＣＭＯＳインバータ９に加わり、その出力電圧
はＶ蹟から大きく変化する。この変化をＣＭＯＳインバ
ー１１でさらに拡大するので、 となり、第６図の回路が比較器として動作する。
ロック信号φがＨ“レベルにある間は［・ランスミッシ
ョンゲート７．１０がＯＮ状態となり、Ｎ、、Ｎ２点の
電圧はそれぞれ第７図に示すｖｂａｉ！どなる。その期
間はトランスミッションゲート４をＯＮ状態となり、カ
ップリングコンデンサ５の両端にはＶ−とＶ、ａ／の電
圧が加わり、カップリングコンデンサ８の両端にはＣＭ
ＯＳインバータ６ （７） ’ｖ’ ｂａｆ （！：
ＣＭ ＯＳ インバー タ９ （１） Ｖｂａ／が加
ねる。次に、クロック信号φが゛Ｌ″レベルにある開は
、トランスミッションゲート３だけがＯＮ状態で、被比
較電圧Ｖａｎがカップリングコンデンサ５の左側電極に
加えられ、したがってＮ１点の電位は浮遊容認などを無
視すると（Ｖ 、。−Ｖ、ｅ、）だＬｊ’Ｖ６１Ｊから
変化する。第７図から明らかなように、交点ｂ′の近傍
では、入力電圧の微小な変化が出力電圧の比較的大きな
変化を引起こし、この変化がカップリングコンデンサ８
を介してＣＭＯＳインバータ９に加わり、その出力電圧
はＶ蹟から大きく変化する。この変化をＣＭＯＳインバ
ー１１でさらに拡大するので、 となり、第６図の回路が比較器として動作する。
［発明が解決しようとする問題点１
以上のように、従来のＣＭＯＳチョッパ型比較器は、Ｃ
ＭＯＳインバータ６．９の各入出力側間をトランスミッ
ションゲート７．１０で接続しており、また、分解能を
上げるために、入出力側間をトランスミッションゲート
７で接続したＣＭＯＳインバータ６をカップリングコン
デンサ８を介して入出力側間をトランスミッションゲー
ト１０で接続したＣＭＯＳインバータ９に接、続してい
る。
ＭＯＳインバータ６．９の各入出力側間をトランスミッ
ションゲート７．１０で接続しており、また、分解能を
上げるために、入出力側間をトランスミッションゲート
７で接続したＣＭＯＳインバータ６をカップリングコン
デンサ８を介して入出力側間をトランスミッションゲー
ト１０で接続したＣＭＯＳインバータ９に接、続してい
る。
このため、素子数が増加し、またカップリングコンデン
サ８を介しているため、入出力側間をトランスミッショ
ンゲート７で接続したＣＭＯＳインバータ６の電圧変化
が入出力側間をトランスミッションゲート１０で接続し
たＣＭＯＳインバータ９に有効に伝わらないという欠点
があった。
サ８を介しているため、入出力側間をトランスミッショ
ンゲート７で接続したＣＭＯＳインバータ６の電圧変化
が入出力側間をトランスミッションゲート１０で接続し
たＣＭＯＳインバータ９に有効に伝わらないという欠点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、素子数を減らしつつ高分解能、高速動作が可
能なチョッパ型比較器を得ることを目的とする。
たもので、素子数を減らしつつ高分解能、高速動作が可
能なチョッパ型比較器を得ることを目的とする。
［問題点を解決するための手段］
この発明にかかるチョッパ型比較器は、被比較電圧が入
力される第１の入力端子を第１のスイッチ手段に接続し
、基準電圧が入力される第２の入力端子を第２のスイッ
チ手段に接続し、第１および第２のスイッチ手段の出力
側をコンデンサの一方側に接続し、コンデンサの曲方側
を第１のインバータの入力側に接続し、第１のインバー
タの出力側を第２のインバータの入力側に接続し、第２
のインバータの出力側を第３のインバータの入力側に接
続し、第１のインバータの入力側と第３のインバータの
出力側間に第３のスイッチ手段を接続し、第１のインバ
ータに第１の入力端子の電圧と第２の入力端子の電圧の
差を検出する電圧差検出１能を、第２のインバータに第
１のインバータの出力を増幅する電圧差増幅１能を、第
３のインバータに第２のインバータの出力を増幅する電
圧差増＃ＩＡｎ能を持たせるようにしたものである。
力される第１の入力端子を第１のスイッチ手段に接続し
、基準電圧が入力される第２の入力端子を第２のスイッ
チ手段に接続し、第１および第２のスイッチ手段の出力
側をコンデンサの一方側に接続し、コンデンサの曲方側
を第１のインバータの入力側に接続し、第１のインバー
タの出力側を第２のインバータの入力側に接続し、第２
のインバータの出力側を第３のインバータの入力側に接
続し、第１のインバータの入力側と第３のインバータの
出力側間に第３のスイッチ手段を接続し、第１のインバ
ータに第１の入力端子の電圧と第２の入力端子の電圧の
差を検出する電圧差検出１能を、第２のインバータに第
１のインバータの出力を増幅する電圧差増幅１能を、第
３のインバータに第２のインバータの出力を増幅する電
圧差増＃ＩＡｎ能を持たせるようにしたものである。
［作用１
第１の一インバータの出力側を第２のインバータの入力
側に直接接続するようにしたので、従来のチョッパ型比
較器に６いて第１のインバータの出力側と第２のインバ
ータの入力側間に接続されていたカップリングコンデン
サを省くことができる。
側に直接接続するようにしたので、従来のチョッパ型比
較器に６いて第１のインバータの出力側と第２のインバ
ータの入力側間に接続されていたカップリングコンデン
サを省くことができる。
また、第１のインバータの入力側と第３のインバータの
出力側間に第３のスイッチ手段を接続するようにしたの
で、従来のチョッパ型比較器において第１のインバータ
の入出力側間および第２のインバータの入出力側間に接
続されていた２個のトランスミッションゲートを１個に
することができる。また、第１のインバータに上記電圧
差検出機能を、第２および第３のインバータに上記電圧
差増幅機能を持たせ、さらに第１のインバータと第２の
インバータ間にカップリングコンデンサを入れていない
ため、高分解能、高速動作が達成できる。
出力側間に第３のスイッチ手段を接続するようにしたの
で、従来のチョッパ型比較器において第１のインバータ
の入出力側間および第２のインバータの入出力側間に接
続されていた２個のトランスミッションゲートを１個に
することができる。また、第１のインバータに上記電圧
差検出機能を、第２および第３のインバータに上記電圧
差増幅機能を持たせ、さらに第１のインバータと第２の
インバータ間にカップリングコンデンサを入れていない
ため、高分解能、高速動作が達成できる。
［実施例コ
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１図は、この発明の実施例であるチョッパ型比較器の
構成を示す接続図である。この実施例の構成は以下の点
を除いて第６図の構成と同じである。すなわち、カップ
リングコンデンサ８．トランスミッションゲート７．１
０が取除かれて、ＣＭＯＳインバータ６の出力側がＣＭ
ＯＳインバータ９の入力側に直接接続され、ＣＭＯＳイ
ンバータ６の入力側とＣＭＯＳインバータ１１の出力側
間に新たにトランスミッションゲート２２が接続されて
いる点と、ＣＭＯＳインバータ６．９．１１の入出力特
性に特徴がある点である。２３．２４はトランスミッシ
ョンゲート２２のゲート端子であり、これらのゲート端
子に上記と同様にクロック信号φ、φが加えられる。ト
ランスミッションゲート２２はこのクロック信号により
そのＯＮ。
構成を示す接続図である。この実施例の構成は以下の点
を除いて第６図の構成と同じである。すなわち、カップ
リングコンデンサ８．トランスミッションゲート７．１
０が取除かれて、ＣＭＯＳインバータ６の出力側がＣＭ
ＯＳインバータ９の入力側に直接接続され、ＣＭＯＳイ
ンバータ６の入力側とＣＭＯＳインバータ１１の出力側
間に新たにトランスミッションゲート２２が接続されて
いる点と、ＣＭＯＳインバータ６．９．１１の入出力特
性に特徴がある点である。２３．２４はトランスミッシ
ョンゲート２２のゲート端子であり、これらのゲート端
子に上記と同様にクロック信号φ、φが加えられる。ト
ランスミッションゲート２２はこのクロック信号により
そのＯＮ。
ＯＦＦが制御され、このトランスミッションゲート２２
はトランスミッションゲー１〜３と相補的にＯＮ、ＯＦ
Ｆする。また、ＣＭＯＳインバータ６の入出力特性を、
たとえば第２図に示すような緩かな実線βとし、ＣＭ
ＯＳインバータ９．１１の入出力特性を、たとえば第３
図に示すような急な実線γとしている。これによって、
ＣＭＯＳインバータ６の電流駆動能力をＣｉシ１０Ｓイ
ンバータ９゜１１の電流駆動能力より大きくし、Ｃ〜＋
０８インバータ６のゲインをＣＭＯＳインバータ９．１
１のゲインより小さくして、ＣＭ ＯＳインバークロに
入力端子１の電圧と入力端子２の電圧の差を検出する電
圧差検出機能を持たせ、ＣＭＯＳインバータ９にＣＭＯ
Ｓインバータ６の出力電圧を増幅する電圧差増幅Ｇｌ能
を、ＣＭＯＳインバータ１１にＣＭＯＳインバータ９の
出力電圧を増幅する電圧差増幅ａ能を持たせている。Ｃ
ＭＯＳインバータ６の電流駆動能力をＣＭ ＯＳインバ
ータ９．１１の電流駆動能力より大きくし、Ｃ〜ＩＱｓ
インバータ６のゲインをＣＭＯＳインバータ９，１１の
ゲインより小さくするには、たとえば、ＣＭＯＳインバ
ータ６．９．１１のゲート幅が同じである場合には、Ｃ
Ｍ ＯＳインバータ６のゲート長をＣＭＯＳインバータ
９．１１のゲート長より短くすることによって達成され
る。
はトランスミッションゲー１〜３と相補的にＯＮ、ＯＦ
Ｆする。また、ＣＭＯＳインバータ６の入出力特性を、
たとえば第２図に示すような緩かな実線βとし、ＣＭ
ＯＳインバータ９．１１の入出力特性を、たとえば第３
図に示すような急な実線γとしている。これによって、
ＣＭＯＳインバータ６の電流駆動能力をＣｉシ１０Ｓイ
ンバータ９゜１１の電流駆動能力より大きくし、Ｃ〜＋
０８インバータ６のゲインをＣＭＯＳインバータ９．１
１のゲインより小さくして、ＣＭ ＯＳインバークロに
入力端子１の電圧と入力端子２の電圧の差を検出する電
圧差検出機能を持たせ、ＣＭＯＳインバータ９にＣＭＯ
Ｓインバータ６の出力電圧を増幅する電圧差増幅Ｇｌ能
を、ＣＭＯＳインバータ１１にＣＭＯＳインバータ９の
出力電圧を増幅する電圧差増幅ａ能を持たせている。Ｃ
ＭＯＳインバータ６の電流駆動能力をＣＭ ＯＳインバ
ータ９．１１の電流駆動能力より大きくし、Ｃ〜ＩＱｓ
インバータ６のゲインをＣＭＯＳインバータ９，１１の
ゲインより小さくするには、たとえば、ＣＭＯＳインバ
ータ６．９．１１のゲート幅が同じである場合には、Ｃ
Ｍ ＯＳインバータ６のゲート長をＣＭＯＳインバータ
９．１１のゲート長より短くすることによって達成され
る。
次にこのチョッパ型比較器の動作について説明する。こ
のａ ｔ’ｒは従来のチョッパ型比較器と大体同じであ
るが、ＣＭＯＳインバータ６．９．１’１をまとめて、
ゲイ′ンの高い点、つまり第４図のｂ“点にバイアスす
ることになる。ここで、実線γ１はＣＭ ＯＳインバー
９９の入出力特性であり、実線γ２はＣ；ｖｌｏ Ｓイ
ンバータ１１の入出力特性である（ただし、実線β＊１
−＋＊’ｒ２を１つのグラフに垂ね−Ｃ−いているため
、実線γ１については縦軸が入力電圧であり、横軸が出
力電圧となる）。このｂ ｎ点はＣ〜１０Ｓインバータ
６．９．１ ＋のそれぞれについて入力電圧と出力電圧
が等しくなる点ではないが、ゲインの高い魚にはなる。
のａ ｔ’ｒは従来のチョッパ型比較器と大体同じであ
るが、ＣＭＯＳインバータ６．９．１’１をまとめて、
ゲイ′ンの高い点、つまり第４図のｂ“点にバイアスす
ることになる。ここで、実線γ１はＣＭ ＯＳインバー
９９の入出力特性であり、実線γ２はＣ；ｖｌｏ Ｓイ
ンバータ１１の入出力特性である（ただし、実線β＊１
−＋＊’ｒ２を１つのグラフに垂ね−Ｃ−いているため
、実線γ１については縦軸が入力電圧であり、横軸が出
力電圧となる）。このｂ ｎ点はＣ〜１０Ｓインバータ
６．９．１ ＋のそれぞれについて入力電圧と出力電圧
が等しくなる点ではないが、ゲインの高い魚にはなる。
また、ａｔν１０Ｓ１′ンバータ６の入出力特性を、ゲ
ート・艮を短くして第２図のように電流駆動能力の大き
い緩かなカーブにしているため、ＣＭＯＳインバータロ
の出力電圧の変化は、第５図のり、で示すように、電圧
変化は小さいがすぐに立ち上がる（あるいは立ち下がる
）波形となり高分解能、高速動作が可能となる（ＣＭＯ
Ｓインバータ６のゲインをゲート長を長くして大きくし
てしまうと、必然的に電流駆動能力が小さくなるので、
大きな電圧変化が得られるものの、その出力電圧波形の
立ち上がり（あるいは立ち下がり）は、第５図のＬｆＬ
で示したようにゆるやかなカーブになり高分解能、高速
動作ができない）。次に、このＣＭＯＳインバータ６の
出力電圧の変化は、第６図に示す従来のチョッパ型比較
器とは異なってカップリングコンデンサ８を介すること
なくＣＭＯＳインバータ９に加わるので、ＣＭＯＳイン
バータ６の出力電圧の変化が１００％ＣＭＯＳインバー
タ９に加えられ、この電圧変化はＣＭＯＳインバータ９
．１１で有効に増幅される。つまり、ＣＭＯＳインバー
タ９．１１は、その入力電圧がある程度の大きさにまで
、ＣＭＯＳインバータ６で大きくされているので、ＣＭ
ＯＳインバータ９．１１はゲート長を短くして大きな電
流を長さなくても十分入力電圧変化を捕えることができ
るようになる。
ート・艮を短くして第２図のように電流駆動能力の大き
い緩かなカーブにしているため、ＣＭＯＳインバータロ
の出力電圧の変化は、第５図のり、で示すように、電圧
変化は小さいがすぐに立ち上がる（あるいは立ち下がる
）波形となり高分解能、高速動作が可能となる（ＣＭＯ
Ｓインバータ６のゲインをゲート長を長くして大きくし
てしまうと、必然的に電流駆動能力が小さくなるので、
大きな電圧変化が得られるものの、その出力電圧波形の
立ち上がり（あるいは立ち下がり）は、第５図のＬｆＬ
で示したようにゆるやかなカーブになり高分解能、高速
動作ができない）。次に、このＣＭＯＳインバータ６の
出力電圧の変化は、第６図に示す従来のチョッパ型比較
器とは異なってカップリングコンデンサ８を介すること
なくＣＭＯＳインバータ９に加わるので、ＣＭＯＳイン
バータ６の出力電圧の変化が１００％ＣＭＯＳインバー
タ９に加えられ、この電圧変化はＣＭＯＳインバータ９
．１１で有効に増幅される。つまり、ＣＭＯＳインバー
タ９．１１は、その入力電圧がある程度の大きさにまで
、ＣＭＯＳインバータ６で大きくされているので、ＣＭ
ＯＳインバータ９．１１はゲート長を短くして大きな電
流を長さなくても十分入力電圧変化を捕えることができ
るようになる。
また、この発明においては、ＣＭＯＳインバータ６の入
力側をＣＭＯＳインバータ９の出力側に直接接続し、Ｃ
、ＭＯＳインバータ９の入力側とＣＭＯＳインバータ１
１の出力側間にトランスミッションゲート２２を接続す
るようにしたので、従来のチョッパ型比較器に比べてト
ランスミッションゲート１個、カップリングコンデンサ
１個を省くことができる。
力側をＣＭＯＳインバータ９の出力側に直接接続し、Ｃ
、ＭＯＳインバータ９の入力側とＣＭＯＳインバータ１
１の出力側間にトランスミッションゲート２２を接続す
るようにしたので、従来のチョッパ型比較器に比べてト
ランスミッションゲート１個、カップリングコンデンサ
１個を省くことができる。
なお、上記実施例では、トランスミッションゲートでＣ
ＭＯＳインバータ３段をまとめてバイアスする場合につ
いて示したが、この発明はＣＭＯＳインバータが奇数段
、つまり５段、７段等の場合についても適用でき、これ
らの場合についても上記実施例と同様の効果を奏する。
ＭＯＳインバータ３段をまとめてバイアスする場合につ
いて示したが、この発明はＣＭＯＳインバータが奇数段
、つまり５段、７段等の場合についても適用でき、これ
らの場合についても上記実施例と同様の効果を奏する。
［発明の効果コ
以上のようにこの発明によれば、第１．第２および第３
のインバータを３段まとめて゛バイアスする第３のスイ
ッチ手段を設け、第１のインバータの出力側を第２のイ
ンバータの入力側に接続し、第１のインバータに電圧差
検出機能を、第２および第３のインバータに電圧差増幅
機能を持たせるようにしたので、素子数を減らしつつ高
分解能、高速動作が可能なチョッパ型比較器を得ること
ができる。
のインバータを３段まとめて゛バイアスする第３のスイ
ッチ手段を設け、第１のインバータの出力側を第２のイ
ンバータの入力側に接続し、第１のインバータに電圧差
検出機能を、第２および第３のインバータに電圧差増幅
機能を持たせるようにしたので、素子数を減らしつつ高
分解能、高速動作が可能なチョッパ型比較器を得ること
ができる。
第１図は、この発明の実施例であるブヨツバ型比較器の
構成を示す爪続図である。 第２図は、この発明のチョッパ型比較器にお番プるＣＭ
ＯＳインバータ６の入出力特性を示す図である。 第３図は、この発明のチョッパ型比較器におけるＣＭＯ
Ｓインバータ９．１１の入出力持性を示す図である。 第４図は、この発明のチョッパ型比較器におけるＣＭＯ
Ｓインバータ６．９．１１の入出力特性を重ね合わせて
示す図である。 第５図は、この発明のチョッパ型比較器におけるＣ Ｍ
ＯＳインバータ６の出力電圧波形を示す図である。 第６図は、従来のチョッパ型比較器の構成を示す接続図
である。 第７図は、従来のチョッパ型比較器におけるＣＭＯＳイ
ンバータ６．９．１１の人出力持１生を示す図である。 図において、１．２は入力端子、３，４．２２はトラン
スミッションゲー１−１５はカップリングコンテ４ンサ
、６．９．１１はＣＭ ＯＳインバータ、１２は出力端
子、１３は電源端子、６１，９１゜１１１はｐチャンネ
ルＭ ＯＳ Ｆ Ｅ Ｔ 、 ６２ 、９２ 。 １１２は５チ１７ンネルＭＯ８ＦＥＴ、１４，１５゜１
６．１７，２３．２４はゲート端子である。 なお、各図中同一符号は同一または相当部分を示す。
構成を示す爪続図である。 第２図は、この発明のチョッパ型比較器にお番プるＣＭ
ＯＳインバータ６の入出力特性を示す図である。 第３図は、この発明のチョッパ型比較器におけるＣＭＯ
Ｓインバータ９．１１の入出力持性を示す図である。 第４図は、この発明のチョッパ型比較器におけるＣＭＯ
Ｓインバータ６．９．１１の入出力特性を重ね合わせて
示す図である。 第５図は、この発明のチョッパ型比較器におけるＣ Ｍ
ＯＳインバータ６の出力電圧波形を示す図である。 第６図は、従来のチョッパ型比較器の構成を示す接続図
である。 第７図は、従来のチョッパ型比較器におけるＣＭＯＳイ
ンバータ６．９．１１の人出力持１生を示す図である。 図において、１．２は入力端子、３，４．２２はトラン
スミッションゲー１−１５はカップリングコンテ４ンサ
、６．９．１１はＣＭ ＯＳインバータ、１２は出力端
子、１３は電源端子、６１，９１゜１１１はｐチャンネ
ルＭ ＯＳ Ｆ Ｅ Ｔ 、 ６２ 、９２ 。 １１２は５チ１７ンネルＭＯ８ＦＥＴ、１４，１５゜１
６．１７，２３．２４はゲート端子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）被比較電圧が入力される第１の入力端子に接続さ
れ、クロック信号で制御される第１のスイッチ手段と、 基準電圧が入力される第２の入力端子に接続され、前記
クロック信号で制御される第２のスイッチ手段と、 前記第１および第２のスイッチ手段の出力側にその一方
側が接続されるコンデンサと、 前記コンデンサの他方側にその入力側が接続される第１
のインバータと、 前記第１のインバータの出力側にその入力側が接続され
る第２のインバータと、 前記第２のインバータの出力側にその入力側が接続され
る第３のインバータと、 前記第１のインバータの入力側と前記第３のインバータ
の出力側間に接続され、前記クロック信号で制御される
第３のスイッチ手段とを備え、前記第１のインバータに
前記第１の入力端子の電圧と前記第２の入力端子の電圧
の差を検出する電圧差検出機能を、前記第２のインバー
タに前記第１のインバータの出力を増幅する電圧差増幅
機能を、前記第３のインバータに前記第２のインバータ
の出力を増幅する電圧差増幅機能を持たせるチョッパ型
比較器。 - （２）前記第１のインバータの電流駆動能力を前記第２
および第３のインバータの電流駆動能力より大きくして
、 前記第１のインバータに前記電圧差検出機能を、前記第
２および第３のインバータに前記電圧差増幅機能を持た
せる特許請求の範囲第１項記載のチョッパ型比較器。 - （３）前記第１、第２および第３のインバータのゲート
幅を同じにし、 前記第１のインバータのゲート長を前記第２および第３
のインバータのゲート長より短くして、前記第１のイン
バータの電流駆動能力を前記第２および第３のインバー
タの電流駆動能力より大きくする特許請求の範囲第２項
記載のチョッパ型比較器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190737A JPS6248117A (ja) | 1985-08-27 | 1985-08-27 | チヨツパ型比較器 |
| US06/900,442 US4695748A (en) | 1985-08-27 | 1986-08-26 | Comparing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190737A JPS6248117A (ja) | 1985-08-27 | 1985-08-27 | チヨツパ型比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6248117A true JPS6248117A (ja) | 1987-03-02 |
Family
ID=16262932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190737A Pending JPS6248117A (ja) | 1985-08-27 | 1985-08-27 | チヨツパ型比較器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4695748A (ja) |
| JP (1) | JPS6248117A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01163289U (ja) * | 1988-05-04 | 1989-11-14 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07117559B2 (ja) * | 1986-03-29 | 1995-12-18 | 株式会社東芝 | 電圧比較回路 |
| JP2577388B2 (ja) * | 1987-07-08 | 1997-01-29 | 株式会社東芝 | 逐次比較型ａｄ変換器 |
| DE3723919A1 (de) * | 1987-07-18 | 1989-01-26 | Philips Patentverwaltung | Vergleichsschaltung |
| JPH01106517A (ja) * | 1987-10-19 | 1989-04-24 | Mitsubishi Electric Corp | 比較回路 |
| JPH03198416A (ja) * | 1989-12-26 | 1991-08-29 | Mitsubishi Electric Corp | 電圧比較器 |
| US5136189A (en) * | 1990-04-02 | 1992-08-04 | National Semiconductor Corporation | Bicmos input circuit for detecting signals out of ecl range |
| IT1248921B (it) * | 1990-05-30 | 1995-02-11 | Italtel Spa | Circuito comparatore autoazzerato a bassa dissipazione di potenza |
| US5140326A (en) * | 1991-01-29 | 1992-08-18 | Harris Corporation | Converter comparator cell with improved resolution |
| JPH05196659A (ja) * | 1991-11-08 | 1993-08-06 | Yamaha Corp | チョッパ型比較器 |
| JP2944302B2 (ja) * | 1992-05-27 | 1999-09-06 | 株式会社沖エル・エス・アイ・テクノロジ関西 | サンプリング回路 |
| US5397936A (en) * | 1993-05-03 | 1995-03-14 | Industrial Technology Research Institute | Input voltage-induced spurious current canceler for autozero type comparator in analog-to-digital converters |
| JP3529212B2 (ja) * | 1995-12-12 | 2004-05-24 | シャープ株式会社 | 反転増幅回路 |
| US5973517A (en) * | 1998-05-28 | 1999-10-26 | Industrial Technology Research Institute | Speed-enhancing comparator with cascaded inventors |
| JP2001291834A (ja) * | 2000-04-04 | 2001-10-19 | Sony Corp | クロストークキャンセル回路、配線モジュールおよび自動配線装置の配線方法 |
| JP2003197792A (ja) * | 2001-12-28 | 2003-07-11 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2004158631A (ja) * | 2002-11-06 | 2004-06-03 | Nec Electronics Corp | 半導体装置 |
| US6864664B2 (en) * | 2003-06-06 | 2005-03-08 | Sony Corporation | Circuit for charging supplemental battery in portable electronic device |
| KR100713995B1 (ko) * | 2005-11-07 | 2007-05-04 | 삼성에스디아이 주식회사 | Ｄｃｄｃ 변환기 및 그를 이용한 유기발광표시장치 |
| KR100762691B1 (ko) * | 2005-11-07 | 2007-10-01 | 삼성에스디아이 주식회사 | Ｄｃｄｃ 변환기 및 그를 이용한 유기발광표시장치 |
| KR100703460B1 (ko) * | 2005-11-07 | 2007-04-03 | 삼성에스디아이 주식회사 | Ｄｃｄｃ 변환기 및 그를 이용한 유기발광표시장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3676702A (en) * | 1971-01-04 | 1972-07-11 | Rca Corp | Comparator circuit |
| US4461965A (en) * | 1980-08-18 | 1984-07-24 | National Semiconductor Corporation | High speed CMOS sense amplifier |
| US4547683A (en) * | 1982-10-18 | 1985-10-15 | Intersil, Inc. | High speed charge balancing comparator |
-
1985
- 1985-08-27 JP JP60190737A patent/JPS6248117A/ja active Pending
-
1986
- 1986-08-26 US US06/900,442 patent/US4695748A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01163289U (ja) * | 1988-05-04 | 1989-11-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4695748A (en) | 1987-09-22 |
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