JPS62125591A - 駆動回路 - Google Patents
駆動回路Info
- Publication number
- JPS62125591A JPS62125591A JP26773185A JP26773185A JPS62125591A JP S62125591 A JPS62125591 A JP S62125591A JP 26773185 A JP26773185 A JP 26773185A JP 26773185 A JP26773185 A JP 26773185A JP S62125591 A JPS62125591 A JP S62125591A
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- JP
- Japan
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- transistor
- signal
- output
- inverter
- channel
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は駆動回路に関し、特にセンスアンプの駆動回路
に関する。
に関する。
第３図は従来から公知のセンスアンプの駆動回路３をセ
ンスアンプ部４と共に示したものである。
ンスアンプ部４と共に示したものである。
この駆動回路３は、論理入力信号を受けて２つの駆動信
号を発生する。
号を発生する。
論理入力信号ｂＯに対する入力端子はＣＭＯＳインバー
タエ４の入力側に接続され、更に、ソース側が電源に接
続されたＰチャンネル（以下Ｐ −ｃｈと略す）ＭＯＳ
トランジスタＴ７のゲートに接続され、更に、ドレイン
側がＰ−ｃｈ ＭＯＳトランジスタ′ｒ７のドレイン
側と接続されているＮチャフ４ｋＣＪ＝ｌ下Ｎ−ｃｈと
略す）ＭＯｓトランジスタＴ８のゲート、及びＣＭＯＳ
インバータＩ６の入力側に接続されている。ＣＭＯＳイ
ンバータＩ４の出方側１はＣＭＯＳインバータＩ５の入
力側に接続されている。ＣＭＯＳインバータＩ５から駆
動信号ｂ２がとり出され、センスアンプ部４のＮ−ｃｈ
ＭＯＳトランジスタ’［’ｌｌへ入力される。
タエ４の入力側に接続され、更に、ソース側が電源に接
続されたＰチャンネル（以下Ｐ −ｃｈと略す）ＭＯＳ
トランジスタＴ７のゲートに接続され、更に、ドレイン
側がＰ−ｃｈ ＭＯＳトランジスタ′ｒ７のドレイン
側と接続されているＮチャフ４ｋＣＪ＝ｌ下Ｎ−ｃｈと
略す）ＭＯｓトランジスタＴ８のゲート、及びＣＭＯＳ
インバータＩ６の入力側に接続されている。ＣＭＯＳイ
ンバータＩ４の出方側１はＣＭＯＳインバータＩ５の入
力側に接続されている。ＣＭＯＳインバータＩ５から駆
動信号ｂ２がとり出され、センスアンプ部４のＮ−ｃｈ
ＭＯＳトランジスタ’［’ｌｌへ入力される。
ざらに、ＣＭＯＳインバータＩ６の出方側はＣＭＯＳイ
ンバータ゛ｒ７の入力側に接続され′Ｃいる。
ンバータ゛ｒ７の入力側に接続され′Ｃいる。
Ｐ−ｃｈ ＭｏｓトランジスタＴＩＯのソース側は電
源に接続され、ドレイン側はＰ−ｃｈ ＭＯＳ トラ
ンジスタＴ７のドレイン側と接続されている。
源に接続され、ドレイン側はＰ−ｃｈ ＭＯＳ トラ
ンジスタＴ７のドレイン側と接続されている。
又、Ｎ−ｃ ｈ Ｍ、０８ トランジスタＴ９のソー
ス側は接地されており、ドレイン側はＮ−ｃｈ ＭＯ
ＳトランジスタＴ８のドレイン側に接続されている。
ス側は接地されており、ドレイン側はＮ−ｃｈ ＭＯ
ＳトランジスタＴ８のドレイン側に接続されている。
ＣＭＯＳインバータＩ７の出方側はＰ−ｃｈＭ。
Ｓトランジスタ素子数のゲート及びＮ−ｃｈＭ０Ｓトラ
ンジスタＴ９のゲートに接続されている。
ンジスタＴ９のゲートに接続されている。
又、Ｐ−ｃｈ ＭＯＳトランジスタ′［’７．Ｔ１０の
ドレイン側及びＮ−ｃｈトランジスタＴ８のドレイン側
が接続される共通節点ｂ５はＣＭＯＳインバータＩ８の
入力側に接続されている。ＣＭＯＳインバータＩ８の出
力側がら駆動信号ｂ６がとり出され、センスアンプ部４
のＮ−ｃｈＭＯ８トランジスタＴ １２へ接続されてい
る。
ドレイン側及びＮ−ｃｈトランジスタＴ８のドレイン側
が接続される共通節点ｂ５はＣＭＯＳインバータＩ８の
入力側に接続されている。ＣＭＯＳインバータＩ８の出
力側がら駆動信号ｂ６がとり出され、センスアンプ部４
のＮ−ｃｈＭＯ８トランジスタＴ １２へ接続されてい
る。
次に、第３図の回路図及び第４図のタイミングインバー
タ■５の入力へ印加される。ＣＭ ＯＳインバータＩ５
の出方ｂ２は論理入力信号ｂｏと同相であり、ＣＭＯＳ
インバータＩ４ 、Ｉ５による遅延時間労連れてセンス
アンプ部４のトランジスタ’Ｉ’ｌｌのゲートへ印加さ
れる。同様にＣＭＯＳインバータエ６の出方ｂ３はＣＭ
ＯＳインバータエフの入力へ印加され、ＣＭＯＳイン
バータエフの出力ｂ４はＰ−ｃｈ ＭＯＳトラ：ｙラ
スタＴ１゜のゲート及びＮ−ｃｈ Ｍｏｓトランジス
タＴ９へ印加される。その時のＣＭＯＳインバータＩ７
の出力ｂ４は論理入力信号ＩＮと同相であり、ＣＭＯＳ
インバータＩ６ 、Ｉ７による遅延時間労連れる。
タ■５の入力へ印加される。ＣＭ ＯＳインバータＩ５
の出方ｂ２は論理入力信号ｂｏと同相であり、ＣＭＯＳ
インバータＩ４ 、Ｉ５による遅延時間労連れてセンス
アンプ部４のトランジスタ’Ｉ’ｌｌのゲートへ印加さ
れる。同様にＣＭＯＳインバータエ６の出方ｂ３はＣＭ
ＯＳインバータエフの入力へ印加され、ＣＭＯＳイン
バータエフの出力ｂ４はＰ−ｃｈ ＭＯＳトラ：ｙラ
スタＴ１゜のゲート及びＮ−ｃｈ Ｍｏｓトランジス
タＴ９へ印加される。その時のＣＭＯＳインバータＩ７
の出力ｂ４は論理入力信号ＩＮと同相であり、ＣＭＯＳ
インバータＩ６ 、Ｉ７による遅延時間労連れる。
従って、Ｎ−ｃｈ Ｍｏ５ｔ−ランジスタＴ９が導通
する時には、Ｎ−ａｈ ＭＯ８トランジスタ’ｒ Ｂ
は既に導通状態であり、ＣＭＯＳインバータＩ８の入力
レベルハ、低レベル［なり、ＣＭＯＳインバータＩ８か
ら出力される駆動信号ｂ６は、ＣＭＯＳインバータエ５
がら出力さｈる信号ｂ２に比較し−Ｃ１ＣＭＯ８トラン
ジスＪＴ７．Ｔ８．Ｔ９．Ｔ１０からｆｘるＣＭ０８Ｎ
ＡＮＤ回路及び０ＭＯ８インバータエ８による遅延時間
労連れている。
する時には、Ｎ−ａｈ ＭＯ８トランジスタ’ｒ Ｂ
は既に導通状態であり、ＣＭＯＳインバータＩ８の入力
レベルハ、低レベル［なり、ＣＭＯＳインバータＩ８か
ら出力される駆動信号ｂ６は、ＣＭＯＳインバータエ５
がら出力さｈる信号ｂ２に比較し−Ｃ１ＣＭＯ８トラン
ジスＪＴ７．Ｔ８．Ｔ９．Ｔ１０からｆｘるＣＭ０８Ｎ
ＡＮＤ回路及び０ＭＯ８インバータエ８による遅延時間
労連れている。
即ち、この駆動回路においては、一方の信号ｂ２の立上
り時刻ｔ３と他方の信号ｂ６の立上シ時刻ｔ４に差を設
けている。これはセンスアンプ部４で効率よく増幅する
ためである。即ち、まず、能力の小さいＮ−ｃｈＭＯｓ
トランジスタＴｌｌを導通させ微小信号の増幅を行い、
次に、電流能力の大きいＮ−ｃｈ ＭＯＳトランジス
タＴ’１２を導通させ一〇１大振幅信号へ増幅する。
り時刻ｔ３と他方の信号ｂ６の立上シ時刻ｔ４に差を設
けている。これはセンスアンプ部４で効率よく増幅する
ためである。即ち、まず、能力の小さいＮ−ｃｈＭＯｓ
トランジスタＴｌｌを導通させ微小信号の増幅を行い、
次に、電流能力の大きいＮ−ｃｈ ＭＯＳトランジス
タＴ’１２を導通させ一〇１大振幅信号へ増幅する。
以上説明した様に、従来の駆動回路では２つの駆動信Ｊ
！によりセンスアンプを駆動するため、トランジスタ素
子数が多くなり、また駆動信号のための配線も２本にな
るためチップサイズの増加を招くという欠点を持ってい
た。
！によりセンスアンプを駆動するため、トランジスタ素
子数が多くなり、また駆動信号のための配線も２本にな
るためチップサイズの増加を招くという欠点を持ってい
た。
近年のＭＯＳＦＥＴ集積回路の発達に伴ないコストダウ
ンの点からチップサイズの縮少が望まれて訃り、０ＭＯ
８ＦＥＴを構成要素とする駆動回路においても、素子数
の少ない回路が望まれている。
ンの点からチップサイズの縮少が望まれて訃り、０ＭＯ
８ＦＥＴを構成要素とする駆動回路においても、素子数
の少ない回路が望まれている。
本発明は従来回路よりも回路素子数の少なくなる様に構
成された駆動回路を提供することを目的としている。
成された駆動回路を提供することを目的としている。
〔問題点を解決するための手段〕
本発明による駆動回路は、１つの論理入力信号に対する
入力端子と、１つの論理出力信号端子を有し、論理出力
信号端子と電源との間に第１及び第２の駆動トランジス
タを並列接続し、第１の駆動トランジスタの電流能力を
第２の駆動トランジスタの電流能力より小さくして、第
１のトランジスタを導通させた後に第２のトランジスタ
を導通させることを特徴としている。
入力端子と、１つの論理出力信号端子を有し、論理出力
信号端子と電源との間に第１及び第２の駆動トランジス
タを並列接続し、第１の駆動トランジスタの電流能力を
第２の駆動トランジスタの電流能力より小さくして、第
１のトランジスタを導通させた後に第２のトランジスタ
を導通させることを特徴としている。
以下、実施例に基づいて本発明の詳細な説明するＯ
第１図に本発明による一実施例の駆動回路１を示す。Ｃ
ＭＯＳインバータＩ１の入力側は論理入力信号ａＯに対
する入力端子に接続され、ＣＭＯＳインバータエ１の出
力はＣＭＯＳインバータＩ２゜工３の入力側に接続され
ている。Ｐ−ｃｈ ＭＯＳトランジスタ′ｒ１のソー
ス側は電源に接続され、ドレインｌ用はＮ−ＣｈＮＯＳ
トランジスタ′ｒ２のドレイン側に接続されており、又
、Ｐ−ｃｈＭＯｓトランジスタ′ｒ３のソース側は電源
に接続されている。ここでＣＭＯＳインバータＩ２の出
方側はＰ−ｃｈ ＭＯＳ トランジスタＴ１のゲート及
びＮ−ｃｈＭＯＳトランジスタ′ｒ２のゲート、更にＰ
−ｃｈＭＯＳトランジスタＴ３のドレイン側に接続され
テイル。又Ｎ−ｃｈＭＯ８トランジスタＴ４のソース側
は接地されており、ドレイン側はＮ−ｃｈＭＯＳトラン
ジスタ′ｒ２のソース側に接続されている。更にＰ−ｃ
ｈＭＯｓトランジスタ′ｒ５のソース側は電源に接続さ
れ、ドレイン側はＰ−ｃｈ ＭＯＳトランジスタＴ１の
ドレイン側に接続され°Ｃいる。
ＭＯＳインバータＩ１の入力側は論理入力信号ａＯに対
する入力端子に接続され、ＣＭＯＳインバータエ１の出
力はＣＭＯＳインバータＩ２゜工３の入力側に接続され
ている。Ｐ−ｃｈ ＭＯＳトランジスタ′ｒ１のソー
ス側は電源に接続され、ドレインｌ用はＮ−ＣｈＮＯＳ
トランジスタ′ｒ２のドレイン側に接続されており、又
、Ｐ−ｃｈＭＯｓトランジスタ′ｒ３のソース側は電源
に接続されている。ここでＣＭＯＳインバータＩ２の出
方側はＰ−ｃｈ ＭＯＳ トランジスタＴ１のゲート及
びＮ−ｃｈＭＯＳトランジスタ′ｒ２のゲート、更にＰ
−ｃｈＭＯＳトランジスタＴ３のドレイン側に接続され
テイル。又Ｎ−ｃｈＭＯ８トランジスタＴ４のソース側
は接地されており、ドレイン側はＮ−ｃｈＭＯＳトラン
ジスタ′ｒ２のソース側に接続されている。更にＰ−ｃ
ｈＭＯｓトランジスタ′ｒ５のソース側は電源に接続さ
れ、ドレイン側はＰ−ｃｈ ＭＯＳトランジスタＴ１の
ドレイン側に接続され°Ｃいる。
ＣＭＯＳインバータＩ３の出力ａｌｌはＮ−ｃｈ ＭＯ
ＳトランジスタＴ４のゲート、及びＰ−ｃｈＭＯ８トラ
ンジスタＴ５のゲートに接続されている。この駆動回路
の出力ａ４はセンスアンプ部２のトランジスタＴ６へ入
力されている。さらにＰ−ｃｈＭＯＳトランジスタ’［
’ｌ、Ｔ５のドレインはＰ−ｃｈＭＯ８トランジスタ′
〔３のゲートに接続される。
ＳトランジスタＴ４のゲート、及びＰ−ｃｈＭＯ８トラ
ンジスタＴ５のゲートに接続されている。この駆動回路
の出力ａ４はセンスアンプ部２のトランジスタＴ６へ入
力されている。さらにＰ−ｃｈＭＯＳトランジスタ’［
’ｌ、Ｔ５のドレインはＰ−ｃｈＭＯ８トランジスタ′
〔３のゲートに接続される。
次に第１図の回路図、及び第２図のタイミングチャート
を用いて本実施例の動作を説明する。
を用いて本実施例の動作を説明する。
論理入力信号ａＱがＣＭＯＳインバータ１１の入力へ印
加されると、ＣＭＯＳインバータＩ１の出力ａ１はＣＭ
ＯＳインバータＩ２及びＣＭＯＳインバータＩ３人力さ
れる。ＣＭＯＳインバータＩ２から出力される駆動信号
ａ４はＰ−ｃｈ ＭＯＳトランジスタＴ７により時刻ｔ
１から徐々に高レベルへ向かう。続いて、インバータエ
３の出力ａ２と信号ａ４が高レベルになることによすＮ
−ｃｈＭＯＳトランジスタＴ２．Ｔ４が導通するので出
力ａ３が低レベルとなりＰ−ｃｈＭＯＳトランジスタ’
Ｉｌ’ ３が時刻ｔ２において導通する。ここにおいて
第２図に示すように信号ａ４は速やかに上昇し高レベル
忙達する。
加されると、ＣＭＯＳインバータＩ１の出力ａ１はＣＭ
ＯＳインバータＩ２及びＣＭＯＳインバータＩ３人力さ
れる。ＣＭＯＳインバータＩ２から出力される駆動信号
ａ４はＰ−ｃｈ ＭＯＳトランジスタＴ７により時刻ｔ
１から徐々に高レベルへ向かう。続いて、インバータエ
３の出力ａ２と信号ａ４が高レベルになることによすＮ
−ｃｈＭＯＳトランジスタＴ２．Ｔ４が導通するので出
力ａ３が低レベルとなりＰ−ｃｈＭＯＳトランジスタ’
Ｉｌ’ ３が時刻ｔ２において導通する。ここにおいて
第２図に示すように信号ａ４は速やかに上昇し高レベル
忙達する。
本駆動回路から出力する駆動信号ａ４はセンスアンプ部
２のＮ−ｃｈＭＯ８トランジスタ’ｒｔｂｔ−駆動して
増幅動作を行わしめるが、この時の動作は以下に示す通
りである。即ち、まず時刻ｔ１〜ｔ２においてＮ−ｃｈ
ＭＯ８トランジスタ゛ｒ６のゲート電圧を低く設定し
て電流能力を押えて微小信号の増幅を行い、しかる後ゲ
ート電圧を高くして電流能力を上げ大振幅信号へ増幅す
る。
２のＮ−ｃｈＭＯ８トランジスタ’ｒｔｂｔ−駆動して
増幅動作を行わしめるが、この時の動作は以下に示す通
りである。即ち、まず時刻ｔ１〜ｔ２においてＮ−ｃｈ
ＭＯ８トランジスタ゛ｒ６のゲート電圧を低く設定し
て電流能力を押えて微小信号の増幅を行い、しかる後ゲ
ート電圧を高くして電流能力を上げ大振幅信号へ増幅す
る。
以上詳細に説明した様に本発明による駆動回路によれば
、センスアンプを１つの駆動信号により駆動でき、かつ
その駆動信号を受けるセンスアンプ部の入力側も１つの
トランジスタで制御できるため、配線及びトランジスタ
素子数が少なくなシチップサイズを小さくする効果があ
る。
、センスアンプを１つの駆動信号により駆動でき、かつ
その駆動信号を受けるセンスアンプ部の入力側も１つの
トランジスタで制御できるため、配線及びトランジスタ
素子数が少なくなシチップサイズを小さくする効果があ
る。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作を示す波形図、第３図は従来例の回路図、第４図は
第３図の動作を示す波形図である。 ａｌ・・・・・・論理入力信号、ａ４・・・・・・出力
、１・・・・・−駆動回路、２・・・・・・センスアン
プ部、１１．Ｉ２゜Ｉ ３・・−・ＣＭＯＳインバータ
、’［’ｌ、Ｔ３．Ｔ５・・・・・・Ｐ−ｃｈ ＭＯ
Ｓインバータ、’Ｉ’２．’［’４・・・・・・Ｎ−ｃ
ｈ ＭＯＳインバータ、Ｔ ６・・・・・・トランジス
タ。 代理人 弁理士 内 原 音 ゝ第 ／Ｉ！Ｉ ３６吻回路１ ’−ｔ？ − 第 ２ 図 第 ３Ｔ５！Ｊ ＄ ４ 図
動作を示す波形図、第３図は従来例の回路図、第４図は
第３図の動作を示す波形図である。 ａｌ・・・・・・論理入力信号、ａ４・・・・・・出力
、１・・・・・−駆動回路、２・・・・・・センスアン
プ部、１１．Ｉ２゜Ｉ ３・・−・ＣＭＯＳインバータ
、’［’ｌ、Ｔ３．Ｔ５・・・・・・Ｐ−ｃｈ ＭＯ
Ｓインバータ、’Ｉ’２．’［’４・・・・・・Ｎ−ｃ
ｈ ＭＯＳインバータ、Ｔ ６・・・・・・トランジス
タ。 代理人 弁理士 内 原 音 ゝ第 ／Ｉ！Ｉ ３６吻回路１ ’−ｔ？ − 第 ２ 図 第 ３Ｔ５！Ｊ ＄ ４ 図
Claims (1)
- 第１のＣＭＯＳインバータの入力側は論理入力信号に対
する入力端子に接続され、前記第１のＣＭＯＳインバー
タの出力側は第２、第３のＣＭＯＳインバータの入力側
に接続され、前記第２のＣＭＯＳインバータの出力は論
理出力信号端子、ソース側が電源に接続されたＰチャン
ネルおよびＮチャンネルの一方の導電形の第１のＭＯＳ
トランジスタのゲート、ドレイン側が前記第１のＭＯＳ
トランジスタのドレイン側と接続されているＰチャンネ
ルおよびＮチャンネルの他方の導電形の第２のＭＯＳト
ランジスタのゲート、及びソース側が電源に接続された
前記一方の導電形の第３のＭＯＳトランジスタのドレイ
ン側に接続され、前記第３のＣＭＯＳインバータ出力は
、ドレイン側が前記第２のＭＯＳトランジスタのソース
側と接続されソース側がグランドに接続されている前記
他方の導電形の第４のＭＯＳトランジスタのゲート、お
よび前記第１のＭＯＳトランジスタにソースドレイン双
方共に並列接続されている前記一方の導電形の第５のＭ
ＯＳトランジスタのゲートに接続されていることを特徴
とする駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26773185A JPS62125591A (ja) | 1985-11-27 | 1985-11-27 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26773185A JPS62125591A (ja) | 1985-11-27 | 1985-11-27 | 駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62125591A true JPS62125591A (ja) | 1987-06-06 |
Family
ID=17448784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26773185A Pending JPS62125591A (ja) | 1985-11-27 | 1985-11-27 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62125591A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2648290A1 (fr) * | 1989-06-10 | 1990-12-14 | Samsung Electronics Co Ltd | Etage d'attaque d'amplificateur de detection destine a etre utilise dans un dispositif de memoire |
-
1985
- 1985-11-27 JP JP26773185A patent/JPS62125591A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2648290A1 (fr) * | 1989-06-10 | 1990-12-14 | Samsung Electronics Co Ltd | Etage d'attaque d'amplificateur de detection destine a etre utilise dans un dispositif de memoire |
| NL9000478A (nl) * | 1989-06-10 | 1991-01-02 | Samsung Electronics Co Ltd | Aftastversterkerstuurketen voor een geheugeninrichting. |
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