JPS62125591A - 駆動回路 - Google Patents

駆動回路

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Publication number
JPS62125591A
JPS62125591A JP26773185A JP26773185A JPS62125591A JP S62125591 A JPS62125591 A JP S62125591A JP 26773185 A JP26773185 A JP 26773185A JP 26773185 A JP26773185 A JP 26773185A JP S62125591 A JPS62125591 A JP S62125591A
Authority
JP
Japan
Prior art keywords
transistor
signal
output
inverter
channel
Prior art date
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Pending
Application number
JP26773185A
Other languages
English (en)
Inventor
Takayuki Yamauchi
山内 孝之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は駆動回路に関し、特にセンスアンプの駆動回路
に関する。
〔従来の技術〕
第3図は従来から公知のセンスアンプの駆動回路3をセ
ンスアンプ部4と共に示したものである。
この駆動回路3は、論理入力信号を受けて2つの駆動信
号を発生する。
論理入力信号bOに対する入力端子はCMOSインバー
タエ4の入力側に接続され、更に、ソース側が電源に接
続されたPチャンネル(以下P −chと略す)MOS
トランジスタT7のゲートに接続され、更に、ドレイン
側がP−ch  MOSトランジスタ′r7のドレイン
側と接続されているNチャフ4kCJ=l下N−chと
略す)MOsトランジスタT8のゲート、及びCMOS
インバータI6の入力側に接続されている。CMOSイ
ンバータI4の出方側1はCMOSインバータI5の入
力側に接続されている。CMOSインバータI5から駆
動信号b2がとり出され、センスアンプ部4のN−ch
  MOSトランジスタ’[’llへ入力される。
ざらに、CMOSインバータI6の出方側はCMOSイ
ンバータ゛r7の入力側に接続され′Cいる。
P−ch  MosトランジスタTIOのソース側は電
源に接続され、ドレイン側はP−ch  MOS トラ
ンジスタT7のドレイン側と接続されている。
又、N−c h  M、08 トランジスタT9のソー
ス側は接地されており、ドレイン側はN−ch  MO
SトランジスタT8のドレイン側に接続されている。
CMOSインバータI7の出方側はP−chM。
Sトランジスタ素子数のゲート及びN−chM0Sトラ
ンジスタT9のゲートに接続されている。
又、P−ch MOSトランジスタ′[’7.T10の
ドレイン側及びN−chトランジスタT8のドレイン側
が接続される共通節点b5はCMOSインバータI8の
入力側に接続されている。CMOSインバータI8の出
力側がら駆動信号b6がとり出され、センスアンプ部4
のN−chMO8トランジスタT 12へ接続されてい
る。
次に、第3図の回路図及び第4図のタイミングインバー
タ■5の入力へ印加される。CM OSインバータI5
の出方b2は論理入力信号boと同相であり、CMOS
インバータI4 、I5による遅延時間労連れてセンス
アンプ部4のトランジスタ’I’llのゲートへ印加さ
れる。同様にCMOSインバータエ6の出方b3はCM
 OSインバータエフの入力へ印加され、CMOSイン
バータエフの出力b4はP−ch  MOSトラ:yラ
スタT1゜のゲート及びN−ch  Mosトランジス
タT9へ印加される。その時のCMOSインバータI7
の出力b4は論理入力信号INと同相であり、CMOS
インバータI6 、I7による遅延時間労連れる。
従って、N−ch  Mo5t−ランジスタT9が導通
する時には、N−ah  MO8トランジスタ’r B
は既に導通状態であり、CMOSインバータI8の入力
レベルハ、低レベル[なり、CMOSインバータI8か
ら出力される駆動信号b6は、CMOSインバータエ5
がら出力さhる信号b2に比較し−C1CMO8トラン
ジスJT7.T8.T9.T10からfxるCM08N
AND回路及び0MO8インバータエ8による遅延時間
労連れている。
即ち、この駆動回路においては、一方の信号b2の立上
り時刻t3と他方の信号b6の立上シ時刻t4に差を設
けている。これはセンスアンプ部4で効率よく増幅する
ためである。即ち、まず、能力の小さいN−chMOs
トランジスタTllを導通させ微小信号の増幅を行い、
次に、電流能力の大きいN−ch  MOSトランジス
タT’12を導通させ一〇1大振幅信号へ増幅する。
〔発明が解決しようとする問題点〕
以上説明した様に、従来の駆動回路では2つの駆動信J
!によりセンスアンプを駆動するため、トランジスタ素
子数が多くなり、また駆動信号のための配線も2本にな
るためチップサイズの増加を招くという欠点を持ってい
た。
近年のMOSFET集積回路の発達に伴ないコストダウ
ンの点からチップサイズの縮少が望まれて訃り、0MO
8FETを構成要素とする駆動回路においても、素子数
の少ない回路が望まれている。
本発明は従来回路よりも回路素子数の少なくなる様に構
成された駆動回路を提供することを目的としている。
〔問題点を解決するための手段〕 本発明による駆動回路は、1つの論理入力信号に対する
入力端子と、1つの論理出力信号端子を有し、論理出力
信号端子と電源との間に第1及び第2の駆動トランジス
タを並列接続し、第1の駆動トランジスタの電流能力を
第2の駆動トランジスタの電流能力より小さくして、第
1のトランジスタを導通させた後に第2のトランジスタ
を導通させることを特徴としている。
〔実施例〕
以下、実施例に基づいて本発明の詳細な説明するO 第1図に本発明による一実施例の駆動回路1を示す。C
MOSインバータI1の入力側は論理入力信号aOに対
する入力端子に接続され、CMOSインバータエ1の出
力はCMOSインバータI2゜工3の入力側に接続され
ている。P−ch  MOSトランジスタ′r1のソー
ス側は電源に接続され、ドレインl用はN−ChNOS
トランジスタ′r2のドレイン側に接続されており、又
、P−chMOsトランジスタ′r3のソース側は電源
に接続されている。ここでCMOSインバータI2の出
方側はP−ch MOS トランジスタT1のゲート及
びN−chMOSトランジスタ′r2のゲート、更にP
−chMOSトランジスタT3のドレイン側に接続され
テイル。又N−chMO8トランジスタT4のソース側
は接地されており、ドレイン側はN−chMOSトラン
ジスタ′r2のソース側に接続されている。更にP−c
hMOsトランジスタ′r5のソース側は電源に接続さ
れ、ドレイン側はP−ch MOSトランジスタT1の
ドレイン側に接続され°Cいる。
CMOSインバータI3の出力allはN−ch MO
SトランジスタT4のゲート、及びP−chMO8トラ
ンジスタT5のゲートに接続されている。この駆動回路
の出力a4はセンスアンプ部2のトランジスタT6へ入
力されている。さらにP−chMOSトランジスタ’[
’l、T5のドレインはP−chMO8トランジスタ′
〔3のゲートに接続される。
次に第1図の回路図、及び第2図のタイミングチャート
を用いて本実施例の動作を説明する。
論理入力信号aQがCMOSインバータ11の入力へ印
加されると、CMOSインバータI1の出力a1はCM
OSインバータI2及びCMOSインバータI3人力さ
れる。CMOSインバータI2から出力される駆動信号
a4はP−ch MOSトランジスタT7により時刻t
1から徐々に高レベルへ向かう。続いて、インバータエ
3の出力a2と信号a4が高レベルになることによすN
−chMOSトランジスタT2.T4が導通するので出
力a3が低レベルとなりP−chMOSトランジスタ’
Il’ 3が時刻t2において導通する。ここにおいて
第2図に示すように信号a4は速やかに上昇し高レベル
忙達する。
本駆動回路から出力する駆動信号a4はセンスアンプ部
2のN−chMO8トランジスタ’rtbt−駆動して
増幅動作を行わしめるが、この時の動作は以下に示す通
りである。即ち、まず時刻t1〜t2においてN−ch
 MO8トランジスタ゛r6のゲート電圧を低く設定し
て電流能力を押えて微小信号の増幅を行い、しかる後ゲ
ート電圧を高くして電流能力を上げ大振幅信号へ増幅す
る。
〔発明の効果〕
以上詳細に説明した様に本発明による駆動回路によれば
、センスアンプを1つの駆動信号により駆動でき、かつ
その駆動信号を受けるセンスアンプ部の入力側も1つの
トランジスタで制御できるため、配線及びトランジスタ
素子数が少なくなシチップサイズを小さくする効果があ
る。
【図面の簡単な説明】
第1図は本発明の一実施例の回路図、第2図は第1図の
動作を示す波形図、第3図は従来例の回路図、第4図は
第3図の動作を示す波形図である。 al・・・・・・論理入力信号、a4・・・・・・出力
、1・・・・・−駆動回路、2・・・・・・センスアン
プ部、11.I2゜I 3・・−・CMOSインバータ
、’[’l、T3.T5・・・・・・P−ch  MO
Sインバータ、’I’2.’[’4・・・・・・N−c
h MOSインバータ、T 6・・・・・・トランジス
タ。 代理人 弁理士  内 原   音  ゝ第 /I!I 36吻回路1 ’−t?  − 第 2 図 第 3T5!J $ 4 図

Claims (1)

    【特許請求の範囲】
  1. 第1のCMOSインバータの入力側は論理入力信号に対
    する入力端子に接続され、前記第1のCMOSインバー
    タの出力側は第2、第3のCMOSインバータの入力側
    に接続され、前記第2のCMOSインバータの出力は論
    理出力信号端子、ソース側が電源に接続されたPチャン
    ネルおよびNチャンネルの一方の導電形の第1のMOS
    トランジスタのゲート、ドレイン側が前記第1のMOS
    トランジスタのドレイン側と接続されているPチャンネ
    ルおよびNチャンネルの他方の導電形の第2のMOSト
    ランジスタのゲート、及びソース側が電源に接続された
    前記一方の導電形の第3のMOSトランジスタのドレイ
    ン側に接続され、前記第3のCMOSインバータ出力は
    、ドレイン側が前記第2のMOSトランジスタのソース
    側と接続されソース側がグランドに接続されている前記
    他方の導電形の第4のMOSトランジスタのゲート、お
    よび前記第1のMOSトランジスタにソースドレイン双
    方共に並列接続されている前記一方の導電形の第5のM
    OSトランジスタのゲートに接続されていることを特徴
    とする駆動回路。
JP26773185A 1985-11-27 1985-11-27 駆動回路 Pending JPS62125591A (ja)

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JP26773185A JPS62125591A (ja) 1985-11-27 1985-11-27 駆動回路

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JPS62125591A true JPS62125591A (ja) 1987-06-06

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ID=17448784

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JP26773185A Pending JPS62125591A (ja) 1985-11-27 1985-11-27 駆動回路

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2648290A1 (fr) * 1989-06-10 1990-12-14 Samsung Electronics Co Ltd Etage d'attaque d'amplificateur de detection destine a etre utilise dans un dispositif de memoire

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2648290A1 (fr) * 1989-06-10 1990-12-14 Samsung Electronics Co Ltd Etage d'attaque d'amplificateur de detection destine a etre utilise dans un dispositif de memoire
NL9000478A (nl) * 1989-06-10 1991-01-02 Samsung Electronics Co Ltd Aftastversterkerstuurketen voor een geheugeninrichting.

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