FR2648290A1 - Etage d'attaque d'amplificateur de detection destine a etre utilise dans un dispositif de memoire - Google Patents
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- 238000001514 detection method Methods 0.000 title claims abstract description 98
- 239000004020 conductor Substances 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 3
- 238000010200 validation analysis Methods 0.000 claims description 3
- 229910001424 calcium ion Inorganic materials 0.000 claims 1
- 238000011084 recovery Methods 0.000 description 39
- 230000000694 effects Effects 0.000 description 5
- 238000005070 sampling Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 102100021186 Granulysin Human genes 0.000 description 3
- 101001040751 Homo sapiens Granulysin Proteins 0.000 description 3
- 101001137987 Homo sapiens Lymphocyte activation gene 3 protein Proteins 0.000 description 3
- 102000017578 LAG3 Human genes 0.000 description 3
- 229910004441 Ta−Tc Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 244000309466 calf Species 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 101000658739 Homo sapiens Tetraspanin-2 Proteins 0.000 description 2
- 101000633605 Homo sapiens Thrombospondin-2 Proteins 0.000 description 2
- 101150013977 TSN1 gene Proteins 0.000 description 2
- 102100035873 Tetraspanin-2 Human genes 0.000 description 2
- 102100029529 Thrombospondin-2 Human genes 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000006880 cross-coupling reaction Methods 0.000 description 2
- 241000238876 Acari Species 0.000 description 1
- 101000659879 Homo sapiens Thrombospondin-1 Proteins 0.000 description 1
- 102100036034 Thrombospondin-1 Human genes 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000021715 photosynthesis, light harvesting Effects 0.000 description 1
- 230000036316 preload Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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Abstract
Cet étage d'attaque, qui comporte un premier inverseur IV10 servant à inverser des impulsions d'horloge de détection, un second inverseur IV30 servant à inverser les signaux de sortie de l'inverseur IV10, un troisième inverseur IV50 incluant des résistances de retardement des transistors MOS à canal ncomportant des drains raccordés en commun à la borne à potentiel faible de l'amplificateur de détection, et des moyens d'abaissement de niveau servant à abaisser au niveau de la masse la tension de grille d'au moins un transistor MOS à canal n possédant des caractéristiques de retardement et situé à l'intérieur du troisième inverseur IV50. Application notamment à un circuit amplificateur de détection dans une cellule de mémoire DRAM CMOS.
Description
La présente invention concerne un circuit ampli-
ficateur de détect:on servant à détecter des données d'une cellule de mémoire et en particulier un étage d'attaque d'amplificateur de détection, dans lequel la dissipation dynamique provoquée par un courant transitoire est réduite par suppression du trajet de courant partant de l'étage d'attaque d'horloge de détection et de l'étage d'attaque
d'horloge de rétablissement des données dans le cas du re-
tour du fonctionnement à un état de précharge, dans un
étage d'attaque d'amplificateur de détection apte à comman-
des une cellule de mémoire au moyen d'impulsions d'horloge de rétablissement des données et d'impulsions de détection, possédant des pentes multiples, de manière à réduire le courant maximum pendant l'opeéraion de rétablissement des données dans la cellule pendant l'opération de détection
des données à partir de la cellule d'une mémoire DRAM CMOS.
D'une manière générale, le circuit amplificateur de détection servant à détecter des données mémorisées dans - une cellule de mémoire DRAM CMOS comporte un étage d'attaque d'horloge de détection, un étage d'attaque d'horloge de rétablissement, une section de retardement et
un amplificateur de détection.
Un signal d'horloge de détection servant à détec-
ter des données à partir de la cellule et un signal d'hor-
loge de rétablissement servant à rétablir un signal d'hor-
loge pour le rétablissement des données de la cellule aug-
mente le courant maximum s'ils ont une forte pente lors de leur commutation d'un niveau haut à un niveau bas ou bien
d'un niveau bas à un niveau haut. L'accroissement du cou-
rant maximum provoque l'apparition d'un bruit, ce qui amène le circuit amplificateur de détection à commettre des
fautes générant des erreurs.
Le procédé classique permettant de résoudre de tels inconvénients consiste à modifier la pente variable pour l'amener sous la forme d'une pente à deux étages ou à étages multiples lors de l'cpération de commutation de
l'impulsion d'harloge de détection et de l'impulsion d'hor-
loge de rétablissement, ce qui permet d'obtenir un signal
d'horloge à pente douce.
Le circuit classique de l'étage d'attaque d'am- plificateur de détection est représenté sur la figure ',
annexée à la présente demande, qui représente les carac-
téristiques décrites précédemment.
Cependant, en dépit des avantages décrits précé-
demment, ce circuit amplificateur de détection classique
présente des inconvénients, comme cela va être décrit ci-
apres.
C'est-à-dire que, lorsqu'une opération de pré-
charge est déclenchée dans ledit amplificateur de détection
au moment de la fin des opérations de détection et de réta-
blissement, les transistors MCS situés dans l'étage d'atta-
que d'horloge de détection sont placés simultanément à l'état conducteur en un bref intervalle de temps, en raison de l'effet de retardement des bords avant de l'impulsion d'horloge de rétablissement et de l'impulsion d'horloge de détection, l'effet de retard étant à son tour provoque par
la caractéristique à pentes multiples de l'impulsion d'hor-
loge de détection et de l'impulsion d'horloge de rétablis-
sement. La mise simultanée à l'état conducteur des transis-
tors dissipe le courant continu dans le trajet de courant continu. En outre, les transistors MOS situés dans l'étage d'attaque d'horloge de rétablissement forment également des
trajets de courant continu conjointement avec l'étage d'at-
taque de l'amplificateur de détection, ce qui provoque la dissipation du courant continu. Ceci pose le problème de l'apparition d'une forte perte de puissance dynamique dans
l'ensemble du dispositif de mémoire à haute densité.
La présente invention a pour but d'éliminer les
inconvénients mentionnés précédemment de la technique clas-
sique.
C'est pourquoi, un but de -a présente inventicn
est de fournir un étage d'attaque pour amp!lifcateur de dé-
tection pouvant empêcher la dissipationr. de l'énergie à cou-
rant continu, moyennant la suppression des trajets du cou-
rant continu de l'étage d'attaque de l'horloge de détec-
tion, au moment de la fin de l'opération de détection.
Pour atteindre l'objectlf indigué précédemment, l'étage d'attaque pour amplificateur de détection conforme
à la présente invention comprend un premier inverseur ser-
vant à inverser des impulsions d'horloge de détection; un second inverseur servant à inverser à nouveau les signaux de sortie dudlt premier inverseur; un troisième inverseur rncluant des résistances de retardement disposées entre ies grilles des transistors
et branchées en parallèle avec les bornes dudlt second in-
verseur de sorte que iesdits transistors peuvent être pla-
cés à l'état conducteur suczessve-menrz a cdifférents ins-
tants en repocnse aux signaux de scrt:e dudit second in-
verseur, et incluant également des transistors MOS à canal n comportant des drains raccordés en commun à la borne à potentiel faible dudit amlif:icateur de detection; e: des moyens d'abaissement de niveau servant à abaisser à force au niveau de la masse la tension de grille
d'au moins un transistor MOS à canal n possédant des carac-
téristiques de retardement et situé dans ledit trolsièeme inverseur, lors de l'invalidation de i'impulsion d'horloge
de détection.
C'est pourquoi, il est nécessaire que les tran-
sistors à canal n soient branchés en parallèle avec les transistors de réduction de niveau du second inverseur de manière que le niveau des tensions de grille des différents transistors de détection disposés en parallèle soit abaissé
dès que l'impulsion d'horloge de détection est invalidée.
D'autres caractéristiques et avantages de la pré-
sente invention ressortiront de la dz:--p:n donneée ci-
après prise en référence aux dessins arnn.exés, sur lesquels: - la figure 1 montre un circuit détaillé de
l'étage d'attaque classique pour un amplificateur de détec-
tion; - la figure 2 représente des chronogrammes illus- trant les fonctionnements des entrees et des sorties des parties critiques du circuit de la figure 1;
- la figure 3 montre un circuit détaillé repre-
sentant l'agencement de la section de retardement de l'éta-
ge d'attaque d'horloge de détection de la figure 1;
- la figure 4 représente des chronogrammes mon-
trant les opérations intervenant dans Le circuit de la fl-
gure 3; - la flgure 5 montre un circuit détaillé de l'étage d'attaque pour amplificateur de détection conforme à la présente invention; et
- la figure 6 représente des chronogrammes illus-
trant 'es cperations d'entrée et de sortie des parties cri-
tiques du circuit de la figure 5.
Pour avoir une meilleure compréhension de la pre-
sente invention, on va décrire le clrcuit de l'étage d'at-
taque réalisé selon la technique classique pour un am-
plificateur de détection couplé elon un couplage croise,
en référence aux figures 1 et 4.
Comme représenté sur la figure 1, un circuit am-
plificateur de détection pour la détection de données d'une cellule de mémoire comprend un étage d'attaque d'horloge de détection 1, un étage d'attaque d'horloge de rétablissement
2, des moyens de retardement 3 et un amplificateur de dé-
tection 4.
Dans un tel étage d'attaque d'amplificateur de détection, l'étage d'attaque d'horloge de détection est agencé de telle sorte que le transistor de détection NMOS
Ts doit être commandé par une impulsion d'horloge Qs tra-
versant un premier inverseur IVI et un second circuit ir.n-
r verseur IV3 constitué par des transistors P, NMOS e, T. L'étage d'attaque d'horloge de détection I est en outre agencé de telle sorte que le transistor de détection NMOS Ts doit être également corrmandé par le signai de sortie d'un transistor PMOS Td commandé par l'intermédiaire d'une impulsion d'horloge de détection Qs traversant le premier
inverseur IV1 et une résistance de retardement R3.
L'étage d'attacue d'horloge de rétablissement
est agencé de telle sorte que des résistances de retarde-
ment RI et R2 sont installées entre les grilles des tran-
sistors PMOS Ta,To de sorte que des impulsions d'horloge de rétablissement Qsd délivrées par la section de retardemer.t
3 conformément à l'impulsion d'horloge de détection Qs pla-
cent successivement à l'état conducteur une pluralité des transistors PMOS Ta,:c branchés en parallèle à l'intérieur d'un autre second inverseur IV4, par l'intermédiaire de
l'inverseur IV2.
L'amplificateur de détection 4 comporte des tran-
sistors PMOS TSP1,TSP2 et des transistors NMOS TSN1 et TSN2, couplés seon un couplage croise, et les opérations
de rétablissement et de détection des données de ces trar.-
sistors sont exécutées au moyen des signaux de sortie LAB3 de l'étage d'attaque d'horloge de détection 1, envoyés au noeud à faible potentiel de l'amplificateur de détection, et au moyen des signaux de sortie LA de l'étage d'attaque d'horloge de rétablissement 2 envoyés au noeud à potentiel
élevé de l'amplificateur de détection.
Ci-après, on va décrire les opérations exécutées
dans l'étage d'attaque classique d'amplification de détec-
tion constitué comme indiqué précédemment, en référence à la figure 2, sur laquelle des chronogrammes de cet étage d'attaque sont représentés. Si l'impulsion de commande d'égalisation Qeq possède un niveau Vss et si l'impulsion d'horloge de détection Qs possède un niveau Vcc de manière à former un état de validation de détection, alors le noeud d de l'étage d'attaque d'horloge de détection i amené au niveau bas. Ceci place à l'état conducteur le transistor
PMOS Te, mais le transistor Te pcssède une capacité de pi-
lotage de courant relativement faible, ce qui a pour effet qu'il ne peu:. pas amener à l'état suffisamment conducteur le transistor de détection NMOS Ts. Par conséquent, le transistor NMOS Ts ne répond pas imnmédiatement au signal délivré par le noeud d et possédant une pente relativement
grande, mais est placé lentement à l'état conducteur.
Au bout d'un certain intervalle de temps de re-
tardement dans la résistance R3, si le potentiel du noeud e atteint le r. nveau Vss, le transistor PMOS additionnel Td, qui possède une capacité de pilotage de courant, supérieure
à celle du translstor Te, est placé à l'état conducteur.
Alors, le potentiel du noeud LAG atteint le ni-
veau Vcc avec une pente douce de manière à placer à l'état complètement conducteur le transistor de détection NMOS Ts
et par conséquent le signal de détection LAB atteint égaie-
ment le niveau Vss avec une pente douce, ce qui permet de
détecter les données.
Par ailleurs, l'impulsion d'horloge de détection Qs traverse la section de retardement 3 de manière à former une impulsion d'horloge de rétablissement Qsd, qui dolt
être envoyée à l'étage d'attaque de rétablissement 2.
L'opération de formation de l'impulsion d'horloge de réta-
blissement Qad de la section de retardement 3 va être dé-
crit de façon détaillée en référence aux figures 3 et 4.
L'impulsion d'horloge de détection Qs est envo-
yée, par l'intermédiaire d'une résistance de retardement
Ro, à l'une des bornes d'entrée d'une porte NON-ET G1, tan-
dis qu'un condensateur G est branché entre un conducteur de masse Vss et l'une des bornes d'entrée de la porte NON-ET G1.
Par ailleurs, un signal d'échantillonnage de dé-
tection/rétablissement SRS est envoyé à l'autre des bornes
d'entrée de la porte NON-ET G1.
Un inverseur G2 inverse le signal de sortie de la
porte NON-ET G1 de manière à produire une impulsion d'hor-
loge de rétablissement Qsd.
Le signal d'échantillonnage de détection/de réa-
blissement est maintenu au niveau Vcc lorsque lesdites opé-
rations de détection et de rétablissement sont exécutées,
alors que, étant donné que le niveau de l'impoulson d'hor-
loge de détection Qs est accru de Vss au niveau Vcc pour
rendre conducteur le transistor de détection Ts, le poten-
tiel de l'une des bornes d'entrée Qsm de la porte NON-ET
G1, augmente de Vss au niveau Vcc en raison du fonctionne-
ment de la résistance de retardement Ro et de l'opération de chargement du condensateur C après l'écoulement d'un
certain intervalle de temps.
Simultanément, le potentiel de la borne de sortie
de l'inverseur G2 augmente également du niveau Vss au ni-
veau Vcc, ce qui déclenche une opéeraton de validation de rétablissement après l'obtention d'une impulsion d'horloge
de rétablissement Qsd.
Par ailleurs, l'invalidation de l'opération de détection est synchronisée avec l'invalidation du signal d'échantillonnage de détect:on/rétabllssement de telle
sorte que, lorsque le bord retombant de la tensic. d'horlo-
ge de détection Qs apparait, le potentiel de l'une des
bornes d'entrée de la porte NON-ET Gi, c'est-à-dire le po-
tentiel de l'une des bornes Qsm du condensateur C, est
abaissé du niveau Vcc au niveau Vss en raison de la carac-
téristique de retardement de la résistance de retardement
Ro après l'écoulement d'un certain intervalle de temps.
Mais, comme décrit précédemment, compte tenu du
fait qu'un signal d'échantillonnage descendant de détec-
tion/rétablissement SRS est envoyé à une autre des bornes d'entrée de la porte NON-ET G1, le signal de sortie Qsd de l'inverseur Gi, le signal de sortie Qsd de l'inverseur G2
est abaissé à force du niveau Vcc au niveau Vss en synchro-
nisme avec le bord retombant du signal d'échantillonnage de
détection/rétablissement SRS. Par consequent, l'état inva-
lidé de l'impulsion d'horloge de rétablissement Qsd appa-
S rait presque en même temps que l'état validé de l'impulsion
d'horloge de détection Qs.
Etant donné que l'impulsion d'horloge de réta-
blissement Qsd est validée au bout d'un retard correspon-
dant à un certain intervalle de temps a partir de l'instant o l'impulsion d'horloge de détection Qs est validée, le transistor PMOS Ta est place à l'état conducteur et, au bout d'un retard d'un certain intervalle de temps provoqué par la résistance Ri, le transistor PMOS Tb est placé à l'état conducteur et le transistor PMOS Tc est placé à l'état conducteur au bout d'un certain intervalle de temps
de retardement produit par la résistance R2. Par consé-
quent, le potentiel du signal de rétablissement La de l'étage d'attaque d'horloge de rétablissemenrt 2, envoyé au noeud à potentiel élevé de l'ampliflcateur de détection 4, est élevé depuis une valeur égale à ia moitié du niveau Vcc
jusqu'au niveau Vcc de manière à rétablir les données en-
voyées à l'amplificateur de détection 4.
Cependant, dans un tel circuit classique, lors-
qu'une impulsion d'horloge de détection Qs est invalidée, un trajet de courant continu est formé entre le conducteur d'alimentation en énergie et le conducteur de masse étant
donné que le transistor PMOS Td de l'étage d'attaque d'hor-
loge de détection 1 est retardé avant d'être placé à l'état bloqué. C'està-dire qu'un trajet de courant continu est
formé par l'intermédiaire des transistors P, NMOS Td,Tf en-
tre le conducteur d'alimentation en énergie et le con.duc-
teur de masse pendant l'intervalle de temps s'étendant entre l'instant t:, auquel le potentiel du noeud d de
l'étage d'attaque d'horloge de détection 1 est élevé de ma-
nière à devenir égal à la tension de seuil à l'état conduc-
teur Vtn du transistor NMOS Tf, jusqu'à l'instant --o' 'e
potentiel du noeud e de l'étage d'attaque d'horloge de dé-
tection 1 augmente de manière à devenir égal a ia tension
de seuil à i'état bloqué Vtp du trar.sistor PMOS Td.
En outre, pendant i'intervalle de temps s'éten- dant depuis l'instant t2, auquel 'im:npulsion d'horloge de commande d'égalisation est accrue au nlveau Vcc, jusqu'à
l'instant t3, auquel le transistor de détection Ts est blo-
qué, un trajet de courant est forme car l'intermédiaire des i0 éléments suivants: le transistor PMOS TSL -- le transistor d'égalisatlon.Teql-- le transistor NMOS TSN2-- le transistor de détection NMOS Ts; ou bien le transistor PMOS TSP2-- le transistor d'égalisation Teq-- le transistor NMOS TSNIl -- le transistor de détection
NMOS TS.
Par conseéquent, lorsque i'impulsion d'horloge de détection Qs et l'impulsion d'horloce de rétablissement Qsd sont invalidées, le courant maxima; est accru pendant un
certain intervalle de temps et cec prcoque une perte in-
utile d'énergie.
Les figures 5 et 6 recrésentent respectivement un
circuit d'étage d'attaque d'ampl:f:cateur de détection con-
forme à la présente inven-on., qui permet d'apocrter une
solution au problème décrit précédem.rent, et des chrono-
grammes associés à ce circuit.
Comme représenté sur la figure 5, l'étage d'atta-
que d'horloge de détection 10 conforme à la présente inven-
tion comprend: un premier inverseur IVi0 servant à inverser l'impulsion d'horloge de détecticn Qs; un second inverseur IV30 servant à inverser les signaux de sortie du premier inverseur IV10; un troisième inverseur IV50 possédant une
pluralité de moyens de retardement qui sont branchés suc-
cessivement à différents instants en réponse aux signaux de sortie du second inverseur IV30; et des transistors MOS à
canal n d'abaissement de niveau Tfl,Tf2,Tf3, qui sont bran-
35.oés entre les grilles des trans stD-r- "'MS S2,S3, qui à Zo leur tour possèdent des caractéristiques de retardement,
dans le troisième irverseur iV50.
Le second inverseur IV30 est constitué par un
transistor MOS à canal n Tfl et par un transistor MOS à ca-
nal n Tc, la borne de sortie du transistor à canal n Tc est
raccordée au troisieme Inverseur IV50, tandis que ce de_-
nier raccorde séquentiellement les transistors MOS à canal
n Tsl,Ts2,Ts3.
Entre les transistcrs MOS Tsl,Ts2,Ts3 sont Ins-
tallées des résistances Rll,R!2 servant à fournir des ca-
ractéristique de retardement.
En outre, les transistors MOS a canal n d'abaissement de niveau Tf2,Tf3 sont agencés de telle sorte que leurs gr:lles son- raccordées en commun à la grille du transistor MOS à canal n TfU du second inverseur iV30, tandis que leurs drains sont raccordés aux bornes LAG2,LAG3 du
troisième inverseur IVSO.
Par aileurs, l'étage d'attaque d'horloge de re-
tablissement 20 est constitué de telle sorte que l'impul-
sion d'horloge de rétablissement Qsd délivrée par les moyens de retardement 30 pcssedant la même constitution que les moyens de retardement 3 de la figure 3 doit être envoyé par l'intermédiaire d'un inverseur iv20 aux grilles d'une pluralité de transistors MOS à canal p Ta-Tc de l!'nverseur IV40, tandis que les résistances Ri,R2 sont installées entre leurs grilles de sorte que les signaux délivrés par les
transistors MOS à canal p Ta,Tc sont successivement retar-
dés. En outre, l'impulsion d'horloge de rétablissement Qsd délivrée par les moyens de retardement 30 est envoyée aux grilles d'une pluralité de transistors MOS a canal p d'élévation de niveau TiTj et par conséquent, lors de l'introduction d'une impulsion d'horloge de rétablissement
possédant le niveau Vss, une tension Vcc, qui a été trans-
mise par l'intermédiaire des transistors MOS respectifs a canal p Ti,Tj est envoyée aux grilles des transistors MOS a
canal p Tb,Tc.
Alors, pour empêcher la formation d'un trajet ce courant continu pendant l'invalidation de l'imoulsicn
d'horloge de rétabllssement Qsd, les transistors MOS à ca-
nal p d'élévation de niveau TI,T3 mentionnés précédemment sont utilisés comme moyens permettant d'accroitre à force le niveau des tensions des grilles des transistors MOS à
canal p Tb,Tc, qui pocssèdent les caracteristiques de retar-
dement, à l'intérieur de l'inverseur IV40.
Les signaux impulsionnels d'horloge de détection
et de rétablissement LAB,LA délivrés par le drain du tran-
sistor de détection MOS à canal n Ts et par les drains des transistors MOS à canal p Ta-Tc sont envoyés respectivement à la source commune (noeud de faible potentiel) des deux trahsistors MOS à canal n TSN1,TSN2 des quatire transistors couplés selon un couplage croisà et sont envoyés à la source commune (noeud de potentiel élevé) de deux autres
transistors MOS à canal p TSI,TSP2, de sorte que ies opé-
rations de détection et de rétablissement pour les données
de la cellule scnt exécutées.
On va maintenant décrire les opérations et les effets produits par le circuit de la présente invention,
agencée comme décrit précédemment, en se référant aux chro-
nogrammes de la figure 6.
Si une impulsion d'horloge de commande d'égali-
sation Qeq possédant un niveau Vss et une impulsion d'hor-
loge de détection Qs possédant également un niveau Vss sont envoyées à l'étage d'attaque d'horloge de détection 10, le signal à niveau L est envoyé au second inverseur IV30, après avoir été inversé par le premier inverseur IViO, et l'inverseur iV30 place le transistor MOS à canal p Tc à
l'état conducteur, ce qui a pour effet qu'un signal à ni-
veau haut est envoyé au noeud e. Ce signal à niveau haut
est envoyé au troisième inverseur IV5C et place successive-
ment à l'état conducteur les transistors MOS à canal n 1 2
Tsl,Ts2,Ts3, qui présentent des caractéristiques de retar-
dement compte tenu du rôle des rés:stances Rll,R12.
C'est-à-dire que, comme cela est représente sur
* la- figure 6, les noeuds LAG!,LAG2,LAG3 du troisième inver-
seur IV50 produisent des signaux de sortie retardés de fa- çon successive de sorte que le signal de sortie LAB envoyé
à l'amplificateur de détection 40 possède une pente à éza-
ges multiples pour un niveau égal à 1/2 Vcc, avant
d'atteindre le niveau Vss.
Ensuite, les transistors MOS à canal n d'abaisse-
ment de niveau Tf2,Tf3 sont dans un état inactif et par
conséquent n'affecte pas les opérations de détection.
L'impulsion d'horloge de rétablissement Qsd tra-
verse l'inverseur IV20 pour placer successivement à l'état conducteur la pluralité des transistors MOS à canal p de
rétablissement Ta-To, et par conséquent les données détec-
tées sont rétablies au moyen du signal LA de rétablissement
du niveau Vcc.
Alors, les transistors MOS à canal p d'élévation de niveau Ti-TJ sont à l'état inactif et par consequent
n'affectent pas l'opération de rétablissement.
On va maintenant décrire le cas bo l'impulsion
d'horloge de détection Qs est invalidé.
Si l'impulsion d'horloge de détection Qs est ame-
née à un niveau bas, un signal de niveau H, qui a été in-
versé par le premier inverseur IV10 est envoyée par l'in-
termédiaire du noeud d au second inverseur IV30. Ce signal à niveau H maintient le transistor MOS à canal p Tc à l'état bloqué et place à l'état conducteur le transistor
MOS à canal n Tfl.
Par conséquent, les transistors MOS à canal n Tsl,Ts2,Ts3 du troisième inverseur IV50, qui est raccordé au second inverseur IV30, sont maintenus à l'état bloqué,
mais le courant résiduel dû au retard provoqué par les ré-
sistances Ril,R12 et le courant de fuite des transistors MOS forment un circuit fermé incluant le transistor MOS à canal n Tfl, en forma.nt ainsi un tralet de courant continu
provoquant une dissipation d'énergie.
Cependant, conformément à la présente invention, à l'instant c le transistor MOS à canal n Tfl du second
inverseur IV30 est placé à l'état conducteur, les transis-
tors MOS à canal n de réduction de niveau Tf2,Tf3 raccordés à la grille du transistor Tfl sont également placés à
l'état conducteur.
Par conséquent, le courant résiduel subsistant
dans le troisième inverseur IV50 est envoyé en étant ré-
duit, par l'intermédiaire des noeuds LAG2,LAG3, aux tran-
sistors MOS à canal n Tf2,Tf3, ce qui empêche la formation d'un trajet de courant continu qui peut provoquer une perte
d'énergie.
Par ailleurs, le segment a niveau bas de l'impul-
sion d'horloge de rétablissement Qsd place à l'état bloqué une série de transistors MOS à canal p Ta-Tc situés dans - l'inverseur IV40 après avoir traversé l'inverseur IV20, et à cet instant, l'impulsion d'horloge de rétablissement à niveau bas Qsd place immédiatement à l'état conducteur les
transistors élévation de niveau Ti,Tj, sans aucun retard.
Par conséquent, les grilles des transistors MOS à canal p Tb,Te, qui sont raccordées selon une disposition du type à circulation, ont leur niveau accru au niveau Vcc, et par conséquent les transistors MOS à canal p Tb, Te sont par conséquent tous placés immédiatement à l'état bloqué après l'écoulement d'un retard, à l'instant t3, au moment o l'impulsion d'horloge d'égalisation Qeq est validée, le trajet d'alimentation en énergie partant du conducteur
d'alimentation en énergie n'existant plus.
Par conséquent, la formation d'un trajet de cou-
rant continu par l'intermédiaire du transistor MOS à canal p Te de l'amplificateur de protection 40 et du transistor MOS à canal n Ts entre le conducteur d'alimentation en énergie et le conducteur de masse est supprimée, et seule la tension du noeud de rétablissement La est abaissée du niveau Vcc au niveau 1/2 Vcc, par l'intermédiaire de l'amplificateur de détection 40, en synchronisme avec le bord montant de l'impulsion d'horloge d'égalisation Qeq.
Conformément à la présente invention décrite pré-
cédemment, lorsqu'une détection et un rétablissement donnes sont exécutés dans une cellule de mémoire DRAM CMOS, le
courant maximum peut être réduit et l'énergie de fonctior.-
nement peut être maintenue à sa valeur minimale, ce qui permet de réaliser un étage d'attaque d'amplificateur de détection, qui réalise une économie d'énergie et est
fiable, pour un dispositif de mémoire.
Claims (2)
1. Etage d'attaque d'amplf -cateur de détectzon pour un dispositif de memcore incluant un etage d'attaque d'horioge de détection (1) servant a comrmander, au moyen d'un signal de validation de détectlion a pente à étages multiples un transistor de détectionr. acouplé à une borne à
potentiel fablbe d'un amz-:ificateur de détection (4) ser-
vant à détecter les données mémorisées dans des cellules ce
mémoire, caractérisé en ce qu'il comporte un premier inver-
seur (IV10) servant à inverser des impulsions d'horloge de détection (Qs); un second:nverseur (IV-3) servant à inverser à nouveau les signaux de sortie dudit cremier inverseur (Iv10);
un troisième inverseur (IV5C) incluant des résis-
tances de retardement disposées entre les grilles des tran-
sistors et branchées en caralilèe avec les bornes dudit se-
cond inverseur (IV3C) de sorte que lesdits transistors peu-
vent être placés à l'état conducteur successivement a dif-
férents instants en réponse aux s:gnaux de sortie dudit se-
cond inverseur (IV3C), et incluant également des transis-
tors MOS à canal n comportant des drains raccordés en com-
mun à ia borne à potentiel faikble dudit amplificateur de détection; et des moyens d'abaissement de niveau servant à abaisser à force au niveau de la masse ia tension de grille
d'au moins un transistor MOS à canal n possédant une carac-
téristique. de retardement et situe. dans ledit troisième inverseur (IV50) , lors de l'invalidation de l'impu!sion
d'horloge de détection (Qs).
2. Etage d'attaque d'amplificateur de détection selon la revendication 1, caractérisé en ce qu'il 'comporte des moyens d'abaissement de niveau pour la grille dudit transistor MOS à canal n pcssédant une caractéristique de retardement, lesdits moyens d'abadsceet de niveau etant activés de manière que, lorsque l'impulsion d'horloge de detection (Qs) est invalidée, le niveau du signal de sortie dudit transistor MOS à canal n possédant la caractéris-ique de retardement et situé dans ledit troisième inverseur
(IV50) est abaissé à force conformémentà l'actionnement des-
dits moyens d'abaissement de niveau, de sorte que les tran-
sistors MOS respectifs à canal n dudit troisième inverseur (IV50) doivent être bloqués simultanément, ce qu empêche
la fcrmation d'un trajet de courant continu entre le con-
ducteur d'alimentation en énergie et le conducteur de masse.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890008066A KR920001325B1 (ko) | 1989-06-10 | 1989-06-10 | 메모리 소자내의 센스 앰프 드라이버 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2648290A1 true FR2648290A1 (fr) | 1990-12-14 |
| FR2648290B1 FR2648290B1 (fr) | 1993-07-30 |
Family
ID=19287012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9002522A Expired - Lifetime FR2648290B1 (fr) | 1989-06-10 | 1990-02-28 | Etage d'attaque d'amplificateur de detection destine a etre utilise dans un dispositif de memoire |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5027324A (fr) |
| JP (1) | JPH07105141B2 (fr) |
| KR (1) | KR920001325B1 (fr) |
| CN (1) | CN1018402B (fr) |
| DE (1) | DE4006702C2 (fr) |
| FR (1) | FR2648290B1 (fr) |
| GB (1) | GB2232516B (fr) |
| IT (1) | IT1248660B (fr) |
| NL (1) | NL193259C (fr) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2626160B2 (ja) * | 1990-04-27 | 1997-07-02 | 日本電気株式会社 | 半導体メモリ |
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1989
- 1989-06-10 KR KR1019890008066A patent/KR920001325B1/ko not_active IP Right Cessation
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1990
- 1990-02-27 US US07/485,913 patent/US5027324A/en not_active Expired - Lifetime
- 1990-02-28 NL NL9000478A patent/NL193259C/nl not_active IP Right Cessation
- 1990-02-28 JP JP2048203A patent/JPH07105141B2/ja not_active Expired - Fee Related
- 1990-02-28 GB GB9004461A patent/GB2232516B/en not_active Expired - Lifetime
- 1990-02-28 FR FR9002522A patent/FR2648290B1/fr not_active Expired - Lifetime
- 1990-02-28 DE DE4006702A patent/DE4006702C2/de not_active Expired - Lifetime
- 1990-05-29 IT IT02045990A patent/IT1248660B/it active IP Right Grant
- 1990-06-02 CN CN90104070A patent/CN1018402B/zh not_active Expired
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|---|---|
| NL193259C (nl) | 1999-04-02 |
| IT9020459A0 (it) | 1990-05-29 |
| FR2648290B1 (fr) | 1993-07-30 |
| GB9004461D0 (en) | 1990-04-25 |
| NL193259B (nl) | 1998-12-01 |
| JPH07105141B2 (ja) | 1995-11-13 |
| IT1248660B (it) | 1995-01-26 |
| NL9000478A (nl) | 1991-01-02 |
| GB2232516B (en) | 1993-12-15 |
| CN1048118A (zh) | 1990-12-26 |
| CN1018402B (zh) | 1992-09-23 |
| IT9020459A1 (it) | 1991-11-29 |
| JPH0312894A (ja) | 1991-01-21 |
| US5027324A (en) | 1991-06-25 |
| KR920001325B1 (ko) | 1992-02-10 |
| DE4006702C2 (de) | 1994-06-09 |
| KR910001746A (ko) | 1991-01-31 |
| GB2232516A (en) | 1990-12-12 |
| DE4006702A1 (de) | 1990-12-20 |
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