DE4006702C2 - Leseverstärkertreiber zur Verwendung in einem Speicher - Google Patents

Leseverstärkertreiber zur Verwendung in einem Speicher

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Description

Die Erfindung betrifft einen Leseverstärkertreiber für eine Halbleiter-Speichereinrichtung und insbesondere einen Leseverstärkertreiber, der in der Lage ist, eine CMOS-DRAM-Zelle mittels der Rückstelltaktsignalgeber und der Lesetaktsignalgeber zu treiben, wobei diese Mehrfachsteigungen des Signals zum Einschränken des Spitzenstroms während des Vorgangs des Zurückspeicherns der Daten in die Zelle oder während des Vorgangs des Lesens der Daten aus dem CMOS-DRAM (Complementary Metal Oxide Semiconductor/Dynamic Random Access Memory aufweisen. Bei dem Leseverstärkertreiber wird die durch einen Übergangsstrom bedingte dynamische Verlustleistung verringert, indem die Gleichstrombahn innerhalb des Lesetakttreibers und des Rückstelltakttreibers im Falle der Betriebsablaufrückkehr zu einem voraufgeladenen Zustand beseitigt sind.
Allgemein weist eine Leseverstärkerschaltung zum Lesen von in einer CMOS-DRAM-Zelle gespeicherten Lesedaten einen Lesetakttreiber, einen Rückstelltakttreiber, ein Verzögerungsmittel und einen Leseverstärker auf.
Ein Lesetaktsignal zum Datenlesen aus einer Zelle und ein Rückstelltaktsignal zum Zurückspeichern der Zelldaten erhöhen den Spitzenstrom, falls sie eine steile Neigung beim Übergang von einem hohen auf ein niedriges Niveau oder von einem niedrigen auf ein hohes Niveau haben. Die Erhöhung des Spitzenstroms führt zum Rauschen, wodurch die Leseverstärkerschaltung zu fehlerhaftem Verhalten veranlaßt wird.
Das herkömmliche Verfahren zur Vermeidung derartiger Nachteile besteht darin, daß das Signal mit großer Steigung oder Neigung in eine Zweischritt- oder Mehrschritt- Neigung oder -Steigung im Umschaltvorgang des Lese- und des Rückspeichertaktgebers verändert wird, wodurch man ein Taktgebersignal mit sanfter Neigung oder Steigung gewinnt.
Die herkömmliche Schaltung des Leseverstärkertreibers ist in der Fig. 1 wiedergegeben, die die vorstehend beschriebenen Eigenschaften besitzt.
Trotz der genannten Maßnahmen weist die herkömmliche Leseverstärkerschaltung die nachstehend beschriebenen Nachteile auf.
Diese bestehen darin, daß, wenn ein Vorlaufladungsvorgang rechtzeitig zur Beendigung der Lese- und Rückspeicherabläufe am Leseverstärker eingeleitet wird, die MOS-Transistoren in dem Lesetaktsignalverstärker innerhalb einer kurzen Zeit gleichzeitig aufgrund der verzögernden Wirkung der Hinterflanken des Rückspeicher- und Lesetaktsignals durchgeschaltet werden, wobei die verzögernde Wirkung ihrerseits durch die Mehrfachneigungs-Eigenschaften des Lese- und des Rückspeichertaktes verursacht werden. Durch das gleichzeitige Anschalten der Transistoren wird ein Gleichstrom verbrauchender Gleichstromweg erzeugt. Darüber hinaus werden die MOS-Transistoren in dem Rückspeichertakttreiber ebenfalls einen Gleichstromweg zusammen mit dem Leseverstärker bilden, so daß es zu zusätzlichem Gleichstromverbrauch kommt. Hierdurch entsteht das Problem der Herbeiführung eines großen dynamischen Energieverlustes innerhalb der hochdichten Speichereinheit.
Aus der EP 02 05 294 A2 (insbesondere Fig. 1 und 4) ist ein Leserverstärkertreiber nach dem Oberbegriff des Patentanspruchs 1 für Speicher mit einem Lesetaktsignalverstärker zum Treiben mittels eines eine mehrstufige Steigung aufweisenden Leseaktivierungssignals bekannt.
Der Erfindung lag die Aufgabe zugrunde, einen Leseverstärkertreiber zu schaffen, bei dem ein Verlust von Gleichstromenergie vermieden wird, indem der Gleichstromweg des Lesetakttreibers rechtzeitig vor Beendigung des Lesevorgangs bzw. des Rückspeichertakttreibers vor Beendigung des Rückspeichervorgangs beseitigt wird.
Die Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.
Der Unteranspruch gibt eine zweckmäßige Ausgestaltung der erfindungsgemäßen Lösung an.
Der erfindungsgemäße Leseverstärkertreiber weist einen ersten Inverter zum Umkehren eines Lesetaktsignals, einen zweiten Inverter zum Umkehren des Ausgangssignals des ersten Inverters, einen dritten Inverter, innerhalb dessen n-Kanal-MOS- Transistoren und Zeitverzögerungswiderstände derart angeordnet sind, daß letztere zwischen den Gates der n-Kanal-MOS-Transistoren angesteuert vom Ausgangsanschluß des zweiten Inverters liegen, so daß die n-Kanal-MOS-Transistoren nacheinander mit einer Zeitverzögerung in Abhängigkeit vom Ausgangssignal des zweiten Inverters anschaltbar sind, und daß die Drains der n-Kanal-MOS-Transistoren gemeinsam mit dem Niederpotentialanschluß des Leseverstärkers verbunden sind und pull-down-n-Kanal-MOS-Transistoren, die jeweils an den zeitverzögert angesteuerten Gates der n-Kanal-MOS-Transistoren innerhalb des dritten Inverters angeschlossen sind, auf.
Zweckmäßigerweise besitzen die pull-down-Transistoren eine verzögernde Arbeitscharakteristik. Bei Unterbrechung des Leseaktivierungssignals ist das Potential am Gate mindestens eines der n-Kanal-MOS-Transistoren verringert und die jeweiligen n-Kanal-MOS-Transistoren schalten zeitgleich dazu ab, so daß die Bildung eines Gleichstrompfades zwischen Einspeisung, Leseverstärker und Masse verhindert ist.
Technische Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung des bevorzugten Ausführungsbeispiels in Verbindung mit den Zeichnungen, in denen
Fig. 1 ein detailliertes Schaltbild des herkömmlichen Leseverstärkertreibers darstellt,
Fig. 2 Zeitdiagramme zeigt, die die Arbeitsweise der Ein- und Ausgänge der kritischen Teile der Schaltung nach Fig. 1 darstellen,
Fig. 3 ein detailliertes Schaltbild ist, das die Zusammensetzung der Verzögerungseinrichtung für den Lesetakt nach Fig. 1 wiedergibt,
Fig. 4 Zeitdiagramme zur Darlegung der Arbeitswege der Schaltung nach Fig. 3 zeigt,
Fig. 5 ein detailliertes Schaltbild des erfindungsgemäßen Leseverstärkertreibers und
Fig. 6 eine Darstellung von Zeitdiagrammen ist, aus denen die Eingangs- und Ausgangsoperationen der kritischen Teile der Schaltung nach Fig. 5 ersichtlich sind.
Anhand der Fig. 1 bis 4 wird zunächst zum besseren Verständnis der Erfindung ein herkömmlicher kreuzgekoppelter Leseverstärkertreiber beschrieben.
Nach Fig. 1 weist ein Leseverstärkertreiber für Lesedaten einer Speicherzelle einen Lesetakttreiber 1, einen Rückspeichertakttreiber 2, eine Verzögerungseinrichtung 3 und einen Leseverstärker 4 auf.
Bei einem derartigen Leseverstärkertreiber ist der Lesetakttreiber 1 so aufgebaut, daß ein n-Kanal-MOS-Lesetransistor Ts mit Hilfe eines Lesetaktsignals Qs gesteuert wird, das einen ersten Inverter IV1 und einen aus den p,n-Kanal-MOS- Transistoren Te, Tf bestehenden zweiten Inverterschaltkreis IV3 durchläuft. Der Lesetakttreiber 1 ist darüber hinaus so ausgebildet, daß der n-Kanal-MOS-Lesetransistor Ts auch mit Hilfe des Ausgangs eines p-Kanal-MOS-Transistors Td gesteuert werden kann, der mittels des Lesetaktsignals Qs getrieben wird, das den ersten Inverter IV1 und einen Verzögerungswiderstand R3 durchläuft.
Hierbei ist der Rückspeichertakttreiber 2 so beschaffen, daß zwischen den Gates der p-Kanal-MOS-Transistoren Ta, Tb, Tc Verzögerungswiderstände R1, R2 eingesetzt sind, so daß Rückspeichertaktsignale Qsd, die von der Verzögerungseinrichtung 3 über einen Inverter IV2 in Übereinstimmung mit den Lesetaktsignalen Qs geliefert werden, sukzessiv die p-Kanal-MOS- Transistoren Ta, Tb und Tc anschalten, die zu einem weiteren Inverter IV4 zusammengeschaltet sind.
Der Leseverstärker 4 umfaßt kreuzgekoppelte p-Kanal-MOS-Transistoren TSP1, TSP2 und n-Kanal-MOS-Transistoren TSN1, TSN2. Datenrückspeicher- und Leseoperationen werden mittels der Ausgangssignale LAB des Lesetakttreibers 1, die an den Niederpotentialknoten des Leseverstärkers 4 gegeben werden, und mittels der Ausgangssignale LA des Rückspeichertaktsignalverstärkers 2 durchgeführt, die an den Hochpotentialknoten des Leseverstärkers 4 gegeben werden.
Nachstehend wird der herkömmliche Leseverstärkertreiber nach vorstehender Beschaffenheit hinsichtlich seiner Funktionen in bezug auf Fig. 2 beschrieben, in der seine Zeitdiagramme dargestellt sind. Wenn das Ausgleichsteuertaktsignal Qeq ein Vss-Potential und das Lesetaktsignal Qs ein Vcc-Potential zum Bilden des Lesefreigabezustandes hat, dann wird der Knoten d des Lesetaktsignalverstärkers 1 auf ein niedriges Potential versetzt, wodurch der p-Kanal-MOS- Transistor Te durchgeschaltet wird. Insofern der Transistor Te eine relativ geringe Stromtreibfähigkeit besitzt, hat das zur Folge, daß der n-Kanal-MOS- Lesetransistor Ts nicht ausreichend durchgeschaltet werden kann. Demgemäß spricht der n-Kanal-MOS-Transistor Ts nicht unmittelbar auf das Signal vom Knoten d mit einer verhältnismäßig steilen Neigung an, sondern wird langsam durchgeschaltet.
Nachdem es durch den Widerstand R3 zu einer bestimmten Zeitverzögerung gekommen ist, wird, wenn das Potential des Knotens e den Vss-Wert erreicht, der zusätzliche p-Kanal-MOS-Transistor Td, der eine größere Stromtreibfähigkeit als der Transistor Te besitzt, eingeschaltet.
Hiernach erreicht das Potential des Knotens LAG den Vcc- Wert über eine mäßige Steigung, um den n-Kanal-MOS-Lesetransistor Ts vollständig durchzuschalten, weshalb das Lesesignal LAB auch durch eine mäßige Neigung den Vss-Wert zum Lesen der Daten erreicht.
Zwischenzeitlich durchläuft das Lesetaktsignal Qs die Verzögerungseinrichtung 3, um ein Rückspeichertaktsignal Qsd zu bilden, das an den Rückspeichertakttreiber 2 gegeben wird. Der Vorgang des Bildens des Rückspeichertaktsignals Qsd durch die Verzögerungseinrichtung 3 wird nachstehend anhand der Fig. 3 und 4 im einzelnen beschrieben.
Das Lesetaktsignal Qs wird über einen Verzögerungswiderstand Ro an einen der Eingänge Qsm eines NAND- Gatters G1 gegeben, wobei ein Kondensator C zwischen einer Masseleitung Vss und dem Eingang Qsm des NAND- Gatters G1 geschaltet ist.
Ferner wird ein Lese/Rückspeicher-Strobesignal SRS an den weiteren Eingang des NAND-Gatters G1 gegeben.
Ein Inverter G2 kehrt den Ausgang des NAND-Gatters G1 um, um ein Rückspeichertaktsignal Qsd zu erzeugen.
Das Lese/Rückspeicher-Strobesignal SRS wird auf dem Vcc-Potential gehalten, wenn Lese- und Rückspeicheroperationen durchgeführt werden, während in dem Maße, wie das Lesetaktsignal Qs vom Vss-Status zum Vcc-Status zum Erregen der Lesetransistoren Ts erhöht ist, das Potential des Eingangs Qsm des NAND-Gatters G1 aufgrund der Funktion des Verzögerungswiderstandes Ro beruhend auf dem Ladevorgang des Kondensators C zeitverzögert Vss- zum Vcc- Potential angehoben wird.
Gleichzeitig steigt aus das Potential der Ausgangsklemme des Inverters G2 vom Vss- zum Vcc-Potential an, um nach Erhalt des Rückspeichertaktsignals Qsd einen Rückspeicherfreigabevorgang einzuleiten.
Die Deaktivierung der Leseoperation ist mit der Deaktivierung des Lese/Rückspeicher-Strobesignals in der Art synchronisiert, daß, wenn die abfallende Flanke des Lesetaktsignals Qs erscheint, das Potential einer der Eingänge des NAND-Gatters G1, d. h. das Potential des Eingangs Qsm des Kondensators C aufgrund der Verzögerungseigenschaft des Verzögerungswiderstandes Ro nach Verstreichen einer bestimmten Zeitspanne vom Vcc- auf das Vss-Potential herabgesetzt wird.
Wie vorstehend beschrieben, wird jedoch aufgrund der Tatsache, daß ein absteigendes Lese/Rückspeicher- Strobesignal SRS an einen weiteren Eingang des NAND- Gatters G1 gegeben wird, der Ausgang Qsd des Inverters G2 zwangsläufig vom Vcc- zum Vss-Potential synchron mit der abfallenden Flanke des Lese/Rückspeicher-Strobesignals SRS herabgesetzt. Somit erscheint der Deaktivierungszustand des Rückspeichertaktsignals Qsd fast gleichzeitig mit dem Deaktivierungszustand des Lesetaktsignals Qs.
Dementsprechend wird, wenn das Rückspeichertaktisignal Qsd nach Verstreichen einer Zeitspanne, nachdem das Lesetaktsignal Qs aktiviert ist, freigegeben wird, der p-Kanal-MOS-Transistor Ta durchgeschaltet und, nach Verstreichen einer durch den Widerstand R1 bestimmten Zeitspanne, wird der p-Kanal-MOS-Transistor Tb durchgeschaltet, wobei der PMOS- Transistor Tc nach einer weiteren durch den Widerstand R2 bewirkten Verzögerungszeit durchgeschaltet wird. Deshalb wird das Potential des Rückspeichersignals LA am Rückspeichertakttreiber 2, das an den Hochpotentialknoten des Leseverstärkers 4 gegeben wird, von einhalb des Vcc-Potentials auf Vcc-Potential mit mäßiger Steigung angehoben, um Daten in den Leseverstärker 4 zurückzuführen.
In einem solchen herkömmlichen Schaltkreis wird bei Abschalten des Lesetaktsignals Qs ein Gleichstromweg zwischen der Spannungsleitung Vcc und der Masseleitung Vss nach Maßgabe dessen gebildet, wie der p-Kanal-MOS-Transistor Td des Lesetakttreibers 1 und der p-Kanal-MOS-Transistor Tc des Rückspeichertakttreibers 2 vor ihrer Abschaltung verzögert werden. Dies besagt, ein Gleichstromweg wird durch die p,n-Kanal-MOS-Transistoren Td, Tf zwischen der Spannungs- und der Masseleitung während der Zeitspanne von der Zeit t1, zu der das Potential des Knotens d des Lesetakttreibers 1 so weit heraufgesetzt ist, daß es zur Durchschalt-Schwellenspannung Vtn für den n-Kanal-MOS-Transistor Tf wird, bis zu der Zeit t4, zu der das Potential des Knotens e des Lesetakttreibers 1 so weit heraufgesetzt ist, daß es zur Abschalt-Schwellenspannung Vtp des p-Kanal-MOS-Transistors Td wird, gebildet.
Darüber hinaus wird während der Zeitspanne von der Zeit t2, zu der das Ausgleichsteuertaktsignal auf das Vcc-Potential heraufgesetzt wird, bis zu der Zeit t5, zu der der Lesetransistor Ts gesperrt wird, ein Stromweg durch folgende Elemente gebildet: p-Kanal-MOS-Transistor Tc, p-Kanal-MOS-Transistor TSP1, Ausgleichtransistor Teq, n-Kanal-MOS-Transistor TSN2, n-Kanal-MOS-Lesetransistor Ts; oder p-Kanal-MOS-Transistor Tc, p-Kanal-MOS-Transistor TSP2, Ausgleichtransistor Teq, n-Kanal-MOS-Transistor TSN1, n-Kanal-MOS-Transistor Ts.
Wenn das Lesetaktsignal Qs und das Rückspeicher- Taktsignal Qsd abgeschaltet sind, steigt der Spitzenstrom während einer bestimmten Zeitspanne an, wodurch es zu einem unnötigen Energieverlust kommt.
Die Fig. 5 zeigt eine Leseverstärkertreiberschaltung nach der Erfindung, durch die das eingangs beschriebene Problem gelöst werden kann. Die Fig. 6 zeigt dabei deren Zeitdiagramme.
Nach Fig. 5 weist der Lesetaktgebertreiber 10 erfindungsgemäß folgende Bauteile auf: einen ersten Inverter IV10 zum Umkehren des Lesetaktsignals Qs; einen zweiten Inverter IV30 zum Umkehren des Ausgangssignals des ersten Inverters IV10; einen dritten Inverter IV50 mit mehreren Verzögerungswiderständen R11, R12, die vom Ausgangsanschluß des zweiten Inverters IV30 zu unterschiedlichen Zeiten sukzessiv angesteuert werden, und pull-down-n-Kanal-MOS- Transistoren Tf2, Tf3, die an den Gates der n-Kanal-MOS-Transistoren TS2, TS3 liegen, die ihrerseits Verzögerungseigenschaften innerhalb des dritten Inverters IV50 besitzen.
Der zweite Inverter IV30 besteht aus einem n-Kanal- MOS-Transistor Tf1 sowie einem p-Kanal-MOS-Transistor Tc. Der Ausgangsanschluß des p-Kanal-MOS-Transistors Tc liegt am dritten Inverter IV50, wobei der dritte Inverter IV50 die n-Kanal-MOS-Transistoren Ts1, Ts2, Ts3 sequentiell durchschaltet.
Die Widerstände R11 und R12 sind den MOS-Transistoren Ts1, Ts2 und Ts3 zwischengeschaltet, um die Verzögerungseigenschaften zu erzeugen.
Darüber hinaus sind die pull-down-n-Kanal- MOS-Transistoren Tf2, Tf3 derart geschaltet, daß ihre Gates am Gate des n-Kanal-MOS- Transistors Tf1 des zweiten Inverters IV30 liegen, während ihre Drains an den Gate-Anschlüssen LAG2, LAG3 der n-Kanal-MOS-Transistoren Ts2, Ts3 des dritten Inverters IV50 liegen.
Der Rückspeichertakttreiber 20 ist derart aufgebaut, daß das Rückspeichertaktsignal Qsd, das von der Verzögerungseinrichtung 30 geliefert wird, die dieselbe Zusammensetzung hat wie die Verzögerungseinrichtung 3 der Fig. 3, über den Inverter IV20 an die Gates mehrerer p-Kanal-MOS-Transistoren Ta bis Tc des Inverters IV40 gegeben wird, wogegen die Widerstände R1 und R2 zwischen den Gates der p-Kanal-MOS-Transistoren derart eingesetzt sind, daß die p-Kanal-MOS-Transistoren Ta bis Tc sukzessiv verzögert werden. Des weiteren wird das von der Verzögerungseinrichtung 30 stammende Rückspeichertaktsignal Qsd an die Gates mehrerer p-Kanal-MOS-Arbeitstransistoren (pull-up-Transistoren) Ti, Tj gegeben, und somit wird nach Eingabe eines Rückspeichertaktsignals mit Vss-Potential eine Vcc-Spannung, die an den jeweiligen p- Kanal-MOS-Transistoren Ti, Tj durchgeschaltet ist, an die Gates der p-Kanal-MOS-Transistoren Tb, Tc gelegt.
Hiermit werden die p-Kanal-MOS-Transistoren Ti, Tj, um die Bildung eines Gleichstromweges während der Deaktivierung des Rückspeichertaktsignals Qsd zu verhindern, als Mittel zum zwangsläufigen Hochziehen (pulling up) der Spannungen der Gates der p-Kanal- MOS-Transistoren Tb, Tc, die Verzögerungseigenschaften innerhalb des Inverters IV40 besitzen, eingesetzt.
Die Lese- bzw. Rückspeichersignale LAB, LA aus dem Drain des n-Kanal-MOS-Lesetransistors Ts sowie den Drains der p-Kanal-MOS-Transistoren Ta bis Tc werden jeweils dem Niederpotentialanschluß der beiden n-Kanal-MOS-Transistoren TSN1, TSN2 der vier kreuzgekoppelten Transistoren sowie dem Hochpotentialanschluß der zwei p-Kanal-MOS-Transistoren TSP1, TSP2 zugeführt, so daß Lese- und Rückspeicheroperationen der Zelldaten durchführbar sind.
Die erfindungsgemäße Schaltung wird nachstehend in bezug auf ihre Betriebs- und Wirkungsweise anhand der Zeitdiagramme der Fig. 6 beschrieben.
Wenn ein Ausgleichsteuertaktsignal Qeq mit einem Vss- Potential und ein Lesetaktsignal Qs mit ebenfalls einem Vss- Potential an den Lesetakttreiber 10 gegeben werden, dann wird das L-Potential dem zweiten Inverter IV30 zugeführt, das, nachdem es vom ersten Inverter IV10 invertiert worden ist, den p-Kanal-MOS- Transistor Tc mit der Folge durchschaltet, daß ein Hochpotential-Signal an den Knoten e gegeben wird. Dieses H- Potential-Signal wird dem dritten Inverter IV50 zugeführt und wird die n-Kanal-MOS-Transistoren Ts1, Ts2, Ts3 sukzessiv durchschalten, welches aufgrund der Wirkungsweise der Widerstände R11, R12 mit zeitlicher Verzögerung erfolgt.
Demnach werden nach Fig. 6 die Knoten LAG1, LAG2, LAG3 des dritten Inverters IV50 sukzessiv verzögert H-Potential annehmen, so daß das an den Leseverstärker gelieferte Ausgangssignal LAB eine mehrstufige Neigung von einem 1/2-Vcc-Potential ausgehend vor Erreichen des Vss-Potentials besitzt.
Hierbei befinden sich die pull-down-n-Kanal- MOS-Transistoren Tf2, Tf3 in einem inaktiven Zustand, weshalb sie die Leseoperationen nicht beeinflussen.
Das Rückspeichertaktsignal Qsd durchläuft den Inverter IV20 und schaltet die p-Kanal-MOS-Rückspeichertransistoren Ta bis Tc sukzessiv durch, wodurch die gelesenen Daten mittels des Vcc-Potential-Rückspeichersignals LA rückgespeichert werden.
Hierbei befinden sich die pull-up- p-Kanal-MOS-Transistoren Ti, Tj in einem inaktiven Zustand, wodurch sie den Rückspeichervorgang nicht beeinflussen.
Wenn das Lesetaktsignal Qs auf L-Potential gebracht ist, wird nach der Invertierung über den ersten Inverter IV10 dem zweiten Inverter IV30 ein H-Potential zugeführt. Dieses H-Potential wird den p-Kanal-MOS-Transistor Tc in gesperrtem Zustand halten und den n-Kanal-MOS-Transistor Tf1 durchschalten.
Demgemäß werden die n-Kanal-MOS-Transistoren Ts1, Ts2, Ts3 des dritten Inverters IV50, der mit dem zweiten Inverter IV30 verbunden ist, in gesperrtem Zustand gehalten, wobei jedoch der aufgrund der Verzögerung durch die Widerstände R11, R12 bestehende Reststrom und der Kriechstrom der MOS-Transistoren über den n-Kanal- MOS-Transistor Tf1 einen geschlossenen Kreis bilden, wodurch ein Gleichstromweg zum Energieverlust führt.
Erfindungsgemäß werden jedoch zu dem Zeitpunkt, in dem der n-Kanal-MOS-Transistor Tf1 des zweiten Inverters IV30 durchgeschaltet wird, die pull-down-n-Kanal- MOS-Transistoren Tf2, Tf3, die am Gate des Transistors Tf1 liegen, ebenfalls durchgeschaltet.
Demgemäß wird der im dritten Inverter IV50 verbleibende Reststrom über die Knoten LAG2, LAG3 über die n-Kanal- MOS-Transistoren Tf2, Tf3 abgeleitet, wodurch die Bildung eines Gleichstromweges verhindert wird, der zu einem Energieverlust führen kann.
In der Zwischenzeit schaltet das L-Potential des Rückspeichertaktsignals Qsd die p-Kanal- MOS-Transistoren Ta bis Tc innerhalb des Inverters IV40 nach Durchlaufen des Inverters IV20 ab, und hiernach schaltet das L-Potential-Rückspeichertaktsignal Qsd die pull-up-Transistoren Ti, Tj sofort ohne Zeitverzögerung durch. Demgemäß werden die Gates der p-Kanal- MOS-Transistoren Tb, Tc auf Vcc-Potential gesetzt und die p-Kanal-MOS-Transistoren Tb, Tc sofort ohne Zeitverzögerung bei der Zeit t3 gesperrt, wodurch zu der Zeit, wenn das Ausgleichtaktsignal Qeq aktiviert wird, auch der Gleichstromweg aus der Energieversorgung verhindert wird.
Das bedeutet, daß die Bildung einer Gleichstrombahn durch den p-Kanal-MOS-Transistor Te, den Leseverstärker 40 und den n-Kanal-MOS-Transistor Ts zwischen der Energiespeiseleitung und der Masseleitung Ts aufgehalten, und nur die Spannung des Rückspeicherknotens La vom Vcc-Potential auf ein 1/2-Vcc-Potential über den Leseverstärker 40 synchron mit der ansteigenden Flanke des Ausgleichtaktsignals Qeq herabgesetzt wird.
Es kann also nach der Erfindung, wie vorbeschrieben, wenn ein Datenlese- oder Rückspeichervorgang in einer CMOS DRAM-Zelle durchgeführt werden, der Spitzenstrom herabgesetzt und die Betriebsenergie auf einem Mindestmaß gehalten werden, so daß ein energiesparender und zuverlässiger Leseverstärkertreiber für einen Speicher geschaffen wird.

Claims (2)

1. Leseverstärkertreiber für eine Halbleiter-Speichereinrichtung, der einen Lesetakttreiber zum Treiben mittels eines mehrstufig verlaufenden Leseaktivierungssignals und einen Lesetransistor enthält, der an einem Niederpotentialanschluß eines Leseverstärkers zum Lesen von in Speicherzellen gespeicherten Daten angeschlossen ist, gekennzeichnet durch
  • - einen ersten Inverter (IV10), zum Umkehren eines Lesetaktsignals (Qs),
  • - einen zweiten Inverter (IV30), zum Umkehren des Ausgangssignals des ersten Inverters (IV10),
  • - einen dritten Inverter (IV50), innerhalb dessen n-Kanal-MOS- Transistoren (TS1, TS2, TS3) und Zeitverzögerungswiderstände (R11, R12) derart angeordnet sind, daß letztere zwischen den Gates der n-Kanal-MOS-Transistoren (TS1, TS2, TS3) angesteuert vom Ausgangsanschluß des zweiten Inverters (IV30) liegen, so daß die n-Kanal-MOS-Transistoren (TS1, TS2, TS3) nacheinander mit einer Zeitverzögerung in Abhängigkeit vom Ausgangssignal des zweiten Inverters (IV30) anschaltbar sind, und daß die Drains der n-Kanal-MOS-Transistoren (TS1, TS2, TS3) gemeinsam mit dem Niederpotentialanschluß (LAB) des Leseverstärkers verbunden sind,
  • - pull-down-n-Kanal-MOS-Transistoren (Tf2, Tf3), die jeweils an den zeitverzögert angesteuerten Gates der n-Kanal- MOS-Transistoren (TS2, TS3) innerhalb des dritten Inverters (IV50) angeschlossen sind.
2. Leseverstärkertreiber nach Anspruch 1, dadurch gekennzeichnet, daß die pull-down-Transistoren (Tf2, Tf3) eine verzögernde Arbeitscharakteristik besitzen, daß bei Unterbrechung des Leseaktivierungssignals das Potential am Gate mindestens eines der n-Kanal-MOS-Transistoren (TS1, TS2, TS3) verringert ist und daß die jeweiligen n-Kanal-MOS-Transistoren (TS1, TS2, TS3) zeitgleich dazu abschalten, so daß die Bildung eines Gleichstrompfades zwischen Einspeisung, Leseverstärker und Masse verhindert ist.
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