FR2779886A1 - Amplificateur-separateur utilisant un transistor mos a tension de seuil dynamique - Google Patents
Amplificateur-separateur utilisant un transistor mos a tension de seuil dynamique Download PDFInfo
- Publication number
- FR2779886A1 FR2779886A1 FR9814715A FR9814715A FR2779886A1 FR 2779886 A1 FR2779886 A1 FR 2779886A1 FR 9814715 A FR9814715 A FR 9814715A FR 9814715 A FR9814715 A FR 9814715A FR 2779886 A1 FR2779886 A1 FR 2779886A1
- Authority
- FR
- France
- Prior art keywords
- transistor
- potential
- electrode
- amplifier
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Abstract
Avant d'être transmise à un signal de sortie (S3) avec un certain retard, une transition du signal d'entrée (S1), par exemple du niveau bas au niveau haut, est également transmise temporairement à un corps d'un transistor (N1). Ceci augmente le potentiel de corps et réduit la valeur de seuil, ce qui accélère le déblocage du transistor (N1). Ensuite, le signal de sortie (S3), atteignant le niveau haut, bloque un transistor (P2), ce qui arrête la transmission du signal d'entrée (S1) au corps du transistor (N1). Simultanément, un transistor (N2) est débloqué, ce qui augmente à nouveau la tension de seuil. Ceci empêche la circulation d'un courant du corps vers la source dans le transistor (N1), ce qui réduit la consommation.
Description
AMPLIFICATEUR-SEPARATEUR UTILISANT UN TRANSISTOR
MOS A TENSION DE SEUIL DYNAMIQUE
La présente invention concerne un amplificateur-séparateur uti-
lisant un transistor MOS à tension de seuil dynamique pour améliorer la vitesse de fonctionnement d'un transistor MOS. Un transistor MOS à tension de seuil dynamique (ou DTMOS
pour "dynamic threshold-voltage") est un dispositif qui améliore la struc-
ture d'un transistor MOS pour obtenir un fonctionnement à vitesse éle-
vée. Une caractéristique de ce transistor consiste en ce qu'un signal d'entrée appliqué à la grille est également appliqué au corps dans la
structure SOI (ou à la grille arrière dans la structure massive). Les figu-
res 8 et 9 montrent les structures respectivement d'un transistor NMOS et d'un transistor PMOS, ayant tous deux la structure SOI. Sur la figure 8, le
corps est une région P-, tandis que c'est une région N- sur la figure 9.
Nous présenterons la description suivante en considérant spécialement la
structure SOI. La figure 12 montre la relation entre un potentiel de corps et une tension de seuil du transistor NMOS, et la figure 13 montre une relation semblable pour le transistor PMOS. Les relations sont communes à la structure SOI et à la structure massive. La relation entre le potentiel de corps et la tension de seuil dans la structure SOI a été introduite par
exemple par Jean-Pierre Colinge, "Silicon on Insulator Technology Mate-
rial to VLSI", Kluwer Academic Publishers, 1991, page 118, tandis que la relation dans la structure massive a été introduite par exemple par H. Yanai et M. Nagata, "Integrated Electronics (1)", CORONA PUBLISHING CO. LTD., 1987, page 69. Dans le transistor NMOS, lorsque la tension appliquée au corps est augmentée dans le sens positif, la tension de
seuil est réduite vers zéro. Au contraire, dans le transistor PMOS, lors-
que la tension appliquée au corps est augmentée dans le sens négatif, la
tension de seuil est augmentée dans le sens positif vers zéro.
Un amplificateur-séparateur CMOS est représenté sur la figure
à titre d'exemple de l'utilisation d'un tel transistor DTMOS. Première-
ment, en considérant le fonctionnement d'un transistor NMOS N1 sur la figure 10, on note que lorsque le signal d'entrée effectue une transition du niveau bas au niveau haut, le potentiel de corps effectue également une transition du niveau bas au niveau haut, et la tension de seuil du
transistor NMOS N1 s'approche de zéro comme le montre la représenta-
tion graphique de la figure 12. Ceci augmente la vitesse de déblocage du
transistor NMOS N1, ce qui améliore la possibilité de décharge de l'am-
plificateur-séparateur CMOS. Ensuite, en ce qui concerne le fonctionne-
ment d'un transistor PMOS P1 sur la figure 10, on note que lorsque le signal d'entrée effectue une transition du niveau haut vers le niveau bas, le potentiel de corps effectue également une transition du niveau haut au niveau bas, et la tension de seuil du transistor PMOS P1 s'approche de zéro comme le montre la représentation graphique de la figure 13. Ceci
augmente la vitesse de déblocage du transistor PMOS P1, ce qui amé-
liore la possibilité de charge de l'amplificateur-séparateur CMOS.
Cependant, dans le transistor DTMOS, le prix à payer pour une vitesse élevée est une consommation de puissance accrue. Par exemple,
dans le transistor NMOS, du fait que le potentiel de corps est haut lors-
que le signal d'entrée est haut, le corps P- et la source N+ forment une
jonction pn polarisée en direct. Comme il est bien connu, la caractéristi-
que tension-courant de la jonction pn est celle qui est représentée sur la figure 11, dans laquelle Ipn est le courant qui circule du corps vers la source du transistor NMOS, et VBN est le potentiel de corps, et la tension à partir de laquelle le courant augmente est d'environ 0,6 V. Du fait qu'un
signal de niveau haut n'est généralement pas inférieur à 0,6 V, un cou-
rant circulera continuellement du corps vers la source pendant l'état haut du signal d'entrée, ce qui augmente la consommation de puissance. Ceci s'applique également au transistor PMOS. En effet, du fait que la source P+ et le corps N- au potentiel haut forment une jonction pn polarisée en direct lorsque le signal d'entrée est au niveau bas, un courant circulera
continuellement de la source vers l'entrée, en passant par le corps, pen-
dant l'état bas du signal d'entrée.
Un but de la présente invention est donc de réduire une circu-
lation de courant constante vers le corps, tout en maintenant un fonc-
tionnement à vitesse élevée dans le transistor DTMOS. Pour le transistor NMOS, ceci peut être accompli en augmentant la tension appliquée au corps pour réduire la valeur de seuil seulement lorsque le signal effectue une transition, tandis qu'après l'achèvement de la transition, la tension appliquée est réduite pour augmenter la valeur de seuil. Ceci s'applique également au transistor PMOS, à l'exception du fait que le sens de la
tension est inversé.
Bien que n'ayant pas un tel but, certains éléments de l'art anté-
rieur peuvent avoir le potentiel de produire un effet concernant les ques-
tions envisagées ci-dessus. Un exemple en est la technique qui est dé-
crite dans le brevet japonais ouvert à l'examen du public n 9-83338, pour atténuer des fluctuations du potentiel de masse dues à un courant de décharge, se produisant lorsque le transistor NMOS est débloqué,
dans le circuit amplificateur-séparateur ayant la structure CMOS. Con-
formément à cette technique, I'extrémité de sortie du transistor NMOS est connectée à la source d'un autre transistor PMOS qui n'est pas dans la structure CMOS, et le drain du transistor PMOS est connecté au corps du transistor NMOS (toujours connecté à une source de tension constante), et la grille du transistor CMOS reçoit des impulsions seulement lorsque le signal d'entrée qui est appliqué à la grille de l'amplificateur-séparateur CMOS effectue une transition. Une telle structure évite des fluctuations du potentiel de masse, du fait que pendant une courte période initiale lorsque le signal d'entrée commence une transition, le transistor PMOS est débloqué pour appliquer du courant au corps du transistor NMOS dans la structure CMOS, tandis qu'à d'autres moments, le courant ne peut pas circuler dans le transistor NMOS. Dans cette structure, il est possible d'augmenter temporairement le potentiel de corps du transistor NMOS lorsqu'un signal d'entrée effectue une transition du niveau bas au niveau haut, en fonction d'autres réglages pour une source de tension qui est connectée en permanence au corps, etc. On peut donc obtenir
l'effet de la présente invention.
Un autre exemple en est la technique pour améliorer la vitesse
de fonctionnement qui est décrite dans l'article de T.W. Houston, "A No-
vel Dynamic Vt Circuit Configuration", Proceedings 1997 IEEE Internatio-
nal SOI Conference, octobre 1997, pages 154-155. Comme dans le bre-
vet japonais ouvert à l'examen du public n 9-83338, conformément à cette technique, l'extrémité de sortie du transistor NMOS est connectée à la source d'un autre transistor PMOS qui est extérieur à la structure CMOS, et le drain du transistor PMOS est connecté au corps du transistor
NMOS. Cependant, le transistor PMOS reçoit sur sa grille un signal d'en-
trée d'un inverseur d'étage antérieur de l'amplificateur-séparateur CMOS.
Dans une telle structure, le transistor PMOS est débloqué avant que le
signal d'entrée qui est appliqué à l'amplificateur-séparateur CMOS n'ef-
fectue une transition du niveau bas au niveau haut, de façon que le si-
gnal de sortie de niveau haut de l'amplificateur-séparateur CMOS se pro-
page vers le corps du transistor NMOS, en réduisant la valeur de seuil.
Ceci raccourcit le temps de transition, ce qui permet d'obtenir un fonc-
tionnement à vitesse élevée. La sortie de l'amplificateur-séparateur CMOS reste au niveau bas jusqu'à la transition suivante, de façon que le transistor PMOS qui n'est pas incorporé dans la structure CMOS soit maintenu dans l'état conducteur. Ceci maintient le potentiel de corps du
transistor NMOS au niveau bas, ce qui empêche la circulation d'un cou-
rant du corps vers la source, pour réduire ainsi la consommation de puis-
sance. Comme c'est le cas avec le transistor NMOS, le transistor PMOS
dans la structure CMOS est, de façon similaire, connecté à un autre tran-
sistor NMOS qui n'est pas incorporé dans la structure CMOS. On peut
donc dire du transistor PMOS ce qui a été dit dans la description ci-
dessus.
Cependant, I'exemple mentionné en premier a un inconvénient
consistant dans l'augmentation d'une taille de circuit, du fait qu'un inver-
seur et un circuit ET sont exigés pour produire des impulsions à la tran-
sition du signal d'entrée.
L'exemple mentionné en dernier a également un inconvénient.
Lorsque le signal d'entrée de l'amplificateur-séparateur CMOS effectue ultérieurement une transition du niveau bas au niveau haut, le potentiel de corps du transistor NMOS dans l'amplificateur-séparateur CMOS est flottant, du fait que le transistor PMOS qui est à l'extérieur de la structure CMOS est bloqué. Le potentiel flottant augmenté par du bruit réduit la tension de seuil. Ceci peut débloquer le transistor NMOS qui doit être bloqué, et le fonctionnement du circuit aboutit ainsi à une erreur. On peut
dire la même chose du transistor PMOS.
Un premier aspect de la présente invention porte sur un ampli-
ficateur-séparateur utilisant un transistor MOS à tension de seuil dynamique. L'amplificateur-séparateur comprend: une borne d'entrée recevant
un signal d'entrée qui effectue une transition d'un premier potentiel cor-
respondant à un premier état logique vers un second potentiel corres-
pondant à un second état logique; une borne de sortie; un premier tran-
sistor ayant une électrode de grille connectée à la borne d'entrée, une
première électrode de courant à laquelle est appliqué un troisième po-
tentiel correspondant au premier état logique, une seconde électrode de courant connectée à la borne de sortie, et une électrode de corps, ce transistor étant conducteur lorsque l'électrode de grille reçoit un potentiel éloigné du troisième potentiel, en direction du second potentiel, de la
valeur absolue d'une première valeur de seuil; et un circuit de transmis-
sion transmettant le signal d'entrée à l'électrode de corps du premier transistor lorsqu'un potentiel sur la seconde électrode de courant du
premier transistor correspond au second état logique.
De préférence, selon un second aspect de la présente inven-
tion, dans l'amplificateur-séparateur du premier aspect, le circuit de
transmission comprend: un inverseur ayant une extrémité d'entrée con-
nectée à la seconde électrode de courant du premier transistor, et une
extrémité de sortie; et un second transistor d'un type de conductivité op-
posé à celui du premier transistor, ayant une électrode de grille connec-
tée à l'extrémité de sortie de l'inverseur, une première électrode de cou-
rant connectée à la borne d'entrée, et une seconde électrode de courant
connectée à l'électrode de corps du premier transistor.
De préférence, selon un troisième aspect de la présente inven-
tion, I'amplificateur-séparateur du second aspect comprend en outre: un
troisième transistor du même type de conductivité que le premier tran-
sistor, ayant une électrode de grille connectée à l'électrode de grille du second transistor, une première électrode de courant connectée à un
quatrième potentiel correspondant au premier état logique, et une se-
conde électrode de courant connectée à l'électrode de corps du premier transistor.
De préférence, selon un quatrième aspect de la présente in-
vention, dans l'amplificateur-séparateur du premier aspect, le signal
d'entrée effectue en outre une transition du second potentiel vers le pre-
mier potentiel. L'amplificateur-séparateur comprend en outre: un second transistor ayant une électrode de grille connectée a la borne d'entrée, une première électrode de courant à laquelle est appliqué un quatrième potentiel correspondant au second état logique, une seconde électrode de courant connectée à la borne de sortie, et une électrode de corps, ce second transistor étant conducteur lorsque l'électrode de grille reçoit un
potentiel éloigné du quatrième potentiel, en direction du premier poten-
tiel, de la valeur absolue d'une seconde valeur de seuil; et un second cir-
cuit de transmission transmettant le signal d'entrée à l'électrode de corps
du second transistor lorsqu'un potentiel de la seconde électrode de cou-
rant du second transistor correspond au premier état logique.
De préférence, selon un cinquième aspect de la présente in-
vention, dans l'amplificateur-séparateur du premier aspect, la valeur ab-
solue d'une différence de potentiel entre l'électrode de corps et la pre-
mière électrode de courant du premier transistor ne dépasse pas un po-
tentiel de diffusion à une jonction pn entre l'électrode de corps et la pre-
mière électrode de courant.
Dans l'amplificateur-séparateur conforme au premier aspect, lorsque le circuit de transmission est dans l'état conducteur, le potentiel de corps du premier transistor est presque égal au potentiel du signal d'entrée. Par conséquent, un changement de potentiel du signal d'entrée occasionne un changement correspondant du potentiel de corps. Plus la valeur absolue de la différence de potentiel entre le potentiel de corps et
le troisième potentiel est grande, plus la première valeur de seuil est fai-
ble, en comparaison avec le cas dans lequel le potentiel de corps corres-
pond au premier potentiel. Ceci facilite la conduction du premier transis-
tor lorsque le signal d'entrée effectue une transition du premier potentiel
vers le second potentiel.
Dans l'amplificateur-séparateur conforme au second aspect, lorsque la sortie de l'inverseur correspond au premier état logique, elle
fait passer le second transistor à l'état conducteur. Ceci permet au po-
tentiel de corps du premier transistor d'être presque égal au potentiel du
circuit d'entrée, ce qui produit l'effet du premier aspect.
Dans l'amplificateur-séparateur conforme au troisième aspect, lorsque le signal d'entrée effectue une transition vers le second potentiel, la sortie de l'inverseur correspond au second état logique et elle fait pas-
ser le troisième transistor à l'état conducteur, tandis qu'elle bloque le se-
cond transistor. Par conséquent, le potentiel de corps du premier tran-
sistor devient presque égal au quatrième potentiel. De ce fait, la circula-
tion du courant de l'électrode de corps vers la première électrode de cou-
rant du premier transistor est limitée seulement à une courte période ini-
tiale au moment o le signal d'entrée commence une transition, ce qui réduit la consommation de puissance. En outre, la première valeur de
seuil est augmentée du fait que le potentiel de corps du premier transis-
tor est presque égal au quatrième potentiel, et il devient possible d'éviter un fonctionnement défectueux dû au bruit lorsque le signal d'entrée est
au second potentiel.
Dans l'amplificateur-séparateur conforme au quatrième aspect, lorsque le circuit de transmission est dans l'état conducteur, le potentiel de corps du second transistor est presque égal au potentiel du signal d'entrée. Par conséquent, un changement de potentiel du signal d'entrée occasionne un changement correspondant du potentiel de corps. Plus la valeur absolue de la différence de potentiel entre le potentiel de corps et
le quatrième potentiel est grande, plus la seconde valeur de seuil est fai-
ble, en comparaison avec le cas dans lequel le potentiel de corps corres-
pond au second potentiel. Ceci facilite la conduction du second transistor lorsque le signal d'entrée effectue une transition du second potentiel vers
le premier potentiel.
Dans l'amplificateur-séparateur conforme au cinquième aspect, il est possible de limiter la circulation du courant de l'électrode de corps
vers la première électrode de courant du premier transistor, qui est occa-
sionnée par la jonction pn polarisée en sens direct entre l'électrode de corps et la première électrode de courant. Ceci réduit à un minimum la
consommation de puissance.
Un but de la présente invention est donc de réduire une circu-
lation de courante constante vers le corps tout en maintenant un fonc-
tionnement rapide dans le transistor DTMOS, et en outre de surmonter
les problèmes classiques.
Ces buts, caractéristiques, aspects et avantages de la présente
invention, ainsi que d'autres, ressortiront davantage de la description
détaillée de la présente invention qui est présentée dans ce qui suit, et se réfère au dessins annexés, dans lesquels: La figure 1 est un schéma de circuit conforme à un premier
mode de réalisation préféré de la présente invention.
La figure 2 est un diagramme temporel du fonctionnement cor-
respondant au premier mode de réalisation préféré.
La figure 3 est un schéma de circuit conforme à un second
mode de réalisation préféré de la présente invention.
La figure 4 est un diagramme temporel du fonctionnement cor-
respondant au second mode de réalisation préféré.
La figure 5 est un schéma de circuit conforme à un troisième
mode de réalisation préféré de la présente invention.
La figure 6 est un diagramme temporel du fonctionnement cor-
respondant au troisième mode de réalisation préféré.
La figure 7 est un schéma de circuit conforme à un quatrième
mode de réalisation préféré.
Les figures 8 et 9 montrent la structure d'un élément conforme
à une technique classique.
La figure 10 est un schéma de circuit correspondant à la tech-
nique classique.
Les figures 11 à 13 montrent des caractéristiques de fonction-
nement correspondant à la technique classique.
1. Premier mode de réalisation préféré La figure 1 montre un exemple d'un circuit avec un transistor DTMOS conforme à la présente invention, appliqué, sous la forme d'un
transistor NMOS, à un amplificateur-séparateur CMOS. L'amplificateur-
séparateur CMOS est constitué par un transistor PMOS P1 et par un transistor NMOS N1. Un potentiel de source VDD est appliqué à la source
du transistor PMOS P1, tandis qu'un potentiel de masse GND est appli-
qué à la source du transistor NMOS N1. Un signal d'entrée S1 est appli-
que à la source d'un transistor PMOS P2, ainsi qu'aux grilles du transis-
tor PMOS P1 et du transistor NMOS N1. Le transistor PMOS P1 et le
transistor NMOS N1 sont connectés par leur drain, en commun, à l'extré-
mité d'entrée d'un inverseur Il. Le transistor PMOS P2 et un transistor NMOS N2 reçoivent sur leurs grilles, en commun, un signal de sortie S3 de l'inverseur d'étage postérieur Il de l'amplificateur-séparateur CMOS. En outre, le transistor PMOS P2 et le transistor NMOS N2 sont connectés par leurs drains, en commun, au corps du transistor NMOS N1. La source
du transistor NMOS N2 est reliée à la masse.
La figure 2 montre le fonctionnement d'un tel circuit. A titre
d'exemple, on considère le fonctionnement de chaque dispositif au voisi-
nage d'un instant tl lorsque le signal d'entrée Sl commence une transi-
tion du niveau bas vers le niveau haut. A l'instant tl, le signal de sortie
S3 de l'inverseur Il est encore à un niveau bas, ce qui fait que le tran-
sistor PMOS P2 est conducteur. En outre, un signal SB1 qui est appliqué au corps du transistor NMOS N1 est au niveau bas, du fait que sa valeur logique est égale à celle du signal d'entrée S1. Par conséquent, le corps
du transistor NMOS N1 est à un potentiel bas. Du fait que la tension ap-
pliquée au corps est basse, la tension de seuil VTHN du transistor NMOS N1 est élevée (voir la figure 12). Cependant, après ceci, le signal SB1 qui est appliqué au corps du transistor NMOS N1 commence à monter avec le signal d'entrée montant S1. Ceci fait descendre la tension de seuil VTHN du transistor NMOS N1. Du fait que le transistor NMOS N1 est débloqué au point auquel le signal d'entrée montant S1 coïncide avec la tension de seuil descendante VTHN, I'application de la tension au corps du transistor NMOS N1 améliore la vitesse de déblocage du transistor NMOS N1. Ensuite, la transition du signal d'entrée S1 se propage jusqu'à l'inverseur 11, et donc jusqu'au signal de sortie S3. Lorsque le signal de sortie S3 s'élève, le potentiel de grille du transistor PMOS P2 effectue
une transition du niveau bas au niveau haut. Par conséquent, le transis-
tor PMOS P2 est bloqué pendant la transition du signal de sortie S3. A la place, le transistor NMOS N2 est débloqué, ce qui fait que le signal SB1 qui est appliqué au corps du transistor NMOS N1 change en passant du signal d'entrée S1 au potentiel de masse GND. Ceci augmente à nouveau la tension de seuil VTHN du transistor NMOS N1 (voir la figure 12), grâce à quoi le potentiel de masse GND qui varie à cause du bruit ne peut pas dépasser la tension de seuil pour bloquer le transistor NMOS N1. Ainsi,
le transistor NMOS N1 est maintenu dans l'état conducteur.
On considère ensuite le fonctionnement à l'instant t2 auquel le
signal d'entrée S1 commence une transition du niveau haut vers le ni-
veau bas, après stabilisation du potentiel du signal de sortie S3. Du fait que le signal de sortie S3 est encore au niveau haut à l'instant t2, le corps du transistor NMOS N1 est mis à la masse par l'intermédiaire du
transistor NMOS N2. Par conséquent, la tension de seuil VTHN du tran-
sistor NMOS N1 est élevée. Après ceci, lorsque le signal d'entrée S1 descend et devient inférieur à la tension de seuil VTHN, le transistor
NMOS N1 est bloqué. Après ceci, le signal de sortie S3 commence à des-
cendre, et à ce moment le transistor PMOS P2 est débloqué, à la place du transistor NMOS N2. Ceci transmet à nouveau le signal d'entrée S1 au corps du transistor NMOS N1. Cependant, à ce moment, du fait que le signal d'entrée S1 est à mi-chemin dans sa transition du niveau haut vers le niveau bas, la tension qui est appliquée au corps du transistor NMOS N1 n'est pas suffisamment élevée par rapport au potentiel de source. Par conséquent, la tension de seuil VTHN du transistor NMOS N1 n'est pas ainsi réduite. Ceci fait qu'il est difficile d'éviter la transition du transistor NMOS N1 vers son état bloqué. En outre, du fait que le potentiel de corps du transistor NMOS N1 reste au niveau bas jusqu'à la transition suivante, la valeur absolue de la tension de seuil est maintenue élevée,
ce qui maintient de façon certaine le transistor NMOS N1 dans l'état blo-
qué. Ainsi, le signal d'entrée S2 de l'inverseur 12 ne devient pas bas, du fait du transistor NMOS N1 à l'état bloqué, mais il devient haut par la
conduction du transistor PMOS P1. Ceci permet un fonctionnement cor-
rect de l'amplificateur-séparateur CMOS.
Le reste du fonctionnement se déroule d'une manière similaire.
Ainsi, la tension de seuil du transistor DTMOS est réduite en maintenant une tension de corps haute seulement pendant une courte période initiale lorsque le signal d'entrée effectue une transition du niveau bas vers le
niveau haut, tandis qu'elle est augmentée à d'autres moments. Ceci ré-
duit le courant qui circule du corps vers la source, tout en maintenant un
fonctionnement rapide du transistor DTMOS, ce qui réduit la consomma-
tion de puissance.
En outre, le signal de sortie S3 de l'inverseur d'étage postérieur Il de l'amplificateur-séparateur CMOS est utilisé pour le signal qui est appliqué au transistor PMOS P2. Si on adopte un inverseur CMOS pour cet inverseur I1, le transistor DTMOS exige seulement deux dispositifs supplémentaires. Ceci évite une augmentation de la taille de circuit.
L'existence du transistor NMOS N2 permet en outre de mainte-
nir le corps de façon certaine à un potentiel bas sauf pendant la transi-
tion du signal d'entrée S1. Ceci évite un fonctionnement défectueux du
transistor NMOS N1 à cause du bruit.
Du fait que le transistor PMOS P2 et le transistor NMOS N2 sont incorporés seulement pour transmettre une tension de signal, et non
pour attaquer une forte charge, les tailles de ces transistors sont suffi-
santes lorsqu'elles sont de l'ordre de 1/10 à 1/100 des tailles du transis-
tor NMOS N1 et du transistor PMOS P1 dans l'amplificateur-séparateur
CMOS. Ceci évite une augmentation de l'aire de la puce.
Il est général d'utiliser la structure SOI pour le transistor DTMOS, du fait de sa faible capacité parasite, de son courant de fuite inférieur et de sa faible source d'alimentation. D'autre part, la présente invention utilise seulement son effet de variation de la valeur de seuil par
l'application d'une tension au corps, ce qu'on appelle effet de polarisa-
tion de substrat. Cet effet peut également être obtenu dans la structure massive, ce qui fait que le circuit conforme à la présente invention peut
être réalisé avec la structure massive.
En outre, la consommation de puissance peut être réduite à un
minimum seulement si la taille du transistor PMOS P2 est ajustée de ma-
nière que la tension qui est appliquée au corps du transistor NMOS N1 soit comprise dans la plage de 0 à +0,6 V par rapport au potentiel de source. La raison de ceci est la suivante: du fait que la tension de seuil à laquelle le courant à la jonction pn circule est d'environ 0,6 V, comme
représenté sur la figure 11, peu de courant circule lorsque la tension ap-
pliquée est à l'intérieur de cette plage.
2. Second mode de réalisation préféré La figure 3 montre un exemple d'un circuit avec le transistor DTMOS conforme à la présente invention appliqué, sous la forme d'un
transistor PMOS, à l'amplificateur-séparateur CMOS. La structure est sy-
métrique de celle du premier mode de réalisation préféré. Premièrement, I'amplificateur-séparateur CMOS qui est constitué par le transistor PMOS P1 et le transistor NMOS N1, a une structure similaire à celle du premier mode de réalisation préféré. Le signal d'entrée S1 est appliqué à la source d'un transistor NMOS N3 ainsi qu'aux grilles du transistor PMOS P1 et du transistor NMOS N1. Comme c'est le cas avec le premier mode de réalisation préféré, le transistor PMOS P1 et le transistor NMOS N1
sont connectés par leur drain, en commun, à l'extrémité d'entrée de l'in-
verseur Il. Le transistor NMOS N3 et le transistor PMOS P3 reçoivent sur leurs grilles, en commun, le signal de sortie S3 provenant de l'inverseur
Il. En outre, le transistor NMOS N3 et le transistor PMOS P3 sont con-
nectés par leurs drains, en commun, au corps du transistor PMOS P1. Enoutre, le potentiel de source VDD est appliqué à la source du transistor
PMOS P3.
Le fonctionnement d'un tel circuit est représenté sur la figure 4,
et il est symétrique de celui du premier mode de réalisation préféré. Pre-
mièrement, à titre d'exemple, on considère le fonctionnement de chaque
dispositif au voisinage d'un instant t3 lorsque le signal d'entrée Sl ef-
fectue une transition du niveau haut vers le niveau bas. A l'instant t3, le signal de sortie S3 de l'inverseur Il est encore au niveau haut, ce qui fait que le transistor NMOS N3 est conducteur. En outre, un signal SB2 qui est appliqué au corps du transistor PMOS P1 est au niveau haut, du fait
que sa valeur logique est égale à celle du signal d'entrée S1. Par consé-
quent, le corps du transistor PMOS P1 est à un potentiel haut. Du fait que la tension appliquée au corps est élevée, la tension de seuil VTHP du transistor PMOS P1 est basse (élevée dans la direction négative, voir la figure 13). Cependant, après ceci, le signal SB2 qui est appliqué au corps du transistor PMOS P1 commence à descendre avec le signal d'entrée S1 descendant. Ceci fait monter dans la direction positive la tension de seuil VTHP du transistor PMOS P1. Du fait que le transistor PMOS P1 est débloqué au point auquel le signal d'entrée S1 descendant
coïncide avec la valeur de seuil montante VTHP, I'application de la ten-
sion au corps du transistor PMOS P1 améliore la vitesse de déblocage du
* transistor PMOS P1. Ensuite, la transition du signal d'entrée S1 se pro-
page à l'inverseur 11, et donc au signal de sortie S3. Lorsque le signal de sortie S3 descend, le potentiel de grille du transistor NMOS N3 effectue une transition du niveau haut vers le niveau bas. Par conséquent, le transistor NMOS N3 est bloqué pendant la transition du signal de sortie S3. A la place de ceci, le transistor PMOS P3 est débloqué, ce qui fait que le signal SB2 qui est appliqué au corps du transistor PMOS P1 passe du signal d'entrée SI au potentiel de source VDD. Ceci réduit à nouveau
(augmente dans la direction négative) la valeur de seuil VTHP du transis-
tor PMOS P1 (voir la figure 13), ce qui fait que le potentiel de source VDD
qui varie à cause du bruit ne peut pas descendre au-dessous de la ten-
sion de seuil pour bloquer le transistor PMOS P1. Ainsi, le transistor
PMOS P1 est maintenu dans l'état conducteur.
On considère ensuite le fonctionnement à l'instant t4 auquel le signal d'entrée S1 commence une transition du niveau bas vers le niveau haut, après stabilisation du potentiel du signal de sortie S3. Du fait que le signal de sortie S3 est encore bas à l'instant t4, le corps du transistor PMOS P1 est connecté au potentiel de source VDD par l'intermédiaire du transistor PMOS P3. La tension de seuil VTHP du transistor PMOS P1 est
donc basse. Après ceci, lorsque le signal d'entrée S1 s'élève pour deve-
nir supérieur à un potentiel inférieur au potentiel de source VDD, avec un
écart égal à la tension de seuil VTHP, le transistor PMOS P1 est bloqué.
Après ceci, le signal de sortie S3 commence à monter, ce qui fait que le transistor NMOS N3 est débloqué à la place du transistor PMOS P3. Ceci transmet à nouveau le signal d'entrée S1 au corps du transistor PMOS
P1. Cependant, à ce moment, du fait que le signal d'entrée S1 est à mi-
chemin dans sa transition du niveau bas vers le niveau haut, la tension qui est appliquée au corps du transistor PMOS P1 n'est pas suffisamment basse par rapport au potentiel de source. Par conséquent, la tension de seuil VTHP du transistor PMOS P1 n'est pas ainsi augmentée (la valeur
absolue n'est pas réduite vers zéro). Ceci fait qu'il est difficile d'empê-
cher la transition du transistor PMOS P1 vers son état bloqué. En outre,
du fait que le potentiel de corps du transistor PMOS P1 reste haut jus-
qu'à la transition suivante, la valeur absolue de la tension de seuil est maintenue basse (élevée dans la direction négative), ce qui maintient de façon certaine le transistor PMOS P1 dans l'état bloqué. Ainsi, le signal d'entrée S2 de l'inverseur 12 ne passe pas au niveau haut à cause de l'état bloqué du transistor PMOS P1, mais passe au niveau bas du fait de la conduction du transistor NMOS N1. Ceci permet un fonctionnement
correct de l'amplificateur-séparateur CMOS.
Le reste du fonctionnement se déroule d'une manière similaire.
Ainsi, comme dans le premier mode de réalisation préféré, la tension de seuil du transistor DTMOS est réduite presque à zéro en maintenant la tension de corps basse seulement pendant une courte durée pendant laquelle le signal d'entrée effectue une transition du niveau haut vers le niveau bas, tandis qu'elle est augmentée dans la direction négative à d'autres moments. Ceci réduit le courant qui circule du corps vers la source, tout en maintenant un fonctionnement rapide dans le transistor
DTMOS, ce qui réduit la consommation de puissance.
En outre, le signal de sortie S3 de l'inverseur d'étage postérieur Il de l'amplificateur-séparateur CMOS est utilisé pour le signal qui est appliqué au transistor NMOS N3. Si un inverseur CMOS est adopté pour cet inverseur 11, la taille de circuit n'est pas augmentée, comme dans le
premier mode de réalisation préféré.
Comme dans le premier mode de réalisation préféré, I'existence du transistor PMOS P3 permet en outre de maintenir le corps de façon certaine 'a un potentiel haut sauf pendant la transition du signal d'entrée S1. Ceci évite un fonctionnement défectueux du transistor PMOS P1 à
cause du bruit.
En outre, comme dans le premier mode de réalisation préféré,
les tailles du transistor NMOS N3 et du transistor PMOS P3 sont suffi-
samment grandes lorsqu'elles sont de l'ordre de 1/10 à 1/100 des tailles du transistor NMOS N1 et du transistor PMOS P1. Ceci évite le problème
d'une aire de puce accrue.
En outre, le circuit conforme à la présente invention peut être
réalisé avec la structure massive, pour la même raison que dans le pre-
mier mode de réalisation préféré.
En outre, comme dans le premier mode de réalisation préféré, la consommation de puissance ne peut être réduite à un minimum que si
la taille du transistor NMOS N3 est ajustée de manière que la tension ap-
pliquée au corps du transistor PMOS P1 soit comprise dans la plage de 0
à -0,6 V, par rapport au potentiel de source.
3. Troisième mode de réalisation préféré La figure 5 montre un circuit dans lequel le transistor NMOS et le transistor PMOS dans l'amplificateur-séparateur CMOS sont tous deux des transistors DTMOS conformes à la présente invention. La structure de circuit est une combinaison des premier et second modes de réalisa-
tion préférés. En outre, comme représenté sur la figure 6, son fonction-
nement est également une combinaison de ceux des premier et second
modes de réalisation préférés.
Dans une telle structure, la tension de seuil du transistor
DTMOS est changée de façon que le transistor puisse être débloqué ai-
sément, en faisant varier la tension de corps seulement pendant une courte durée au moment o le signal d'entrée effectue une transition du niveau bas au niveau haut, ou du niveau haut au niveau bas. Ceci réduit encore davantage le courant qui circule du corps vers la source, tout en
maintenant le fonctionnement rapide du transistor DTMOS, en comparai-
son avec le cas dans lequel on n'utilise qu'un seul transistor DTMOS,
comme décrit dans les premier et second modes de réalisation préférés.
La consommation de puissance peut donc être réduite.
Ce mode de réalisation préféré produit en outre les autres ef-
fets des premier et second modes de réalisation préférés.
4. Quatrième mode de réalisation préféré
La figure 7 montre une modification du premier mode de réali-
sation préféré. Alors que dans le premier mode de réalisation préféré le signal qui est appliqué aux grilles du transistor PMOS P2 et du transistor
NMOS N2 est le signal de sortie S3 de l'inverseur 11, directement con-
necté à l'amplificateur-séparateur CMOS, le signal appliqué conformé-
ment à ce mode de réalisation préféré est par exemple un signal de sor-
tie S5 d'un inverseur 13 qui se trouve trois étages derrière l'amplificateur-
séparateur CMOS.
Comme il ressort de façon évidente de la forme du signal de sortie S3 dans la représentation graphique de la figure 2, la tension de
corps de l'amplificateur-séparateur CMOS peut être commandée par n'im-
porte quel signal qui est changé par la même valeur logique que le signal d'entrée de l'amplificateur-séparateur CMOS, et qui est appliqué avec un certain retard. Ainsi, tout signal de sortie d'inverseurs d'étages de rang impair faisant suite à l'amplificateur-séparateur CMOS, peut être appliqué
aux grilles du transistor PMOS P2 et du transistor NMOS N2.
Ce mode de réalisation préféré est efficace dans la mesure o,
lorsque l'amplificateur-séparateur CMOS est suivi par des étages de re-
tard et autres, constitués par une série d'inverseurs, la connexion du signal d'entrée peut être réalisée à l'endroit auquel une connexion aisée
est possible.
Ce procédé est évidemment applicable aux second et troisième
modes de réalisation préférés.
Bien que l'invention ait été décrite en détail, la description pré-
cédente est à tous égards illustrative et non restrictive. Il faut noter que
de nombreux autres changements et modifications peuvent être envisa-
gés, sans sortir du cadre de l'invention.
Claims (9)
1. Amplificateur-séparateur utilisant un transistor MOS à ten-
sion de seuil dynamique, caractérisé en ce qu'il comprend: une borne d'entrée recevant un signal d'entrée (S1) qui effectue une transition d'un premier potentiel (GND; VDD) correspondant à un premier état logique
(Bas; Haut) vers un second potentiel (VDo; GND) correspondant à un se-
cond état logique (Haut; Bas); une borne de sortie; un premier transistor (N1; P1) ayant une électrode de grille connectée à la borne d'entrée, une
première électrode de courant à laquelle est appliqué un tr-isième poten-
tiel (GND; VOD) correspondant au premier état logique, une seconde électrode de courant connectée à la borne de sortie, et une électrode de
corps, ce transistor étant conducteur lorsque son électrode de grille re-
çoit un potentiel éloigné du troisième potentiel, en direction du second potentiel, de la valeur absolue d'une première valeur de seuil (VTHN; VTHP); et un circuit de transmission (11, P2, N2; 11, N3, P3) transmettant le signal d'entrée à l'électrode de corps du premier transistor lorsqu'un
potentiel de la seconde électrode de courant du premier transistor cor-
respond au second état logique.
2. Amplificateur-séparateur selon la revendication 1, caractérisé
en ce que premier transistor (N1; P1) comprend en outre un substrat se-
miconducteur ayant une surface; la première électrode de courant et la
seconde électrode de courant sont formées dans cette surface; I'élec-
trode de corps est une partie du substrat semiconducteur qui est inter-
calee entre la première électrode de courant et la seconde électrode de
courant; et l'électrode de grille est disposée face à l'électrode de corps.
3. Amplificateur-séparateur selon la revendication 2, caractérisé en ce que le premier transistor (N1; P1) comprend en outre une couche
d'isolation formée en position adjacente à la première électrode de cou-
rant, à la seconde électrode de courant et à l'électrode de corps, située
face à l'électrode de grille.
4. Amplificateur-séparateur selon la revendication 1, caractérisé en ce qu'il comprend en outre: un second transistor (P1; N1) d'un type de conductivité opposé au premier transistor, ayant une électrode de grille connectée à la borne d'entrée, une première électrode de courant à laquelle est appliqué un quatrième potentiel (VDD; GND) correspondant
au second état logique, et une seconde électrode de courant qui est con-
nectée à la borne de sortie.
5. Amplificateur-séparateur selon la revendication 1, caractérisé en ce que le circuit de transmission comprend: un inverseur (11) ayant une extrémité d'entrée connectée à la seconde électrode de courant du premier transistor, et une extrémité de sortie; et un second transistor (P2; N3) d'un type de conductivité opposé à celui du premier transistor, ayant une électrode de grille connectée à l'extrémité de sortie de l'inverseur, une première électrode de courant connectée à la borne d'entrée, et une
seconde électrode de courant connectée à l'électrode de corps du pre-
mier transistor.
6. Amplificateur-séparateur selon la revendication 5, caractérisé en ce que l'inverseur comprend un nombre impair d'inverseurs CMOS
connectés en série.
7. Amplificateur-séparateur selon la revendication 5, caractérisé en ce qu'il comprend en outre un troisième transistor (N2; P3) du même type de conductivité que le premier transistor, ayant une électrode de grille connectée à l'électrode de grille du second transistor, une première électrode de courant à laquelle est appliqué un quatrième potentiel
(GND; VDD) correspondant au premier état logique, et une seconde élec-
trode de courant qui est connectée à l'électrode de corps du premier transistor.
8. Amplificateur-séparateur selon la revendication 1, caractérisé en ce que le signal d'entrée effectue en outre une transition du second potentiel vers le premier potentiel, et l'amplificateur-séparateur comprend
en outre: un second transistor (P1) ayant une électrode de grille con-
nectée à la borne d'entrée, une première électrode de courant à laquelle est appliqué un quatrième potentiel (VDD) correspondant au second état
logique, une seconde électrode de courant connectée à la borne de sor-
tie, et une électrode de corps, qui est conducteur lorsque l'électrode de grille reçoit un potentiel éloigné du quatrième potentiel, en direction du premier potentiel, de la valeur absolue d'une seconde valeur de seuil (VTHP); et un second circuit de transmission (11, N3, P3) transmettant le
signal d'entrée à l'électrode de corps du second transistor lorsqu'un po-
tentiel sur la seconde électrode de courant du second transistor corres-
pond au premier état logique.
9. Amplificateur-séparateur selon la revendication 1, caractérisé en ce que la valeur absolue (VBN) d'une différence de potentiel entre
l'électrode de corps et la première électrode de courant du premier tran-
sistor ne dépasse pas un potentiel de diffusion d'une jonction pn entre
l'électrode de corps et la première électrode de courant.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10163440A JPH11355123A (ja) | 1998-06-11 | 1998-06-11 | 動的しきい値ｍｏｓトランジスタを用いたバッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2779886A1 true FR2779886A1 (fr) | 1999-12-17 |
| FR2779886B1 FR2779886B1 (fr) | 2001-05-04 |
Family
ID=15773943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9814715A Expired - Fee Related FR2779886B1 (fr) | 1998-06-11 | 1998-11-23 | Amplificateur-separateur utilisant un transistor mos a tension de seuil dynamique |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6304110B1 (fr) |
| JP (1) | JPH11355123A (fr) |
| KR (1) | KR100302251B1 (fr) |
| DE (1) | DE19855602C2 (fr) |
| FR (1) | FR2779886B1 (fr) |
| TW (1) | TW430977B (fr) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000035831A (ja) * | 1998-07-21 | 2000-02-02 | Nec Corp | 可変閾値電圧トランジスタを用いた低スキュークロックツリー回路 |
| KR100421610B1 (ko) * | 2000-03-10 | 2004-03-10 | 주식회사 하이닉스반도체 | 저전압 동적로직의 전력소모 억제회로 |
| JP3696501B2 (ja) | 2000-12-08 | 2005-09-21 | シャープ株式会社 | 半導体集積回路 |
| US6404243B1 (en) * | 2001-01-12 | 2002-06-11 | Hewlett-Packard Company | System and method for controlling delay times in floating-body CMOSFET inverters |
| US6518826B2 (en) | 2001-06-28 | 2003-02-11 | Intel Corporation | Method and apparatus for dynamic leakage control |
| US6518817B2 (en) * | 2001-06-28 | 2003-02-11 | Intel Corporation | Voltage buffer |
| US6483375B1 (en) | 2001-06-28 | 2002-11-19 | Intel Corporation | Low power operation mechanism and method |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| KR100434176B1 (ko) * | 2001-11-30 | 2004-06-04 | 주식회사 하이닉스반도체 | 전원전압 레벨 검출기 |
| US6677803B1 (en) * | 2002-08-21 | 2004-01-13 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit device |
| US6833749B2 (en) * | 2002-12-09 | 2004-12-21 | Honeywell International Inc. | System and method for obtaining hysteresis through body substrate control |
| KR100728950B1 (ko) * | 2004-03-11 | 2007-06-15 | 주식회사 하이닉스반도체 | 내부전압 발생장치 |
| EP3570374B1 (fr) | 2004-06-23 | 2022-04-20 | pSemi Corporation | Extrémité avant rf intégrée |
| WO2006027709A2 (fr) * | 2004-09-08 | 2006-03-16 | Koninklijke Philips Electronics N.V. | Circuit de commutation rapide presentant une hysterese d'entree |
| US7205823B2 (en) * | 2005-02-23 | 2007-04-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Oscillating buffer with single gate oxide devices |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| KR100691108B1 (ko) * | 2005-12-28 | 2007-03-12 | 동부일렉트로닉스 주식회사 | 입출력 시차가 감소한 지연 회로 |
| JP2009049859A (ja) * | 2007-08-22 | 2009-03-05 | Seiko Epson Corp | 電気回路、電気回路の駆動方法、表示装置および電子機器。 |
| JP2009171552A (ja) * | 2007-12-21 | 2009-07-30 | Nec Electronics Corp | 半導体出力回路 |
| US8207784B2 (en) * | 2008-02-12 | 2012-06-26 | Semi Solutions, Llc | Method and apparatus for MOSFET drain-source leakage reduction |
| WO2009108391A1 (fr) | 2008-02-28 | 2009-09-03 | Peregrine Semiconductor Corporation | Procédé et appareil destinés au réglage numérique d’un condensateur dans un dispositif à circuit intégré |
| US7924087B2 (en) * | 2008-05-20 | 2011-04-12 | Mediatek Inc. | Reference buffer circuit |
| JP5181893B2 (ja) * | 2008-07-17 | 2013-04-10 | 株式会社リコー | インバータ回路 |
| US20100102872A1 (en) * | 2008-10-29 | 2010-04-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dynamic Substrate Bias for PMOS Transistors to Alleviate NBTI Degradation |
| KR101140347B1 (ko) * | 2008-11-19 | 2012-05-03 | 한국전자통신연구원 | 동적 문턱 전압 소자를 이용한 스위칭 회로 및 이를 포함하는 휴대기기용 ｄｃ-ｄｃ 변환기 |
| JP5338387B2 (ja) * | 2009-03-05 | 2013-11-13 | ミツミ電機株式会社 | 電源切換え装置 |
| US8723260B1 (en) | 2009-03-12 | 2014-05-13 | Rf Micro Devices, Inc. | Semiconductor radio frequency switch with body contact |
| JP5529450B2 (ja) * | 2009-07-15 | 2014-06-25 | スパンション エルエルシー | ボディバイアス制御回路及びボディバイアス制御方法 |
| US20100321094A1 (en) * | 2010-08-29 | 2010-12-23 | Hao Luo | Method and circuit implementation for reducing the parameter fluctuations in integrated circuits |
| US8547166B2 (en) * | 2011-07-29 | 2013-10-01 | Macronix International Co., Ltd. | Temperature compensation circuit and temperature compensated metal oxide semiconductor transistor using the same |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US9905311B2 (en) | 2013-03-12 | 2018-02-27 | Sharp Kabushiki Kaisha | Shift register circuit, drive circuit, and display device |
| US20150236798A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Methods for Increasing RF Throughput Via Usage of Tunable Filters |
| US8803591B1 (en) | 2013-11-06 | 2014-08-12 | Freescale Semiconductor, Inc. | MOS transistor with forward bulk-biasing circuit |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9264045B2 (en) | 2014-04-01 | 2016-02-16 | Stmicroelectronics International N.V. | Buffer circuit with reduced static leakage through controlled body biasing in FDSOI technology |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422591A (en) * | 1994-01-03 | 1995-06-06 | Sgs-Thomson Microelectronics, Inc. | Output driver circuit with body bias control for multiple power supply operation |
| US5565795A (en) * | 1994-08-16 | 1996-10-15 | Oki Electric Industry Co., Ltd. | Level converting circuit for reducing an on-quiescence current |
| US5644266A (en) * | 1995-11-13 | 1997-07-01 | Chen; Ming-Jer | Dynamic threshold voltage scheme for low voltage CMOS inverter |
| US5748016A (en) * | 1995-03-22 | 1998-05-05 | Nec Corporation | Driver circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940006998B1 (ko) * | 1991-05-28 | 1994-08-03 | 삼성전자 주식회사 | 높은 출력 이득을 얻는 데이타 출력 드라이버 |
| JPH07212210A (ja) | 1994-01-11 | 1995-08-11 | Kanebo Ltd | 半導体集積回路 |
| US5537067A (en) * | 1994-03-11 | 1996-07-16 | Texas Instruments Incorporated | Signal driver circuit operable to control signal rise and fall times |
| US5559368A (en) * | 1994-08-30 | 1996-09-24 | The Regents Of The University Of California | Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation |
| US5821769A (en) * | 1995-04-21 | 1998-10-13 | Nippon Telegraph And Telephone Corporation | Low voltage CMOS logic circuit with threshold voltage control |
| JP3602216B2 (ja) | 1995-09-19 | 2004-12-15 | 富士通株式会社 | 半導体装置 |
| KR970072681A (ko) * | 1996-04-03 | 1997-11-07 | 김광호 | 기판 바이어스가 분리된 회로에서의 정전기 보호회로 |
-
1998
- 1998-06-11 JP JP10163440A patent/JPH11355123A/ja active Pending
- 1998-10-27 US US09/179,180 patent/US6304110B1/en not_active Expired - Fee Related
- 1998-11-02 TW TW087118154A patent/TW430977B/zh not_active IP Right Cessation
- 1998-11-23 FR FR9814715A patent/FR2779886B1/fr not_active Expired - Fee Related
- 1998-12-02 DE DE19855602A patent/DE19855602C2/de not_active Expired - Fee Related
- 1998-12-12 KR KR1019980054634A patent/KR100302251B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422591A (en) * | 1994-01-03 | 1995-06-06 | Sgs-Thomson Microelectronics, Inc. | Output driver circuit with body bias control for multiple power supply operation |
| US5565795A (en) * | 1994-08-16 | 1996-10-15 | Oki Electric Industry Co., Ltd. | Level converting circuit for reducing an on-quiescence current |
| US5748016A (en) * | 1995-03-22 | 1998-05-05 | Nec Corporation | Driver circuit |
| US5644266A (en) * | 1995-11-13 | 1997-07-01 | Chen; Ming-Jer | Dynamic threshold voltage scheme for low voltage CMOS inverter |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000004876A (ko) | 2000-01-25 |
| KR100302251B1 (ko) | 2001-11-02 |
| US6304110B1 (en) | 2001-10-16 |
| DE19855602A1 (de) | 1999-12-16 |
| TW430977B (en) | 2001-04-21 |
| FR2779886B1 (fr) | 2001-05-04 |
| DE19855602C2 (de) | 2003-01-09 |
| JPH11355123A (ja) | 1999-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2779886A1 (fr) | Amplificateur-separateur utilisant un transistor mos a tension de seuil dynamique | |
| EP0594834B1 (fr) | Circuit intermediaire entre un circuit logique a basse tension et un etage de sortie a haute tension realises dans une technologie cmos standard | |
| EP1863179B1 (fr) | Circuit décaleur de niveau | |
| FR2667409A1 (fr) | Circuit de commande de tension de source. | |
| FR2536607A1 (fr) | Circuit d'interface | |
| FR2712421A1 (fr) | Circuit de commande d'une ligne de mots pour dispositif de mémoire à semi-conducteur. | |
| EP0474534B1 (fr) | Circuit à constante de temps réglable et application à un circuit à retard réglable | |
| JPH0774787A (ja) | Ｃｍｏｓドライバ回路 | |
| FR2668668A1 (fr) | Generateur de tension de substrat pour un dispositif a semiconducteurs. | |
| FR2488006A1 (fr) | Circuit de report perfectionne pour un additionneur binaire | |
| FR2529037A1 (fr) | Generateur d'impulsions prevu pour la fabrication en circuit integre | |
| US5650733A (en) | Dynamic CMOS circuits with noise immunity | |
| FR2853474A1 (fr) | Circuit trigger de schmitt en soi | |
| FR2792459A1 (fr) | Dispositif a semiconducteur ayant un transistor mis | |
| FR2781940A1 (fr) | Amplificateur dont la sortance varie en fonction du temps | |
| CA2057824C (fr) | Dispositif de retard reglable | |
| FR2760151A1 (fr) | Amplificateur-tampon de commande de bus | |
| EP0345893A1 (fr) | Circuit semiconducteur intégré comprenant un circuit diviseur de fréquences par deux | |
| EP0434495A1 (fr) | Circuit de précharge d'un bus de mémoire | |
| FR2911450A1 (fr) | Circuit tampon a haute vitesse | |
| FR2572234A1 (fr) | Dispositif de decalage de potentiel pour des circuits integres au gaas | |
| EP0677924A1 (fr) | Circuit à retard réglable | |
| FR2657476A1 (fr) | ||
| EP0899921B1 (fr) | Circuit d'attaque de ligne symétrique | |
| JP3782937B2 (ja) | 論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20090731 |