FR2667409A1 - Circuit de commande de tension de source. - Google Patents

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Abstract

Circuit de commande de tension de source comprenant un circuit de production d'une tension de référence (70) avec un circuit de contre-réaction négative. Un circuit de détection de niveau de tension de la source (90) pour augmenter la tension de la source interne lorsque la tension externe excède une tension donnée, un premier circuit d'amplification différentielle (110) pour le fonctionnement actif, et un second circuit d'amplification différentielle (130) pour le fonctionnement à l'état d'attente, ce par quoi une tension de source interne stable est produite et la pente de tension de la source interne ajustée rapidement lorsque la tension de la source externe excède la valeur donnée. Le premier circuit d'amplification différentielle (110) reçoit la tension de référence et la tension de la source interne, et il est commandé par un premier signal de commande (125) et la sortie du circuit de détection de niveau de tension de la source. Le second circuit d'amplification différentielle (130) reçoit la tension de référence et la tension de la source interne, et il est commandé par un second signal de commande (145).

Description

CIRCUIT DE COMMANDE DE TENSION DE SOURCE

La présente invention concerne un circuit de commande de tension de source pour utilisation dans un dispositif de mémoire à semiconducteur, et particulièrement un circuit pour maintenir la tension d'une source interne stable malgré les variations de tension d'une source externe et pour augmenter de manière linéaire la tension de la source interne lorsque la tension de la source externe est égale

ou supérieure à une valeur spécifiée.

D'une manière récente, les dispositifs semiconducteurs tendent à être de plus en plus hautement intégrés de sorte que dans un dispositif semiconducteur d'ordre submicronique la réduction de la surface du dispositif provoque une augmentation correspondante de la tension qui lui est appliquée, en affectant ainsi de manière considérable la

fiabilité du dispositif.

Par exemple, dans un transistor MOS (semiconducteur métal oxyde) beaucoup utilisé pour des dispositifs de mémoire à semiconducteur hautement intégrés, bien que la source de tension externe-soit maintenue à une valeur constante telle que 5 V, la longueur du canal est raccourcie à une longueur plus petite que 1 Mm de sorte que la tension de drain est augmentée Par conséquent, le phénomène de pénétration se produit c'est-à-dire que la couche de

déplétion proche du drain s'étend à la région de la source.

Ce phénomène augmente le courant de fuite entre la source et le drain de manière à détériorer le fonctionnement d'un

transistor MOS mince d'ordre submicronique.

En plus, une intensité accrue du champ interne en fonction de l'accroissement de la tension du drain apparaît dans une couche de déplétion proche du drain, de sorte qu'une partie des porteurs reçoivent une énergie supplémentaire, ce dont il résulte un effet de mobilité élevée des porteurs ce qui induit une variation de la valeur du seuil provoquée par la pénétration des porteurs dans la couche d'oxyde de la grille, une augmentation du courant dans le substrat provoquée par une ionisation d'impact, une détérioration du dispositif, etc. Afin d'éviter la dégradation de la fiabilité du dispositif semiconducteur par la pénétration et par l'effet de mobilité élevée des porteurs, la tension de source de 5 V actuellement utilisée comme la tension de source standard ou tension de source externe doit être nécessairement abaissée à 3,3 V. Cependant, puisque la modification du niveau de tension d'un système est de deux à trois années en retard par rapport à l'évolution de la surface d'une puce de mémoire, au stade intermédiaire de l'évolution, un circuit de commande de tension de source est nécessaire pour abaisser la tension de la source externe pour obtenir la

tension de source interne.

En se référant à la figure 1 pour la représentation d'un circuit classique de commande de tension de source, le circuit comprend un premier et un second amplificateurs différentiels d'entrée à canal N à simple alternance 20 et respectivement avec des tensions d'entrée externe Vi et V 2, un circuit de contre-réaction 40 dont les entrées reçoivent les sorties des premier et second amplificateurs différentiels 20 et 30, et dont une première sortie est appliquée aux autres bornes d'entrée des premier et second amplificateurs différentiels 20 et 30, et un troisième amplificateur différentiel 50 avec une borne d'entrée positive connectée à un premier noeud de sortie 47 du circuit de contre- réaction 40 et une borne négative

connectée à sa propre sortie 51.

Les premier et second amplificateurs différentiels 20 et 30 comprennent des premiers transistors N-MOS (transistors MOS de type N) 23, 34 dont les grilles sont connectées respectivement aux tensions d'entrée Vl et V 2, des seconds transistors N-MOS 24, 33 dont les grilles sont connectées en commun au second noeud de sortie 48 du circuit de contre-réaction 40, des sources de courant distinctes 25, 35 connectées respectivement entre les sources des premiers et des seconds transistors N-MOS 23 et 24, 33 et 34 et la borne de tension de la masse, des premier et second transistors P-MOS (transistors MOS de type P) 21 et 22, 31 et 32 connectés à la borne de tension de la source externe, et des noeuds de sortie 26, 36 entre les transistors P-MOS 21, 32 et les transistors N-MOS 23, 34. Le circuit de contre-réaction 40 comprend un troisième et un quatrième transistors P-MOS 41 et 42 dont les canaux sont connectés entre la borne de tension de la source externe et un premier noeud de sortie 47 et dont les grilles sont respectivement connectées aux sorties des premier et second amplificateurs différentiels 20 et 30, une première résistance 45 connectée entre le premier noeud de sortie 47 et un second noeud de sortie 48 connecté en commun aux grilles des seconds transistors N-MOS 24, 33 des premier et second amplificateurs différentiels 20 et 30, et une seconde résistance 46 connectée entre le second noeud de sortie 48 et la borne de tension de la masse Le circuit de contre-réaction 40 produit une tension de référence Vref au premier noeud de sortie 47 entre les seconds transistors P-MOS 41, 42 et la première résistance 45, et délivre en retour la tension divisée par les premières résistances 45 et 46 vers les autres entrées des premier et second

amplificateurs différentiels 20 et 30.

Le troisième amplificateur différentiel 50 reçoit la tension de référence Vref issue du circuit de contre-réaction 40 par l'intermédiaire de l'entrée positive, produisant ainsi la tension de la source interne

qui est égale à la tension de référence Vref.

La figure 2 est un graphique pour représenter la tension de la source interne par rapport à la tension de la source externe selon le circuit classique de commande de

tension de source.

L'axe horizontal représente la tension de la source

externe, et l'axe vertical la tension de la source interne.

Il est montré la tension de la source interne "c" résultat de la variation des deux tensions d'entrée a et b Pour la

commodité de la description, la tension de la source

externe est divisée en trois intervalles qui comprennent le premier intervalle 60 au dessous de 3,3 V, le second intervalle 61 allant de 3,3 V à 6,6 V, et le troisième intervalle 62 au dessus de 6,6 V. Le fonctionnement du circuit classique de commande de tension de source va maintenant être décrit en se référant

aux figures 1 et 2.

Les premier et second amplificateurs différentiels 20 et 30 reçoivent les tensions appliquées à partir de l'extérieur Vl et V 2 respectivement par l'intermédiaire des grilles des premiers transistors N-MOS 23 et 34, et la tension R 2 x Vref divisée par les première et (Rl + R 2) seconde résistances 45 et 46 par l'intermédiaire des grilles des seconds transistors N-MOS 24, 33 Ainsi, l'un des transistors N-MOS qui reçoit une tension plus élevée est davantage débloqué lors de la production d'une sortie

d'état "bas" ou "haut" aux noeuds de sortie 26, 36.

Les sorties aux noeuds de sortie 26, 36 commandent l'aptitude au passage du courant des troisième et quatrième transistors N-MOS 41, 42 de manière à produire une tension de référence souhaitée Vref au quatrième noeud de sortie 47. Lorsque la tension de la source externe est à l'intérieur du premier intervalle 60 au dessous de 3,3 V, l'une des tensions d'entrée Vl du premier amplificateur différentiel 20 est plus grande que l'une des tensions d'entrée V 2 du second amplificateur différentiel 30 comme cela est montré à la figure 2 Par conséquent, jusqu'à ce que l'autre tension d'entrée R 2 x Vref Rl + R 2 devienne égale à la tension d'entrée Vi, le premier transistor N-MOS 23 du premier amplificateur différentiel 20 est débloqué de manière à débloquer le troisième

transistor P-MOS 41 du circuit de contre-réaction 40.

Ainsi, la tension de référence Vref issue du premier noeud de sortie 47 est augmentée en proportion de la tension de

source appliquée de manière externe.

Tandis que, lorsque la tension de la source externe est à l'intérieur du second intervalle 61 allant de 3,3 V à 6,6 V, l'une des tensions d'entrée Vl du premier amplificateur différentiel 20 est plus grande que l'une des tensions d'entrée V 2 du second amplificateur différentiel Par conséquent, jusqu'à ce que l'autre tension d'entrée R 2 x Vref des premier et second amplificateurs Rl + R 2 différentiels 20 et 30 devienne égale à l'une des tensions d'entrée Vl du premier amplificateur différentiel 20, le

premier amplificateur différentiel 20 demeure en fonction.

Ainsi, la tension de référence Vref est égale à ((Ri + R 2)/R 2) V 1 Dans ce cas, puisque la tension Vl est constante, la tension de référence Vref est amenée à conserver une valeur constante quelque soit l'augmentation de la tension de la source externe Ainsi, la tension de la source interne Int Vcc a une valeur constante de 3,3 V. Lorsque la tension de la source externe est à l'intérieur du troisième intervalle 62 au dessus de 6,6 V, l'une des tensions d'entrée V 2 du second amplificateur différentiel 30 devient plus grande que l'une des tensions d'entrée Vl du premier amplificateur différentiel 20 Par conséquent, jusqu'à ce que l'autre tension d'entrée R 2 Rl + R 2 x Vref des premier et second amplificateurs différentiel , 30 devienne égale à l'une des tensions d'entrée V 2 du second amplificateur différentiel 30, le second amplificateur différentiel 30 demeure en fonction en tant qu'amplificateur différentiel principal Dans ce cas, la tension de référence Vref est proportionnelle à V 2 de sorte qu'elle augmente avec une pente constante en fonction de

l'augmentation de V 2.

Il est très important d'augmenter la tension de la source interne pour la fiabilité d'un dispositif semiconducteur lorsque la tension externe devient supérieure à une valeur spécifiée ( 6,6 V), et la limite de la tension de la source interne dépend de l'ensemble des

caractéristiques du dispositif de mémoire à semiconducteur.

De ce fait, la pente de la tension de la source interne doit être promptement ajustée lorsque la tension de la

source externe devient supérieure à une valeur spécifiée.

Cependant, afin d'ajuster la pente de la tension de la source interne selon le circuit classique de commande de source, il est nécessaire de modifier à la fois les tensions d'entrée Vl et V 2 des premier et second amplificateurs différentiels 20 et 30 et les première et seconde résistances 45 et 46 du circuit de contre-réaction

, ce qui constitue une difficulté.

De plus, le courant consommé par le circuit de production de la tension de référence 10 du circuit classique de commande de tension de source pendant la période d'attente est la somme des courants s'écoulant à travers les première et seconde résistances 45 et 46 du circuit de contre-réaction 40 et du courant résultant des tensions d'entrée Vl et V 2 des premier et second amplificateurs différentiels 20 et 30 De ce fait, bien que le courant consommé à l'état d'attente d'un dispositif de mémoire à semiconducteur puisse être maintenu très petit, il devient ici très grand en raison du circuit classique de production de la tension de référence qui comprend lui-même

un amplificateur différentiel.

C'est un objet de la présente invention de créer un circuit de commande de tension de source pour ajuster rapidement la pente de la tension de la source interne lorsque la tension de la source externe passe au dessus

d'une valeur spécifiée.

C'est un autre objet de la présente invention de créer un autre circuit de commande de tension de source pour

minimiser le courant consommé à 1 'état d'attente.

La présente invention propose à cet effet un circuit de commande de tension de source qui comprend: un circuit de production d'une tension de référence avec un circuit de contre-réaction négative connecté à une borne de tension d'une source externe; un circuit de détection du niveau de tension de la source connecté à la borne de tension de la source externe pour augmenter la tension d'une source interne lorsque la tension de la source externe est égale ou supérieure à une tension donnée; un premier circuit d'amplification différentielle avec deux entrées constituées de la sortie du circuit de production de la tension de référence et de la tension de la source interne, commandé par un premier signal de commande et le circuit de détection du niveau de la tension de la source, la sortie du premier circuit d'amplification différentielle étant connectée à une borne de tension de la source interne; et un second circuit d'amplification différentielle avec deux entrées constituées de la sortie du circuit de production de la tension de référence et de la tension de la source interne, commandé par un second signal de commande, la sortie du second circuit d'amplification différentielle étant connectée à la borne de tension de la

source interne.

Les caractéristiques et avantages de l'invention

ressortiront d'ailleurs de la description qui va suivre à

titre d'exemple en référence aux dessins annexés, sur lesquels: la figure 1 est un schéma d'un circuit classique; la figure 2 est un graphique pour représenter une tension de référence par rapport à une tension de source externe selon la figure 1; la figure 3 est un schéma du circuit de l'invention; la figure 4 est un graphique pour représenter une tension de source interne en fonction d'une tension de source externe selon la présente invention; la figure 5 est un chronogramme selon la présente invention; et la figure 6 est un mode de réalisation de la présente invention. En se référant à la figure 3 qui représente un circuit de commande de source selon la présente invention, y sont montrés un circuit de production d'une tension de référence 70, un circuit de détection de niveau d'une tension de source 90, un premier circuit d'amplification différentielle 110 et un second circuit d'amplification différentielle 130 Le premier circuit d'amplification différentielle 110 reçoit deux entrées constituées de la tension de sortie Vref du circuit de production de tension de référence 70 et la tension de la source interne Int Vcc, il est commandé par un premier signal de commande 125 et le

circuit de détection du niveau de tension de la source 90.

La sortie du premier circuit d'amplification différentielle 110 est connectée à une borne de tension 122 de la source interne Le second circuit d'amplification différentielle reçoit deux entrées constituées de la tension de sortie du circuit de production de la tension de référence 70 et de la tension de la source interne, il est commandé par un second signal de commande 145 La sortie du second circuit d'amplification différentielle est connectée à la borne de

tension 122 de la source interne.

Le circuit de production de la tension de référence 70 comprend une pluralité de transistors Les canaux d'un premier transistor N-MOS 73 et d'un premier transistor P-MOS 74 sont connectés en série entre la borne de tension de la source externe et un noeud de commande 71 Entre le noeud de commande 71 et la borne de tension de la masse sont connectés en parallèle une résistance 80 et un second transistor P- MOS 81 monté en diode Il est prévu un transistor P-MOS de commande 75 dont le canal est connecté entre la borne de tension de la source externe et le noeud de sortie 72 et dont la grille est connectée au noeud de commande 71 Il est également prévu une pluralité du troisième au sixième transistor P-MOS montés en diode 76 à 79 connectés en série entre le noeud de sortie 72 et la borne de tension de la masse La grille du premier transistor N-MOS 73 est connectée au noeud de sortie 72, et la grille du premier transistor P-MOS 74 au noeud de

commande 71.

Le circuit de production de la tension de référence 70 produit toujours une tension de référence constante Vref par la commande de la tension de grille du transistor P-MOS de commande 75 en fonction de la tension du noeud de commande 71 Le noeud de sortie 72 est connecté à la grille du premier transistor N-MOS 73 de manière à lui délivrer en retour la tension de référence Vref Ainsi, la tension du noeud de commande 71 est commandée en fonction des variations de la tension de référence qui à son tour est affectée par les modifications des paramètres tels que la température, etc, de sorte que l'aptitude à laisser passer le courant du transistor P-MOS de commande 75 peut être régulée. Le transistor P-MOS de commande 75 sert à mettre sous tension le noeud de sortie 72 Le second transistor P-MOS 81 sert de transistor de chute de tension avec une grille connectée à la borne de tension de la masse Ainsi, lorsque la tension de la source externe excède la tension de seuil du premier transistor N-MOS 73 et des premier et second transistors P-MOS 74 et 81, le second transistor P-MOS 81 est débloqué pour présenter les caractéristiques d'une

résistance.

Le circuit de détection du niveau de tension de la source 90 comprend un premier groupe de transistors N-MOS montés en diode 92 à 96 connectés en série entre la borne de tension de la source externe et un noeud de détection 91 Une résistance 102 est connectée entre le noeud de détection 91 et la borne de tension de la masse Il est prévu un second groupe de transistors N-MOS montés en diode 97, 98 connectés en série au noeud de détection 91 Il est également prévu un second transistor N-MOS 99 dont le canal est connecté entre le transistor N-MOS 98 et la borne de tension de la masse et dont la grille est connectée au premier signal de commande 125 Un troisième transistor N-MOS 100 a sa grille et son drain connectés au noeud de détection 91 Un quatrième transistor N- MOS 101 a son canal connecté entre la source du troisième transistor N- MOS 100 et la borne de tension de la masse et sa grille connectée au premier signal de commande 125. Le premier groupe de transistors N-MOS montés en diode 92 à 96 sert à détecter le niveau de tension de la source externe de manière à faire chuter la tension de la source externe de la valeur de la tension de seuil proportionnelle au nombre des transistors N-MOS La tension réduite de la

source externe est appliquée au noeud de détection 91.

Le premier circuit d'amplification différentielle 110 comprend un premier amplificateur différentiel d'entrée à canal N à simple alternance 105 constitué d'un septième et d'un huitième transistors P- MOS 113 et 114 et d'un

cinquième à un septième transistors N-MOS 115, 116 et 117.

Il est également prévu un neuvième transistor P-MOS 120 dont le canal est connecté entre le noeud de sortie 111 du premier amplificateur différentiel 105 et la borne de tension de la source externe et dont la grille est connectée au premier signal de commande 125 Un huitième et neuvième transistors N-MOS 118 et 119 sont connectés en série entre le noeud de sortie 111 et la borne de tension de la masse avec leurs grilles connectées respectivement au noeud de détection 91 du circuit de détection de niveau de tension de la source 90 et au premier signal de commande Un dixième transistor P-MOS 121 est prévu dont la grille est connectée au noeud de sortie 111 et le canal connecté entre la borne de tension de la source externe et

la borne de tension 122 de la source interne.

La grille du septième transistor N-MOS 117 est alimentée avec le premier signal de commande 125 Les deux sorties du premier amplificateur différentiel 105 sont la grille du cinquième transistor N-MOS 115 connectée au noeud de sortie 72 du circuit de production de la tension de référence 70 et la grille du sixième transistor N-MOS 116

connecté à la borne de tension 122 de la source interne.

il Le second circuit d'amplification différentielle 130 comprend un second amplificateur différentiel d'entrée à canal N à simple alternance 138 constitué d'un onzième et d'un douzième transistors P-MOS 132 et 133 et des dixième au douzième transistors N-MOS 135, 136 et 137 Il est également prévu un treizième transistor N-MOS 139 dont le canal est connecté entre la borne de tension de la source externe et le noeud de sortie 131 du second amplificateur différentiel 138 et dont la grille est connectée à un second signal de commande 145 Un treizième transistor P-MOS 140 est également prévu dont le canal est connecté entre la borne de tension de la source externe et la borne de tension 122 de la source interne et dont la grille est

connectée au noeud de sortie 131.

Le second amplificateur différentiel 138 a deux entrées constituées de la grille du dixième transistor N-MOS 135 connectée au noeud de sortie 72 du circuit de production de la tension de référence 70 et la grille du onzième transistor N-MOS 136 connectée à la borne de tension 122 de la source interne La grille du douzième transistor N-MOS 137 et la grille du dixième transistor N-MOS 135 sont connectées en commun au noeud de sortie 72

du circuit de production de la tension de référence 70.

En se référant à la figure 4, il y est montré un graphique pour représenter la tension de référence en fonction des variations de la tension de la source appliquée de manière externe L'axe horizontal représente la tension de la source externe et l'axe vertical la tension de la source interne Les lettres de références a, b, c indiquent des tensions de la source interne présentant différentes pentes les unes par rapport aux autres, tandis que d indique la tension de la source interne de la position d'attente qui est en même temps la tension de référence du circuit de production de la tension de

référence.

En prenant pour référence la valeur désirée de 3,3 V et une valeur spécifiée de 7 V pour la tension interne, la tension de la source externe est divisée en trois intervalles dont le premier intervalle 150 est en dessous de 3,3 V, le second intervalle 151 va de 3,3 V à 7 V et le troisième intervalle 152 est au dessus de 7 V. A la figure 5, A montre un chronogramme pour un signal externe de sélection de puce, B un chronogramme pour le premier signal de commande appliqué au premier circuit d'amplification différentielle et C un chronogramme pour le second signal de commande appliqué au second circuit

d'amplification différentielle.

Lorsque le signal externe A de sélection de puce est à l'état "bas", le premier signal de commande B devient à l'état "haut" de manière à activer le premier circuit d'amplification différentielle 110 de sorte que le circuit de commande de la tension de la source entre dans la période active 155 D'autre part, lorsque le signal externe A de sélection de puce est dans un état "haut", le second signal de commande C devient dans un état "bas" de manière à activer le second circuit d'amplification différentielle 130, de sorte que le circuit de commande de tension de la

source entre dans une période d'attente 156.

Le fonctionnement du circuit de l'invention va maintenant être décrit en se référant aux figures 3, 4 et 5. Lorsque la tension de la source externe est dans le premier intervalle 150, à savoir, plus petite que la valeur souhaitée 3,3 V, la grille du transistor P-MOS de commande réalise une connexion complète avec la masse par la résistance 80 du circuit de production de la tension de référence 70 Par conséquent, le transistor P-MOS de commande 75 est complètement débloqué, de sorte que la tension de référence Vref du noeud de sortie 72 dépend de

la tension de la source externe Vcc.

Si la tension de la source externe augmente graduellement et entre dans le second intervalle 151, la tension de grille du transistor P-MOS de commande 75 est augmentée par le courant s'écoulant à travers la résistance et le second transistor P-MOS 81 Par conséquent, l'aptitude à laisser passer le courant du transistor P-MOS de commande 75 est abaissée, de sorte que la tension de référence Vref du noeud de sortie 72 se maintient à une valeur constante de 3,3 V quelque soit l'augmentation de la

tension externe.

A savoir, lorsque la tension de la source externe augmente au dessus de 3,3 V, l'aptitude à laisser passer le courant du transistor P-MOS de commande 75 est abaissée de manière correspondante de sorte que la tension de référence Vref du noeud de sortie 72 se maintient à une valeur

constante de 3,3 V comme cela est montré à la figure 4 (d).

D'autre part, si la tension de référence Vref subit une variation due à la température ou à d'autres paramètres, la variation est répercutée en retour depuis le noeud de sortie 72 vers la grille du premier transistor N-MOS 73, et à nouveau répercutée négativement en retour par l'intermédiaire du premier transistor P-MOS 74 au transistor P-MOS de commande 75, minimisant ainsi la

variation la tension de référence Vref.

A savoir, lorsque la tension de référence est augmentée au dessus de la valeur désirée, la tension élevée appliquée à la grille du premier transistor N-MOS 73 fait

en sorte que le premier transistor N-MOS 73 soit débloqué.

Par conséquent, la tension appliqué au noeud de commande 71 est augmentée de manière à réduire l'aptitude à laisser passer le courant du transistor P-MOS de commande 75 de sorte que la tension de référence du noeud de commande 72

se maintient à une valeur constante.

De la même façon, le même principe de fonctionnement est appliqué au cas dans le lequel la tension de référence est réduite en dessous de la valeur souhaitée La tension de référence constante du noeud de sortie 72 sert de première entrée du premier et du second circuits d'amplification différentielle 110, 130, et dans le fonctionnement actif, le premier signal de commande 125 à l'état "haut" fait en sorte que le premier circuit d'amplification différentielle 110 soit activé Dans le fonctionnement à l'état d'attente, le second signal de commande 145 à l'état "bas" fait en sorte que le second

circuit d'amplification différentielle 130 soit activé.

Dans le fonctionnement actif, comme le premier signal de commande 125 vient à l'état "haut", le septième transistor N-MOS 117 du premier amplificateur différentiel est débloqué de manière à activer le premier amplificateur différentiel 105 D'autre part, le neuvième transistor P-MOS 120 est bloqué par le premier signal de commande 125 dans l'état "haut", de manière à débloquer le

premier circuit d'amplification différentielle 110.

Si la tension de la source externe est à l'intérieur du premier intervalle 150 de la figure 4, le cinquième transistor N-MOS 115 du premier amplificateur différentiel est de plus en plus débloqué en proportion de l'accroissement de la tension de référence du noeud de sortie 72 Par conséquent, le niveau de tension du noeud de sortie 111 du premier amplificateur différentiel 105 est graduellement abaissé de manière à augmenter l'aptitude à laisser passer le courant du dixième transistor P-MOS 121, de sorte qu'il est obtenu une tension interne proportionnelle à la tension de la source externe appliquée

à la source du dixième transistor P-MOS 121.

De plus, si la tension de la source externe est à l'intérieur du second intervalle 151 de la figure 4, une tension de référence constante est appliquée à la grille du cinquième transistor N-MOS 115 du premier amplificateur différentiel 105, de sorte que le courant s'écoulant à travers les cinquième et sixièmes transistors N-MOS 115 et 116 est maintenu constant Ainsi, une tension constante est appliquée à la grille du dixième transistor P-MOS 121, de sorte que même si la tension de la source externe est augmentée, l'aptitude constante à laisser passer le courant fait en sorte que la tension interne soit stable.

Bien que le dispositif de mémoire à semiconducteur doive conserver une tension de source interne stable dans un mode normal indépendamment des variations de tension de la source externe, il est nécessaire d'augmenter la tension de la source interne afin de tester la fiabilité du dispositif à semiconducteur au delà de la valeur spécifiée de la tension de la source externe. Dans le présent mode de réalisation, lorsque la tension de la source externe excède 7 V, la tension de la source interne est amenée à augmenter Lorsque la tension de la source externe est à l'intérieur du troisième intervalle 152 de la figure 4 en dépassant 7 V, la tension du noeud de détection 91 du circuit de détection du niveau de tension de la source 90 a une valeur suffisante pour débloquer le huitième transistor N-MOS 118 relié au noeud

de détection 91.

De ce fait, le courant au noeud de sortie 111 du premier amplificateur différentiel 105 s'écoule dans le cinquième transistor N-MOS 115 de même que dans les huitième et neuvième transistors N-MOS 118 et 119, de sorte que le dixième transistor P-MOS 121 dont la grille est connectée au noeud de sortie 111 est de plus en plus débloqué Ainsi, la borne de tension interne 122 est portée

à une tension de source augmentée de manière linéaire.

Tandis que, la pente de tension de la source interne doit être ajustée au dessus d'une valeur spécifique de tension interne à la lumière des caractéristiques de chacune des puces de mémoire à semiconducteur, il est seulement requis de changer l'étalonnage du huitième transistor N- MOS 118 dont l'aptitude à laisser passer le courant dépend de la tension du noeud de détection 91, ceci facilitant beaucoup le réglage par comparaison avec le

circuit classique de commande de tension de source.

Dans le second circuit d'amplification différentielle , le second signal de commande 145 désactivé dans l'état "haut" fait en sorte que le treizième transistor N-MOS 139 soit débloqué Par conséquent, le noeud de sortie 131 du second amplificateur différentiel 138 est librement porté à la tension Vcc VN (VN est la tension de seuil du transistor N-MOS), de sorte que le treizième transistor P-MOS 140 est maintenu bloqué Ainsi, il est évité que la tension de la source interne, en raison du fonctionnement du premier circuit d'amplification différentielle 110 soit délivrée en retour par l'intermédiaire du treizième transistor P-MOS 140 au second circuit d'amplification différentielle 130 Ici, le second circuit d'amplification différentielle 130 est d'un étalonnage très petit par comparaison avec le premier circuit d'amplification différentielle 110 afin de minimiser la consommation de courant à l'état d'attente, en donnant ainsi une vitesse

de réponse très lente de quelques psec.

Si la tension de la source interne s'élève en raison d'un facteur quelconque, le sixième transistor N-MOS 116 du premier circuit d'amplification différentielle 110 est débloqué, de sorte que la sortie du noeud de sortie 111 vient à l'état "haut" Par conséquent le dixième transistor P-MOS 121 est bloqué, empêchant ainsi la tension de la

source interne de s'élever davantage.

Dans le même temps, le second circuit d'amplification différentielle 130 nécessite un certain délai de temps pour être complètement débloqué puisque la vitesse de réponse du onzième transistor N-MOS 136 est faible A ce moment, si le treizième transistor N-MOS 139 n'existait pas, la sortie du noeud de sortie 131 serait maintenue à l'état "bas" pendant le temps de retard, de manière à débloquer le treizième transistor P-MOS 140 Par conséquent, le phénomène pourrait se produire que la tension de la source interne augmenterait en fonction de l'augmentation de la tension de

la source externe.

Cependant, le circuit de l'invention introduit le treizième transistor NMOS 139 pour qu'il soit débloqué pendant le fonctionnement actif pour bloquer le treizième transistor P-MOS 140 Ainsi, seul le premier circuit d'amplification différentielle 110 est mis en oeuvre dans

le fonctionnement actif.

En suite, dans le fonctionnement à l'état d'attente du circuit de commande de tension de source, le second signal de commande 145 de la mémoire tampon de sélection de puce est modifié de l'état "haut" à l'état "bas", de sorte que le treizième transistor N-MOS 139 du second circuit d'amplification différentielle 130 est bloqué Par conséquent, lorsque la tension de la source externe est à l'intérieur du second intervalle dans le fonctionnement actif, le second circuit d'amplification différentielle vient à présenter la même structure que le premier circuit d'amplification différentielle 110, en maintenant ainsi une tension interne stable fondée sur le même principe de fonctionnement De plus, même si la tension de la source externe excède une valeur spécifiée 7 V, l'aptitude à laisser passer le courant du treizième transistor P-MOS 140 est toujours maintenue constante puisqu'il n'y a pas d'autre circuit de passage de courant tel que le huitième transistor N-MOS 118 du premier circuit d'amplification différentielle 110 Par conséquent, même si la tension de la source externe continue de s'élever au delà de la valeur spécifiée ( 7 V), la tension interne est maintenue à une tension stable de 3,3 V. Tandis que, dans le premier circuit d'amplification différentielle 110, comme le premier signal de commande 125 de la mémoire tampon de sélection de puce, est amené à l'état "bas", le neuvième transistor P-MOS 120 est débloqué Ainsi, la tension de la source externe Vcc est directement appliquée à la grille du dixième transistor P-MOS 121 en bloquant par ce moyen le premier circuit

d'amplification différentielle 110.

De plus, comme cela est montré à la figure 5, en passant de la période active 155 à la période d'attente 156, le premier signal de commande A passe directement de l'état "bas" à l'état "haut", mais le second signal de commande B passe de l'état "haut" à l'état "bas" par l'intermédiaire d'un temps de retard Td Ainsi, même lorsque tous les signaux à l'intérieur du dispositif de mémoire à semiconducteur sont désactivés, le premier circuit d'amplification différentielle 110 est toujours mis en oeuvre pendant le temps de retard Td de manière à empêcher la chute de la tension interne due au courant consommé Par conséquent, il est obtenu un fonctionnement stable à la fois dans le fonctionnement à l'état d'attente

et dans le fonctionnement actif.

En se référant à la figure 6, il est montré un schéma-blocs pour représenter le circuit de production de la tension de référence, et les premier et second circuits d'amplification différentielle, selon la présente invention Les mêmes références numériques que celles de la figure 3 sont utilisées pour les éléments identiques Les premier et second circuits d'amplification différentielle sont respectivement utilisés pour les fonctionnements

actifs et à l'état d'attente.

Sont prévus un premier, second, troisième circuits d'amplification différentielle 110, 150, 160 pour le fonctionnement actif et un circuit d'amplification différentielle 130 pour le fonctionnement à l'état d'attente, chacun étant connecté entre le noeud de sortie 72 du circuit de production de la tension de référence 70 et les bornes de tension de la source interne 122, 231, 241, respectivement Un premier transistor P- MOS 251 est monté avec son canal connecté entre les bornes de tension de la source interne 122 et 231 et sa grille connectée au premier signal de commande 125 Un second transistor P-MOS 252 est monté avec son canal connecté entre les bornes de tension de la source interne 231 et 241 et sa grille de

commande connectée au premier signal de commande 125.

La borne de sortie du circuit d'amplification différentielle 130 pour le fonctionnement à l'état d'attente est connectée à la borne de tension de la source interne 122 du premier circuit d'amplification

différentielle 110 pour le fonctionnement actif.

Dans un dispositif de mémoire classique, afin d'éviter les bruits et d'améliorer la fiabilité, il a été proposé un circuit de commande de tension de la source dans lequel les amplificateurs différentiels sont séparés en fonction de chacune des lignes de la source interne Cependant, ce circuit pose le problème qu'il en résulte un courant à l'état d'attente aussi important que le nombre des amplificateurs différentiels pour l'état d'attente. Dans la présente invention, le premier et le second transistors P-MOS 251 et 252 dont les grilles sont connectées au premier signal de commande 125 de la mémoire tampon de sélection de puce sont utilisés pour connecter chacune des lignes de la source interne afin d'éviter les

bruits et d'améliorer la fiabilité.

Ainsi, dans le fonctionnement actif, les premier et second transistors PMOS 251 et 252 sont bloqués par le premier signal de commande 125 à l'état "haut", de sorte que les lignes de la source interne sont séparées l'une de l'autre Dans le fonctionnement à l'état d'attente, comme le premier signal de commande 125 est mis à l'état "bas" pour débloquer les premier et second transistors P-MOS 251 et 252, en connectant par ce moyen les lignes de la source interne l'une avec l'autre Par conséquent, dans le fonctionnement actif les lignes de la source interne sont séparées l'une de l'autre de manière à éviter les bruits et à améliorer la fiabilité, tandis que dans le fonctionnement à l'état d'attente les lignes de la source interne sont connectées l'une avec l'autre de manière à minimiser le

courant à l'état d'attente.

Comme cela est décrit ci-dessus, selon le circuit de commande de tension de source de l'invention, un transistor N-MOS 118 dont la grille est connectée au noeud de détection 91 du circuit de détection du niveau de tension de la source 90 est connecté au noeud de sortie 111 du premier amplificateur différentiel 110 dont une entrée reçoit la tension de référence Vref, de sorte que dans le cas o une tension de source externe supérieure à une valeur spécifiée est appliquée, l'aptitude à laisser passer le courant du transistor N-MOS est augmentée de manière à accroître de façon linéaire la tension de la source interne. Par conséquent, afin d'ajuster la pente de la tension de la source interne au dessus d'une tension de source externe spécifiée, il est nécessaire de modifier l'une des tensions d'entrée des deux amplificateurs différentiels et les première et seconde résistances dans le circuit classique, mais le circuit de l'invention nécessite

seulement que la taille du transistor N-MOS soit ajustée.

Ainsi, la pente de la tension interne peut être très

facilement ajustée.

De plus, le circuit classique de commande de tension de source nécessite que le circuit de production de la tension de référence comprenne un amplificateur différentiel qui consomme un courant important, mais le circuit de production de la tension de référence du circuit de l'invention n'est pas un amplificateur différentiel et il est toujours réalisé de manière à avoir une tension constante, ce qui réduit considérablement la consommation

de courant à l'état d'attente.

En plus, le circuit de l'invention délivre en retour de manière négative la tension de référence au circuit de production de la tension de référence, en minimisant ainsi la variation de la tension de référence due à la

température ou à d'autres paramètres.

De plus, selon la présente invention, les lignes de la source interne sont connectées par des transistor P-MOS, de sorte que les lignes de la source interne peuvent être séparées l'une de l'autre dans le fonctionnement actif, et soient connectées les unes les autres dans le fonctionnement à l'état d'attente Par conséquent, les bruits du semiconducteur sont évités, la fiabilité de celui-ci est améliorée, et le courant à l'état d'attente

est minimisé.

La description précédente montre seulement un mode de

réalisation préféré de la présente invention Différentes modifications seront apparentes aux personnes expérimentées dans la technique sans quitter le champ de la présente

invention qui est seulement limité par les revendications

annexées Par conséquent, le mode de réalisation montré et décrit est seulement donné à titre d'illustration et non

pas de restriction.

Claims (21)

REVENDICATIONS
1 Circuit de commande de tension de source comprenant: des moyens de production de tension de référence ( 70) connectés à une borne de tension de source externe pour produire une tension de référence constante; des moyens de détection du niveau de tension de la source ( 90) connectés à ladite borne de tension externe pour augmenter de manière linéaire la tension interne lorsque ladite tension de la source externe est égale ou supérieure à une tension donnée; des premiers moyens d'amplification différentielle ( 110) comportant deux entrées recevant respectivement les sorties des dits moyens de production de tension de référence ( 70) et de ladite tension de la source interne ( 122), commandés par un premier signal de commande ( 125) et la sortie des dits moyens de détection du niveau de tension de la source ( 90); et des seconds moyens d'amplification différentielle ( 130) comportant deux entrées recevant les sorties des dits moyens de production d'une tension de référence ( 70) et de ladite tension de la source interne ( 122), commandés par un
second signal de commande ( 145).
2 Circuit de commande de tension de source tel que revendiqué à la revendication 1, caractérisé en ce que les dits moyens de production de tension de référence ( 70) comprennent: un premier transistor N-MOS ( 73) et un transistor P-MOS monté en diode ( 74) connectés en série entre ladite tension de la source externe et un noeud de commande ( 71); une résistance ( 80) et un transistor P-MOS de chute de tension ( 81) connectés en parallèle entre ledit noeud de commande ( 71) et la borne de tension de la masse, un noeud de sortie ( 72) connecté à la grille du dit premier transistor N-MOS ( 73); et un transistor P-MÈS de commande ( 75) dont le canal est connecté entre ladite borne de tension de la source externe et ledit noeud de sortie ( 72) et dont la grille est
connectée au dit noeud de commande ( 71).
3 Circuit de commande de tension de source tel que revendiqué à la revendication 2, caractérisé en ce que les dits moyens de production de la tension de référence ( 70) comprennent de plus des moyens d'acheminement du courant incluant une pluralité de transistors P-MOS montés en diode ( 76 à 79) connectés entre ledit noeud de sortie ( 72) et la
borne de tension de la masse.
4 Circuit de commande de tension de source tel que revendiqué à la revendication 1, caractérisé en ce que les dits moyens de détection du niveau de tension de la source ( 90) comprennent: des moyens de chute de tension connectés en série entre ladite borne de tension de la source externe et un noeud de détection ( 91); une résistance ( 102) connectée entre ledit noeud de détection ( 91) et la borne de tension de la masse; des transistors N-MOS montés en diode ( 97, 98) connectés en série au dit noeud de détection ( 91); un second transistor N- MOS ( 99) dont le canal est connecté entre ledit transistor ( 98) et la borne de tension de la masse et dont la grille est connectée au dit premier signal de commande ( 125); un troisième transistor N-MOS monté en diode ( 100) connecté au dit noeud de détection ( 91); et un quatrième transistor N-MOS ( 101) dont le canal est connecté entre la source du dit troisième transistor N-MOS ( 100) et la borne de tension de la masse et dont la grille
est connectée au dit premier signal de commande ( 125).
5 Circuit de commande de tension de source tel que revendiqué à la revendication 1, caractérisé en ce que les dits premiers moyens d'amplification différentielle ( 110) comprennent: un premier amplificateur différentiel d'entrée à canal N à simple alternance ( 105) avec deux entrées recevant la tension du noeud de sortie ( 72) des dits moyens de production de la tension de référence ( 70) et la tension de la source interne; un cinquième transistor P-MOS ( 120) dont le canal est connecté entre ladite borne de tension de la source externe et le noeud de sortie ( 111) du dit premier amplificateur différentiel ( 105) et dont la grille est connectée au dit premier signal de commande ( 125); un huitième et un neuvième transistors N-MOS ( 118, 119) dont les canaux sont connectés en série entre ledit noeud de sortie ( 111) et la borne de tension de la masse et dont les grilles sont connectées respectivement au noeud de détection ( 91) et au dit premier signal de commande ( 125); et un sixième transistor P-MOS ( 121) dont le canal est connecté entre ladite borne de tension de la source externe et ladite borne de tension de la source interne ( 122) et
dont la grille est connectée au dit noeud de sortie ( 111).
6 Circuit de commande de tension de source tel que revendiqué à la revendication 5, caractérisé en ce que ledit premier amplificateur différentiel ( 105) est commandé
par ledit premier signal de commande ( 125).
7 Circuit de commande de tension de source tel que revendiqué à la revendication 1, caractérisé en ce que les dits seconds moyens d'amplification différentielle comprennent: un second amplificateur différentiel d'entrée à canal N à simple alternance ( 138) avec deux entrées recevant la tension du noeud de sortie ( 72) des dits moyens de production de la tension de référence ( 70) et ladite tension de la source interne; un treizième transistor N-MOS ( 139) dont le canal est connecté entre ladite borne de tension de la source externe et le noeud de sortie ( 131) du dit second amplificateur différentiel ( 138) et dont la grille est connectée au dit second signal de commande ( 145); et un neuvième transistor P-MOS ( 140) dont la grille est connectée au dit noeud de sortie ( 131) et dont le canal est connecté entre ladite borne de tension de la source externe
et ladite borne de tension de la source interne ( 122).
8 Circuit de commande de tension de source tel que revendiqué à la revendication 7, caractérisé en ce que ledit second amplificateur différentiel ( 138) est commandé par la sortie des dits moyens de production de la tension
de référence ( 70).
9 Circuit de commande de tension de source tel que revendiqué à la revendication 1, caractérisé en ce que les dits premiers moyens d'amplification différentielle ( 110) sont activés par ledit premier signal de commande ( 125) à l'état "haut" de manière à réaliser le fonctionnement actif, tandis que les dits seconds moyens d'amplification différentielle ( 138) sont activés par ledit second signal de commande ( 145) à l'état "bas" de manière à réaliser le
fonctionnement à l'état d'attente.
Circuit de commande de tension de source tel que revendiqué à la revendication 9, caractérisé en ce que ledit circuit de commande de la tension de la source est passé du mode actif au mode d'attente après un temps de
retard donné du dit premier signal de commande.
11 Circuit de commande de source caractérisé en ce qu'il comprend: des moyens de production d'une tension de référence ( 70) comprenant; un premier transistor N-MOS ( 73) et un transistor P-MOS monté en diode ( 74) dont les canaux sont connectés en série entre la borne de tension de la source externe et la borne de tension de la masse, un noeud de sortie ( 72) connecté à la grille du dit premier transistor N-MOS ( 73), et un transistor P-MOS de commande ( 75) dont le canal est connecté entre ladite borne de tension de la source externe et le noeud de sortie de la borne ( 72) et dont la grille est connectée à la grille du dit transistor P-MOS ( 74); des premiers moyens d'amplification différentielle ( 110) comprenant; un premier amplificateur différentiel d'entrée à canal N à simple alternance ( 105) comportant deux entrées recevant la tension de référence du dit noeud de sortie ( 72) et la tension de la source interne, un transistor P-MOS ( 120) dont le canal est connecté entre ladite borne de tension de la source externe et le noeud de sortie ( 111) du dit premier amplificateur différentiel ( 105) et dont la grille est connectée au premier signal de commande, un premier et un second transistors de passage du courant ( 118, 119) dont les canaux sont connectés en série entre ledit noeud de sortie ( 111) et ladite borne de tension de la masse et dont les grilles sont connectées respectivement à la tension de la source externe abaissée d'une valeur donnée et au premier signal de commande, et un transistor de commande ( 121) dont le canal est connecté entre ladite borne de tension de la source externe et ladite borne de tension de la source interne ( 122) et dont la grille est connectée au dit noeud de sortie ( 111); et des seconds moyens d'amplification différentielle ( 130) comprenant; un second amplificateur différentiel d'entrée à canal N à simple alternance ( 138) comportant deux entrées recevant ladite tension de référence et ladite tension de la source interne, un transistor N-MOS ( 139) dont le canal est connecté entre ladite borne de tension de la source externe et le noeud de sortie ( 131) du dit second amplificateur différentiel et dont la grille est connectée au dit second signal de commande, et un transistor de commande ( 140) dont la grille est connectée au dit noeud de sortie ( 131) et dont le canal est connecté entre ladite borne de tension de la source externe
et ladite borne de la source interne ( 122).
12 Circuit de commande de tension de source tel que revendiqué à la revendication 11, caractérisé en ce que les dits moyens de production de la tension de référence ( 70) comprennent de plus: une résistance ( 80) et un transistor P-MOS de chute de tension ( 81) connectés en parallèle entre le drain du dit transistor P-MOS ( 74) et la borne de tension de la masse; et des moyens d'acheminement du courant entre ledit noeud
de sortie ( 72) et ladite borne de tension de la masse.
13 Circuit de commande de tension de source tel que revendiqué à la revendication 12, caractérisé en ce que les dits moyens d'acheminement du courant comprennent une
pluralité de transistors P-MOS montés en diode ( 76 à 79).
14 Circuit de commande de tension de source tel que revendiqué à la revendication il, caractérisé en ce qu'il comprend de plus des moyens de détection du niveau de tension de la source ( 90) connectés entre la grille du dit premier transistor d'acheminement du courant ( 118) et
ladite borne de tension de la source externe.
Circuit de commande de tension de source tel que revendiqué à la revendication 14, caractérisé en ce que les dits moyens de détection du niveau de tension de la source ( 90) comprennent: une pluralité de transistors N-MOS montés en diode ( 92 à 96) connectés en série entre ladite borne de tension de la source externe et un noeud de détection ( 91); une résistance ( 102) connectée entre ledit noeud de détection ( 91) et ladite borne de tension de la masse; des transistors N-MOS montés en diode ( 97, 98) connectés en série au dit noeud de détection ( 91); un transistor N-MOS ( 99) dont le canal est connecté entre ledit transistor ( 98) et ladite borne de tension de la masse et dont la grille est connectée au dit premier signal de commande ( 125); un transistor N-MOS monté en diode ( 100) connecté en série entre ledit noeud de détection ( 91) et ladite borne de tension de la masse; et un transistor N-MOS ( 101) dont la grille est connectée
au dit premier signal de commande ( 125).
16 Circuit de commande de tension de source tel que revendiqué à la revendication 11, caractérisé en ce que les dits premier et second transistors d'acheminement de
courant ( 118, 119) sont du type N-MOS.
17 Circuit de commande de tension de source tel que revendiqué à la revendication 16, caractérisé en ce que les transistors de commande ( 121 et 140) des dits premier et second moyens d'amplification différentielle ( 110, 130)
sont du type P-MOS.
18 Circuit de commande de tension de source tel que revendiqué à la revendication 17, caractérisé en ce que la pente de la tension interne de ladite borne de tension de la source interne ( 122) est commandée par le réglage de l'étalonnage du dit premier transistor d'acheminement du courant ( 118) lorsque ladite tension de la source externe
est égale ou supérieure à une valeur spécifiée.
19 Circuit de commande de tension de source tel que revendiqué à la revendication 11, caractérisé en ce que les dits premiers moyens d'amplification différentielle ( 110) sont activés par ledit premier signal de commande ( 125) à l'état "haut" de manière à réaliser le fonctionnement actif, tandis que les dits seconds moyens d'amplification différentielle ( 138) sont activés par ledit second signal de commande ( 145) à l'état "bas" de manière à réaliser le
fonctionnement à l'état d'attente.
Circuit de commande de tension de source tel que revendiqué à la revendication 19, caractérisé en ce que ledit circuit de commande de la tension de la source est passé du mode actif au mode d'attente après un temps de
retard donné du dit premier signal de commande ( 125).
21 Circuit de commande de tension de source tel que revendiqué à la revendication 20, caractérisé en ce que les dits premiers moyens d'amplification différentielle ( 110) sont désactivés lorsque ledit transistor de commande ( 121)
réalise le fonctionnement en mode d'attente.
22 Circuit de commande de tension de source tel que revendiqué à la revendication 20, caractérisé en ce que les dits seconds moyens d'amplification différentielle ( 130) sont désactivés lorsque ledit transistor de commande ( 140)
réalise le fonctionnement actif.
23 Circuit de commande de tension de source caractérisé en ce qu'il comprend: des moyens de production d'une tension de référence
( 70);
une pluralité de moyens d'amplification différentielle ( 110, 150, 160) pour le fonctionnement actif et des moyens d'amplification différentielle ( 130) pour le fonctionnement à l'état d'attente connectés entre un noeud de sortie ( 72) des dits moyens de production de la tension de référence ( 70) et des bornes de tension de la source interne ( 122, 231, 241), respectivement; des moyens de déclenchement ( 251, 252) dont les canaux sont respectivement connectés entre certaines des dites bornes adjacentes de tension de la source interne ( 122, 231, 241) et dont les grilles sont connectées à un premier
signal de commande ( 125).
24 Circuit de commande de tension de source tel que revendiqué à la revendication 23, caractérisé en ce que les dits moyens de déclenchement ( 251, 252) sont des
transistors P-MOS.
Circuit de commande de tension de source tel que revendiqué à la revendication 24, caractérisé en ce que les dits moyens de déclenchement ( 251, 252) sont bloqués dans
le mode actif et sont débloqués dans le mode d'attente.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910005599B1 (ko) * 1989-05-01 1991-07-31 김광호 고밀도 반도체 메모리장치의 전원 공급전압 변환회로
JP2566067B2 (ja) * 1991-04-26 1996-12-25 株式会社東芝 論理回路
JP2727809B2 (ja) * 1991-08-26 1998-03-18 日本電気株式会社 半導体集積回路
US5177431A (en) * 1991-09-25 1993-01-05 Astec International Ltd. Linear programming circuit for adjustable output voltage power converters
JP2785548B2 (ja) * 1991-10-25 1998-08-13 日本電気株式会社 半導体メモリ
JPH05151773A (ja) * 1991-11-29 1993-06-18 Mitsubishi Electric Corp ダイナミツク型半導体記憶装置
JPH05217370A (ja) * 1992-01-30 1993-08-27 Nec Corp 内部降圧電源回路
KR950008453B1 (ko) * 1992-03-31 1995-07-31 김광호 내부전원전압 발생회로
DE69213213T2 (de) * 1992-04-16 1997-01-23 Sgs Thomson Microelectronics Genauer MOS-Schwellenspannungsgenerator
DE69229995T2 (de) * 1992-06-30 2000-03-16 St Microelectronics Srl Spannungsregler für Speichergeräte
DE69319402D1 (de) * 1992-10-22 1998-08-06 United Memories Inc Stromversorgung mit grossem Bereich für integrierte Schaltungen
US5532618A (en) * 1992-11-30 1996-07-02 United Memories, Inc. Stress mode circuit for an integrated circuit with on-chip voltage down converter
US5483152A (en) * 1993-01-12 1996-01-09 United Memories, Inc. Wide range power supply for integrated circuits
JP3156447B2 (ja) * 1993-06-17 2001-04-16 富士通ヴィエルエスアイ株式会社 半導体集積回路
JP3356223B2 (ja) * 1993-07-12 2002-12-16 富士通株式会社 降圧回路及びこれを内蔵した半導体集積回路
JPH07105682A (ja) * 1993-10-06 1995-04-21 Nec Corp ダイナミックメモリ装置
US5504450A (en) * 1993-12-08 1996-04-02 At&T Corp. High voltage components for EEPROM system
JP3417630B2 (ja) * 1993-12-17 2003-06-16 株式会社日立製作所 半導体集積回路装置とフラッシュメモリ及び不揮発性記憶装置
KR970010284B1 (en) * 1993-12-18 1997-06-23 Samsung Electronics Co Ltd Internal voltage generator of semiconductor integrated circuit
KR960004573B1 (ko) * 1994-02-15 1996-04-09 문정환 기동회로를 갖는 기준전압발생회로
JP2006203248A (ja) * 1994-08-04 2006-08-03 Renesas Technology Corp 半導体装置
US5604430A (en) * 1994-10-11 1997-02-18 Trw Inc. Solar array maximum power tracker with arcjet load
KR0152905B1 (ko) * 1994-11-15 1998-12-01 문정환 반도체 메모리장치의 내부전압 발생회로
JP3523718B2 (ja) 1995-02-06 2004-04-26 株式会社ルネサステクノロジ 半導体装置
US5570060A (en) * 1995-03-28 1996-10-29 Sgs-Thomson Microelectronics, Inc. Circuit for limiting the current in a power transistor
US5753841A (en) * 1995-08-17 1998-05-19 Advanced Micro Devices, Inc. PC audio system with wavetable cache
US5694035A (en) * 1995-08-30 1997-12-02 Micron Technology, Inc. Voltage regulator circuit
US5838150A (en) * 1996-06-26 1998-11-17 Micron Technology, Inc. Differential voltage regulator
JPH10133754A (ja) * 1996-10-28 1998-05-22 Fujitsu Ltd レギュレータ回路及び半導体集積回路装置
DE19716430A1 (de) * 1997-04-18 1998-11-19 Siemens Ag Schaltungsanordnung zur Erzeugung einer internen Versorgungsspannung
DE69719188D1 (de) * 1997-11-05 2003-03-27 St Microelectronics Srl Hochspannungsregelungsschaltung und entsprechendes Spannungsregelungsverfahren
KR19990047008A (ko) * 1997-12-02 1999-07-05 구본준 외부조건 변화에 둔감한 기준전압 발생회로
US6037762A (en) * 1997-12-19 2000-03-14 Texas Instruments Incorporated Voltage detector having improved characteristics
KR100273278B1 (ko) * 1998-02-11 2001-01-15 김영환 반도체 소자의 펌핑회로
US6226205B1 (en) * 1999-02-22 2001-05-01 Stmicroelectronics, Inc. Reference voltage generator for an integrated circuit such as a dynamic random access memory (DRAM)
KR100308126B1 (ko) * 1999-07-21 2001-11-01 김영환 불휘발성 강유전체 메모리 장치의 레퍼런스 레벨 발생회로
US6333671B1 (en) * 1999-11-03 2001-12-25 International Business Machines Corporation Sleep mode VDD detune for power reduction
KR100576491B1 (ko) * 1999-12-23 2006-05-09 주식회사 하이닉스반도체 이중 내부전압 발생장치
US6669253B2 (en) * 2000-12-18 2003-12-30 David W. Benzing Wafer boat and boat holder
JP3964182B2 (ja) * 2001-11-02 2007-08-22 株式会社ルネサステクノロジ 半導体装置
US6933769B2 (en) * 2003-08-26 2005-08-23 Micron Technology, Inc. Bandgap reference circuit
DE10361724A1 (de) * 2003-12-30 2005-08-04 Infineon Technologies Ag Spannungsregelsystem
JP5458234B2 (ja) * 2008-01-25 2014-04-02 ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. バンドギャップ基準電源回路
US8068356B2 (en) * 2008-05-28 2011-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Low power one-shot boost circuit
JP5325628B2 (ja) * 2009-03-26 2013-10-23 ラピスセミコンダクタ株式会社 半導体メモリの基準電位発生回路
US8493795B2 (en) * 2009-12-24 2013-07-23 Samsung Electronics Co., Ltd. Voltage stabilization device and semiconductor device including the same, and voltage generation method
US9035629B2 (en) * 2011-04-29 2015-05-19 Freescale Semiconductor, Inc. Voltage regulator with different inverting gain stages
CN102541133A (zh) * 2011-05-11 2012-07-04 电子科技大学 一种全温度范围补偿的电压基准源
CN102289243B (zh) * 2011-06-30 2013-06-12 西安电子科技大学 Cmos带隙基准源
CN103907285B (zh) * 2011-11-02 2017-05-17 马维尔国际贸易有限公司 差分放大器
JP5749299B2 (ja) * 2013-07-18 2015-07-15 ラピスセミコンダクタ株式会社 半導体メモリの基準電位発生回路及び半導体メモリ
CN103809646B (zh) * 2014-03-07 2015-07-08 上海华虹宏力半导体制造有限公司 分压电路及其控制方法
KR20180047209A (ko) * 2016-10-31 2018-05-10 에스케이하이닉스 주식회사 레퍼런스 선택 회로

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3710865A1 (de) * 1986-04-01 1987-10-22 Toshiba Kawasaki Kk Halbleitervorrichtung
EP0248381A1 (fr) * 1986-05-31 1987-12-09 Kabushiki Kaisha Toshiba Circuit de régulation de tension
US4930112A (en) * 1985-11-22 1990-05-29 Hitachi, Ltd. Semiconductor device having a voltage limiter

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1233812A (fr) * 1969-05-16 1971-06-03
JP2592234B2 (ja) * 1985-08-16 1997-03-19 富士通株式会社 半導体装置
JPH0482188B2 (fr) * 1986-09-11 1992-12-25 Mitsubishi Electric Corp

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4930112A (en) * 1985-11-22 1990-05-29 Hitachi, Ltd. Semiconductor device having a voltage limiter
DE3710865A1 (de) * 1986-04-01 1987-10-22 Toshiba Kawasaki Kk Halbleitervorrichtung
EP0248381A1 (fr) * 1986-05-31 1987-12-09 Kabushiki Kaisha Toshiba Circuit de régulation de tension

Also Published As

Publication number Publication date
GB2248357A (en) 1992-04-01
ITRM910727A1 (it) 1992-03-30
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KR930009148B1 (ko) 1993-09-23
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ITRM910727D0 (it) 1991-09-27
JPH04145509A (en) 1992-05-19
RU1838814C (ru) 1993-08-30
NL9100497A (nl) 1992-04-16
GB2248357B (en) 1994-07-06
KR920007339A (ko) 1992-04-28
JPH07101374B2 (ja) 1995-11-01
US5077518A (en) 1991-12-31
NL193038C (nl) 1998-08-04
CN1044412C (zh) 1999-07-28

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