FR2634311A1 - Circuit tampon de sortie de donnees pour une memoire d'octets - Google Patents
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Abstract
Un circuit tampon de sortie pour une mémoire d'octets est décrit, incluant un circuit pour retarder les temps de chute et de montée de la tension de la porte d'un transistor d'excursion haute Mpdu3 d'un dispositif de commande de sortie OD, placé entre un transistor à canal p M9 et un transistor à canal n M10 d'un inverseur d'excursion haute I1; et un circuit pour retarder le temps de montée de la tension de la porte d'un transistor d'excursion basse Mpd3 d'un dispositif de commande de sortie OD, placé entre un transistor à canal p M11 et un transistor à canal n M12 d'un inverseur d'excursion basse I2. Les circuits de retard divulgués peuvent inclure un transistor à déplétion possédant une porte et une source connectées l'une à l'autre. Grâce à l'apport de tels mécanismes de retard, les générations de bruit dans les lignes d'alimentation et de masse sont réduites.
Description
La présente invention est relative à un circuit tampon de sortie de données pour des mémoires semi-conducteurs possédant une pluralité de bornes d'entrée/sortie, et plus particulièrement à un circuit tampon de sortie de données amélioré pour des mémoires d'octets fonctionnant à haute vitesse, dans lesquelles le bruit généré dans le circuit peut être supprimé de façon significative.
Pour faire fonctionner un dispositif semiconducteur à haute vitesse, il est nécessaire d'avoir un chargement/déchargement rapide de la charge capacitive. En particulier, dans le circuit tampon de sortie conventionnel (figure 1) d'un dispositif mémoire qui est équipé de nombreuses bornes d'entrée/sortie, les transitions simultanées des données d'entrée/sortie sont accompagnées d'une grande valeur de di/dt. Une telle valeur importante de di/dt produit un bruit à la fois dans la ligne d'alimentation et dans la ligne de masse à constituer. En outre, le bruit augmente lorsque la tension de la source d'alimentation en courant devient plus élevée et que la température est diminuée.
Ceci sera préjudiciable pour le tampon d'entrée compatible TTL, en ce que les puces sont sujettes à donner des fonctionnements erronés, et en ce que les circuits sensibles au bruit tels que un amplificateur de lecture et similaire deviendront aussi sujet à un disfonctionnement.
Pour résoudre ces problèmes, un circuit comme représenté en figure 2 a été proposé. C'est-à-dire, comme décrit dans "A21 ns 32 K x 8 CMOS STATIC RAM WITH
SELECTIVELLY PUMPED P-WEL ARRAY,"IEEE JOURNAL OF SOLID
STATE CIRCUITS, VOLUNE.SC-22, NUMERO.5 (Octobre 1987), on introduit une résistance active à l'intérieur de l'inverseur placé en amont du circuit de commande de sortie, pour réduire le bruit dans le tampon de sortie.
SELECTIVELLY PUMPED P-WEL ARRAY,"IEEE JOURNAL OF SOLID
STATE CIRCUITS, VOLUNE.SC-22, NUMERO.5 (Octobre 1987), on introduit une résistance active à l'intérieur de l'inverseur placé en amont du circuit de commande de sortie, pour réduire le bruit dans le tampon de sortie.
Dans un tel dispositif, on peut obtenir des réductions de bruit en introduisant des résistances Rl-R4 à l'intérieur de la source du dispositif d'excursion haute du type MOS à canal p et à l'intérieur de la source du dispositif d'excursion basse du type MOS à canal n. Cependant, dans un tel dispositif, on obtient des effets contraires tels que par exemple en ce qui concerne le temps d'accès, c'est-à-dire, que la vitesse de fonctionnement devient plus faible dans l'évaluation générale.
En conséquence, un objet de la présente invention est donc de fournir un circuit tampon de sortie de données dans lequel les productions de bruit dans la ligne d'alimentation et dans la ligne de masse sont minimisées dans des conditions de haute tension de source d'alimentation en courant et de basse température ce qui engendrerait la plus haute probabilité de bruit, tandis que la vitesse de fonctionnement ne s'affaiblit pas, comme dans un circuit conventionnel, dans des conditions de faible tension de source d'alimentation en courant et de haute température ce qui aboutirait à la plus fable vitesse de fonctionnement de la puce.
Pour atteindre ces objectifs ainsi que d'autres de l'invention, le circuit d'un mode de réalisation de la présente invention comprend un inverseur du type CMOS d'excursion haute possédant un transistor à canal p et un transistor à canal n interconnectés en série ; un inverseur du type CMOS d'excursion basse possédant un transistor à canal p et un transistor à canal n interconnectés en série ; et un circuit de commande en sortie constitué d'un transistor d'excursion haute et d'un transistor d'excursion basse interconnectés en série, les deux formant un transistor de montage symétrique.Le transistor d'excursion haute possède une porte pour être couplé avec le noeud de sortie de l'inverseur du type CMOS d'excursion haute, le transistor d'excursion basse possède une porte pour être couplé avec le noeud de sortie de l'inverseur du type CMOS d'excursion basse, et le dispositif de commande de sortie commande une charge capacitive en réponse aux signaux d'excursion haute et d'excursion basse qui sont appliqués sur les entrées respectives de l'inverseur du type CMOS d'excursion haute et l'inverseur du type CMOS d'excursion basse.
L'invention comprend en outre, un moyen pour retarder le temps de chute ou le temps de montée de la tension de la porte du transistor d'excursion haute à activer à l'intérieur du dispositif de commande de sortie, ledit moyen de retardement étant placé entre le transistor à canal p et le transistor à canal n de l'inverseur d'excursion haute. On fournit un moyen pour retarder le temps de montée de la tension de la porte du transistor d'excursion basse à activer à l'intérieur du dispositif de commande en sortie entre le transistor à canal p et le transistor à canal n de l'inverseur d'excursion basse.
Les moyens de retardement fonctionneront d'une manière telle que dans les conditions d'une tension de source de courant faible et d'une haute température, ils possèderont des possibilités d'attaque en courant identiques ou plus grandes que celles des transistors à canal p et n des inverseurs ci-dessus mentionnes. Plus encore, dans les conditions d'une tension de courant haute et d'une faible température, les moyens de retardement auront des possibilités d'attaque en courant plus petites que celles des transistors à canal p et n.
Dans un mode de réalisation de la présente invention, en tant que moyen pour satisfaire les conditions ci-dessus mentionnées, on peut utiliser un transistor à déplétion, dont la porte et les sources sont reliées l'une å l'autre, et qui présente des caractéristiques de saturation au-dessus d'un certain niveau de la tension de la source d'alimentation en courant.
Selon le circuit tampon de sortie de données de la présente invention, le transistor à déplétion, dans les conditions d'une tension de source de courant faible et une haute température, aura des possibilités d'attaque en courant plus grandes que celles des transistors à canaux p et n desdits inverseurs, et de ce fait éliminera le retard de la vitesse de lecture des données, s'il existe, avec l'introduction du transistor à déplétion.
En outre, dans les conditions d'une haute tension de source d'alimentation en courant et d'une basse température, le transistor à déplétion possèdera certaines possibilités d'attaque en courant plus faibles que celles des transistors à canaux p et n des inverseur, ce qui supprimera la génération de bruit dans la ligne d'alimentation et la ligne de masse.
D'autres caractéristiques et avantages de l'invention apparaîtront encore mieux à la lecture de la description suivant des. modes de réalisation préférentiels de la présente invention et des dessins annexés dans lesquels
- la figure 1 illustre un circuit tampon de sortie de données conventionnel
- la figure 2 illustre un autre circuit tampon de sortie de données selon la technologie conventionnelle
- les figures 3 a et 3b illustrent respectivement des modes de réalisation du circuit tampon de sortie de données selon la présente
invention ;
- la figure 4 représente les caractéristiques de tension-courant du transistor à enrichissement, la résistance et le transistor à déplétion qui ont été adoptés dans les circuits tampons de sortie de données des figures 1 à 3, respectivement ; et
- la figure 5 illustre un graphique représentant la relation entre les caractéristiques de bruit des lignes de masse et la variation de la tension de la source d'alimentation en courant dans les circuits respectifs des figures 1 à 3, dans le cas ou les circuits sont réalisés pour fonctionner à la même vitesse.
- la figure 1 illustre un circuit tampon de sortie de données conventionnel
- la figure 2 illustre un autre circuit tampon de sortie de données selon la technologie conventionnelle
- les figures 3 a et 3b illustrent respectivement des modes de réalisation du circuit tampon de sortie de données selon la présente
invention ;
- la figure 4 représente les caractéristiques de tension-courant du transistor à enrichissement, la résistance et le transistor à déplétion qui ont été adoptés dans les circuits tampons de sortie de données des figures 1 à 3, respectivement ; et
- la figure 5 illustre un graphique représentant la relation entre les caractéristiques de bruit des lignes de masse et la variation de la tension de la source d'alimentation en courant dans les circuits respectifs des figures 1 à 3, dans le cas ou les circuits sont réalisés pour fonctionner à la même vitesse.
La figure 3 représente le circuit tampon de sortie de données adoptant des transistors à déplétion selon la présente invention. La porte et la source de chacun des transistors à déplétion connectées l'une à l'autre (VGS = 0) sont introduites dans chacun des inverseurs du type CMOS du type à montage symétrique comme représenté en figure 1. Plus spécifiquement, la figure 3a représente un mode de réalisation dans lequel le transistor d'excursion haute M pu3 à l'intérieur du dispositif de commande en sortie consiste en un transistor à canal p, tandis que la figure 3b représente un autre mode de réalisation dans lequel le transistor d'excursion haute Mpu4 à l'intérieur du dispositif de commande de sortie consiste en un transistor à canal n.En conséquence, un signal d'excursion haute PU est envoyé å l'inverseur d'excursion haute Il de la figure 3a tandis que un signal d'excursion haute inversé PU est envoyé à l'inverseur d'excursion haute I3 de la figure 3b.
Dans le premier mode de réalisation de la présente invention comme représenté en figure 3a, l'inverseur du type CMOS d'excursion haute Il comporte un transistor à canal p M9 et un transistor à canal n MIO, ces transistors étant du type à enrichissement. Un transistor à déplétion Mdepl dont la porte et la source sont connectées l'une à l'autre est installé de manière telle que son drain est connecté au drain du transistor à canal p M9 et que sa source est connectée au drain du transistor à canal n Ml0. Le noeud de connexion entre le transistor à canal p M9 et le transistor à déplétion
Mdepl est -une borne de sortie de l'inverseur d'excursion haute Il, qui est connectée à la porte du transistor d'excursion haute à canal p Mpu3 à l'intérieur du dispositif de commande de sortie OD.En conséquence, le transistor à déplétion Mdepl peut retarder le temps de chute de la tension de la porte du transistor d'excursion haute Mpu3 à activer.
Mdepl est -une borne de sortie de l'inverseur d'excursion haute Il, qui est connectée à la porte du transistor d'excursion haute à canal p Mpu3 à l'intérieur du dispositif de commande de sortie OD.En conséquence, le transistor à déplétion Mdepl peut retarder le temps de chute de la tension de la porte du transistor d'excursion haute Mpu3 à activer.
Cependant, l'inverseur du type CMOS d'excursion basse I2 comporte aussi un transistor à enrichissement à canal p M11 et un transistor à enrichissement à canal n Ml2. Un transistor à déplétion
Mdep2 est aussi installé entre les transistors Mll et
M12. Dans l'inverseur I2, le noeud de connexion entre le transistor à déplétion Mdep2 et le transistor à canal n M12 est une borne de sortie qui est connectée à la porte du transistor d'excursion basse à canal n Mpd3 à l'intérieur du dispositif de commande de sortie OD.
Mdep2 est aussi installé entre les transistors Mll et
M12. Dans l'inverseur I2, le noeud de connexion entre le transistor à déplétion Mdep2 et le transistor à canal n M12 est une borne de sortie qui est connectée à la porte du transistor d'excursion basse à canal n Mpd3 à l'intérieur du dispositif de commande de sortie OD.
En conséquence, le transistor à déplétion mdep2 peut retarder le temps de montée de la tension de la porte du transistor d'excursion basse à canal n Mpd3 à activer.
Les deux transistors à déplétion mdepl et
Mdep2 sont conçus avec un rapport géométrique (rapport entre la largeur de la porte et la longueur de la porte du circuit du type MOS) tel que lesdits deux transistors pourraient avoir des possibilités d'attaques en courant qui sont identiques ou plus grandes que celles des transistors à canaux p et n des inverseurs Il et I2 dans les conditions d'une faible tension de source d'alimentation en courant et d'une haute température.
Mdep2 sont conçus avec un rapport géométrique (rapport entre la largeur de la porte et la longueur de la porte du circuit du type MOS) tel que lesdits deux transistors pourraient avoir des possibilités d'attaques en courant qui sont identiques ou plus grandes que celles des transistors à canaux p et n des inverseurs Il et I2 dans les conditions d'une faible tension de source d'alimentation en courant et d'une haute température.
De plus, le noeud de connexion entre le transistor à canal p Mpu3 et le transistor à canal n
Mpd3 dans le circuit de commande en sortie OD est connecté à la charge capacitive Cl pour la charger/décharger, et est aussi connecté à une des bornes d'entrée/sortie du dispositif de mémorisation.
Mpd3 dans le circuit de commande en sortie OD est connecté à la charge capacitive Cl pour la charger/décharger, et est aussi connecté à une des bornes d'entrée/sortie du dispositif de mémorisation.
Généralement, les valeurs de crête de bruit dans la ligne d'alimentation en courant et dans la ligne de masse sont très importantes quand le dispositif de commande en sortie de données OD est mis en circuit. Par conséquent, dans le premier mode de réalisation selon l'invention représenté en figure 3a, le temps de montée de la tension de la porte du transistor d'excursion basse Mpd3 est retardé pour éliminer le bruit dans la ligne de masse jusqu'à un niveau optimum.
En outre le temps de chute de la tension de la porte du transistor d'excursion haute Mpu3 et le temps de montée de la tension de la porte du transistor d'excursion basse Mpd3 sont retardés simultanément pour supprimer le bruit dans la ligne d'alimentation jusqu'à un niveau optimum.
La figure 3b illustre le second mode de réalisation de la présente invention. Dans ce mode de réalisation, au contraire du premier mode de réalisation de la figure 3a, un transistor d'excursion haute Mpu4 formant une partie du dispositif de commande de sortie OD comprend un transistor à canal n. Le noeud de connexion entre le drain d'un transistor à déplétion
Mdep3 et le drain du transistor à enrichissement à canal n M14 installé à l'intérieur de l'inverseur d'excursion haute I3 comprend une borne de sortie de l'inverseur I3, qui est connectée à la porte du transistor d'excursion haute à canal n Mpu4.En conséquence, le circuit de la figure 3b sera utilisé avantageusement pour alimenter les signaux d'excursion haute inversés PU tandis que l'entrée de l'inverseur d'excursion haute I3 et le transistor à déplétion Mdep3 peuvent retarder le temps de montée de la tension de la porte du transistor d'excursion haute à canal n Mpu4 à activer.
Mdep3 et le drain du transistor à enrichissement à canal n M14 installé à l'intérieur de l'inverseur d'excursion haute I3 comprend une borne de sortie de l'inverseur I3, qui est connectée à la porte du transistor d'excursion haute à canal n Mpu4.En conséquence, le circuit de la figure 3b sera utilisé avantageusement pour alimenter les signaux d'excursion haute inversés PU tandis que l'entrée de l'inverseur d'excursion haute I3 et le transistor à déplétion Mdep3 peuvent retarder le temps de montée de la tension de la porte du transistor d'excursion haute à canal n Mpu4 à activer.
La figure 4 illustre les caractéristiques critiques des circuits des figures 1, 2 et 3, dans lesquelles on utilise respectivement des transistors à enrichissement, des résistances et des transistors à déplétion. La figure 4 illustre aussi des comparaisons graphiques des caractéristiques de tension de courant de ces trois cas. La figure 4 illustre en outre les effets de l'adoption du transistor à déplétion selon la présente invention.
Dans le cas où un transistor à enrichissement
M17 est utilisé, ids est proportionnel à (vds - vt), où ids indique le courant du drain source, vds la tension du drain source, vt ' la tension de seuil. En conséquence, le courant est augmenté par étape jusqu'à une vds haute (= vcc), et par conséquent, comme décrit ci-dessus, une génération de bruit est plus importante dans la gamme d'une haute tension de source d'alimentation.
M17 est utilisé, ids est proportionnel à (vds - vt), où ids indique le courant du drain source, vds la tension du drain source, vt ' la tension de seuil. En conséquence, le courant est augmenté par étape jusqu'à une vds haute (= vcc), et par conséquent, comme décrit ci-dessus, une génération de bruit est plus importante dans la gamme d'une haute tension de source d'alimentation.
Ensuite, dans le cas où la résistance R5 est utilisée, ids est augmenté linéairement relativement à vcc, de ce fait rendant possible la réduction du bruit dans une certaine mesure par rapport au cas où on utilise le transistor à enrichissement.
Cependant, dans le cas où le transistor à déplétion Mdep5 est utilisé, ce transistor atteint une saturation au-dessus d'un certain niveau de vds (=vcc), de sorte que ids puisse être maintenue à un niveau constant. La vitesse de mise en circuit du dispositif de commande de sortie de données est proportionnelle à l'ids du transistor du type MOS formant une partie de l'inverseur place en amont du dispositif de commande de sortie.Par conséquent, même dans des cas où les circuits des figures 1 et 3 peuvent être réalisés pour fonctionner à la même vitesse dans les conditions d'une faible tension de source d'alimentation en courant (par exemple, vcc au point A indiquant approximativement 4
V) il est visible que le circuit tampon de sortie adoptant les transistors à déplétion selon la présente invention (comme illustré en figure 3) présente beaucoup moins de variations rapides du courant de fonctionnement même sous une haute tension de source d'alimentation en courant au point B indiquant approximativement 7 V, à comparer avec le circuit tampon de sortie conventionnel utilisant simplement les transistors à enrichissement comme représenté en figure 1 dû au fait que le courant dans le premier est limité à un certain niveau pour une tension de source d'alimentation élevée.
V) il est visible que le circuit tampon de sortie adoptant les transistors à déplétion selon la présente invention (comme illustré en figure 3) présente beaucoup moins de variations rapides du courant de fonctionnement même sous une haute tension de source d'alimentation en courant au point B indiquant approximativement 7 V, à comparer avec le circuit tampon de sortie conventionnel utilisant simplement les transistors à enrichissement comme représenté en figure 1 dû au fait que le courant dans le premier est limité à un certain niveau pour une tension de source d'alimentation élevée.
Cependant, comme décrit ci-dessus, le bruit de la ligne d'alimentation et de la ligne de masse est proportionnel à di/dt. Par conséquent, le circuit tampon de sortie adoptant les transistors à déplétion selon la présente invention est capable de supprimer de manière efficace le bruit pour une tension élevée de source d'alimentation.
La figure 5 illustre les niveaux de bruit pour les circuits des figures 1 à 3, dans lesquels on utilise des transistors à enrichissement, résistances et transistors à déplétion, respectivement. Plus spécifiquement, ces dessins représentent les valeurs de crête du bruit des lignes de masse mesurées en faisant varier la tension de la source d'alimentation en courant à une faible température, sous la condition que les différents circuits sont réalisés pour fonctionner à la même vitesse pour une haute température et à une faible tension pour laquelle la vitesse de fonctionnement est la plus faible.
Comme représenté en figure 5, pour la haute tension de source d'alimentation en courant vcc au point B indiquant approximativement 7 V, qui est déterminée en se basant sur le rapport géométrique d'un transistor, le circuit tampon de sortie conventionnel de la figure 1 produit une valeur de bruit de crête de 1,6 volt dans la ligne de masse. Par contre, le circuit tampon de sortie selon la présente invention (comme représenté en figure 3) produit une valeur de bruit de crête de 0,8 volt dans la ligne de masse, avec pour conséquence qu'on obtient un effet de suppression de bruit d'environ 50% compare avec le cas d'un circuit tampon de sortie conventionnel.
Comme décrit ci-dessus, la présente invention prévoit un transistor à déplétion dans chacun des inverseurs placés en amont du dispositif-de commande de sortie de données, avec pour conséquence que les générations de bruit à la fois dans la ligne d'alimentation et dans la ligne de masse sont réduites à un minimum dans des consistions de haute tension et de basse température. En outre, la vitesse de fonctionnement dans le circuit selon l'invention n'est pas affectée pour des conditions de faible tension de source d'alimentation en courant et de haute température à comparer avec les circuits conventionnels.
Bien entendu l'invention n'est pas limitée aux modes de réalisation ci-dessus décrits et on pourra prévoir d'autres variantes sans pour cela sortir du cadre de l'invention.
Claims (5)
1) Circuit tampon de sortie pour une mémoire d'octets, comprenant
- un inverseur du type CMOS d'excursion haute (I1) possédant un transistor à canal p (M9) et un transistor à canal n (M10) interconnectés en série,
- un inverseur du type CMOS d'excursion basse (I2) possédant un transistor à canal p (M11) et un transistor à canal n (M12) interconnectés en série, et
- un dispositif de commande en sortie (OD) consistant en un transistor d'excursion haute (Mpu3) et un transistor d'excursion basse (Mpd3) interconnectés en série, ledit transistor d'excursion haute possédant une porte pour être connecté au noeud de sortie dudit inverseur du type CMOS d'excursion haute, ledit transistor d'excursion basse possédant une porte pour être connecté au noeud de sortie dudit inverseur du type CMOS d'excursion basse, et la sortie dudit dispositif de commande de sortie commandant une charge capacitive (CI) en réponse aux signaux d'excursion haute et d'excursion basse appliqués aux entrées respectives dudit inverseur du type CMOS d'excursion haute et dudit inverseur du type CMOS d'excursion basse,
un premier moyen de retard (Mpedl) pour retarder le temps de chute ou le temps de montée de la tension de la porte du transistor d'excursion haute à activer à l'intérieur du dispositif de commande de sortie, ledit premier moyen de retard étant installe entre le transistor à canal p et le transistor à canal n dudit inverseur d'excursion haute, et
un second moyen de retard (Mped2) pour retarder le temps de montée de la tension de la porte du transistor d'excursion basse à activer à l'intérieur du dispositif de commande de sortie, ledit second moyen de retard étant installé entre le transistor à canal p et le transistor à canal n dudit inverseur d'excursion basse, caractérisé en ce que ledit premier et second moyen de retard possèdent des possibilités d'attaque en courant égales ou supérieures à celles desdits transistors à canal p et à canal n desdits inverseurs pour une faible tension de source d'alimentation et pour une haute température, et en ce que lesdits premier et second moyens de retard possedent des possibilités d'attaque en courant plus faibles que celles desdits transistors à canal p et à canal n pour une haute tension de source d'alimentation et pour une basse température.
2) Circuit tampon de sortie selon la revendication 1, caractérisé en ce que chacun desdits moyens de retard (Mdepl, Mdep2) inclut un transistor à déplétion possédant une porte et une source connectées l'une à l'autre.
3) Circuit tampon de sortie selon la revendication 2, caractérisé en ce que le transistor d'excursion haute (Mpu3) à l'intérieur dudit dispositif de commande de sortie (OD) est un transistor à canal p, et en ce que le noeud de connexion entre le transistor à canal p et le transistor à déplétion à l'intérieur dudit inverseur d'excursion haute (I1) constituent la borne de sortie dudit inverseur d'excursion haute, ledit noeud de connexion étant connecté à la porte dudit transistor d'excursion haute à canal p à l'intérieur dudit dispositif de commande de sortie, ledit transistor à déplétion pouvant retarder le temps de chute de la tension de la porte dudit transistor d'excursion haute à canal p à activer.
4) Circuit tampon de sortie selon la revendication 2, caractérisé en ce que le transistor d'excursion haute (Mpu4) à l'intérieur dudit dispositif de commande de sortie (OD) est un transistor à canal n, et en ce que le noeud de connexion entre le transistor à canal n et le transistor à déplétion (Mdep3) à l'intérieur dudit inverseur d'excursion haute constitue la borne de sortie dudit inverseur d'excursion haute (I3), ledit noeud de connexion étant connecté à la porte du transistor d'excursion haute à canal n à l'intérieur dudit dispositif de commande de sortie, ledit transistor à déplétion pouvant retarder le temps de montée de la tension de la porte dudit transistor d'excursion haute à canal n à activer.
5) Circuit tampon de sortie selon l'une quelconque des revendications 1 à 4, caractérisé en ce que le noeud de connexion entre le transistor a. canal n (Mpd3) et le transistor à déplétion (Mdep3) à l'intérieur dudit inverseur d'excursion basse (I2) constitue la borne de sortie dudit inverseur d'excursion basse, et ~ est connecté à la porte du transistor d'excursion basse à canal n (Mpd3) à l'intérieur dudit dispositif de commande de sortie (OD), ledit transistor à déplétion pouvant retarder le temps de montée de la tension de la porte dudit transistor d'excursion basse à canal n à activer.
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| FR2634311B1 FR2634311B1 (fr) | 1993-02-05 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| FR8905106A Expired - Lifetime FR2634311B1 (fr) | 1988-07-18 | 1989-04-18 | Circuit tampon de sortie de donnees pour une memoire d'octets |
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|---|---|---|---|---|
| FR2679368A1 (fr) * | 1991-07-19 | 1993-01-22 | Samsung Electronics Co Ltd | Memoire tampon de sortie de donnees d'un dispositif de memoire a semiconducteurs. |
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