FR2830973A1 - Dispositif de memoire a contenu adressable - Google Patents
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Abstract
Un dispositif de mémoire à contenu adressable procure une densité d'intégration élevée, une vitesse de fonctionnement élevée et une faible consommation de puissance. Le dispositif de mémoire à contenu adressable comprend une cellule de mémoire (111) connectée entre des premier et deuxième noeuds (N11, N12), des première et deuxième lignes de données (BL0, / BL0) pour transmettre des premier et deuxième signaux de données aux premier et deuxième noeuds (N11, N12), respectivement, et des premier et deuxième dispositifs de commutation (125, 126; 127, 128) connectés en série entre une ligne de concordance (ML0) et une tension de référence, le premier dispositif de commutation (125, 126) étant commandé par le premier signal de données et une tension du premier noeud (N11), et le deuxième dispositif de commutation (127, 128) étant commandé par le deuxième signal de données et une tension du deuxième noeud (N12).
Description
présence dun signal de commande (C2).
La présente invention concerne un circuit intégré à semiconducteurs, et, plus particulièrement, un dispositif de mémoire à contenu adressable ayant une densité et une
vitesse d'intégration améliorées.
Une mémoire à contenu adressable (CAM ou content addressable memory) est un dispositif de mémoire comportant une pluralité de cellules de mémoire à contenu adressable pour mémoriser des donnces. Une mémoire à contenu adressable est couramment utilisée comme mémoire de repère pour mémoriser des adresses d'une mémoire cache lorsqu'un fonctionnement à grande vitesse est requis. Une cellule de mémoire à contenu adressable comprend une mémoire morte statique (SRAM) et un circuit de comparaison, et est connectée à une ligne de concordance. Le circuit de comparaison de la cellule de mémoire à contenu adressable compare les données mémorisoes dans la mémoire morte statique aux données entrées par l'intermédiaire de lignes de bit, et délivre en sortie un signal de concordance à la ligne de concordance lorsque les données comparées sont
similaires.
De façon plus caractéristique, un groupement de mémoire à contenu adressable caractéristique comprend des cellules de mémoire à contenu adressable agencées sous un format de matrice comprenant des rangées et des colonnes. Les cellules de mémoire à contenu adressable sur une rangée sont connectées à une ligne de concordance, et les cellules de mémoire à contenu adressable sur une colonne sont connectées à des lignes de bit. Chaque cellule de mémoire à contenu adressable dans le groupement de cellules de mémoire à contenu adressable compare les données mémorisées dans celle-ci aux données entrées par l'intermédiaire des lignes de bit correspondant à la cellule de mémoire à contenu adressable. Si les données comparées sont différentes, la cellule de mémoire à contenu adressable décharge la ligne de concordance. Le niveau de tension déchargé de la ligne de concordance indique qu'une discordance exisLe dans une cclonne du groupemenL de mmoires conLenu adressable. La discordance danG la colonne du groupemenL de mmoires conLenu adreGGable peuL CLre indiqude par l'une queleonque des cellules de mmoire conLenu adreGGable connecL6es la colonne par la
dAcharge d'une ligne de concordance correGondanLe.
La tigure 1 illuGLre un exemple de cellule de mmoire conLenu adreGGable 10 dcriL dans le BreveL Coren N 2000-250807, inLiLulA "A [ield configurable RAM and programmable logic array memoy using a CAM cell GL<ucLure and a CAM cell", dAlivrA Lee Gui-ro eL al. La celIule de mmoire conLenu adressable 10 comprend une mmoire morLe sLaLigue comporLanL des inverseurs 11 eL 12 eL des LansiGLorS m6Lal-oxyde-semiconducLeur canal N (NMOS) 13
eL 14, eL un cicuiL de comparaiGon comporLanL des transis-
LO[G mLal-oxyde-GemiconducLeur canal N 15, 16 eL 17.
Les LraniLors mALal-oxyde-semiconducLeu canal N 15 eL 16 onL des LajeLs de couranL formAs en sArie enLre des 1ignes de biL BL, /BL, eL deG grille connecL@es aux nceuds N1 eL 2, reGpecLivemenL. Le LansisLor mALal-oxYde GemiconducLeur canal N 17 a une grille connecL6e au nceud de connexion 3 des LansisLors m4Lal-oxyde-GemiconducLeur canal 15 eL 16, eL un LrajeL de couranL form enLre une ligne de concordance L eL une Lension de masse Si leG donnes enLrdes sur les 1ignes de biL BL, /BL sonL idenLiques aux donnes mmorises danG la mmoire morLe GLaLique, un ALaL prcharg de la ligne de concordance L esL mainLenu. Par conLre, i les donndes enLrdes sur leG lignes de biL BL, /BL sonL diff4renLes deG donnes mmorises dans la cellule de mmoire morLe GLaLique, le niveau du noeud N3 devienL AlevA du faiL du
LransisLor mALal-oxyde-semiconducLeur canal 15 ou 16.
En rAsulLat, le LransisLor m@Lal-oxyde-semiconducLeur canal N 17 esL rendu passanL, de fagon dAcharger la ligne de concordance prAcharge L. La cellule de mmoire contenu adressable 10 a une denGiLd d'inL6graLion sup6rieure, parce que Lois LansisLors seulemenL consLituent le cicuiL de comparaison. Un inconvnienL de la cellule de mmoire conLenu adressable IO eGt que le LransisLor m6Lal-oxyde- semiconducLeur canal 17 [oncLionne une viLesse rAduiLe, parce que le niveau de Lension de source d'alimenLaLion des donnes enLrdes par l'inLermdiaire de la ligne de biL L ou /BL du LransisLor m6Lal-oxyde GemiconducLeur canal N 17 esL abaiss par une Lension de Geui1 VLh du LransisLor mALal-oxyde-semiconducLeur canal ou du du LransisLor m4Lal-oxyde-semiconducLeur canal 16. La tigure 2 illuGLre un auLre exemple de cellule de mmoire conLenu adreGGable 30 dAcriL danG le PreveL US N 5 396 449, inLiLuld "FaGL conLenL addreGGable memory wiLh reduced power conGumpLion", dlivrd en 1995 Francois eL al. La cellule de mmoire conLenu adreGGable 30 comprend une cellule de mmoire morLe GLaLique comporLanL des inverGeurG 31, 32 eL deG LransiGLors m@Lal-oxyde GemiconducLeur canal N 31, 34, eL un circuiL de comparaison comporLanL des LransisLors mALal-oxyde
GemiconducLeur canal N 35, 36, 37 eL 38.
Les LransisLors m4Lal-oxyde-semiconducLeur canal N 35, 36 onL des LajeLs de couranL form6s s6uenLiellemenL en srie enLre une ligne de concordance eL une Lension de masse, eL des grilles connecL6es une ligne de biL BE eL un noeud N5, respecLivemenL. Les LransisLors mALal-oxyde semiconducLeur canal N 37, 38 onL des LrajeLG de couranL formG sguenLiellemenL en sArie enLre une ligne de concordance eL une Lension de masse, eL des grilleG connecLes une ligne de biL /EL eL un noeud N4, reGecLivemenL. Les lignes de biL B[, /PL LranGmeLLenL deG donndes complmenLaireG la cellule de mmoire conLenu
adresGable 30, respecLivemenL.
Si les données entrées sur les lignes de bit BL, /BL sont identiques aux données mémorisées dans la cellule de mémoire morte statique, un état préchargé de la ligne de concordance ML est maintenu. Au contraire, si les données sont différentes les unes des autres, la ligne de concordance ML est déchargée à une tension de masse par les transistors 35 et 36 ou 37 et 38, qui sont connoctés en
série entre eux.
La cellule de mémoire à contenu adressable 30 a une densité d'intégration supérieure parce que tous les transistors constituant le circuit de comparaison sont des transistors métal-oxyde-semiconducteur à canal N. et la cellule de mémoire à contenu adressable 30 fonctionne à une faible puissance parce que seules les grilles des transistors 35, 36, 37 et 38 sont activées. Cependant, la cellule de mémoire à contenu adressable 30 de la figure 2 a une taille supérieure à celle de la cellule de mémoire à contenu adressable 10 de la figure 1, parce que la cellule de mémoire à contenu adressable 30 comporte quatre transistors 35, 36, 37 et 38 pour former deux trajets de courant pour décharger la ligne de concordance ML, tandis que la cellule de mémoire à contenu adressable 10 de la figure 1 ne comporte qu'un seul transistor 17 pour décharger la ligne de concordance ML. Par conséquent, la cellule de mémoire à contenu adressable 30 a une surface de
circuit accrue.
La figure 3 illustre un autre exemple de cellule de mémoire à contenu adressable 50 décrit dans le Brevet US N 5 490 102 intitulé "Low capacitance content-adUressable memory cell", délivré en 1996 à Farah. La cellule de mémoire à contenu adressable 50 comporte une mémoire morte statique comportant des inverseurs 51, 52 et des transistors métal-oxydesemiconducteur à canal N 53, 54, et un circuit de comparaison comportant des transistors métal oxyde-semiconducteur à canal N 55, 57 et des transistors métal-oxyde-semiconducteur à canal P 56, 58. Les transistors du circuit de comparaison sont agencés en deux portes de passage, par exemple les transistors 55 et 56 pour recevoir les données entrces par l'intermédiaire d'une ligne de bit BL, et les transistors 57 et 58 pour recevoir les donnces entrées par l'intermédiaire d'une ligne de bit /BL. Si les données entrées par l'intermédiaire des lignes de bit BL, /BL sont identiques aux données mémorisées dans la cellule de mémoire à contenu statique, le niveau du
noeud N10 devient bas, ce qui fait qu'un transistor métal-
oxyde-semiconducteur à canal N 59 est bloqué et qu'une ligne de concordance ML conserve un niveau préchargé. Par contre, si les données entrées par l'intermédiaire des lignes de bit BL, /BL sont différentes des données mémorisées dans la cellule de mémoire morte statique, le niveau du noeud N10 devient haut, de façon à décharger la
ligne de concordance ML.
La cellule de mémoire à contenu adressable 50 fonctionne à une vitesse plus rapide que la cellule de mémoire à contenu adressable 30 de la figure 2 grâce à l'utilisation de transistors métal-oxyde-semiconducteur à canal N et métal-oxyde-semiconducteur à canal P (PMOS) dans un circuit de comparaison, mais la cellule de mémoire à contenu adressable 50 a une faible densité d'intégration, parce que le transistor métal-oxydesemiconducteur à canal P occupe une surface plus grande. De plus, comme les transistors 55, 56, 57 et 58 sont activés en réponse aux données mémorisées dans la mémoire morte statique, la cellule de mémoire à contenu adressable 50 consomme une
puissance élevée.
Un objet de la présente invention est de procurer une mémoire à contenu adressable qui procure une densité d'intégration élevée, avec une vitesse de fonctionnement
élevée et une faible consommation de puissance.
Selon un aspect de la présente invention, un dispositif de mémoire à contenu adressable comprend une cellule de mémoire connectée entre des premier et deuxième noeuds, des première et deuxième lignes de données pour transmettre des premier et deuxième signaux de données aux premier et deuxième noeuds, respectivement, et des premier et deuxième dispositifs de commutation connectés en série entre une ligne de concordance et une tension de référence, dans laquelle le premier dispositif de commutation est commandé par le premier signal de données et une tension du premier noeud, et le deuxième dispositif de commutation est commandé par le deuxième signal de données et une tension du deuxième noeud. De préférence, l'un parmi les premier et deuxième dispositifs de commutation est mis hors service lorsqu'un niveau de tension du premier noeud est similaire à un niveau de tension du premier signal de données et qu'un niveau de tension du deuxième noeud est similaire à un niveau de tension du deuxième signal de donnces. Les premier et deuxième dispositifs de commutation sont tous deux mis en service lorsque le niveau de tension du premier noeud est différent du niveau de tension du premier signal de données et que le niveau de tension du deuxième noeud est différent du niveau de tension du deuxième signal de données. Selon un autre aspect de l'invention, un dispositif de mémoire à contenu adressable comprend une cellule de mémoire pour basculer des premier et deuxième signaux de données sur des premier et deuxième noeuds à partir de première et deuxième lignes de données, respectivement, un premier dispositif de commutation comportant une première borne connectée à une ligne de concordance, une deuxième borne connectée à un noeud commun, et une troisième borne connoctée à la première ligne de données, un deuxième dispositif de commutation comportant une première borne connectée à la ligne de concordance, une deuxième borne connectée au noeud commun, et une troisième borne connectée au premier noeud, un troisième dispositif de commutation comportant une première borne connoctée à une tension de référence, une deuxième borne connectée au noeud commun, et une troisième borne connectée à la deuxième ligne de données, et un quatrième dispositif de commutation comportant une première borne connectée à la tension de référence, une deuxième borne connectée au noeud commun, et une troisième borne connectée au deuxième noeud. De préférence, les premier, deuxième, troisième et quatrième dispositifs de commutation comprennent des transistors métal-oxyde-semiconducteur à canal N. De prétérence, la cellule de mémoire comprend une cellule de mémoire morte
statique (SRAM).
Selon un autre aspect de la présente invention, un dispositif de mémoire à contenu adressable comprend une cellule de mémoire connectée entre des premier et deuxième noeuds, une première ligne de données pour transférer un premier signal de donnces au premier noeud, une deuxième ligne de données pour transférer un deuxième signal de données au deuxième noeud, et un circuit de comparaison connocté aux premier et deuxième noeuds et à une ligne de concordance, dans laquelle le circuit de comparaison compare les niveaux de tension des premier et deuxième signaux de données aux niveaux de tension des premier et deuxième noeuds, respectivement, et commande un niveau de tension de la ligne de concordance en fonction du résultat de la comparaison. De préférence, le circuit de comparaison comprend un premier dispositif de commutation comportant une première borne connectée à la ligne de concordance, une deuxième borne connectée à la première ligne de données et une troisième borne connectée au premier noeud, et un deuxième dispositif de commutation comportant une première borne connectée à une tension de référence, une deuxième borne connoctée à la deuxième ligne de données et une troisième borne connoctée au deuxième noeud, dans laquelle les premier et deuxième dispositifs de commutation sont connoctés en série entre eux et forment un trajet de courant
entre la ligne de concordance et la tension de référence.
Ces aspects, facteurs et avantages de la présente invention, ainsi que d'autres, apparaîtront de fac,on
évidente à partir de la description détaillée qui suit de
formes de réalisation préférées, qui doit étre lue en relation avec les figures jointes. Les figures 1 à 3 sont des schémas montrant des
cellules de mémoire à contenu adressable classiques.
La figure 4 est un schéma montrant une mémoire à contenu adressable comprenant une cellule de mémoire à 1 0 contenu adressable selon une forme de réal i sat ion de la
présente invention.
La figure 5 est un schéma montrant une configuration de cTrcuit détaillée d'une cellule de mémoire à contenu adres sable selon une forme de réal i sat ion de la présente
invention.
La figure 6 est un graphique montrant la consommation d'une cellule de mémoire à contenu adressable selon une forme de réalisation de la présente invention et des cellules de mémoire à contenu adressable classiques des
figures 1 à 3.
La figure 7 est un graphique montrant le temps de retard d'une cellule de mémoire à contenu adressable classique et d'une cellule de mémoire à contenu adressable
selon une forme de réalisation de la présente invention.
La présente invention va a présent étre décrite plus complètement ciaprès en se référant aux dessins joints, dans lesquels des formes de réalisation préférées de l' invention sont représentées. Cependant, cette invention peut étre mise en _uvre sous différentes formes, et ne devrait pas étre considérce comme étant limitée aux formes de réalisation exposoes ici. Ces formes de réalisation sont
plutôt proposées afin que cette description soit globale et
complète, et transmette totalement l'étendue de l'applicabilité de l 'invention aux personnes ayant une
bonne connaissance de la technique.
Une cellule de mémoire à contenu adressable (cellule CAM) selon une forme de réalisation préférée comprend une cellule de mémoire connectée entre des premier et deuxième noeuds, une première ligne de données pour transmettre un premier signal de donnces à la cellule de mémoire, une deuxième ligne de données pour transmettre un deuxième signal de donnces à la cellule de mémoire, et des premier et deuxième dispositifs de commutation connoctés séquentiellement en série entre une ligne de concordance et une tension de référence. De façon avantageuse, comme démontré ci-après, la cellule de mémoire à contenu adressable procure une densité d'intogration élevoe, une vitesse de fonctionnement élevoe, et une faible consommation de puissance par rapport aux cellules de
mémoire à contenu adressable classiques.
La figure 4 illustre une cellule de mémoire à contenu adressable (cellule CAM) selon une forme de réalisation de la présente invention. La mémoire à contenu adressable 100 comprend un groupement de cellules de mémoire à contenu adressable 110 comportant une pluralité de cellules de mémoire à contenu adressable 111 à 119, une pluralité de lignes de bit appariées (BLO, /BLO) à (BLn, /BLn), de lignes de mot WLO à WLm, et de lignes de concordance MLO à MLm. Chacune des lignes de mot WLO à WLm est associée à une rangée du groupement de cellules de mémoire à contenu adressable 110. Par exemple, la ligne de mot WLO est associée à la rangée comportant les cellules de mémoire à contenu adressable 111 à 113. De même, la ligne de mot WL1 est associée à la rangée comportant les cellules de mémoire à contenu adressable 114 à 116, et une ligne de mot WLm est associée à la rangée comportant les cellules de mémoire à
contenu adressable 117 à 119.
Chacune des paires de lignes de bit (BLO, /BLO) à (BLn, /BLn) est associée à chaque colonne du groupement de cellules de mémoire à contenu adressable 110. Par exemple, une paire de lignes de bit (BLO, /BLO) est connectée à une colonne comportant les cellules de mémoire à contenu adressable 111, 114 et 117. De même, une paire de lignes de bit (BL1, /BL1) est connectée à une colonne comportant les cellules de mémoire à contenu adressable 112, 115 et 118, et une paire de lignes de bit (BLn, /BLn) est connoctée à une colonne comportant les cellules de mémoire à contenu
adressable 113, 116 et 119.
Les lignes de concordance MLO à MLm sont connectées aux cellules de mémoire à contenu adressable de rangées correspondantes d'un groupement de cellules de mémoire à contenu adressable 110, et connectées à des transistors de pré-charge 121 à 123, respectivement. Une ligne de concordance MLO est connectée à une rangée comportant les cellules de mémoire à contenu adressable 111 à 113 et à un transistor de pré-charge 121. De même, une ligne de concordance ML1 est connectée à une rangée comportant les cellules de mémoire à contenu adressable 114 à 116 et à un transistor de pré-charge 122, et une ligne de concordance MLm est connectée à une rangée comportant les cellules de mémoire à contenu adressable 117 à 119 et à un transistor
de pré-charge 123.
Si les données devant être écrite sont chargées sur les paires de lignes de bit (BLO, /BLO) à (BLn, /BLn), l'une des lignes de mot WLO à WLm est utilisée pour sélectionner une rangée du groupement de cellules de mémoire à contenu adressable 110 afin d'écrire les données dans le groupement durant une opération d'écriture. Les lignes de mot WLO à WLm ne sont activées que durant une opération d'écriture, et sont inactives durant les autres modes de fonctionnement. Durant l'opération décriture, les transistors de pré-charge 121 à 123 nieffectuent pas
d'opération de pré-charge.
Durant une opération de comparaison, chacune des cellules de mémoire à contenu adressable 111 à 119 détecte la discordance entre les données mémorisoes à l'intérieur de celles-ci et les donnces entrées par l'intermédiaire d'une paire de lignes de bit correspondant à la cellule de mémoire à contenu adressable, et décharge une ligne de concordance correspondante parmi les lignes de concordance MLO à MLm. Par exemple, si les données entrées par l'intermédiaire d'une paire de lignes de bit (BLO, /BLO) ne concordent pas avec les données mémorisées dans une cellule de mémoire à contenu adressable 111, la cellule de mémoire à contenu adressable 111 décharge une ligne de concordance MLO. Autrement dit, la transition du niveau de la ligne de concordance MLO de haut à bas indique qu'il y a une discordance entre les données dans une rangée du groupement de cellules de mémoire à contenu adressable 110
correspondant à la ligne de concordance MLO.
La figure 5 illustre une configuration détaillée de la
cellule de mémoire à contenu adressable 111 de la figure 4.
Les autres cellules de mémoire à contenu adressable 112 à 119 ont la même configuration que la cellule de mémoire à contenu adressable 111. La cellule de mémoire à contenu adressable 111 comprend une cellule de mémoire et un circuit de comparaison. La cellule de mémoire comprend des
inverseurs 121 et 122 et des transistors métal-oxyde-
semiconducteur à canal N 123 et 124.
Le circuit de comparaison comprend une pluralité de
portes de passage, l'une comprenant des transistors métal-
oxyde-semiconducteur à canal N 125 et 126, et une autre
porte de passage comprenant des transistors métal-oxyde-
semiconducteur à canal N 127 et 128. Les portes de passage sont connectées en série entre la ligne de concordance MLO et la tension de masse, et déchargent un niveau de tension de la ligne de concordance MLO. Une grille du transistor métal-oxyde-semiconducteur à canal N 125 est connectée à la
ligne de bit BLO, une grille du transistor métal-oxyde-
semiconducteur à canal N 126 est connoctée au noeud Nll, une grille du transistor métal-oxyde-semiconducteur à canal N 127 est connectée au noeud N12, et une grille du LansisLor mLal-oxyde-GemiconducLeur canal 128 est
connacte la ligne de bit /0.
La cellule de mmoire contenu adreable 111 reoit les donnes d'entrde par l'intermdiaire de la paire de lignes de bit (BO, /BLO). Des donnes complAmentaires sonL charges sur la paire de lignes de bit (BLO, /BLO) durant les op6rations d'Acriture et de comparaison. [ar exemple, si les donndes charges sur la ligne de biL BLO sonL un "0" logique, des donndes logiques de "1" sonL charges sur la ligne de biL /BLO. Si leG jonneG chargeG sur ligne de bit BL0 sont un "1" logigue, des donndes logiques de "0" sonL
charges Gur la ligne de biL /BL0.
DuranL une opAraLion d'6criLure de la cellule de mmoire contenu adressable 111, les donndes complmen taireG devant atre crites sont charges sur la paire de lignes de biL (BLO, /BLO), eL la ligne de mot WL0 est acLive une Lension de niveau hauL. Les LransisLors mLal-oxyde- semiconducLeur canal N 123, 124 sonL renduG passantG en rAponGe la tension de niveau hauL de la ligne de moL WL0. Si la Lension de niveau hauL (} savoir les donnes logiques de "1") eGL applique la ligne de biL BL0 eL qu'une Lension de niveau bas (A savoir les donnes logiqueG de "0") est appligue la ligne de biL /BL0, le LansiGtor 123 transfAre la tenGiOn de niveau haut de la ligne de bit BL0 au nceud Nll, et le transistor 124 transfre la tension de niveau bas de la ligne de bit /BLO au nceud N12. Par consguent, la tension de niveau haut et la tension de niveau bas sont mmoriseG dans leG noeuds Nll, N12 par 1'intermAdiaire deG inverGeurG 121, 122,
respectivement.
DuranL une opAraLion de comparaion de la cellule de mmoire contenu adreGGable 111, les donndes devant Atre compares sont chargeG sur la paire de ligneG de bit (BLO, /BLO). La ligne de mot L0 maintient une tenGion de niveau bas duranL 1'opAraLion de comparaison. Si leG donnes chargeG sur la paire de ligneG de bit (BLO, /BL0) sonL identiques aux données des noeuds N11, N12 dans la cellule de mémoire à contenu adressable 110, l'une des portes de passage, à savoir les transistors 125 et 126 ou les transistors 127 et 128, est commutée à hors service, de tel le sorte que la l igne de concordance MLO conserve un
niveau de tension pré-chargé.
Si les donnces chargées sur une paire de lignes de bit (BLO, /BLO) sont différentes des données sur les noeuds N11, N12 de la cellule de mémoire à contenu adressable 111, l'un des transistors 125, 126 est rendu passant et l'autre de ceux-ci est rendu bloqué, et l'un des transistors 127 et 128 est rendu passant et l'autre de ceux-ci est rendu
bloqué, de façon à décharger la ligne de concordance MLO.
Par exemple, lorsque les noeuCs N11 et N12 de la cellule de mémoire à contenu adressable 111 mémorisent des tensions de niveaux haut et bas, respectivement, et que la paire de lignes de bit (BLO, /BLO) reçoit des tensions de niveaux bas et haut, respectivement, les transistors 125, 127 sont
bloqués et les transistors 126, 128 sont rendus passants.
Par conséquent, un trajet de courant est formé entre la ligne de concordance MLO et la tension de masse, de façon à
décharger la ligne de concordance MLO.
Si une tension de niveau haut est appliquée aux deux lignes de bit (BLO, /BLO), le trajet de courant est formé entre la ligne de concordance MLO et la tension de masse quelle que soit la valeur mémorisée dans les noeuds N11, N12 de la cellule de mémoire à contenu adressable 111, de façon à décharger par conséquent la ligne de concordance MLO. Ceci peut être utile pour initialiser la ligne de concordance MLO. AU contraire, si une tension de niveau bas est appliquée aux deux lignes de bit (BLO, /BLO) , le trajet de courant entre la ligne de concordance MLO et la tension de masse est interrompu, et un niveau de tension de la ligne de concordance MLO n'est pas changé. Ceci peut être utile pour maintenir le niveau de tension de la ligne de
concordance MLO.
La figure 6 est un graphique illustrant un résultat de comparai son de la cel lule de mémoire à contenu adres sable de la figure 5 et des cellules de mémoire à contenu adressable des figures 1 à 3 du point de vue de la consommation de puissance. Les cellules de mémoire à contenu adressable 10, 30, 50 et 111 sont préparées avec le même procédé métal-oxydesemiconducteur complémentaires, avec la même largeur de lignes de 0,18 m, et un condensateur est connecté entre une tension de masse et une ligne de concordance de chaque cellule de mémoire à contenu adressable 10, 30, 50 et 111. La consommation de puissance est mesurée sur chaque cellule de mémoire à contenu adressable 10, 30, 50 et 111 en utilisant la capacité du condensateur. Comme montré en figure 6, lorsqu'une tension de source d'alimentation VDD est de 1,8 V et qu'une fréquence f d'un signal d'entrée est de 50 MHz, la consommation de puissance de la cellule de mémoire à contenu adressable 111 est inférieure à la consommation de puissance des cellules de
mémoire à contenu adressable classiques 10, 30 et 50.
La figure 7 est un graphique montrant un résultat de comparaison de la cellule de mémoire à contenu adressable de la figure 3 et de la cellule de mémoire à contenu adressable 111 de la figure 5 du point de vue du temps de retard, en supposant que la cellule de mémoire à contenu adressable 111 ait la même surface que la cellule de mémoire à contenu adressable 50 de la figure 3. Le temps de retard indique le temps pour décharger une ligne de concordance après l'application d'un signal prédéterminé à
une paire de lignes de bit et à une ligne de mot.
Comme montré en figure 7, la cellule de mémoire à contenu adressable 111 de la figure 5 présente une vitesse de fonctionnement supérieure de 11 à 18% à celle de la
cellule de mémoire à contenu adressable 50 de la figure 3.
De plus, comme la cellule de mémoire à contenu adressable 111 de la figure 5 peut fonctionner à une vitesse plus rapide sans transistor métaloxyde-semiconducteur à canal P (celui qui est utilisé dans la cellule de mémoire à contenu adressable de la figure 3), occupant une plus grande surface de circuit, la cellule de mémoire à contenu adressable 111 peut réduire une surface de circuit par
rapport à cellule de mémoire à contenu adressable 50. De façon avantageuse, une cellule de mémoire à contenu adressable selon
une forme de réal i sat ion de la présente invention procure une plus faible consommation de puissance, une densité d'intégration plus élevée, et une vitesse de fonctionnement plus élevée, par rapport aux
cellules de mémoire à contenu adressable classiques.
Bien que cette invention ait été particulièrement représentée et décrite en se référant à des formes de réalisation préférées de celle-ci, les personnes ayant une bonne connaissance de la technique comprendront que différents changements de forme et de détails peuvent y être apportés sans s'écarter de l' esprit et de l'étendue de l'applicabilité de l' invention telle qu'ils sont définis
par les revendications jointes.
Claims (21)
1. Dispositif de mémoire à contenu adressable, caractérisé en ce qu'il comprend: une cellule de mémoire (111) connoctée entre des premier et deuxième noeuds (N11, N12); des première et deuxième lignes de données (BL0, /BL0) pour transmettre des premier et deuxième signaux de données aux premier et deuxième noeuds (N11, N12), respectivement; et des premier et deuxième dispositifs de commutation (125, 126; 127, 128) connectés en série entre une ligne de concordance (ML0) et une tension de référence, et en ce que le premier dispositif de commutation (125, 126) est commandé par le premier signal de données et une tension du premier noeud (N11), et en ce que le deuxième dispositif de commutation (127, 128) est commandé par le deuxième signal
de donnces et une tension du deuxième noeud (N12).
2. Dispositif selon la revendication 1, caractérisé en ce que l'un des premier et deuxième dispositifs de commutation (125, 126; 127, 128) est mis hors service lorsque le niveau de tension du premier noeud (N11) est similaire à un niveau de tension du premier signal de données et que le niveau de tension du deuxième noeud (N12) est similaire à un niveau de tension du deuxième signal de
données.
3. Dispositif selon la revendication 1, caractérisé en ce que les premier et deuxième dispositifs de commutation (125, 126; 127, 128) sont tous deux mis en service lorsque le niveau de tension du premier noeud (N11) est différent d'un niveau de tension du premier signal de donnces et que le niveau de tension du deuxième noeud (N12) est différent
dun niveau de tension du deuxième signal de données.
4. Dispositif selon la revendication 1, caractérisé en ce que le premier dispositif de commutation (125, 126) comprend: un premier LransisLor (125) comporLanL une premi@re borne conecLe la ligne de concordance (M[O), une deuxiAme borne connacte aU deuxiAme diGposiLif de commuLaLion (127, 128), eL une LoisiAme borne connecL6e la premiAre ligne de donndes (BLO); eL un deuxime LansisLor (126) comporLanL une premi@re borne connacL@e la ligne de concordance (0), une deuxiAme borne connecL4e au deuxiAme di GOS iLif de commuLaLion (127, 128), eL une Lroisime borne connecLe au
iO premier nceud (11).
5. DispoGiLit selon la revendicaLion 4, caracL6ris en ce que les premier eL deuxiAme LransisLors (125, 126) comprennenL des LransisLorG m@Laloxyde-semiconducLeur canal N.
6. DispoGiLif selon la revendicaLion 4, caracL@risA en ce que le deuxiAme disposiLif de commuLaLion (127, 128) coprend: un LroisiAme LansisLor (127) comporLanL une premi@re borne connecL@e au premier dispoGiLif de commuLaLion (125, 126), une deuxime borne connacL@e la Lension de rfArence, eL une LroisiAme borne connecLe au deuxiAme nceud (N12); eL un quaLriAme LransisLor (128) comporLanL une premiAre borne connacL6e au premier disposiLif de commuLaLion (125, 126), une dePxi6me borne connecL@e la Lension de rfrence, eL une LroisiAme borne connecL6e la deuxiAme
ligne de donnes (/BLO).
7. DisosiLif selon la revendicaLion 6, caracLAris en ce que les LroisiAme eL quaLriAme LranGiGLorG (127, 128) comprennenL des LransisLors mALaloxyde-semiconducLeur canal N.
8. DiGposiLif selon la revendicaLion 1, caracL@risA en
ce que la Lension de rAfArence eGL une Lension de masse.
9. DisposiLif selon la revendicaLion 1, caracLArisA en ce que la cellule de mmoire (111) comprend: un cinquième transistor (123) comportant une première borne connectée à la première ligne de données (BLO), une deuxième borne connoctée au premier noeud (Nll), et une troisième borne connectée à une ligne d'adresse (WLO); un sixième transistor (124) comportant une première borne connectée à la deuxième ligne de données (/BLO), une deuxième borne connectée au deuxième noeud (N12), et une troisième borne connectée à une ligne d'adresse (WLO); et en ce que la cellule de mémoire (111) comprend: un premier inverseur (121) comportant une borne d'entrée connectée au premier noeud (Nll) et une borne de sortie connectée au deuxième noeud (N12); et un deuxième inverseur (122) comportant une borne d'entrce connectée au deuxième noeud (N12) et une borne de
sortie connectée au premier noeud (Nll).
10. Dispositif selon la revendication 1, caractérisé en ce que la cellule de mémoire (111) comprend une cellule de
mémoire morte statique (SRAM).
11. Dispositif de mémoire à contenu adressable, caractérisé en ce qu'il comprend: une cellule de mémoire (111) pour basculer des premier et deuxième signaux de données sur des premier et deuxième noeuds (Nll, N12) à partir de première et deuxième lignes de données (BLO, /BLO), respectivement; un premier dispositif de commutation (125) comportant une première borne connectée à une ligne de concordance (MLO), une deuxième borne connoctée à un noeud commun (N13), et une troisième borne connectée à la première ligne de données (BLO); un deuxième dispositif de commutation (126) comportant une première borne connectée à la ligne de concordance (MLO), une deuxième borne connectée au noeud commun (N13), et une troisième borne connectée au premier noeud (Nll); un troisième dispositif de commutation (128) comportant une première borne connoctée à une tension de référence, une deuxième borne connectée au noeud commun (N13), et une troisième borne connectée à la deuxième ligne de données (/BLO); et un quatrième dispositif de commutation (127) comportant une première borne connectée à la tension de référence, une deuxième borne connectée au noeud commun (N13), et une
troisième borne connectée au deuxième noeud (N12).
12. Dispositif selon la revendication 11, caractérisé en ce que les premier, deuxième, troisième et quatrième dispositifs de commutation (125, 126, 128, 127) comprennent des transistors métal-oxyde-semiconducteur à canal N.
13. Dispositif selon la revendication 11, caractérisé
en ce que la tension de référence est une tension de masse.
14. Dispositif selon la revendication 11, caractérisé en ce que la cellule de mémoire (111) comprend une cellule
de mémoire morte statique (SRAM).
15. Dispositif de mémoire à contenu adressable, caractérisé en ce qu'il comprend: une cellule de mémoire (111) connectée entre des premier et deuxième noeuds (Nll, N12); une première ligne de donnces (BLO) pour transférer un premier signal de donnces au premier noeud (Nll); une deuxième ligne de données (/BLO) pour transférer un deuxième signal de données au deuxième noeud (N12); et un circuit de comparalson (125, 126, 127, 128) connecté aux premier et deuxième noeuds (Nll, N12) et à une ligne de concordance (MLO), et en ce que le circuit de comparaison (125, 126, 127, 128) compare les niveaux de tension des premier et deuxième signaux de données aux niveaux de tension des premier et deuxième noeuds (Nll, N12), respectivement, et commande un niveau de tension de la ligne de concordance (MLO) en fonction du résultat de la comparaison.
16. Dispositif selon la revendication 15, caractérisé en ce que le circuit de comparaison (125, 126, 127, 128) comprend: un premier dispositif de commutation (125, 126) comportant une première borne connectée à la ligne de concordance (MLO), une deuxième borne connectée à la première ligne de données (BLO), et une troisième borne connoctée au premier noeud (Nll); et un deuxième dispositif de commutation (127, 128) comportant une première borne connectée à une tension de référence, une deuxième borne connectée à la deuxième ligne de données ( /BLO), et une troisième borne connectée au deuxième noeud (N12), et en ce que les premier et deuxième dispositifs de commutation (125, 126; 127, 128) sont connoctés en série entre eux et forment un trajet de courant entre la ligne de concordance (MLO) et la tension
de référence.
17. Dispositif selon la revendication 16, caractérisé en ce que l'un des premier et deuxième dispositifs de commutation (125, 126; 127, 128) est mis hors service de telle sorte que la ligne de concordance (MLO) soit déconnectée de la tension de référence lorsqu'un niveau de tension du premier noeud (Nll) est similaire à un niveau de tension du premier signal de données et qu'un niveau de tension du deuxième noeud (N12) est similaire à un niveau
de tension du deuxième signal de donnces.
18. Dispositif selon la revendication 16, caractérisé en ce que les premier et deuxième dispositifs de commutation (125, 126; 127, 128) sont tous deux mis en service de telle sorte que la ligne de concordance (MLO) soit connectée à la tension de rétérence lorsqu'un niveau de tension du premier noeud (Nll) est différent du premier signal de données et qu'un niveau de tension du deuxième
noeud (N12) est différent du deuxième signal de donnces.
19. Dispositif selon la revendication 16, caractérisé en ce que les premier et deuxième dispositifs de commutation (125, 126; 127, 128) comprennent chacun une paire de transistors métal-oxyde-semiconducteur à canal N.
20. Dispositif selon la revendication 16, caractérisé
en ce que la tension de référence est une tension de masse.
21. Dispositif selon la revindication 15, caractérisé en ce que la cellule de mémoire (111) comprend une cellule
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