JP2741810B2 - 内容アドレス式メモリ - Google Patents
内容アドレス式メモリInfo
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- JP2741810B2 JP2741810B2 JP3310921A JP31092191A JP2741810B2 JP 2741810 B2 JP2741810 B2 JP 2741810B2 JP 3310921 A JP3310921 A JP 3310921A JP 31092191 A JP31092191 A JP 31092191A JP 2741810 B2 JP2741810 B2 JP 2741810B2
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Description
【０００１】
【産業上の利用分野】本発明は、記憶された多数の情報
の中から所望とする情報を検索し、該所望とする情報も
しくはその情報が記憶されたメモリのアドレスを出力す
る内容アドレス式メモリ(Content Addressable Memory
、連想メモリ；Associative Memory)に関する。
の中から所望とする情報を検索し、該所望とする情報も
しくはその情報が記憶されたメモリのアドレスを出力す
る内容アドレス式メモリ(Content Addressable Memory
、連想メモリ；Associative Memory)に関する。
【０００２】
【従来の技術】近年、上記のような検索機能を備えた内
容アドレス式メモリが提案されている。図５は、従来の
内容アドレス式メモリの一例を表わした回路ブロック図
である。この内容アドレス式メモリ１０には、１ビット
単位のビットデータ８ビット分を１ワードとするワード
データが記憶される、互いに図の横方向に並ぶ８ビット
のメモリセルからなるワードメモリ１１ａ，１１ｂ，
…，１１ｆを多数（ここでは簡単のため６個のみとす
る）備えたメモリ１１が備えられている。またこの内容
アドレスメモリ１０は、１ワードの検索データが入力さ
れラッチされる検索データレジスタ１２と、検索データ
レジスタ１２にラッチされた検索データのうちどのビッ
トを検索に用いるかを定めるマスクレジスタ１３とを備
え、検索データレジスタ１２にラッチされた検索データ
のうち、マスクレジスタ１３にラッチされたマスクデー
タの、理論’０’に対応するビット部分のみの第１のビ
ットパターンと、メモリ１１内の各ワードメモリ１１
ａ，１１ｂ，…，１１ｆに記憶されたワードデータのう
ち、マスクレジスタ１３にラッチされたマスクデータの
論理’０’に対応するビット部分のみの第２のビットパ
ターンとの一致不一致が比較され、該各ワードメモリ１
１ａ，１１ｂ，…，１１ｆのそれぞれに対応して備えら
れた検索一致線１４ａ，１４ｂ，…，１４ｆのうちビッ
トパターンが一致したメモリ１１ａ，１１ｂ，…，１１
ｆに対する検索一致線１４ａ，１４ｂ，…，１４ｆに論
理’１’の一致信号、それ以外の一致線１４ａ，１４
ｂ，…，１４ｆに論理’０’の一致信号が出力される。
容アドレス式メモリが提案されている。図５は、従来の
内容アドレス式メモリの一例を表わした回路ブロック図
である。この内容アドレス式メモリ１０には、１ビット
単位のビットデータ８ビット分を１ワードとするワード
データが記憶される、互いに図の横方向に並ぶ８ビット
のメモリセルからなるワードメモリ１１ａ，１１ｂ，
…，１１ｆを多数（ここでは簡単のため６個のみとす
る）備えたメモリ１１が備えられている。またこの内容
アドレスメモリ１０は、１ワードの検索データが入力さ
れラッチされる検索データレジスタ１２と、検索データ
レジスタ１２にラッチされた検索データのうちどのビッ
トを検索に用いるかを定めるマスクレジスタ１３とを備
え、検索データレジスタ１２にラッチされた検索データ
のうち、マスクレジスタ１３にラッチされたマスクデー
タの、理論’０’に対応するビット部分のみの第１のビ
ットパターンと、メモリ１１内の各ワードメモリ１１
ａ，１１ｂ，…，１１ｆに記憶されたワードデータのう
ち、マスクレジスタ１３にラッチされたマスクデータの
論理’０’に対応するビット部分のみの第２のビットパ
ターンとの一致不一致が比較され、該各ワードメモリ１
１ａ，１１ｂ，…，１１ｆのそれぞれに対応して備えら
れた検索一致線１４ａ，１４ｂ，…，１４ｆのうちビッ
トパターンが一致したメモリ１１ａ，１１ｂ，…，１１
ｆに対する検索一致線１４ａ，１４ｂ，…，１４ｆに論
理’１’の一致信号、それ以外の一致線１４ａ，１４
ｂ，…，１４ｆに論理’０’の一致信号が出力される。
【０００３】以下、マスクレジスタ１３にラッチされた
マスクデータについては特に言及せず、マスクデータに
よりマスクされた後の検索データ、ワードデータについ
ても単にそれぞれ検索データ、ワードデータと称する。
図６は、検索データとワードデータとの一致不一致を検
出する、１ビット分の一致検出回路の例を示した回路図
である。
マスクデータについては特に言及せず、マスクデータに
よりマスクされた後の検索データ、ワードデータについ
ても単にそれぞれ検索データ、ワードデータと称する。
図６は、検索データとワードデータとの一致不一致を検
出する、１ビット分の一致検出回路の例を示した回路図
である。
【０００４】検索データを構成する所定のビットデータ
をＩ、このビットデータＩと対応する、ワードデータ側
のビットデータをｍ、Ｉ，ｍの反転データをそれぞれ
Ｉ’，ｍ’としたとき、図６に示すような２つのトラン
ジスタＴ１、Ｔ２を用いた一致検出回路１９によりこの
一致検出回路１９からＩとｍとのイクスクルーシブオア
信号Ｅｘが出力される。
をＩ、このビットデータＩと対応する、ワードデータ側
のビットデータをｍ、Ｉ，ｍの反転データをそれぞれ
Ｉ’，ｍ’としたとき、図６に示すような２つのトラン
ジスタＴ１、Ｔ２を用いた一致検出回路１９によりこの
一致検出回路１９からＩとｍとのイクスクルーシブオア
信号Ｅｘが出力される。
【０００５】ここで検索一致線ＭＬに一致信号を出力す
るには、先ずトランジスタＴ４のゲート信号Ｓ１をＨレ
ベルにして検索一致線ＭＬに電荷をチャージした後該信
号Ｓ１をＬレベルにする。その後互いに対応するビット
データ毎に備えられた一致検出回路１９により、イクス
クルーシブオア信号Ｅｘを得、全てのビットに関してイ
クスクルーシブオア信号Ｅｘが決定された後、トランジ
スタＴ５のゲート信号Ｓ２がＨレベルとなる。このと
き、１ビットでも不一致であればそのビットデータに対
応するイクスクルーシブオア信号Ｅｘが’１’となり検
索一致線ＭＬにチャージされた電荷はトランジスタＴ
３、配線ＳＬ、およびトランジスタＴ５を経由して放電
されることになる。したがって検索データとワードデー
タとが一致すると検索一致線ＭＬにＨレベルの一致信
号、１ビットでも相違すると検索一致線ＭＬにＬレベル
の一致信号が出力される。
るには、先ずトランジスタＴ４のゲート信号Ｓ１をＨレ
ベルにして検索一致線ＭＬに電荷をチャージした後該信
号Ｓ１をＬレベルにする。その後互いに対応するビット
データ毎に備えられた一致検出回路１９により、イクス
クルーシブオア信号Ｅｘを得、全てのビットに関してイ
クスクルーシブオア信号Ｅｘが決定された後、トランジ
スタＴ５のゲート信号Ｓ２がＨレベルとなる。このと
き、１ビットでも不一致であればそのビットデータに対
応するイクスクルーシブオア信号Ｅｘが’１’となり検
索一致線ＭＬにチャージされた電荷はトランジスタＴ
３、配線ＳＬ、およびトランジスタＴ５を経由して放電
されることになる。したがって検索データとワードデー
タとが一致すると検索一致線ＭＬにＨレベルの一致信
号、１ビットでも相違すると検索一致線ＭＬにＬレベル
の一致信号が出力される。
【０００６】
【発明が解決しようとする課題】通常の内容アドレス式
メモリでは、上記のように検索データを入力して、記憶
された多数のワードデータの中から検索データと一致す
るワードデータを検索する構成を備えているが、検索デ
ータの値以上の値を有するワードデータ、検索データの
値未満の値を有するワードデータ等大小比較を行う機能
は付与されていない。この場合、種々の値を有する検索
データを順次入力して検索してマイクロプロセッサ等で
処理すること等により結果的に大小比較を行う必要があ
るが、一致の条件のみで検索すると、その検索範囲が非
常に広い場合や一致条件が存在しない場合等に検索すべ
きデータ量が増大し、検索に長時間を要するという問題
を生じる。
メモリでは、上記のように検索データを入力して、記憶
された多数のワードデータの中から検索データと一致す
るワードデータを検索する構成を備えているが、検索デ
ータの値以上の値を有するワードデータ、検索データの
値未満の値を有するワードデータ等大小比較を行う機能
は付与されていない。この場合、種々の値を有する検索
データを順次入力して検索してマイクロプロセッサ等で
処理すること等により結果的に大小比較を行う必要があ
るが、一致の条件のみで検索すると、その検索範囲が非
常に広い場合や一致条件が存在しない場合等に検索すべ
きデータ量が増大し、検索に長時間を要するという問題
を生じる。
【０００７】この問題を解決するために内容アドレス式
メモリ自体に組み込む大小関係を判定する回路が提案さ
れている（特開平１−１７５０２９号公報、特開昭６３
−１４４４９５号公報参照）。しかし、上記特開平１−
１７５０２９号公報に提案された回路は、各メモリセル
（１ビット）あたり６〜７トランジスタ＋１アンドゲー
ト必要とし、アンドゲートは一般に大きく、通常トラン
ジスタ６個分とされるため、結局各メモリセルあたり１
２〜１３個のトランジスタを必要とする。内容アドレス
式メモリには通常極めて多数のメモリセルが備えられて
いるため、このように各メモリセルあたり１２〜１３個
ものトランジスタを付加すると全体として厖大な規模の
回路となり、ＬＳＩ化した場合のチップ面積を大きく広
げてしまう結果となる。また上記特開昭６３−１４４４
９５号公報に提案された回路は、上記と比べ小さい回路
で同等の機能が実現されているが、それでも各メモリセ
ルにあたり８個のトランジスタを必要とし、まだまだ回
路規模が大きく、さらに回路規模を削減することが要請
される。
メモリ自体に組み込む大小関係を判定する回路が提案さ
れている（特開平１−１７５０２９号公報、特開昭６３
−１４４４９５号公報参照）。しかし、上記特開平１−
１７５０２９号公報に提案された回路は、各メモリセル
（１ビット）あたり６〜７トランジスタ＋１アンドゲー
ト必要とし、アンドゲートは一般に大きく、通常トラン
ジスタ６個分とされるため、結局各メモリセルあたり１
２〜１３個のトランジスタを必要とする。内容アドレス
式メモリには通常極めて多数のメモリセルが備えられて
いるため、このように各メモリセルあたり１２〜１３個
ものトランジスタを付加すると全体として厖大な規模の
回路となり、ＬＳＩ化した場合のチップ面積を大きく広
げてしまう結果となる。また上記特開昭６３−１４４４
９５号公報に提案された回路は、上記と比べ小さい回路
で同等の機能が実現されているが、それでも各メモリセ
ルにあたり８個のトランジスタを必要とし、まだまだ回
路規模が大きく、さらに回路規模を削減することが要請
される。
【０００８】本発明は、上記事情に鑑み、入力された検
索データと記憶された各ワードデータとの大小関係を判
定する機能を、従来提案されている回路構成と比べ小さ
い回路規模で実現した内容アドレス式メモリを提供する
ことを目的とする。
索データと記憶された各ワードデータとの大小関係を判
定する機能を、従来提案されている回路構成と比べ小さ
い回路規模で実現した内容アドレス式メモリを提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明の内容アドレス式メモリは、 （ａ） １ビット単位のビットデータの１ワード分の集
合からなるワードデータを記憶するワードメモリが多数
配列されてなるメモリ （ｂ） 該メモリを構成する、各ビットデータを記憶す
る各メモリセル毎に備えられた、入力された検索データ
と各ワードメモリに記憶された各ワードデータの互いに
対応するビットデータどうしを比較して、これらのビッ
トデータの一致と不一致とを区別する一致信号を出力す
る多数の一致検出回路 （ｃ） 各メモリセル毎に備えられた、検索データと各
ワードデータの互いに対応するビットデータどうしを比
較して、検索データと各ワードデータのうちの一方のデ
ータ側のビットデータが他方のデータ側のビットデータ
よりも大きいか否かを区別する判定信号を出力する多数
の大小比較回路 （ｄ） 前記各ワードメモリ毎に備えられた、所定の信
号伝達の起点となる信号入力端子と、第１及び第２の信
号出力端子と、各ビットに対応して備えられた第１のト
ランジスタであって、最上位ビットに対応する第１のト
ランジスタのドレインが前記信号入力端子に接続される
とともに最下位ビットに対応する第１のトランジスタの
ソースが前記第１の信号出力端子に接続され、かつ、上
位ビット側から下位ビット側に向って順次に、上位ビッ
ト側の第１のトランジスタのソースが、下位ビット側の
第１のトランジスタのドレインに接続されてなり、さら
に、各第１のトランジスタのゲートが、対応する一致検
出回路の出力端子に接続されて、該対応する一致検出回
路から前記互いに対応するビットデータが一致する旨の
一致信号が出力された場合にドレインとソースとの間が
導通状態となる第１のトランジスタと、各ビットに対応
して備えられた第２のトランジスタであって、ドレイン
が同一のビットに対応する前記第１のトランジスタのド
レインに接続されるとともにソースが前記第２の信号出
力端子に接続されてなり、さらに、各第２のトランジス
タのゲートが、対応する大小比較回路の出力端子に接続
されて、該対応する大小比較回路から一方のデータ側の
ビットデータが他方のデータ側のビットデータよりも大
きい旨の判定信号が出力された場合にドレインとソース
と の間が導通状態となる第２のトランジスタとからなる
トランミッションゲートスイッチ網の各要素を備えたこ
とを特徴とするものである。
の本発明の内容アドレス式メモリは、 （ａ） １ビット単位のビットデータの１ワード分の集
合からなるワードデータを記憶するワードメモリが多数
配列されてなるメモリ （ｂ） 該メモリを構成する、各ビットデータを記憶す
る各メモリセル毎に備えられた、入力された検索データ
と各ワードメモリに記憶された各ワードデータの互いに
対応するビットデータどうしを比較して、これらのビッ
トデータの一致と不一致とを区別する一致信号を出力す
る多数の一致検出回路 （ｃ） 各メモリセル毎に備えられた、検索データと各
ワードデータの互いに対応するビットデータどうしを比
較して、検索データと各ワードデータのうちの一方のデ
ータ側のビットデータが他方のデータ側のビットデータ
よりも大きいか否かを区別する判定信号を出力する多数
の大小比較回路 （ｄ） 前記各ワードメモリ毎に備えられた、所定の信
号伝達の起点となる信号入力端子と、第１及び第２の信
号出力端子と、各ビットに対応して備えられた第１のト
ランジスタであって、最上位ビットに対応する第１のト
ランジスタのドレインが前記信号入力端子に接続される
とともに最下位ビットに対応する第１のトランジスタの
ソースが前記第１の信号出力端子に接続され、かつ、上
位ビット側から下位ビット側に向って順次に、上位ビッ
ト側の第１のトランジスタのソースが、下位ビット側の
第１のトランジスタのドレインに接続されてなり、さら
に、各第１のトランジスタのゲートが、対応する一致検
出回路の出力端子に接続されて、該対応する一致検出回
路から前記互いに対応するビットデータが一致する旨の
一致信号が出力された場合にドレインとソースとの間が
導通状態となる第１のトランジスタと、各ビットに対応
して備えられた第２のトランジスタであって、ドレイン
が同一のビットに対応する前記第１のトランジスタのド
レインに接続されるとともにソースが前記第２の信号出
力端子に接続されてなり、さらに、各第２のトランジス
タのゲートが、対応する大小比較回路の出力端子に接続
されて、該対応する大小比較回路から一方のデータ側の
ビットデータが他方のデータ側のビットデータよりも大
きい旨の判定信号が出力された場合にドレインとソース
と の間が導通状態となる第２のトランジスタとからなる
トランミッションゲートスイッチ網の各要素を備えたこ
とを特徴とするものである。
【００１０】ここで上記検索データ、上記各ワードメモ
リは、この内容アドレス式メモリが比較すべきビットパ
ターンを一部にのみ制限するためのマスク機能を備えた
場合は、マスクされていない（比較（検索）の対象とさ
れる）ビット部分のみをいう。
リは、この内容アドレス式メモリが比較すべきビットパ
ターンを一部にのみ制限するためのマスク機能を備えた
場合は、マスクされていない（比較（検索）の対象とさ
れる）ビット部分のみをいう。
【００１１】
【作用】本発明の内容アドレス式メモリは、各メモリ毎
に上記（ｂ）の一致検出回路、上記（ｃ）の大小比較回
路を備え、上記（ｄ）のトランスミッションゲートスイ
ッチ網により検索データとワードデータとが完全に一致
しているか、もしくは上記一方のデータ側のビットデー
タが他方のデータ側のビットデータよりも大きいかを上
位のビットから順次判定して出力するようにし、これに
より検索データとワードデータとの大小が定められる。
また、後述する実施例に示すように、本発明では各メモ
リセル毎に６個のトランジスタで構成することもでき、
従来の提案に係る回路と比べその回路規模が一段と削減
される。
に上記（ｂ）の一致検出回路、上記（ｃ）の大小比較回
路を備え、上記（ｄ）のトランスミッションゲートスイ
ッチ網により検索データとワードデータとが完全に一致
しているか、もしくは上記一方のデータ側のビットデー
タが他方のデータ側のビットデータよりも大きいかを上
位のビットから順次判定して出力するようにし、これに
より検索データとワードデータとの大小が定められる。
また、後述する実施例に示すように、本発明では各メモ
リセル毎に６個のトランジスタで構成することもでき、
従来の提案に係る回路と比べその回路規模が一段と削減
される。
【００１２】
【実施例】以下、本発明の実施例について説明する。図
１（Ａ）、（Ｂ）、（Ｃ）は検索データを構成する所定
のビットデータＩと、このビットデータＩと対応するワ
ードメモリ側のビットデータｍとを比較し、それぞれｍ
＞Ｉ、ｍ＝Ｉ、ｍ＜Ｉの場合にＨレベルの信号を出力す
る、それぞれ本発明にいう大小比較回路の一例、一致検
出回路の一例、大小比較回路の他の例を示した図であ
る。ここでＩ’、ｍ’はそれぞれビットデータＩ、ｍの
反転データを表わしている。
１（Ａ）、（Ｂ）、（Ｃ）は検索データを構成する所定
のビットデータＩと、このビットデータＩと対応するワ
ードメモリ側のビットデータｍとを比較し、それぞれｍ
＞Ｉ、ｍ＝Ｉ、ｍ＜Ｉの場合にＨレベルの信号を出力す
る、それぞれ本発明にいう大小比較回路の一例、一致検
出回路の一例、大小比較回路の他の例を示した図であ
る。ここでＩ’、ｍ’はそれぞれビットデータＩ、ｍの
反転データを表わしている。
【００１３】表１に図（Ａ）、（Ｂ）、（Ｃ）に示す回
路の真理値表を示す。
路の真理値表を示す。
【００１４】
【表１】 ────────────────────────── ｍ ｍ’ Ｉ Ｉ’ ｆｉ ｇｉ ｈｉ ０ １ ０ １ ０ １ ０ ０ １ １ ０ ０ ０ １ １ ０ ０ １ １ ０ ０ １ ０ １ ０ ０ １ ０ ────────────────────────── 図２は本発明にいうトランスミッションゲートスイッチ
網の一例を示した回路図である。
網の一例を示した回路図である。
【００１５】この例は、図１（Ａ）の大小比較回路と図
１（Ｂ）の一致検出回路を採用した場合のトランスミッ
ションゲートスイッチ網であり、またここでは簡単のた
め４ビットで１ワードを構成する場合の回路が示されて
いる。ここで、ｆ0 、ｇ0 は検索データとワードデータ
を構成する各４ビットのデータのうち最上位のビット
（ＭＳＢ）どおしをそれぞれ比較した図１（Ａ）、
（Ｂ）に示す回路の出力信号を表わし、以下最下位のビ
ット（ＬＳＢ）に向かってｆ 1 ，ｇ1 ；ｆ2 ，ｇ2；ｆ3
，ｇ3 の記号が付されている。
１（Ｂ）の一致検出回路を採用した場合のトランスミッ
ションゲートスイッチ網であり、またここでは簡単のた
め４ビットで１ワードを構成する場合の回路が示されて
いる。ここで、ｆ0 、ｇ0 は検索データとワードデータ
を構成する各４ビットのデータのうち最上位のビット
（ＭＳＢ）どおしをそれぞれ比較した図１（Ａ）、
（Ｂ）に示す回路の出力信号を表わし、以下最下位のビ
ット（ＬＳＢ）に向かってｆ 1 ，ｇ1 ；ｆ2 ，ｇ2；ｆ3
，ｇ3 の記号が付されている。
【００１６】このトランスミッションゲートスイッチ網
の信号入力端子ＩＮは電源ＶDDと接続されており、この
電圧信号が２つの信号出力端子Ｏ０、Ｏ１のいずれかに
伝達される。信号入力端子ＩＮの電圧信号がＯ０に伝達
されるとワードデータが検索データよりも大きい値を有
することを意味し、Ｏ１に伝達されるとワードデータと
検索データとが等しいことを意味する。またこの実施例
では３番目の出力端子Ｏ２が備えれており、Ｏ０とＯ１
とのいずれにも信号入力端子ＩＮの電圧信号が伝達され
ない場合、即ちワードデータが検索データよりも小さい
値を有する場合にＨレベルの信号が出力される。
の信号入力端子ＩＮは電源ＶDDと接続されており、この
電圧信号が２つの信号出力端子Ｏ０、Ｏ１のいずれかに
伝達される。信号入力端子ＩＮの電圧信号がＯ０に伝達
されるとワードデータが検索データよりも大きい値を有
することを意味し、Ｏ１に伝達されるとワードデータと
検索データとが等しいことを意味する。またこの実施例
では３番目の出力端子Ｏ２が備えれており、Ｏ０とＯ１
とのいずれにも信号入力端子ＩＮの電圧信号が伝達され
ない場合、即ちワードデータが検索データよりも小さい
値を有する場合にＨレベルの信号が出力される。
【００１７】ここで一例として、記憶されたワードデー
タがＭＳＢ側から順に「１１０１」であり、検索データ
がＭＳＢ側から「１０１１」である場合、 （ｆ0 ，ｆ1 ，ｆ2 ，ｆ3 ）＝（０，１，０，０） （ｇ0 ，ｇ1 ，ｇ2 ，ｇ3 ）＝（１，０，０，１） となり、図２に示す回路のトランジスタＴ１４、Ｔ１１
を通るスイッチ経路のみが成立し、信号出力端子Ｏ０に
のみＨレベル、他の信号出力端子Ｏ１，Ｏ２にＬレベル
の信号が出力され、これによりワードデータ「１１０
１」＞検索データ「１０１１」が判定される。
タがＭＳＢ側から順に「１１０１」であり、検索データ
がＭＳＢ側から「１０１１」である場合、 （ｆ0 ，ｆ1 ，ｆ2 ，ｆ3 ）＝（０，１，０，０） （ｇ0 ，ｇ1 ，ｇ2 ，ｇ3 ）＝（１，０，０，１） となり、図２に示す回路のトランジスタＴ１４、Ｔ１１
を通るスイッチ経路のみが成立し、信号出力端子Ｏ０に
のみＨレベル、他の信号出力端子Ｏ１，Ｏ２にＬレベル
の信号が出力され、これによりワードデータ「１１０
１」＞検索データ「１０１１」が判定される。
【００１８】尚、図２に示すトランスミッションゲート
スイッチ網は、＞，＝，＜，を判定する回路であるが、
例えば図２に示すトランスミッションゲートスイッチ網
に図３に示す回路を付加すること等により、≧，≦を判
定する回路も容易に構成される。また、図２に示すトラ
ンスミッションゲートスイッチ網は、図１（Ａ）に示す
大小比較回路を用いた場合のトランスミッションゲート
スイッチ網であるとして説明したが、図１（Ａ）に示す
大小比較回路に代えて図１（Ｃ）に示す大小比較回路を
用いてもよい。その場合、ワードデータ＜検索データの
場合にＯ０にＨレベルの信号が出力され、ワードデータ
＞検索データの場合にＯ２にＨレベルの信号が出力され
ることになる。
スイッチ網は、＞，＝，＜，を判定する回路であるが、
例えば図２に示すトランスミッションゲートスイッチ網
に図３に示す回路を付加すること等により、≧，≦を判
定する回路も容易に構成される。また、図２に示すトラ
ンスミッションゲートスイッチ網は、図１（Ａ）に示す
大小比較回路を用いた場合のトランスミッションゲート
スイッチ網であるとして説明したが、図１（Ａ）に示す
大小比較回路に代えて図１（Ｃ）に示す大小比較回路を
用いてもよい。その場合、ワードデータ＜検索データの
場合にＯ０にＨレベルの信号が出力され、ワードデータ
＞検索データの場合にＯ２にＨレベルの信号が出力され
ることになる。
【００１９】図４は大小関係を判定する機能を付加した
ＳＲＡＭの１ビット分のメモリセルを表わした回路図で
ある。この回路には、図１（Ａ）、（Ｂ）に示す大小比
較回路、一致検出回路が用いられており、この図におい
て、図１（Ａ）、（Ｂ）に示す各トランジスタＴ４、Ｔ
５、Ｔ６、Ｔ７のそれぞれに対応するトランジスタには
これらと同一の符合を付して示してある。
ＳＲＡＭの１ビット分のメモリセルを表わした回路図で
ある。この回路には、図１（Ａ）、（Ｂ）に示す大小比
較回路、一致検出回路が用いられており、この図におい
て、図１（Ａ）、（Ｂ）に示す各トランジスタＴ４、Ｔ
５、Ｔ６、Ｔ７のそれぞれに対応するトランジスタには
これらと同一の符合を付して示してある。
【００２０】この図４において、ワードラインＷＬにＨ
レベルの信号を与え、ビットラインＢｉ、Ｂｉ’に記憶
すべきビットデータｍ、ｍ’を与えることにより、メモ
リセル２０にワードデータを構成する１ビット分のビッ
トデータｍ、ｍ’が記憶される。次に検索を行う際に
は、ワードラインＷＬはＬレベルにした状態でビットラ
インＢｉ、Ｂｉ’に検索データを構成する１ビット分の
ビットデータＩ、Ｉ’が与えられる。これによりｆi 、
ｇi に所定の信号が出力される。
レベルの信号を与え、ビットラインＢｉ、Ｂｉ’に記憶
すべきビットデータｍ、ｍ’を与えることにより、メモ
リセル２０にワードデータを構成する１ビット分のビッ
トデータｍ、ｍ’が記憶される。次に検索を行う際に
は、ワードラインＷＬはＬレベルにした状態でビットラ
インＢｉ、Ｂｉ’に検索データを構成する１ビット分の
ビットデータＩ、Ｉ’が与えられる。これによりｆi 、
ｇi に所定の信号が出力される。
【００２１】この図４に示すように、１つのメモリセル
に対し６個のトランジスタＴ４，Ｔ５，Ｔ６，Ｔ７，Ｔ
２０，Ｔ２１を付加することにより大小関係を判定する
機能が実現される。
に対し６個のトランジスタＴ４，Ｔ５，Ｔ６，Ｔ７，Ｔ
２０，Ｔ２１を付加することにより大小関係を判定する
機能が実現される。
【００２２】
【発明の効果】以上説明したように、本発明の内容アド
レス式メモリは、各メモリセル毎に大小比較回路と一致
検出回路とを備え、これらの回路の各出力をトランスミ
ッションゲートスイッチ網に導いて大小関係を判定する
ように構成したため、従来の提案に係る回路と比べ、よ
り小規模の回路で同等の大小関係判定機能を有する内容
アドレス式メモリが実現される。
レス式メモリは、各メモリセル毎に大小比較回路と一致
検出回路とを備え、これらの回路の各出力をトランスミ
ッションゲートスイッチ網に導いて大小関係を判定する
ように構成したため、従来の提案に係る回路と比べ、よ
り小規模の回路で同等の大小関係判定機能を有する内容
アドレス式メモリが実現される。
【図１】大小比較回路の一例、一致検出回路の一例、大
小比較回路の他の例を示した図である。
小比較回路の他の例を示した図である。
【図２】本発明にいうトランスミッションゲートスイッ
チ網の一例を示した回路図である。
チ網の一例を示した回路図である。
【図３】≧，≦を判定するための付加回路の一例を示し
た回路図である。
た回路図である。
【図４】大小関係を判定する機能を付加したＳＲＡＭの
１ビット分のメモリセルを表わした回路図である。
１ビット分のメモリセルを表わした回路図である。
【図５】従来の内容アドレス式メモリの一例を表わした
回路ブロック図である。
回路ブロック図である。
【図６】検索データとワードデータとの一致不一致を検
出する、１ビット分の一致検出回路の例を示した回路図
である。
出する、１ビット分の一致検出回路の例を示した回路図
である。
１０ 内容アドレス式メモリ １１ａ，１１ｂ，…，１１ｆ ワードメモリ １２ 検索情報レジスタ １４ａ，１４ｂ，…，１４ｆ，ＭＬ 検索一致線 １５ プライオリティエンコーダ １６ アドレスデコーダ １９ 一致検出回路 ２０ メモリセル Ｔ１，Ｔ２，…，Ｔ１７，Ｔ２０，Ｔ２１ トランジ
スタ
スタ
Claims (1)
- 【請求項１】 記録された多数の情報の中から所望とす
る情報を検索する内容アドレス式メモリにおいて、 １ビット単位のビットデータの１ワード分の集合からな
るワードデータを記憶するワードメモリが多数配列され
てなるメモリ、 該メモリを構成する、各ビットデータを記憶する各メモ
リセル毎に備えられた、入力された検索データと前記各
ワードメモリに記憶された各ワードデータの互いに対応
するビットデータどうしを比較して、これらのビットデ
ータの一致と不一致とを区別する一致信号を出力する多
数の一致検出回路、 前記各メモリセル毎に備えられた、前記検索データと前
記各ワードデータの互いに対応するビットデータどうし
を比較して、前記検索データと前記各ワードデータのう
ちの一方のデータ側のビットデータが他方のデータ側の
ビットデータよりも大きいか否かを区別する判定信号を
出力する多数の大小比較回路、および前記各ワードメモ
リ毎に備えられた、所定の信号伝達の起点となる信号入
力端子と、第１及び第２の信号出力端子と、各ビットに
対応して備えられた第１のトランジスタであって、最上
位ビットに対応する第１のトランジスタのドレインが前
記信号入力端子に接続されるとともに最下位ビットに対
応する第１のトランジスタのソースが前記第１の信号出
力端子に接続され、かつ、上位ビット側から下位ビット
側に向って順次に、上位ビット側の第１のトランジスタ
のソースが、下位ビット側の第１のトランジスタのドレ
インに接続されてなり、さらに、各第１のトランジスタ
のゲートが、対応する一致検出回路の出力端子に接続さ
れて、該対応する一致検出回路から互いに対応するビッ
トデータが一致する旨の一致信号が出力された場合にド
レインとソースとの間が導通状態となる第１のトランジ
スタと、各ビットに対応して備えられた第２のトランジ
スタであって、ドレインが同一のビットに対応する前記
第１のトランジスタのドレインに接続されるとともにソ
ースが前記第２の信号出力端子に接続されてなり、さら
に、各第２のトランジスタのゲートが、対応する大小比
較回路の出力端子に接続されて、該対応する大小比較回
路から一方のデータ側のビットデータが他方のデータ側
のビットデータよりも大きい旨の判定信号が出力された
場合にドレインとソースとの間が導通 状態となる第２の
トランジスタとからなるトランミッションゲートスイッ
チ網を備えたことを特徴とする内容アドレス式メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310921A JP2741810B2 (ja) | 1991-11-26 | 1991-11-26 | 内容アドレス式メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310921A JP2741810B2 (ja) | 1991-11-26 | 1991-11-26 | 内容アドレス式メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05151785A JPH05151785A (ja) | 1993-06-18 |
| JP2741810B2 true JP2741810B2 (ja) | 1998-04-22 |
Family
ID=18010993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3310921A Expired - Fee Related JP2741810B2 (ja) | 1991-11-26 | 1991-11-26 | 内容アドレス式メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2741810B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483732B2 (en) * | 2000-12-13 | 2002-11-19 | Koninklijke Philips Electronics N.V. | Relational content addressable memory |
| KR100587148B1 (ko) * | 2000-12-30 | 2006-06-07 | 매그나칩 반도체 유한회사 | 캠 셀 구조 |
| KR100406924B1 (ko) * | 2001-10-12 | 2003-11-21 | 삼성전자주식회사 | 내용 주소화 메모리 셀 |
| US7230839B2 (en) * | 2003-10-21 | 2007-06-12 | Stmicroelectronics, Inc. | Magnitude content addressable memory |
| KR100684115B1 (ko) * | 2006-02-03 | 2007-02-16 | 재단법인서울대학교산학협력재단 | 범위 매칭 셀 및 이를 이용한 캠 |
| JP6023453B2 (ja) * | 2011-04-15 | 2016-11-09 | 株式会社半導体エネルギー研究所 | 記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175029A (ja) * | 1987-12-29 | 1989-07-11 | Nec Corp | 機能記憶回路 |
| US5003286A (en) * | 1989-08-07 | 1991-03-26 | Motorola, Inc. | Binary magnitude comparator with asynchronous compare operation and method therefor |
-
1991
- 1991-11-26 JP JP3310921A patent/JP2741810B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05151785A (ja) | 1993-06-18 |
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