JPH0245277B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メモリのすべてのセルについて同時
にアドレスして検索できるように構成した連想メ
モリ装置に関する。

〔発明の背景〕

連想メモリ装置は、物理的ロケーシヨン（記憶
位置）ではなく、その記憶内容により検索を行な
うものである。他のメモリ装置と同様に、連想メ
モリ装置を構成する各セルは、１ビツトの情報を
記憶する。所定数の連続したビツトは、データの
１ワードを形成する。連想メモリの検索において
は、メモリ内のすべてのワードを一連のデータ・
ビツトから成る既知の検索パターンと同時に（並
列に）比較する。一致を検出すると、一致したワ
ードを記憶するセルの物理的ロケーシヨンを決定
する。連想メモリ装置の主な特徴は、本来１ワー
ドを検索する時間内にメモリ全体を迅速に検索で
きる点にある。

しかし、一般に、連想メモリ装置は、集積回路
として構成しても外部ピンを各メモリ・セルに接
続する必要があるため、その記憶容量が比較的小
さいという欠点がある。すなわち、各ピンを接続
する必要があるため、現在の集積技術を使用して
メモリ・セルの大きさを減少しようとしても制約
を受けざるをえなかつたのである。したがつて、
一般に連想メモリ装置のピン数を減らすことが望
ましく、それに応じて与えられた物理的メモリ空
間に対する連想メモリ装置の記憶容量を増すこと
ができる。

また、連想メモリ装置を構成するには通常相当
量の外部ロジツク回路を必要とするので、これら
外部ロジツク回路は連想メモリ装置を大形且つ高
価にしている。したがつて、連想メモリ装置の外
部ロジツクを最小にするのが望ましい。これらの
問題は、ラムらに与えられた米国特許第4257110
号及びモツチに与えられた米国特許第4159538号
に示されるように、当業者に或る程度認識されて
いた。

〔発明の目的〕

したがつて、本発明の目的は、安価にして小形
であるが記憶容量の大きな連想メモリ装置を提供
するにある。

〔発明の概要〕

本発明の連想メモリ装置は、複数のワード・ロ
ケーシヨンの各々に記憶されたワードのうち、マ
スクしないビツトのみを検索ワードの対応ビツト
と比較し、ワード・ロケーシヨン毎にその比較結
果信号を出力する連想メモリ配列（アレイ）と、
連想メモリ・アレイの各ワード・ロケーシヨンに
対応する比較結果信号を受け、それぞれ異なる優
先度をもつ複数の一致検出回路と、一致を表わす
比較結果信号を受けた一致検出回路のうち、優先
度が最も高い一致検出回路のみが発生する一致を
表わす出力信号に応答して、その一致したワード
を記憶したメモリ・アレイ内の物理的ロケーシヨ
ンを決定するロケーシヨン決定手段とを具えてい
る。

更に、本発明の連想メモリ装置は、物理的ロケ
ーシヨンによりメモリ・アレイにアクセスする手
段と、メモリ・アレイにデータをロード（格納）
し、且つこのメモリ・アレイからデータを読出す
手段とを含めてもよい。そうすると、本発明のメ
モリ装置は、連想メモリとしても、従来のメモリ
としても使用できる。

以下、図示の実施例に基いて本発明を具体的に
説明する。

〔発明の実施例〕

第１図は、本発明の実施例を全体的に示すブロ
ツク図である。データは、256×16のCAM
（content addressable memory−連想メモリ）
アレイ（以下単にCAMということもある。）１１
に記憶させる。CAMアレイ１１は、すべて同じ
ビツト長の所定数のデータ・ワードを記憶してい
る。マスク／データ駆動回路１３及びアドレス・
デコーダ１５は、共にCAM１１に直接アクセス
する。一致検出ブロツク１７は、各々がCAM１
１内の各ワードに対応する複数の一致検出回路で
構成する。CAM１１の各ワード・ロケーシヨン
は、連想検索を行なう際にそのワードの一致又は
不一致を示す比較結果出力信号線を備えている。
CAM１１からの出力信号線は、それぞれ対応す
る一致検出回路に接続される。各ワード・ロケー
シヨンに対応する各一致検出回路の出力信号をア
ドレス・エンコーダ（ロケーシヨン決定手段）１
９に供給し、このエンコーダ１９よりメモリ出力
信号を得る。上述した全回路は、単一チツプ内に
形成しうる。よつて、連想メモリ装置に必要な付
加的外部ロジツク回路の量を大幅に減らすことが
できる。

メモリ用の制御ロジツクも、第１図に示されて
いる。チツプ・イネーブル（可能化）信号Ｅが
「高」で且つ連想モード信号Ｓが「低」のとき、
アンド・ゲート１５ａからの出力がアドレス・デ
コーダ１５を可能化すなわち動作可能とする。第
１図の連想メモリ装置を１つのチツプとし、この
チツプを複数段設けた場合に、前段のどの一致検
出回路においても一致が検出されなかつた場合、
インバータ１７ａによりその一致検出回路１７が
可能化される。一致出力信号Ｍが「高」であり、
且つ信号Ｓも「高」で連想モードを示す場合、ア
ンド・ゲート１９ａがアドレス・エンコーダ１９
を可能化する。一致検出ブロツク１７からの一致
出力線にも、制御ロジツクを設ける。一致信号
は、アンド・ゲート１７ｂに供給する。信号Ｅが
「高」で、一致信号も「高」のとき、アンド・ゲ
ート１７ｂの出力は「高」である。一致出力信号
Ｍは、線１７ｃに供給される。また、アンド・ゲ
ート１７ｂの出力をオア・ゲート１７ｄの一方の
入力として供給する。このゲート１７ｄの他方の
入力はアンド・ゲート１７ｅの出力であり、この
出力は、信号Ｅが「低」で信号Ｓが「高」のとき
「高」である。オア・ゲート１７ｄの出力Ｄは、
デイスエーブル（不能化）信号であり、メモリの
次のチツプを不能化（禁止）する。これらの詳細
については、またあとで述べる。

後述する如く、各一致検出回路及び駆動回路の
新規な構成並びにCAM１１に対して信号線をマ
ルチプレクス（多重化）及びデマルチプレクス
（分離）するアドレス・エンコーダ及びデコーダ
を用いることにより、CAM１１に必要なピン数
を減少することができる。このピン数の減少によ
り、本発明の連想メモリ装置においては、類似し
た従来の連想メモリ装置以上にデータ記憶密度を
増加できる。

第１図の装置は、普通モードで利用することも
できる。このモードでは、CAMはランダム・ア
クセス・メモリ（RAM）として作用し、アドレ
ス・デコーダ１５が物理的ロケーシヨンに基いて
メモリ内のデータをアドレスする。デコーダ１５
は従来型式のものであり、その詳細な説明は省略
する。上述の普通モードで装置が動作していると
きは、アドレス・エンコーダ１９は可能化されな
い。この普通モードにおいては、詳細に後述する
ように、マスク／データ駆動回路１３を介してデ
ータをメモリに書込み、それより読出す。

装置が連想モードで動作する場合、制御ロジツ
クにより、アドレス・デコーダ１５は可能化され
ずアドレス・エンコーダ１９が可能化される。
CAMの検索に用いる予め選択した検索ワードは、
マスク／データ駆動回路１３に供給される。マス
ク／データ駆動回路１３は、予め選択したパター
ンに応じてCAM１１よりのマスク信号を発生す
る。データ・ワードのマスクされない各ビツトを
検索パターンと対比しつつ、１データ・ワードを
記憶した各メモリ・ロケーシヨンを並列にすなわ
ち同時に検索する。これら各メモリ・ロケーシヨ
ンからの出力線の比較結果信号は、そのロケーシ
ヨンにおけるワードの一致又は不一致を示す。ま
た、これらの連想検索に使われない検索ワードの
ビツト位置において、データをCAMから読出し
たり、これに書込んだりしうる。

CAM１１からの出力信号は、複数の一致検出
回路１７に供給される。連想メモリにおいて一致
を示す比較結果信号を発生するワード・ロケーシ
ヨンのうち、第１すなわち最下位のワード・ロケ
ーシヨンに対応する１つの一致検出回路のみが、
一致を示す出力を発生する。メモリ内に実際に一
致する複数のワードがあつたとしても、他のすべ
ての一致検出回路の出力は、一致を示さないで不
一致を示す。よつて、一致検出ブロツク１７は、
実際上各一致検出回路が異なる優先度を有する一
致信号優先回路として作用する。ブロツク１７内
の各一致検出回路は、一致信号及び多重一致信号
（メモリのもつと下位のワードで既に一致が生じ
ていた場合）を発生し、これらの信号を次の上位
一致検出回路に送る。一致検出回路のブロツク１
７から実際に１つでも一致信号出力があれば、こ
れは、アドレス・エンコーダ１９に供給される。
このエンコーダは、従来のマルチプレクサであ
る。エンコーダ１９は、一致したワードを格納し
ているCAM１１内の物理的ロケーシヨンのアド
レスを決定（エンコード）する。

第２図は、CAM１１内の単一のワード・ロケ
ーシヨンにおける単一のメモリ・セル、すなわち
１つのデータ・ワードの１ビツトを記憶するメモ
リ・セルの例を示すブロツク図である。なお、同
一のワード・ロケーシヨンの他のビツトのメモ
リ・セル（第２図と同じ構造）がワード選択線３
３に共通接続されている。上述の如く、CAM１
１及びその中の各記憶セルは、RAMモード又は
連想モードのいずれでも動作する。RAMモード
では、ランダムにアクセスされたワード・ロケー
シヨンにデータが書込まれたり、そのロケーシヨ
ンから読出されたりする。また、連想モードで
は、メモリに記憶されたデータは、並列にアドレ
スされて所定の検索パターンにより、すなわち内
容により検索される。

第２図において、マスク線２１の状態及びＳ
（連想モード信号）信号線の状態により、第２図
に示すセルは、RAMモードで動作するか又は連
想モードで動作するかが決定される。Ｓ信号線
は、オア・ゲート２２、ナンド・ゲート２４及び
ナンド・ゲート（オープン・コレクタ）２６の１
入力になつている。Ｓ信号線が「低」でマスク線
２１も「低」の場合、ゲート２２及び２４の出力
信号が「高」となつて、セルはRAMモードにな
る。このとき、選択したワード・ロケーシヨンの
ワード選択線３３を「高」として、データをセル
に書込んだり、セルから読出したりする。デー
タ・ビツトをラツチ２５に書込む場合、データ線
２３の１ビツトのデータは、ラツチ２５のデータ
入力端子Ｄに加わり、アンド・ゲート２８へのク
ロツク信号Ｃに制御されてラツチ２５に書込まれ
る。これは、書込みの際ゲート２２の出力が
「高」であり、読出し信号Ｒが「低」なので、ク
ロツク信号が「高」となるときのみ、ゲート２８
の出力も「高」に変化してラツチ２５をクロツク
するからである。アンド・ゲート２８及び３０へ
のＲ信号が「高」のとき、ゲート２８の出力は常
に「低」のためラツチ２５をクロツクせず、ま
た、ワード選択線３３は「高」に維持されている
ので、ゲート３０の出力が「高」となり、ラツチ
２５のデータ出力端子Ｑに接続されたバツフア３
４を付勢する。よつて、１ビツトのデータがラツ
チ２５からバツフア３４を介してデータ線２３に
読出される。CAM１１のインタフエースである
アドレス・デコーダ１５は、データの読出し及び
書込みのために、選択したワード選択線３３を
「高」にしてメモリの実際の物理的（ワード）ロ
ケーシヨンをアクセスする。そのとき、メモリ内
のすべての他のロケーシヨンは、不能化される。

第３図は、第１図のマスク／データ駆動回路１
３の例を示すロジツク・ブロツク図であり、デー
タ・ワードの各ビツトに１個の駆動回路１３が設
けられ、対応するビツトのメモリ・セルに共通接
続されている。第３図の回路により、データの読
出し・書込みが行なわれる。メモリがRAMモー
ドのとき、アンド・ゲート２７へのＭ（一致）信
号入力は常に「高」である。アンド・ゲート２７
へのＲ信号入力は、データをメモリから読出すと
き「高」であり、そうでないとき「低」である。
第３図に示す如く、２個のインバータを接続して
構成した双方向性駆動器２９を介して、第２図に
示す各メモリセルに外部データ源（送信部）から
のデータの１ビツトを書込み、また読出す。第３
図の回路からのデータ出力線を第２図に示すメモ
リ・セルへのデータ線２３に接続する。データ
送／受信部の表示は、予め選択した外部データ源
（送信部）又はデータ受信部を表わす。

第１図の装置全体が連想検索を行なう連想モー
ドにあるとき、アドレス・デコーダ１５は可能化
されず、アドレス・エンコーダ１９は可能化さ
れ、Ｓ信号線が「高」になる（第１及び第２図）。
連想検索に用いる検索ワードにおいて予め選択し
たビツト位置に対して、マスク信号（ゲート２
２，２４，２６の入力）は「高」である。すなわ
ち、マスクするビツトに対しては、マスク信号は
「低」になる。マスクしないビツト位置に対応し
たCAMのセルは、ゲート２８及び３０の出力が
常に「低」なので、読出し・書込みができない。
第３図からのマスク線は、第２図に示すマスク線
２１に接続される。クロツク信号入力により、マ
スク・ラツチ３１は外部データ送信部からのデー
タをロード（格納）する。上述の如く、ラツチ３
１の「高」状態（Ｑが「高」）は、検索ワードの
ビツト位置を連想検索に用いることを示し、一
方、「低」状態は、検索ワードのビツト位置を検
索に用いず常に実際上RAMモードであることを
示す。マスク線２１及びデータ線２３の両方は、
実質的には連想メモリ装置の各ワード・ロケーシ
ヨンの各メモリ・セルに共通に接続されているバ
ス線である。マスク及びデータ駆動用に同じピン
を用いうるので、ピンを節約することができる。

１本のワード選択線３３が、１データ・ワード
を１グループとして収容するメモリの幅にわたつ
て、第２図のセル及び残りの全セルに接続され
る。したがつて、ワード選択線３３は、実際上メ
モリ内の１ワード・ロケーシヨンを貫通する１本
のバス線である。CAM１１の各ワード・ロケー
シヨンはそれを貫通して延びるワード選択線３３
をバス線として有し、これらのワード選択線３３
がCAM１１の出力線である。

ワード選択線３３は、最初「高」である。マス
ク信号が「高」になつたビツト位置において、ラ
ツチ３１の出力が「低」となるので、ゲート２
７の出力も「低」となり、検索パターンが双方向
性駆動器２９を通過し、排他的オア・ゲート３５
によりラツチ２５のデータ出力端子Ｑからのデー
タと比較される。Ｓ信号及びマスク信号が共に
「高」なので、ゲート３５の出力はゲート２６に
より反転されてワード選択線３３に出力される。
データが一致した場合、ゲート３５の出力が
「高」となり、線３３は「高」のままである。し
かし、データが一致しない場合、ゲート３５の出
力が「高」となり、ナンド・ゲート２６はワード
選択線３３を「低」にする。与えられたワード内
のどれか１つのビツトが不一致ならば、ワード選
択線３３はそれに引き込まれて「低」になる。し
たがつて、メモリからの線３３が「低」であると
きは、メモリ内容がその特定ワードに対して不一
致であることを示し、逆に「高」のときは一致し
たことを示す。

第４図は、第１図の一致検出ブロツク１７内の
１個の一致検出回路の例を示すロジツク・ブロツ
ク図である。CAMアレイ１１の各ワードに対し
てこの回路が１個あるので、CAM１１からの各
ワード選択線３３に対してこの回路が１個あるこ
とになる。連想メモリ装置内の複数の一致検出回
路１７の動作の主要目的は、設定した優先順に一
致信号をアドレス・エンコーダ１９に送り入むこ
とである。１ワードを記憶した１組のメモリ・セ
ルからのワード選択線３３は、アンド・ゲート４
１の一方の入力に接続される。アンド・ゲート４
１の他方の入力は可能化信号Ｅであり、この信号
は、装置が連想モードで動作しているとき「高」
である。アンド・ゲート４１の出力は、オア・ゲ
ート４３及び出力アンド・ゲート４５に供給され
る。出力アンド・ゲート４５の他の入力には、メ
モリ・アレイの前段すなわち１つの下位のワー
ド・ロケーシヨンに対する一致検出回路からの一
致線４７が接続される。出力アンド・ゲート４５
の出力は、アドレス・エンコーダ１９に供給され
る。

メモリのどれか前のワードが一致していた場
合、一致線４７の信号は「高」となる。また、そ
うでない場合は、線４７の信号は「低」となる。
線４７の信号が前に一致がないことを示す「低」
であり、アンド・ゲート４１からの信号が現在の
ワードは一致していることを示す「高」ならば、
出力アンド・ゲート４５の出力は「高」となる。
線４７の信号が前に一致があることを示す「高」
ならば、ゲート４５の出力は「低」である。した
がつて、一致検出ブロツクからの複数の出力線の
うち１つの出力線のみが「高」となり、メモリに
いくつの一致があつても無関係である。この一致
信号は、メモリにおける最初の、すなわち最も下
位のワードで検索ワードと一致したことを示す。

アンド・ゲート４１の出力及び１つ前の一致検
出回路からの一致線４７の信号は、オア・ゲート
４３の入力として供給される。オア・ゲート４３
の出力線４９は、次の一致検出回路に対する一致
線となる。ひとたび一致が生じると、すべての上
位の一致検出回路の出力一致線は「高」となる。

複数の一致検出回路のうち選択したものに一致
先送り入力源を設けることにより、連想検索の速
度及びメモリ装置全体の性能を改善することがで
きる。この一致先送り入力源を第４図に線５１で
示す。例えば、256×16のCAMアレイにおいては
４個の一致検出回路にかかる線５１を設ける。先
送り線は、図示の一致検出回路よりもアレイにお
いて所定数だけ下位の位置にある一致検出回路か
らの一致指示を先送りするものである。一実施例
において、先送りは、アレイの大きさの平方根に
基づいており16個先の位置に先送りする。この結
果、メモリ装置全体として一致の通報が非常に迅
速に行なわれることになり、性能が改善される。

各一致検出回路及び全体としての一致検出回路
ブロツク１７は、更に線５３（第４図）に多重一
致指示を行なう。多重一致線５３は、バス線であ
つて各一致検出回路に接続されている。ナンド・
ゲート５５（オープン・コレクタ）の一方の入力
である線５６に前段の一致指示があり、他の入力
である線３３に現在の一致指示があれば、多重一
致指示が出される。この状態が生じると、線５３
は「低」になり、ナンド・ゲート５５の動作によ
り「低」を維持する。

複数の一致検出回路の出力線（ゲート４５の出
力端子）を従来のアドレス・エンコーダ１９に接
続する。このエンコーダ１９は、装置が連想モー
ドのときに可能化される。上述の如く、一致検出
回路からアドレス・エンコーダ１９への線のうち
１本だけが、すなわち、最初に一致したメモリ最
下位のワードに対応する特定の線が「高」にな
る。次に、アドレス・エンコーダ１９はメモリ内
のその特定ワードを探し、そのロケーシヨンを指
示する。アドレス・エンコーダ１９をメモリ・チ
ツプ自体に設けることにより、外部ロジツクを節
約できる。

第５図は、CMA及びRAMを用いてカスケー
ド接続したメモリ装置を示す。その実効的な幅
は、16ビツトではなく32ビツトである。第５図の
メモリは、連想モード又はRAMモードで動作す
る。メモリ全体が連想モード又はRAMモードで
あつても、RAM５８及び５９は常にRAMとし
て働く。CAM６０及び６１は、メモリが連想モ
ードのときにCAMとして働き、また、メモリが
RAMモードのときに上述した方法でRAMとし
て働く。２個のCAMと２個のRAMを図示した
が、図と同様の構成により他のCAM及びRAM
を付加してメモリ全体を更に大きくすることがで
きる。

このメモリ装置がRAMモードで動作している
とき、データが書込まれているか読出されている
かに関係なくＳ信号線６２は「低」であり、Ｒ信
号線６３は「低」又は「高」である。ロード／マ
スク線６４は、上述の方法でマスク・ラツチをク
ロツクする。メモリ内の所望のアドレス・ロケー
シヨンは、アドレス線６５及び６６に与えられ
る。初めに、装置内の複数のCAMからただ１つ
のCAMを選択し、その特定のCAMからの一致出
力Ｍが、対応したRAMのチツプ選択入力端CSを
介してそのRAMを駆動状態にする。読出し及び
書込みにおいて、同じ選択処理を行なう。線６５
及び６６並びにCAM及びRAMのアドレス入力
端Ａを介して入力されるアドレスにより、メモリ
の所望アドレスが正確にアクセスされる。データ
はCAMアレイ及びRAMアレイに対応するデー
タ線６８及び６９を介して書込まれ、また読出さ
れる。

このメモリ装置が連想モードのとき、Ｓ信号線
６２は「高」であり、RAMの読出し・書込み作
用は不能化される。検索パターンは、CAMデー
タ線６８を介してメモリ装置に供給され、上述し
た如くメモリの内容と比較される。各CAMは、
２個の可能化端子Ｅを備えている。一方の可能化
入力は、２個のノア・ゲート７１及び７３で構成
されるアドレス・デコーダ７０からのものであ
る。ノア・ゲート７１及び７３は各CAMの一方
の可能化線を「低」にするので、CAMはすべて
動作状態となる。各CAMから次のCAMの他方の
可能化端子ＥへのＤ出力は、不能化信号である。
前のCAMにおいて一致が生じると、このＤ出力
線は「高」となる。この不能化信号はすべての連
続したCAMに供給されるので、そのメモリから
の線７５の信号は、そのメモリにおいて実際に一
致が生じたことを示す。

CAMのどれかに多重一致が生じると、抵抗器
７６を含む回路に対して出力端子MMがその指示
を発生するので、メモリ装置内の多重一致の指示
が線７７に生じる。連想モードにおいて装置一致
があつたときのみ、アドレス線６５及び６６が可
能化される。これにより、この装置から出力を得
ることが可能となる。

よつて、第５図の構成により、連想検索能力を
犠牲にすることなく、連想メモリの実効的なワー
ド長を著しく延ばすことができる。更に、第５図
の構成は、多くの外部ロジツクを用いることな
く、いかに連想メモリの長さを都合よく延ばせる
かを示している。装置が連想モードのとき、
CAMからの一致線を介して対応するRAMを選
択し、アドレス線を用いてRAMの適当なロケー
シヨンに直接アクセスするので、RAMのデコー
ド用ロジツクは不要である。

〔発明の効果〕

以上説明したとおり、本発明の連想メモリ装置
によれば、次の如き顕著な効果が得られる。

(イ) マスク／データ駆動回路は共通の信号線から
マスク・データ及び検索ワードを受けるので、
本発明の連想メモリ装置を集積回路にした場
合、外部ピンの数を減らすことができる。（な
お、マスク・データはラツチしておくので、連
想メモリ・アレイにマスク・データ及び検索ワ
ードを同時に供給できる。） (ロ) 複数の一致検出回路は異なる優先度を有する
ので、複数の一致検出回路が連想メモリ・アレ
イから一致を表わす比較結果信号を同時に受け
ても、優先度が最も高い一致検出回路のみが一
致を表わす出力信号を発生する。したがつて、
複数の一致検出回路が一致状態の出力信号を同
時に発生しないので、その出力信号の処理が簡
単となる。

(ハ) １個の一致検出回路のみが一致を表わす出力
信号を発生するので、エンコーダにより複数の
一致検出回路からの出力信号を簡単にエンコー
ドして、全体の出力ビツト数を減少できる。し
たがつて、本発明の連想メモリ装置を集積回路
化した場合、外部ピンの数を更に減らすことが
できる。

(ニ) 集積回路にした場合、メモリ・セルに対する
外部ピンの数を減らせるので、外部ピンの数が
一定のとき、一層多くのメモリ・セルを設ける
ことができる。よつて、記憶容量を増すことが
できる。

【図面の簡単な説明】

第１図は本発明の実施例の全体を示すブロツク
図、第２図は第１図のCAMアレイ内の単一のメ
モリ・セルの例を示すロジツク・ブロツク図、第
３図は第１図のマスク／データ駆動回路の例を示
すロジツク・ブロツク図、第４図は第１図の一致
検出ブロツク内の１個の一致検出回路の例を示す
ロジツク・ブロツク図、第５図はカスケード接続
した場合の本発明の実施例を示すロジツク・ブロ
ツク図である。 １１……連想メモリ配列、１３……マスク／デ
ータ駆動回路、１７……一致検出回路、１９……
エンコーダ、３１……第１ラツチ回路、２５……
第２ラツチ回路、３５……比較手段。

Claims (1)

1. 【特許請求の範囲】 １ マスク・データ及び検索ワードを共通の信号
   線から受けると共に、該信号線からの上記マス
   ク・データをラツチする第１ラツチ回路を有する
   マスク／データ駆動回路と、 各ワード・ロケーシヨンの各ビツト毎に第２ラ
   ツチ回路及び比較手段を有し、上記各ワード・ロ
   ケーシヨンの上記第２ラツチ回路に記憶されたワ
   ードのうち、上記駆動回路の上記第１ラツチ回路
   にラツチされた上記マスク・データに応じたマス
   クしないビツトのみを、上記駆動回路からの上記
   検索ワードの対応ビツトと上記比較手段により比
   較し、上記各ワード・ロケーシヨン毎に比較した
   全ビツトが一致した場合のみ一致状態を表わす比
   較結果信号を出力する連想メモリ配列と、 該連想メモリ配列の上記各ワード・ロケーシヨ
   ンに対応する上記比較結果信号をそれぞれ受ける
   と共に、それぞれ異なる所定の優先度を有し、複
   数の上記比較結果信号が一致状態を表わす場合、
   上記優先度の最も高いもののみが一致状態を表わ
   す出力信号を発生する複数の一致検出回路と、 該一致検出回路からの出力信号をエンコードす
   るエンコーダとを具えた連想メモリ装置。