JPH05298892A

JPH05298892A - 連想記憶メモリ

Info

Publication number: JPH05298892A
Application number: JP4102779A
Authority: JP
Inventors: Nobuyuki Osawa; 伸行大澤; Ichiro Tomioka; 一郎富岡; Mitsuhiro Deguchi; 光宏出口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-04-22
Filing date: 1992-04-22
Publication date: 1993-11-12
Also published as: US5483479A

Abstract

(57)【要約】【目的】検索、書き込み、読みだし前いずれもビット
線及び反転ビット線を電源電位にプリチャージするよう
に構成し、消費電力を低減する。【構成】ワード線114 の電位に応じて導通・非導通制
御されて、情報保持回路100 とビット線108 または反転
ビット線112 との間でそれぞれ情報の伝達を伝達ゲート
106 、110 が行う。接地電位にマッチ線126 を、電源電
位にマッチ線133をプリチャージした後、ビット線108
または反転ビット線112 の情報と情報保持回路100 の情
報とを比較し、検索回路116 が、比較結果に応じてマッ
チ線126 、133 の電位を制御する制御信号を発生する。
マッチ線126 が接地電位に、マッチ線133 が電源電位に
プリチャージされた後に、ゲート回路118 が、導通状態
とされて、制御信号をマッチ線126 、133 に供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶されている情報
と、外部から与えられた検索情報とが一致しているか否
かを検索することができる連想記憶メモリ装置に関す
る。さらに、この連想記憶メモリ装置での検索結果をＲ
ＡＭに供給する一致検出回路に関し、またこの連想記憶
メモリ装置及び一致検出回路を用いた半導体メモリ装置
に関する。

【０００２】

【従来の技術】連想記憶メモリとは、指定された情報が
記憶情報中に含まれているか否かを検索し、その指定さ
れた情報が記憶情報中に含まれている場合に、その指定
された情報を読みだすためのもので、図１６に示すよう
に複数の情報検索用のワード１７０、１７０・・・を有
している。これらワード１７０、１７０・・・は、別に
設けられているＲＡＭの各ワード１７２、１７２・・・
にそれぞれ対応している。これらＲＡＭの各ワード１７
２、１７２・・・の記憶内容を表す情報が、これらＲＡ
Ｍの各ワード１７２、１７２・・・にそれぞれ対応する
連想記憶メモリのワード１７０、１７０・・・に記憶さ
れている。これら検索用のワード１７０、１７０・・・
に検索情報が供給されたとき、検索情報と記憶内容が一
致したワード１７０、１７０・・・に対応するＲＡＭ１
７２、１７２・・・から、その記憶内容が読みだされ
る。

【０００３】情報検索用のワード１７０、１７０・・・
は、それぞれ複数のメモリセル１７４、１７４から構成
されている。このメモリセル１７４の詳細を図１７に示
す。このメモリセル１７４は、情報保持回路１８０を有
し、この情報保持回路１８０は、２つのインバータ１８
２、１８４の入出力を交差接続させてなるフリップフロ
ップ回路である。インバータ１８２の入力側及びインバ
ータ１８４の出力側は、トランスファゲートであるＮチ
ャンネルＭＯＳトランジスタ１８６のソース・ドレイン
導電路を介してビット線１８８に接続されている。ま
た、インバータ１８４の入力側及びインバータ１８２の
出力側は、トランスファゲートであるＮチャンネルＭＯ
Ｓトランジスタ１９０のソース・ドレイン導電路を介し
てビット線１９２に接続されている。また、これらＭＯ
Ｓトランジスタ１８６、１９０のゲートは、ワード線１
９４に接続されている。

【０００４】また、このメモリセル１７４は、検索回路
１９６を有し、この検索回路１９６は、マッチ線１９８
と接地電位点との間に直列にソース・ドレイン導電路が
接続されたＮチャンネルＭＯＳトランジスタ２００、２
０２を有し、トランジスタ２００のゲートはビット線１
８８に接続され、トランジスタ２０２のゲートはインバ
ータ１８４の入力側及びインバータ１８２の出力側に接
続されている。

【０００５】同様に、検索回路１９６は、マッチ線１９
８と接地電位点との間に直列にソース・ドレイン導電路
が接続されたＮチャンネルＭＯＳトランジスタ２０４、
２０６を有し、トランジスタ２０４のゲートは、ビット
線１９２に接続され、トランジスタ２０６のゲートはイ
ンバータ１８２の入力側及びインバータ１８４の出力側
に接続されている。

【０００６】このメモリセル１７４の記憶情報を読みだ
す場合、まずビット線１８８、１９２をハイレベル（例
えば電源電位）にプリチャージした後、ワード線１９４
をハイレベルとして、トランスファゲート１８６、１９
０を導通状態とすると、インバータ１８４の出力に応じ
たレベルにビット線１８８のレベルがなると共に、イン
バータ１８２の出力に応じたレベルにビット線１９２の
レベルがなる。また、メモリセル１７４へ情報を記憶さ
せる場合も、まずビット線１８８、１９２をハイレベル
にプリチャージした後、ワード線１９４をハイレベルと
して、トランスファゲート１８６、１９０を導通状態と
して、その後、記憶させたい情報のレベルにビット線１
８８のレベルをし、これと反対のレベルにビット線１９
２のレベルをする。

【０００７】このメモリセル１７４の情報を検索する場
合、まずビット線１８８、１９２をローレベル（例えば
接地電位）にプリチャージした後、マッチ線１９８をハ
イレベルにプリチャージする。次に、情報保持回路１８
０にローレベルが記憶されているか否か検索する場合、
ビット線１８８をローレベルに、ビット線１９２をハイ
レベルにする。このとき、実際に情報保持回路１８０に
ローレベルの情報が記憶されていると（インバータ１８
４の出力を情報保持回路１８０の記憶情報とする。）、
トランジスタ２０２が導通状態に、トランジスタ２０６
が非導通状態となり、マッチ線１９８はハイレベルを維
持する。また、情報保持回路１８０の記憶情報がハイレ
ベルであると、トランジスタ２０６は導通状態である
が、トランジスタ２０２は非導通状態となる（インバー
タ１８２の出力がローレベルであるため）。また、ビッ
ト線１９２がハイレベルであるので、トランジスタ２０
４も導通状態となる。従って、マッチ線１９８は、ロー
レベルとなる。即ち、検索情報と記憶情報とが一致する
と、マッチ線１９８はハイレベルを維持し、検索情報と
記憶情報とが不一致であると、マッチ線１９８がローレ
ベルとなる。

【０００８】図１７に示すように、ワード１７０を構成
する各メモリセル１７４の検索回路１９６がマッチ線１
９８に共通に接続されているので、各メモリセル１７４
にそれぞれビット線１８８、１９２を介して供給された
各検索情報と各メモリセル１７４の記憶情報とが全て一
致した場合に限り、そのワード１７０のビット線１９８
がハイレベルを維持する。このハイレベルを維持したマ
ッチ線１９８が、接続されているＲＡＭ１７２のワード
から、その記憶情報が読みだされる。

【０００９】なお、各メモリセル１７４に読み書きを行
う前に、ビット線１８８、１９２を電源電位までプリチ
ャージするのは、トランスファゲートにＮチャンネルＭ
ＯＳトランジスタを用いているので、公知のように読み
だし動作や書き込み動作を確実にかつ高速に行うためで
ある。また、検索を行う前に、ビット線１８８、１９２
をローレベルにプリチャージするのは、マッチ線１９８
をハイレベルにプリチャージする場合に、トランジスタ
２０２、２０６のいずれかのゲートは、インバータ１８
２、１８４の出力のいずれかが必ずハイレベルであるの
で、もしビット線１８８、１９２の双方がハイレベルで
あると、トランジスタ２００、２０４の双方が導通状態
となり、マッチ線１９８と基準電位点との間に、トラン
ジスタ２００、２０２またはトランジスタ２０４、２０
６によって導電路が形成され、マッチ線１９８をハイレ
ベルにまでプリチャージしようとしても、電源電位まで
充電できないか、たとえ充電できるとしても大きな電力
が消費されるので、これを防止するためである。

【００１０】

【発明が解決しようとする課題】上記のメモリセルで
は、これに読み書き動作を行う前には、ビット線１８
８、１９２をハイレベルにプリチャージしなければなら
ず、検索動作を行う前には、ビット線１８８、１９２を
ローレベルにプリチャージしなけれならない。即ち、メ
モリセルの動作モードが変更されるごとに、ビット線１
８８、１９２はハイレベルまたはローレベルにプリチャ
ージされなければならず、プリチャージを行うための電
力及び時間を、動作モードが変更されるたびに必要と
し、低消費電力及び高速化の障害となるという問題点が
あった。

【００１１】仮に、メモリセルの低消費電力及び高速化
が図られたとしても、このようなメモリセルと共に連想
記憶メモリを構成する各素子の電力消費が大きく、かつ
低速動作しか行わなければ、メモリセルの低消費電力及
び高速化を図ったことが無となる。そこで、上記のよう
な各素子においても、低消費電力及び高速化が望まれ
る。

【００１２】本発明は、連想記憶メモリのメモリセルで
の消費電力を低減し、かつ動作速度を速くすることを目
的とする。

【００１３】また、本発明は、メモリセルと共に連想記
憶メモリを構成する各素子の低消費電力及び高速化を図
ることを目的とする。

【００１４】

【課題を解決するための手段】本発明による連想記憶メ
モリは、情報保持手段と、第１及び第２のビット線と、
ワード線と、第１及び第２の伝達ゲート手段と、第１及
び第２のマッチ線、検索手段と、ゲート手段とを有して
いる。伝達ゲート手段は、情報保持手段と第１のビット
線及び第２のビット線との間にそれぞれ介在し、ワード
線の電位に応じて導通・非導通制御されて、情報保持手
段と第１及び第２のビット線との間でそれぞれ情報の伝
達を行う。また、第１のマッチ線は、第１の電位にプリ
チャージされ、第２のマッチ線は、第１の電位と異なる
第２の電位にプリチャージされる。検索手段は、第１及
び第２のビット線の一方の情報と情報保持手段の情報と
を比較し、比較結果に応じて第１及び第２のマッチ線の
電位を制御する制御信号を発生する。ゲート手段は、こ
の検索手段と第１及び第２のマッチ線との間に介在し、
第１のマッチ線が第１の電位とされ、かつ第２のマッチ
線が第２の電位とされた後に導通状態とされて、上記制
御信号を第１及び第２のマッチ線に供給させる。

【００１５】なお、第１及び第２のビット線、ワード
線、第１及び第２の伝達ゲート手段、第１及び第２のマ
ッチ線、検索手段、ゲート手段を、それぞれ複数設け
て、マルチポートの連想記憶メモリとすることもでき
る。

【００１６】また、本発明による連想記憶メモリ用の一
致検出回路は、第１乃至第３の直列回路を有している。
第１の直列回路では、第１の電位がゲートに供給された
とき導通する第１の導電型のＭＯＳトランジスタが少な
くとも２個直列に接続されている。これら第１の導電型
のＭＯＳトランジスタのゲートが、それぞれ上記第１の
マッチ線及び第２のマッチ線に接続されている。第２の
直列回路では、第２の電位がゲートに供給されたとき導
通する第２の導電型のＭＯＳトランジスタが少なくとも
２個直列に接続されている。これら第２の導電型のＭＯ
Ｓトランジスタのゲートはそれぞれ第１のマッチ線及び
第２のマッチ線に接続されている。この第２の直列回路
は、第１の直列手段と並列に接続され、並列回路を構成
している。第３の直列回路は、上記並列回路に直列に接
続されている。この並列回路と第３の直列回路とは、電
源の２つの端子間に接続されている。また、第３の直列
回路は、直列に接続された第１の導電型のＭＯＳトラン
ジスタと第２の導電型のＭＯＳトランジスタとを有して
いる。第１の導電型のＭＯＳトランジスタのゲートが第
２のマッチ線に接続され、第２の導電型のＭＯＳトラン
ジスタが第１のマッチ線に接続されている。

【００１７】本発明による半導体メモリは、上記の連想
メモリと、一致検出回路を有し、さらにＲＡＭと、遅延
手段とを有している。ＲＡＭは、ワード線を有し、付勢
信号に応動して、出力信号を発生した一致検出回路に対
応するワード線を読みだし可能電位とする。遅延手段
は、一致検出回路が出力信号を発生したときに上記付勢
信号を供給する。

【００１８】また、本発明による別の半導体メモリで
は、ワード線に接続された複数のＲＡＭセルを有し、一
致検出回路の出力信号とゲート開閉制御信号とが供給さ
れたとき、ワード線を読みだし可能電位とするゲート手
段も、有している。

【００１９】

【作用】本発明の連想記憶メモリによれば、検索手段か
ら第１及び第２のマッチ線への制御信号は、ゲート手段
が開かれているときのみ、供給される。従って、第１の
マッチ線を第１の電位に、第２のマッチ線を第２の電位
に、それぞれプリチャージする際、ビット線の電位の影
響を受けない。

【００２０】本発明による一致検出回路では、第１のマ
ッチ線が第１の電位で、第２のマッチ線が第２の電位の
とき、第３の直列回路の第１及び第２の導電型のＭＯＳ
トランジスタが共に導通し、第１の直列回路中の一方の
第１の導電型のＭＯＳトランジスタが導通し、第２の直
列回路中の一方の第２の導電型のＭＯＳトランジスタが
導通する。従って、並列回路と第３の直列回路との接続
点の電位は、第３の直列回路が接続されている電源の端
子電位となる。第１及び第２のマッチ線が共に第１の電
位の場合、第１の直列回路の第１の導電型のＭＯＳトラ
ンジスタが全て導通する。また、第１及び第２のマッチ
線が共に第２の電位の場合、第２の直列回路の第２の導
電型のＭＯＳトランジスタが全て導通する。従って、こ
れらの場合、第３の直列回路と並列回路との接続点の電
位は、並列回路が接続されている電源の端子電位とな
る。即ち、第１のマッチ線が第１の電位で、第２のマッ
チ線が第２の電位である状態が検出される。

【００２１】本発明による半導体メモリ装置では、連想
メモリにおいて、検索情報と記憶情報とが一致したと
き、一致検出回路が出力信号を生じ、これがＲＡＭに供
給される。このとき遅延手段よりＲＡＭに付勢信号が供
給される。即ち、連想メモリにおける検索結果によっ
て、第１及び第２のマッチ線の電位の変化があったとき
に、出力信号を発生した一致検出回路に対応するワード
線のみが読みだし可能電位とされる。また、本発明によ
る別の半導体メモリセルでは、一致検出回路が出力信号
を生じ、さらにゲート開信号が供給されたときに、ＲＡ
Ｍセルのワード線が読みだし可能電位とされる。即ち、
検索情報と記憶情報とが一致した連想記憶メモリセルに
対応するＲＡＭセルのワード線のみが読みだし可能電位
とされる。

【００２２】

【実施例】本実施例の半導体メモリ装置は、図２に示す
ように連想メモリ２００と、一致検出回路２０２ａ、２
０２ｂと、ＲＡＭ２０４とを有している。連想メモリ２
００は、それぞれ２ビットからなる４つのワード２０６
１、２０６２・・・を有し（図２は２つのワード２０６
１、２０６２のみを示している。）、これら各ワード２
０６１、２０６２・・・の各ビットをメモリセル２０８
がそれぞれ構成している。

【００２３】これら各ワード２０６１、２０６２・・・
は、ＲＡＭ２０４の８つのワード２１０１、２１０２・
・・に対応している（図２には２つのワード２１０１、
２１０２のみを示している）。ワード２１０１、２１０
２等は、それぞれ複数個のＲＡＭセル２１２によって構
成されている。

【００２４】なお、実際に製造される半導体メモリ装置
では、連想メモリ２００のワードの数、このワードを構
成するビットの数、ＲＡＭ２０４のワードの数、そのワ
ードを構成するビットの数は、かなり大きな数である
が、説明を簡易化するために、このような例を示してい
る。

【００２５】後に詳細に説明するが、検索モードにおい
て、連想メモリ２００に検索情報が与えられたとき、そ
の検索情報と同じ情報を例えばワード２０６１が記憶し
ているとすると、これが一致検出回路２０２ａによって
検出され、ワード２０６１に対応するＲＡＭ２０４のワ
ード２１０１から、その記憶情報が読みだされる。

【００２６】連想記憶メモリ２００の各メモリセル２０
８は、図１に示すように、情報保持回路１００を有して
いる。この情報保持回路１００は、２つのインバータ１
０２、１０４の入出力を交差接続させてなるフリップフ
ロップである。インバータ１０２の入力側及びインバー
タ１０４の出力側の接続点（この接続点における信号を
情報保持回路１００の出力信号と称する。）は、伝送ゲ
ート、例えばＮチャンネルＭＯＳトランジスタ１０６の
ドレイン・ソース導電路を介してビット線１０８に接続
されている。また、インバータ１０２の出力側及びイン
バータ１０４の入力側の接続点は、伝送ゲート、例えば
ＮチャンネルＭＯＳトランジスタ１１０のソース・ドレ
イン導電路を介して反転ビット線１１２に接続されてい
る。また、トランジスタ１０６、１１０のゲートは、ワ
ード線１１４に接続されている。

【００２７】このワード線１１４は、同一のワードを構
成するメモリセル２０８に共通に接続されている。この
ような各ワードごとにワード線を、図２ではワード線１
１４１、１１４２・・・として示している。ビット線１
０８、反転ビット線１１２は、各ワード２０６１、２０
６２・・・の互いに対応するビットのメモリセル２０８
のトランジスタ１０６、１１０に共通に接続され、ワー
ド線１１４は、同一のワード内の各メモリセル２０８の
トランジスタ１０６、１１０に共通に接続されている。
このような各ビット線、反転ビット線を図２では、ビッ
ト線１０８１、１０８２、反転ビット線１１２１、１１
２２として示してある。

【００２８】これら各ワード線１１４、ビット線１０
８、反転ビット線１１２は、図示しない制御部によって
後述するように書き込み、読みだし及び検索の各モード
に応じて、ハイレベル又はローレベルとされる。

【００２９】連想記憶メモリセル２０８は、検索回路１
１６と、ゲート回路１１８も有している。検索回路１１
６は、ソース・ドレイン導電路を直列に接続したＰチャ
ンネルＭＯＳトランジスタ１２０、１２２を有し、トラ
ンジスタ１２０のソースは、電源電位＋ＶＤＤの点に接
続され、トランジスタ１２２のドレインは、ゲート回路
１１８のＰチャンネルＭＯＳトランジスタ１２４のソー
ス・ドレイン導電路を介してマッチ線１２６に接続され
ている。

【００３０】同様に、検索回路１１６は、ソース・ドレ
イン導電路を直列に接続したＮチャンネルＭＯＳトラン
ジスタ１２７、１２８を有し、トランジスタ１２７のソ
ースは、接地電位点に接続され、トランジスタ１２８の
ドレインは、ゲート回路１１８のＮチャンネルＭＯＳト
ランジスタ１３０のソース・ドレイン導電路を介してマ
ッチ線１３３に接続されている。後に説明するが、検索
モードにおいて、マッチ線１２６は、ローレベル、例え
ば接地電位にプリチャージされ、マッチ線１３３は、ハ
イレベル、例えば電源電位＋ＶＤＤにプリチャージされ
る。

【００３１】トランジスタ１２０、１２７のゲートは、
情報保持回路１００のインバータ１０２の出力側とイン
バータ１０４の入力側との接続点に接続されている。ま
た、トランジスタ１２２、１２８のゲートは、ビット線
１０８に接続されている。また、ゲート回路１１８のト
ランジスタ１２４のゲートは、反転出力制御信号線１３
２に接続され、トランジスタ１３０のゲートは、出力制
御信号線１３４に接続されている。出力制御信号線１３
４は、連想記憶メモリ用の制御部によって各モードに応
じてハイレベルまたはローレベルとされ、反転出力制御
信号線１３２は、その出力制御信号線１３４の信号を、
図２に示すインバータ２１３によって反転させたものが
供給され、ローレベルまたはハイレベルとされる。

【００３２】また、マッチ線１２６は、同一のワードの
メモリセル２０８の各トランジスタ１２４に共通に接続
され、マッチ線１３３は、同一のワードのメモリセル２
０８の各トランジスタ１３０に共通に接続されている。
このような同一のワードに共通に接続されたマッチ線
を、図２ではマッチ線１３３１、１３３２・・・として
示している。また、出力制御信号線１３４、反転出力制
御信号線１３２は、各ワード２０６１、２０６２・・・
・の各メモリセル２０８に共通に接続されている。また
連想記憶用メモリの制御部の構成は、この発明の要旨と
直接関連しないので、詳細な説明は省略する。

【００３３】このような連想メモリのセル２０８では、
検索モードの場合、まず検索動作の前にビット線１０
８、反転ビット線１１２を予め電源電位＋ＶＤＤに制御
部がプリチャージする。また、出力制御信号線１３４が
ローレベルに、反転出力制御信号線１３２がハイレベル
とされることによって、トランジスタ１２４、１３０を
非導通状態としておく。次にマッチ線１２６をローレベ
ルにプリチャージすると共に、マッチ線１３３をハイレ
ベルに、プリチャージする。

【００３４】このプリチャージが行われている間、上述
したように、トランジスタ１２４、１３０は共に非導通
である。従って、このとき、例えば、情報保持回路１０
０の出力信号、即ち記憶情報がローレベルであると、こ
れをインバータ１０２で反転させたハイレベルがトラン
ジスタ１２７のゲートに供給されるので、トランジスタ
１２７が導通状態となる。またビット線１０８がハイレ
ベルであるので、トランジスタ１２８も導通状態であ
る。しかし、トランジスタ１３０が非導通状態であるの
で、マッチ線１３３のプリチャージ用の電流がトランジ
スタ１２７、１２８側には流れない。よって、電源電位
＋ＶＤＤまでのプリチャージが、大きな電力を消費する
ことなく短時間で行われる。

【００３５】このプリチャージ後、検索情報に応じたレ
ベルにビット線１０８が、検索情報のレベルを反転させ
たレベルに反転ビット線１１２がされる。例えば、上述
したように、記憶情報がローレベルであると、トランジ
スタ１２７が導通状態、トランジスタ１２０が非導通状
態となっている。検索のため、ビット線１０８をローレ
ベルに、反転ビット線１１２をハイレベルに、それぞれ
すると、トランジスタ１２２が導通するが、トランジス
タ１２８は非導通状態となる。ここで反転制御信号線１
３２をローレベルに、制御信号線１３４をハイレベルに
すると、トランジスタ１２４、１３０が導通するが、マ
ッチ線１２６はローレベルを、マッチ線１３３はハイレ
ベルを、それぞれ維持する。

【００３６】情報保持回路１００の記憶情報が上記と同
様にローレベルで、トランジスタ１２７が導通している
状態で、検索情報としてビット線１０８がハイレベル
に、反転ビット線１１２がローレベルとされると、トラ
ンジスタ１２８のゲートがハイレベルとなり、トランジ
スタ１２４、１３０が導通したとき、マッチ線１２６は
ローレベルを維持するが、トランジスタ１２７、１２
８、１３０が導通しているので、マッチ線１３３は、ハ
イレベルからローレベルに変化する。

【００３７】情報保持回路１００の記憶情報がハイレベ
ルであると、インバータ１０２の出力がローレベルであ
るので、トランジスタ１２０が導通状態、トランジスタ
１２７が非導通状態である。そして、検索情報がハイレ
ベルであり、ビット線１０８のハイレベルが維持され、
反転ビット線１１２をハイレベルからローレベルに変更
すると、いままで導通していたトランジスタ１２２が非
導通状態となり、トランジスタ１２８が導通状態とな
る。従って、トランジスタ１２４、１３０が導通して
も、トランジスタ１２２、１２７が非導通状態であるの
で、マッチ線１２６のローレベル、マッチ線１３３のハ
イレベルは維持される。

【００３８】上記と同様に、情報保持回路１００の記憶
情報がハイレベルであると、上述したようにトランジス
タ１２０が導通状態である。ここで、検索情報がローレ
ベルであり、ビット線１０８がローレベルに、反転ビッ
ト線１１２がハイレベルにされると、トランジスタ１２
２のゲートにローレベルが供給されるので、このトラン
ジスタ１２２が導通し、トランジスタ１２４、１３０が
導通したとき、マッチ線１２６は、トランジスタ１２
０、１２２、１２４が導通しているので、ハイレベルと
される。しかし、トランジスタ１２７が非導通状態であ
るので、マッチ線１３３はハイレベルを維持する。

【００３９】以上のように、このメモリセル２０８で
は、検索情報と記憶情報とが一致した場合、マッチ線１
２６がローレベル、マッチ線１３３がハイレベルの状態
を維持する。また、検索情報と記憶情報とが一致しない
場合、マッチ線１２６または１３３のレベルが変化す
る。そして、マッチ線１２６、１３３は同一のワードに
対して共通に接続されているので、１つのワードを構成
している各メモリセル２０８の全てで、記憶情報と検索
情報とが一致した場合に限り、マッチ線１２８がローレ
ベル、マッチ線１３３がハイレベルの状態を維持する。

【００４０】このようなメモリセル２０８での書き込み
では、ビット線１０８、反転ビット線１１２をそれぞれ
ハイレベルにプリチャージした後、ワード線１１４をハ
イレベルとすることによってトランジスタ１０６、１１
０を導通状態とする。次に、ビット線１０８を書き込も
うとする情報に対応するレベルとし、これと反対のレベ
ルに反転ビット線１１２のレベルをする。これによっ
て、情報保持回路１００の記憶情報は、ビット線１０８
のレベルと同一となる。なお、書き込み終了後、ワード
線１１４はローレベルとされる。

【００４１】またメモリセル２０８からの読出の場合
も、まず、ビット線１０８、反転ビット線１１２をそれ
ぞれハイレベルにプリチャージした後、ワード線１１４
をハイレベルとして、トランジスタ１０６、１１０を導
通状態とする。これによって、ビット線１０８は、情報
保持回路１００の記憶情報と同じレベルに、反転ビット
線１１２は、情報保持回路１００の記憶情報と反対のレ
ベルに、それぞれなる。

【００４２】なお、読みだし、書き込みの前に、ビット
線１０８、反転ビット線１１２をそれぞれハイレベルに
プリチャージするのは、トランスファゲートとしてＮチ
ャンネルＭＯＳトランジスタ１０６、１１０を用いてい
るので、公知のように読みだし速度や書き込み速度を速
め、かつ確実に読みだしや書き込みを行うためである。
また、読みだし、書き込みモードと同様に、検索モード
においても、上述したように検索動作の前にビット線１
０８、反転ビット線１１２がハイレベルにプリチャージ
されている。即ち、各モードいずれにおいても、ハイレ
ベルへのプリチャージが行われ、検索モードの際だけ、
ローレベルにプリチャージする必要がない。

【００４３】このハイレベルへのプリチャージを行うた
め、図２に示すように、各ビット線１０８１、１０８
２、反転ビット線１１２１、１１２２は、ＮＡＮＤ回路
２１４１、２１４２、２１６１、２１６２にそれぞれ接
続されている。ＮＡＮＤ回路２１４１、２１４２には、
制御部からのビット信号（これは本来各ビット線１０８
１、１０８２に各モードにおいて与えるべきレベルとさ
れている。）をインバータ２１８１、２１８２で反転さ
せた信号と制御部からのプリチャージ制御信号が供給さ
れ、ＮＡＮＤ回路２１６１、２１６２には、各ビット信
号とプリチャージ制御信号とが供給される。

【００４４】一般にＮＡＮＤ回路は、一方の入力信号が
ローレベルである間、他方の入力信号のレベルにかかわ
らず、ハイレベルの出力信号を発生する。また、一方の
入力信号がハイレベルであると、他方の入力信号を反転
させて出力する。従って、プリチャージ期間、プリチャ
ージ制御信号を制御部がローレベルとすることによっ
て、各ＮＡＮＤ回路２１６１、２１６２、２１８１、２
１８２はハイレベルの出力信号をビット線１０８１、１
０８２、１１２１、１１２２に供給できる。また、各モ
ードでは、プリチャージ制御信号をハイレベルとする。
これによって、ビット信号はインバータ２１８１、２１
８２で反転された後、さらにＮＡＮＤ回路２１４１、２
１４２で反転されて、即ち、元の各ビット信号のレベル
とされて、各ビット線１０８１、１０８２に供給され
る。また、各ビット信号は、ＮＡＮＤ回路２１６１、２
１６２で反転されて、各反転ビット線１１２１、１１２
２に供給される。

【００４５】なお、メモリセル２０８には、種々の変形
が考えられる。例えば、図３に示すように、ゲート回路
１１８３のＰチャンネルＭＯＳトランジスタ１２４３を
検索回路１１６３のＮチャンネルＭＯＳトランジスタ１
２８３に接続し、ゲート回路１１８３のＮチャンネルＭ
ＯＳトランジスタ１３０３を検索回路１１６３のＰチャ
ンネルＭＯＳトランジスタ１２２３に接続することがで
きる。なお、他の構成は、図１と同様であるので、同等
部分には、図１において各構成要素に付した符号の末尾
に符号３を付加して示し、説明を省略する。図３のメモ
リセル２０８３は、図１のメモリセル２０８と同一の動
作をする。

【００４６】また、図４に示すように、検索回路１１６
４において、ＰチャンネルＭＯＳトランジスタ１２０４
と直列にＮチャンネルＭＯＳトランジスタ１２８４を接
続し、ＮチャンネルＭＯＳトランジスタ１２７４に直列
にＰチャンネルＭＯＳトランジスタ１２２４を接続して
もよい。この場合、トランジスタ１２２４、１２８４の
ゲートには、反転ビット線１１２４が接続されている。
他の構成は、図１と同様であるので、同等部分には、図
１において各構成要素に付した符号の末尾に符号４を付
加して示し、説明を省略する。図４のメモリセル２０８
４は、図１のメモリセル２０８と同一の動作をする。な
お、トランジスタ１２２４、１２８４のゲートには、反
転ビット線１１２４を接続せずに、トランジスタ１２２
４、１２８４のゲートをビット線１０８４に接続し、そ
の代わりにトランジスタ１２０４、１２７４のゲートを
インバータ１０２４の入力側及びインバータ１０４４の
出力側の接続点に接続してもよい。

【００４７】また図５に示すように、検索回路１１６５
を図４の検索回路１１６４と同様にＰチャンネルＭＯＳ
トランジスタ１２０５とＮチャンネルＭＯＳトランジス
タ１２８５との直列回路と、ＮチャンネルＭＯＳトラン
ジスタ１２７５とＰチャンネルＭＯＳトランジスタ１２
２５との直列回路とで構成し、ゲート回路１１８５をＮ
チャンネルＭＯＳトランジスタ１２４５とＰチャンネル
ＭＯＳトランジスタ１３０５とで構成し、Ｎチャンネル
ＭＯＳトランジスタ１２４５のソース・ドレイン導電路
をマッチ線１２６５とＮチャンネルＭＯＳトランジスタ
１２４５のソース・ドレイン導電路に接続し、かつＰチ
ャンネルＭＯＳトランジスタ１３０５のソース・ドレイ
ン導電路をマッチ線１３３５とＰチャンネルＭＯＳトラ
ンジスタ１２２５のソース・ドレイン導電路に接続して
もよい。なお、他の構成は、図１と同様であるので、同
等部分には、図１において各構成要素に付した符号の末
尾に符号５を付加して示し、説明を省略する。このメモ
リセル２０８５も、図１のメモリセル２０８と同一の動
作をする。

【００４８】さらに、図６に示すように、検索回路１１
６６を構成することもできる。即ち、図１のゲート回路
１１８と同様に構成したゲート回路１１８６のＰチャン
ネルＭＯＳトランジスタ１２４６と電源電位＋ＶＤＤと
の間に、電源電位＋ＶＤＤ側から順にＮチャンネルＭＯ
Ｓトランジスタ１２７６とＰチャンネルＭＯＳトランジ
スタ１２２６とを直列に接続し、ゲート回路１１８６の
ＮチャンネルＭＯＳトランジスタ１３０６と接地電位点
との間に、接地電位点側から順にＰチャンネルＭＯＳト
ランジスタ１２０６とＮチャンネルＭＯＳトランジスタ
１２８６とを直列に接続する。そして、ＰチャンネルＭ
ＯＳトランジスタ１２２６、ＮチャンネルＭＯＳトラン
ジスタ１２８６のゲートを反転ビット線１１２６に接続
してある。他の構成は、図１と同様であるので、同等部
分には図１において各構成要素に付した符号の末尾に符
号６を付して示し、その説明を省略する。このメモリセ
ル２０８６も、図１のメモリセル２０８と同一の動作を
する。

【００４９】さらに、図７に示すように、検索回路１１
６７を図６の検索回路１１６６と同一に構成し、ゲート
回路１１８７を図３のゲート回路１１８３と同様にマッ
チ線１２６７側にＮチャンネルＭＯＳトランジスタ１２
４７を接続し、マッチ線１３３７側にＰチャンネルＭＯ
Ｓトランジスタ１３０７を接続してもよい。他の構成は
図１と同様であるので、同等部分には図１において各構
成要素に付した符号の末尾に符号７を付して示し、その
説明を省略する。このメモリセル２０８７も図１のメモ
リセル２０８と同一の動作をする。

【００５０】また、図８に示すように、検索回路１１６
８を構成することもできる。即ち、電源電位＋ＶＤＤ点
とゲート回路１１８８のＰチャンネルＭＯＳトランジス
タ１２４８との間にＮチャンネルＭＯＳトランジスタ１
２７８、１２８８のソース・ドレイン導電路を直列に接
続し、接地電位点とゲート回路１１８８のＮチャンネル
ＭＯＳトランジスタ１３０８との間にＰチャンネルＭＯ
Ｓトランジスタ１２０８、１２２８のソース・ドレイン
導電路を直列に接続してある。そして、ＮチャンネルＭ
ＯＳトランジスタ１２８８、ＰチャンネルＭＯＳトラン
ジスタ１２２８のゲートにはビット線１０８８が接続さ
れている。他の構成は図１と同様であるので、同等部分
には図１において各構成要素に付した符号の末尾に符号
８を付して示し、その説明を省略する。このメモリセル
２０８８も図１のメモリセル２０８と同一の動作をす
る。

【００５１】また、図９に示すように、検索回路１１６
９を図８の検索回路１１６８と同様に構成し、ゲート回
路１１８９を、図７のゲート回路１１８７と同様にＮチ
ャンネルＭＯＳトランジスタ１３０９をマッチ線１２６
９とＮチャンネルＭＯＳトランジスタ１２８９との間に
接続し、ＰチャンネルＭＯＳトランジスタ１２４９をマ
ッチ線１３３９とＰチャンネルＭＯＳトランジスタ１２
２９との間に接続してもよい。他の構成は、図１と同様
であるので、同等部分には図１において各構成要素に付
した符号の末尾に９を付して示し、その説明を省略す
る。

【００５２】図１、図３乃至図９に示す検索回路１１
６、１１６３、１１６４、１１６５、１１６６、１１６
７、１１６８、１１６９、ゲート回路１１８、１１８
３、１１８４、１１８５、１１８６、１１８７、１１８
８、１１８９において、使用されているＮチャンネルＮ
ＯＳトランジスタの総数とＰチャンネルＭＯＳトランジ
スタの総数は、共に３である。これは、検索回路と開閉
ゲート回路とを集積回路として構成した場合に、２つの
導電型のＭＯＳトランジスタの総数が一致していると、
集積度を向上させることができるからである。

【００５３】以上のように、本実施例のメモリセルで
は、ワード２０６１、２０６２・・・を構成している各
メモリセルの記憶情報が、検索情報と一致した場合に限
り、その一致したワードのマッチ線１２６がローレベル
を、マッチ線１３３がハイレベルを維持する。この記憶
情報が検索情報に一致したことを、ＲＡＭ２０４の対応
するワードに報知するために、一致検出回路２０２ａ、
２０２ｂ・・・が使用される。

【００５４】これら一致検出回路２０２ａ、２０２ｂ・
・・は、いずれも同一の構成であるので、一致検出回路
２０２ａの構成を図１０を参照しながら説明し、他の一
致検出回路２０２ｂ・・・の構成の説明は省略する。

【００５５】図１０に示すように、この一致検出回路２
０２ａは、出力端子１００００を有している。この出力
端子１００００と接地電位点との間に、ＰチャンネルＭ
ＯＳトランジスタ１０００２、１０００４のソース・ド
レイン導電路が直列に接続されている。トランジスタ１
０００２のゲートは、入力端子１０００６に接続されて
おり、この入力端子１０００６はマッチ線１２６に接続
されている。また、トランジスタ１０００４のゲート
は、入力端子１０００８に接続されており、この入力端
子１０００８は、マッチ線１３３に接続されている。

【００５６】出力端子１００００と接地電位点との間に
は、即ちトランジスタ１０００２、１０００４と並列
に、ＮチャンネルＭＯＳトランジスタ１００１０、１０
０１２のソース・ドレイン導電路が直列に接続されてい
る。トランジスタ１００１０のゲートは入力端子１００
０６に接続され、トランジスタ１００１２のゲートは、
入力端子１０００８に接続されている。

【００５７】出力端子１００００と電源電位＋ＶＤＤと
の間には、すなわち、トランジスタ１０００２、１００
０４、１００１０、１００１２の並列回路と直列に、電
源電位＋ＶＤＤ側から順にＰチャンネルトランジスタ１
００１４、Ｎチャンネルトランジスタ１００１６のソー
ス・ドレイン導電路が直列に接続されている。そして、
トランジスタ１００１４のゲートは、入力端子１０００
６に接続され、トランジスタ１００１６のゲートは、入
力端子１０００８に接続されている。

【００５８】このような一致検出回路２０２ａは、入力
端子１００６、１０００８が共にローレベルである場
合、即ち記憶情報と検索情報とが不一致の場合、トラン
ジスタ１０００２、１０００４が共に導通状態となり、
トランジスタ１００１０、１００１２が共に非導通状態
となり、トランジスタ１００１４が導通状態、トランジ
スタ１００１６が非導通状態となる。その結果、出力端
子１００００は、接地電位、即ちローレベルとなる。

【００５９】入力端子１００６、１０００８が共にハイ
レベルである場合、即ち、記憶情報と検索情報とが不一
致の場合、トランジスタ１００１０、１００１２が導通
状態となり、トランジスタ１０００２、１０００４が非
導通状態となり、トランジスタ１００１４が非導通状
態、トランジスタ１００１６が導通状態となる。従っ
て、出力端子１００００は、ローレベルとなる。

【００６０】通常、マッチ線１２６、１３２のレベルの
関係から、このような状態になることはないが、入力端
子１００６がハイレベル、入力端子１００８がローレベ
ルの場合、全てのトランジスタ１０００２、１０００
４、１００１０、１００１２、１００１４、１００１６
が非導通状態となり、出力端子１００００は、ハイイン
ピーダンス状態となる。

【００６１】入力端子１０００６がローレベル状態、入
力端子１０００８がハイレベルの状態、即ちマッチ線１
２６をローレベルに、マッチ線１３３をハイレベルにプ
リチャージした後、及びこれらプリチャージの終了後に
行われた検索の結果、検索情報と記憶情報とが一致した
場合、トランジスタ１０００４、１００１０は非導通状
態となり、トランジスタ１００１４、１００１６、１０
００２、１００１２が導通状態となる。その結果、出力
端子１００００はハイレベルとなる。

【００６２】このような入力端子１０００６、１０００
８に供給される信号レベルと、出力端子１００００に生
じる信号レベルとの関係を図１１に示す。

【００６３】このように構成された一致検出回路２０２
ａは、使用されているトランジスタの総数は６と少数で
あり、しかもＰチャンネルＭＯＳトランジスタの総数
と、ＮチャンネルＭＯＳトランジスタの総数は、３と一
致している。一方、この一致検出回路と同様な動作をす
る市販されている回路では、使用されているトランジス
タの総数は６よりも多く、またＰチャンネルＭＯＳトラ
ンジスタの総数と、ＮチャンネルＭＯＳトランジスタの
総数とが不一致である。従って、この一致検出回路２０
２ａの方が消費電力が少なく、また集積度を向上させる
ことができる。

【００６４】このように構成されている一致検出回路２
０２ａ、２０２ｂ・・・の出力信号は、図２に示すよう
にＲＡＭ２０４の制御部２１８に供給されている。この
制御部２１８は、チップイネーブル端子ＣＥにハイレベ
ルの信号が供給されたとき、ＲＡＭ２０４の制御を開始
するもので、例えば一致検出回路２０２ａ、２０２ｂの
うちハイレベルの出力信号を供給したものに対応するＲ
ＡＭ２０４のワード２１０１、２１０２・・・のワード
線２２０１、２２０２・・・をいままでローレベルであ
ったのをそれぞれハイレベルとし、ハイレベルとされた
ワード線が接続されているワードから記憶情報を読みだ
す機能を有している。この制御部２１８は他の機能も有
しているが、本発明とは直接関連しないので、これ以上
の説明は省略する。

【００６５】これら制御部２１８のチップイネーブル端
子ＣＥには、反転出力制御信号線１３２の信号を遅延回
路２２０で遅延させたものが供給されている。この遅延
回路２２０での遅延時間は、例えば反転出力制御信号が
ハイレベルとなった時点から、連想メモリ２００のワー
ドにおける検索情報と記憶情報との不一致に応じて、一
致検出回路の出力端子のレベルがローレベルになる時点
までの時間に設定されている。

【００６６】従って、ＲＡＭ２０４の各ワード線２２０
１、２２０２・・・は、検索開始時点では全てローレベ
ルであり、記憶情報と検索情報とが不一致であった連想
メモリのワードに対応するＲＡＭ２０４のワード線が全
てローレベルに変化した後に、記憶情報と検索情報とが
一致した連想メモリのワードに対応するワード線のみ
が、制御部２１８の動作の開始に応じてハイレベルとさ
れるので、ＲＡＭのワード線のレベルの過渡的な変化に
応じてメモリセル２１２が動作することがなく、検索を
行っている際のＲＡＭ２０４の消費電力を低減できる。

【００６７】一般に、複数あるＲＡＭのワード線のう
ち、検索情報と一致した連想メモリのワードに対応する
ワード線は１本だけであり、その他のＲＡＭのワード線
は検索情報と不一致である。従って、一致検出回路２０
２ａ、２０２ｂ・・・の出力信号を、そのままワード線
２２０１、２２０２・・・に供給すると、各ワード線２
２０１、２２０２・・・のレベルは当初ハイレベルであ
り、検索情報と不一致となった連想メモリ２０４のワー
ドに対応するＲＡＭの多数のワード線のレベルがハイレ
ベルからローレベルに変化することになり、多大な電力
消費がＲＡＭ２０４に生じることになる。

【００６８】しかし、この実施例では、制御部２１８の
チップイネーブル端子がハイレベルとされた後に、各ワ
ード線２２０１、２２０２・・・のうち、検索情報と記
憶情報とが一致した連想メモリ２０４のワードに対応す
るＲＡＭのワード線だけを制御部２１８がハイレベルと
するので、電力消費が少なくなる。

【００６９】なお、図２では、各メモリセル２１２は、
チップイネーブル端子ＣＥがハイレベルにおいて動作を
開始するものを示したが、制御部２１８に、チップイネ
ーブル端子ＣＥがローレベルにおいて動作を開始するも
のを使用する場合には、チップイネーブル端子ＣＥに
は、出力制御信号線１３４の信号を遅延回路２２０で遅
延したものを供給するようにすればよい。

【００７０】図１２に第２の実施例を示す。この実施例
では、ＲＡＭ２０４１２における読みだしの構成が異な
る以外、第１の実施例と同様に構成されている。従っ
て、第１の実施例の構成要素と対応する要素には同一符
号の末尾に符号１２を付して、その説明を省略する。

【００７１】この実施例では、一致検出回路２０２ａ１
２、２０２ｂ１２・・・の出力信号は、ゲート回路、例
えばＡＮＤ回路２５１２、２６１２・・・にそれぞれ供
給されている。これらＡＮＤ回路２５１２、２６１２・
・・には、反転出力制御信号線１３２１２の信号が供給
されている。これらＡＮＤ回路２５１２、２６１２・・
・の出力側は、それぞれ対応するＲＡＭ２０４１２のワ
ード線２２０１１２、２２０２１２・・・に接続されて
いる。

【００７２】従って、ＡＮＤ回路２５１２、２６１２・
・・は、検索が行われる前には、ＲＡＭ２０４１２の各
ワード線にローレベルの出力信号を供給し、ＡＮＤ回路
２５１２、２６１２・・・に対応する連想メモリ２００
１２のワード２０６１１２、２０６２１２・・・の記憶
情報が検索情報と一致した場合にのみハイレベルの出力
信号を、対応するＲＡＭ２０４１２のワード線２２０１
１２、２２０２１２・・・に供給する。即ち、記憶情報
と検索情報とが一致した連想メモリ２００１２のワード
に対応するＲＡＭ２０４１２のワードのワード線のみが
ハイレベルとなり、他のワード線はローレベルを維持す
る。従って、第１の実施例と同様に電力消費が低減され
る。なお、ＲＡＭ２０４１２のいずれかのワード線がハ
イレベルとされた後、図示しないＲＡＭ用の制御部の制
御によって、ワード線がハイレベルとされたワードから
記憶情報が読みだされる。

【００７３】なお、この実施例では、ＡＮＤ回路２５１
２、２６１２・・・の開閉制御に反転出力制御信号線１
３２１２の信号を用いたが、一致検出回路２０２ａ１
２、２０２ｂ１２・・・の出力信号をインバータを用い
て反転させて、ＡＮＤ回路２５１２、２６１２・・・に
入力すれば、出力制御信号線１３４１２の信号をＡＮＤ
回路２５１２、２６１２・・・の開閉制御に使用するこ
ともできる。

【００７４】図１３に第３の実施例を示す。この実施例
は、一致検出回路２０２ａ１３、２０２ｂ１３の出力信
号が供給されているＡＮＤ回路２５１３、２６１３に、
反転出力制御信号線の信号ではなく、検索制御信号線２
７１３の信号が制御部から供給されている以外、第１の
実施例と同様に構成されている。従って、第１の実施例
の構成要素に対応する構成要素には、対応する符号の末
尾に１３を付して示し、その説明を省略する。検索制御
信号線２７１３は、連想メモリ２００１３において検索
モードが開始される際に、ハイレベルとされるものであ
る。この実施例も第２の実施例と同様に動作する。

【００７５】図１４に第４の実施例を示す。この実施例
は、第２の実施例の変形で、第２の実施例のＡＮＤ回路
２５１２、２６１２に対応するＡＮＤ回路２５１４、２
６１４に遅延回路２２１４を介して反転出力制御信号線
１３２１４の出力信号を供給している以外、第２の実施
例と同様に構成されている。従って、対応する構成要素
には、末尾の符号を１４に変更した符号を付して、その
説明を省略する。

【００７６】遅延回路２２１４の遅延時間は、例えば反
転出力制御信号がハイレベルとなった時点から、連想メ
モリ２００１４のワードにおける検索情報と記憶情報と
の不一致に応じて、一致検出回路の出力端子のレベルが
ローレベルになる時点までの時間に設定されている。従
って、検索情報と記憶情報とが不一致で、例えばＡＮＤ
回路２５１４に一致検出回路２０２ａ１４から供給され
る信号がハイレベルからローレベルに変化するタイミン
グと、遅延回路２２１４からＡＮＤ回路２５１４に供給
されている信号がローレベルからハイレベルになるタイ
ミングとが一致し、ＲＡＭ２０４１４が安定した動作を
行う。

【００７７】図１５に第５の実施例を示す。この実施例
は、デュアルポート連想記憶メモリ装置に本発明を実施
したもので、インバータ１０２１、１０４１によって構
成された情報保持回路１００１に対して２本のビット線
１０８１、１０８２、反転ビット線１１２１、１１２
２、２つの検索回路１１６１、１１６２、２つのゲート
回路１１８１、１１８２が設けられている。

【００７８】情報保持回路１００１のインバータ１０２
１の入力側とインバータ１０４１の出力側との接続点
（この点における信号レベルを情報保持回路１００１の
記憶情報とする。）は、トランスファゲートとして機能
するＮチャンネルＭＯＳトランジスタ１０６１、１０６
２を介してビット線１０８１、１０８２にそれぞれ接続
されている。また、インバータ１０２１の出力側とイン
バータ１０４１の入力側との接続点は、トランスファゲ
ートとして機能するＮチャンネルＭＯＳトランジスタ１
１０１、１１０２を介して反転ビット線１１２１、１１
２２にそれぞれ接続されている。

【００７９】検索回路１１６１、１１６２は、図１の検
索回路１１６と同様に構成されている。但し、検索回路
１１６では、トランジスタ１２０、１２７には、情報保
持回路１００の記憶情報を反転させたものが供給されて
いたのに対し、検索回路１１６１、１１６２のＮチャン
ネルＭＯＳトランジスタ１２０１、１２０２、Ｐチャン
ネルＭＯＳトランジスタ１２７１、１２７２には、情報
保持回路１００１の記憶情報がそのまま供給されてい
る。

【００８０】そのため、検索回路１１６１のＰチャンネ
ルＭＯＳトランジスタ１２２１、ＮチャンネルＭＯＳト
ランジスタ１２８１のゲートには、ビット線ではなく、
反転ビット線１１２１が接続されている。同様に、検索
回路１１６２のＰチャンネルＭＯＳトランジスタ１２２
２、ＮチャンネルＭＯＳトランジスタ１２８２のゲート
には、反転ビット線１１２２が接続されている。

【００８１】またゲート回路１１８１、１１８２も、図
１のゲート回路１１８と同様に構成されている。但し、
ゲート回路１１８１専用のマッチ線１２６１、１３３１
と、ゲート回路１１８２専用のマッチ線１２６２、１３
３２が設けられ、またゲート回路１１８１専用の出力制
御信号線１３４１、反転出力制御信号線１３２１が設け
られている。同様に、ゲート回路１１８２専用の出力制
御信号線１３４２、反転出力制御信号線１３２２が設け
られている。

【００８２】このデュアルポート連想記憶メモリでは、
ビット線、反転ビット線、検索回路、開閉ゲート回路、
２本１組のマッチ線、出力制御信号線、反転出力制御信
号線をそれぞれ２組設けているので、情報保持回路１０
０１において１つの情報を検索しているときに、同時に
全く別の情報の検索を行うことができる。そして、この
検索は勿論、読みだし、書き込み動作は図１のメモリセ
ルと同様に行われる。従って、検索、読みだし、書き込
み前に、ビット線及び反転ビット線は、プリージされ
る。

【００８３】このデュアルポート連想記憶メモリのメモ
リセルに対しても、図３乃至図９に示した検索回路及び
開閉ゲート回路の変形は可能である。

【００８４】

【発明の効果】以上のように、本発明による連想記憶メ
モリによれば、読みだし、書き込み、検索の前に行う処
理を全てハイレベルへのプリチャージとすることができ
るので、電力消費を低減させることができる。また、本
発明による一致検出回路は、Ｐチャンネル、Ｎチャンネ
ル同数で、しかも総数が少数のトランジスタで構成する
ことができるので、電力消費を低減することができ、し
かも集積度を向上させることができる。また、本発明に
よる半導体メモリ装置によれば、検索情報と記憶情報と
が一致した連想メモリのワードに対応するＲＡＭのワー
ド線しか読みだし可能電位とされないので、消費電力を
低減させることができる。

【図面の簡単な説明】

【図１】本発明による半導体メモリ装置の第１の実施例
に使用する連想メモリセルのブロック図である。

【図２】同第１の実施例のブロック図である。

【図３】図１の連想メモリセルの第１の変形例を示す図
である。

【図４】図１の連想メモリセルの第２の変形例を示す図
である。

【図５】図１の連想メモリセルの第３の変形例を示す図
である。

【図６】図１の連想メモリセルの第４の変形例を示す図
である。

【図７】図１の連想メモリセルの第５の変形例を示す図
である。

【図８】図１の連想メモリセルの第６の変形例を示す図
である。

【図９】図１の連想メモリセルの第７の変形例を示す図
である。

【図１０】第１の実施例で使用する一致検出回路のブロ
ック図である。

【図１１】図１０の一致検出回路の入力と出力との関係
を示す図である。

【図１２】第２の実施例のブロック図である。

【図１３】第３の実施例のブロック図である。

【図１４】第４の実施例のブロック図である。

【図１５】第５の実施例のブロック図である。

【図１６】従来の連想メモリ装置のブロック図である。

【図１７】図１６の連想メモリ装置に使用されている連
想メモリセルのブロック図である。

【符号の説明】

１００情報保持回路１０６ＮチャンネルＭＯＳトランジスタ１０８ビット線１１０ＮチャンネルＭＯＳトランジスタ１１２反転ビット線１１４ワード線１１６検索回路１１８マッチ線１３３マッチ線

Claims

【特許請求の範囲】

【請求項１】情報保持手段と、第１及び第２のビット
線と、ワード線と、上記情報保持手段と第１のビット線
及び第２のビット線との間にそれぞれ介在し上記ワード
線の電位に応じて導通・非導通制御されて、上記情報保
持手段と第１及び第２のビット線との間でそれぞれ情報
の伝達を行う第１及び第２の伝達ゲート手段と、第１の
電位にプリチャージされる第１のマッチ線と、第２の電
位にプリチャージされる第２のマッチ線と、第１及び第
２のビット線の一方の情報と上記情報保持手段の情報と
を比較し、比較結果に応じて第１及び第２のマッチ線の
電位を制御する制御信号を発生する検索手段と、上記検
索手段と第１及び第２のマッチ線との間に介在し、第１
のマッチ線が第１の電位とされ、かつ第２のマッチ線が
第２の電位とされた後に導通状態とされて、上記制御信
号を第１及び第２のマッチ線に供給させるゲート手段と
を、具備する連想記憶メモリ。
【請求項２】請求項１記載の連想記憶メモリにおい
て、第１及び第２のビット線、ワード線、第１及び第２
の伝達ゲート手段、第１及び第２のマッチ線、検索手
段、ゲート手段が、それぞれ複数設けられていることを
特徴とするマルチポート式連想記憶メモリ。
【請求項３】請求項１記載の連想記憶メモリにおい
て、第１の電位がゲートに供給されたとき導通する第１
の導電型のＭＯＳトランジスタが少なくとも２個直列に
接続され、これら第１の導電型のＭＯＳトランジスタの
ゲートがそれぞれ第１のマッチ線及び第２のマッチ線に
接続されている第１の直列手段と、第２の電位がゲート
に供給されたとき導通する第２の導電型のＭＯＳトラン
ジスタが少なくとも２個直列に接続され、これら第２の
導電型のＭＯＳトランジスタのゲートがそれぞれ第１の
マッチ線及び第２のマッチ線に接続され、第１の直列手
段と共に並列手段を形成する第２の直列手段と、上記並
列手段に直列に接続され、直列に接続された第１の導電
型のＭＯＳトランジスタと第２の導電型のＭＯＳトラン
ジスタとを有し、第１の導電型のＭＯＳトランジスタの
ゲートが第２のマッチ線に接続され、第２の導電型のＭ
ＯＳトランジスタが第１のマッチ線に接続されている第
３の直列手段とを、具備し、上記並列手段と第３の直列
手段とは、電源に接続されている連想記憶メモリ用一致
検出回路。
【請求項４】請求項１記載の連想メモリと、請求項３
記載の一致検出回路と、ワード線を有し、付勢信号が供
給されたのに応動して、上記一致検出回路の出力に対応
する上記ワード線を上記読みだし可能電位とするＲＡＭ
と、上記一致検出回路が出力信号を発生したとき上記付
勢信号を上記ＲＡＭに供給する遅延手段とを、具備する
半導体メモリ装置。
【請求項５】請求項１記載の連想メモリと、請求項３
記載の一致検出回路と、ワード線に接続された複数のＲ
ＡＭセルを有するＲＡＭと、上記一致検出回路の出力信
号とゲート開閉制御信号とが供給されたとき、上記ワー
ド線を読みだし可能電位とするゲート手段とを、具備す
る半導体メモリ装置。