JP2018067365A - 不揮発性連想メモリ - Google Patents
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Abstract
Description
特許文献4は、特許文献3に改良を加えたもので、シングルエンド型センスアンプを備えている。メモリセル内は9T−2MTJの不揮発性TCAMセルの回路が開示され、トランジスタ数がやや増えたが、検索兼読み出し動作はル振幅の電圧信号として出力できるようにしたことで精度を高め、且つ、マッチラインの電荷を高速に引き抜くことができ、大幅に遅延時間を短縮させることができるようになった。
メモリセル内は、通常1ビットデータを記憶保持するためのSRAM、即ち対をなすインバータで構成されているため、対をなすインバータの相補的データを出力する2本の出力信号線があった。メモリ素子の不揮発化という技術背景から、トランジスタで構成された対をなすインバータ回路そのものが、対をなす磁気抵抗効果素子に置き換えることは至極当然であった。その一つの方法が、特許文献1,2で開示されているような差動対型メモリとして、対をなす磁気抵抗効果素子の構成であり、さらに別の方法であるが、特許文献3,4で開示されているような互いに相補的データを書き込むように対をなす磁気抵抗効果素子の構成である。
特許文献1、2の場合、対をなす磁気抵抗効果素子から、対をなすインバータにデータ転送を行う動作と遅延時間が必要であった。
特許文献3,4の場合、対をなす磁気抵抗効果素子は(0、1)、(1、0)、(0、0)という3つのステート値を持ち、特に、 “Don‘t care”を意味するステート値(0,0)を敢えて設けたことで、書き込み動作はやや複雑になる。即ち、システム中枢の中央演算処理プロセッサ(CPU)は、一方の磁気抵抗効果素子に先に“0”または“1”を書き込み、もう一方の磁気抵抗効果素子を後に“0”または“1”を書き込むような2回のタイミングを要し、さらに、1ビットデータの不揮発性記憶部に3つのステート値を書き込む必要があり、8、16、32、64ビット単位のためアクセスとは異なり不便さが生じたり、高速に書き換えることが出来ないという問題があった。メモリセル内は、2個の磁気抵抗効果素子と6個のトランジスタ数とから構成され、面積的コンパクトさは優れているが、さらに部品点数を削減できる余地もあった。
しかし、従来技術の1本のマッチラインと且つ、対をなす不揮発性記憶部を有するという構成では、部品点数の削減には限界があった。
(1)格子状に複数のメモリセルを備える連想メモリであって、各々の前記メモリセルは、少なくとも1つ以上の不揮発性記憶部と、書き込み回路と、読み出し回路と、比較演算回路とが一体化し、
高電位にプリチャージされた第1のマッチラインと、低電位にプリチャージされた第2のマッチラインとに接続されていることを特徴とすることで、メモリセル内の回路機能を挙げ、特に2本のマッチラインが存在することが従来技術の不揮発性連想メモリと異なる。
(2)前記メモリセルは、前記不揮発性記憶部の読み出しを行うために電流を供給する第1のスイッチ素子と、前記不揮発性記憶部へ書き込みを行うために電流を供給する第2のスイッチ素子と、前記不揮発性記憶部の電位と前記第1のマッチラインの電位との比較演算を行うために前記不揮発性記憶部と前記第1のマッチラインとの間に配置される第3のスイッチ素子と、前記不揮発性記憶部の電位と前記第2のマッチラインの電位との比較演算を行うために前記不揮発性記憶部と前記第2のマッチラインとの間に配置される第4のスイッチ素子とを含むことを特徴とする(1)に記載の不揮発性連想メモリであり、メモリセル内は4つのスイッチ素子で構成でき、部品点数の削減ができる。
(3)前記メモリセルは、前記不揮発性記憶部の一端が第1の接続点に接続されると共に前記不揮発性記憶部の他端は第2の電流通電用ビット線に接続される不揮発性記憶部と、
書き込み電流供給を制御するためのスイッチ制御電極が第2のワード線に接続された第2のスイッチ素子と、第2のスイッチ素子の一端が第1の電流通電用ビット線に接続されると共に第2のスイッチ素子の他端が第1の接続点に接続され、前記第1の電流通電用ビット線と前記第2のスイッチ素子と前記第1の接続点と前記不揮発性記憶部と前記第2の電流通電用ビット線とが直列接続された書き込み回路と、
読み出し電流供給を制御するためのスイッチ制御電極が第1のワード線に接続された第1のスイッチ素子と、第1のスイッチ素子の一端が読み出し電流の高電位側起点となる端子Vddに接続されると共に第1のスイッチ素子の他端が第1の接続点に接続され、前記高電位側起点の端子Vddと前記第1のスイッチ素子と前記第1の接続点と前記不揮発性記憶部と前記第2の電流通電用ビット線とが直列接続された読み出し回路と、
第1のマッチラインとの比較演算を制御するためのスイッチ制御電極が第1のサーチラインに接続された第3のスイッチ素子と、第3のスイッチ素子の一端が第1のマッチラインに接続されると共に第3のスイッチ素子の他端が第1の接続点に接続され、前記第1のマッチラインと前記第3のスイッチ素子と前記第1の接続点と前記不揮発性記憶部の高電位側一端とが直列接続された比較演算回路と、
第2のマッチラインとの比較演算を制御するためのスイッチ制御電極が第2のサーチラインに接続された第4のスイッチ素子と、第4のスイッチ素子の一端が第2のマッチラインに接続されると共に第4のスイッチ素子の他端が第1の接続点に接続され、前記第2のマッチラインと前記第4のスイッチ素子と前記第1の接続点と前記不揮発性記憶部の高電位側一端とが直列接続された比較演算回路とから構成されることを特徴とする(1)及び(2)に記載の不揮発性連想メモリであり、4つのスイッチ素子を制御する外部信号線の明確化と共に、1つの不揮発性記憶部の高電位側一端を用いて比較演算を可能とするため、不揮発性記憶部の削減効果がある。
(4)前記メモリセルの検索動作は、読み出し電流を供給する前記第1のスイッチ素子がONとなり、
前記第1のサーチラインが高電位状態で且つ前記第2のサーチラインが低電位状態のとき、第3のスイッチ素子はONとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第1の電圧と、前記第1のマッチラインの高電位状態にプリチャージされた第2の電圧との比較演算が行われ、
前記第1のサーチラインが高電位状態で且つ前記第2のサーチラインが低電位状態のとき、第4のスイッチ素子はOFFとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第1の電圧と、前記第2のマッチラインの低電位状態にプリチャージされた第3の電圧との比較演算が行われることがなく、
前記第1のサーチラインが低電位状態で且つ前記第2のサーチラインが高電位状態のとき、第3のスイッチ素子はOFFとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第1の電圧、と前記第1のマッチラインの高電位状態にプリチャージされた第2の電圧との比較演算が行われることがなく、
前記第1のサーチラインが低電位状態で且つ前記第2のサーチラインが高電位状態のとき、第4のスイッチ素子はONとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第1の電圧と、前記第2のマッチラインの低電位状態にプリチャージされた第2の電圧との比較演算が行われることを特徴とする(1)及び(2)に記載の不揮発性連想メモリであり、2本のサーチラインで制御された2つのスイッチ素子を通じて、2本のマッチラインの片側のみに比較演算結果を出力する機能を実現している。
(5)読み出し電流を供給するためのスイッチ制御用信号が伝達する前記第1のワード線と書き込み電流を供給するためのスイッチ制御用信号が伝達する前記第2のワード線を兼用することを特徴とする(1)から(4)に記載の不揮発性連想メモリであり、スイッチ素子を制御するワード側外部信号線の数を減らせ、スイッチ素子の数を削減できる。
(6)前記メモリセルは、前記不揮発性記憶部の一端及びセンスアンプの入力端が接続される第1の接続点を有し、さらにセンスアンプの出力端が接続される第2の接続点を有し、前記第1の接続点に一端が接続されるとともに、読み出し電流を供給するためのスイッチ制御用電極が第1のワード線に接続された第1のスイッチ素子と接続され、前記第1の接続点は前記不揮発性記憶部の抵抗状態に応じた電圧を伝搬させる信号線の機能を持ち、前記第2の接続点に一端が接続されるとともにそれぞれのスイッチ制御用電極が第1及び第2のサーチラインにそれぞれ接続された第5及び第6のスイッチ素子と、第5及び第6のスイッチ素子の他端が第1及び第2のマッチラインにそれぞれ接続され、
また、前記第1の接続点に一端が接続されるとともに、書き込み電流を供給するためのスイッチ制御用電極が第2のワード線に接続された第2のスイッチ素子と、第2のスイッチ素子の他端が第1の書き込み線に接続され、前記不揮発性記憶部の他端が第2の書き込み線に接続されることを特徴とする(1)に記載の不揮発性連想メモリであり、不揮発性記憶部の読み出し電位の信号差、即ち、高抵抗と低抵抗の電位差を大きく増幅し、検出マージンを確保し、高速に比較演算することができる。
(7)(1)から(6)に記載されている不揮発性連想メモリは、複数のnビットの領域に分けて配設されたメモリセルと、前記nビットの領域の近接に配置された“X”(Don‘t care)の値を持つメモリセルとを備えることを特徴とすることで、システム全体でバリッドビットを備えた不揮発性TCAMを得ることができる。
(8)(1)から(6)に記載されている不揮発性連想メモリは、複数のnビットの領域に分けて配設されたメモリセルと、前記nビットの領域の近接に配置された“X”(Don‘t care)の値を持つメモリセルと、パリティの計算値を持つメモリセルとを備えることを特徴とすることで、システム全体でパリティビットを備えた不揮発性TCAMが得られ、データ精度の向上が図れる。
(9)前記メモリセルは、直列接続された予備交替のための選択用スイッチ素子と不揮発性磁気記憶素子とを、少なくとも2つ以上の並列接続されている不揮発性記憶部を有し、前記メモリセルの外部制御部から引き込まれる選択信号により、1つの前記選択用スイッチ素子をON状態とし、他の前記選択用スイッチ素子をOFF状態とすることを特徴とする(1)から(6)に記載の不揮発性連想メモリであり、メモリセル内に不良メモリセルが存在しても交替が可能となり、製造歩留りの向上を図ることができる。
(10)前記メモリセルは、直列接続された予備交替のための選択用スイッチ素子と不揮発性磁気記憶素子とを、少なくとも2つ以上の並列接続されている不揮発性記憶部を有し、前記メモリセルの外部制御部から引き込まれる選択信号を入力するデコーダ回路を有し、1つの前記選択用スイッチ素子をON状態とし、他の前記選択用スイッチ素子をOFF状態とするようにデコード出力することを特徴とする(1)から(6)に記載の不揮発性連想メモリであり、メモリセル内に不良メモリセルが存在しても交替が可能となり、製造歩留りの向上を図ることができる。
(11)前記メモリセルは、直列接続された予備交替のための選択用スイッチ素子と不揮発性磁気記憶素子とを、少なくとも2つ以上の並列接続されている不揮発性記憶部を有し、前記メモリセルの外部制御部から引き込まれる選択信号を入力するヒューズ記憶する回路またはメモリ記憶する回路と、その記憶された数値をデコーダするデコード回路を有し、1つの前記選択用スイッチ素子をON状態とし、他の前記選択用スイッチ素子をOFF状態とするようにデコード出力することを特徴とする(1)から(6)に記載の不揮発性連想メモリであり、メモリセル内に不良メモリセルが存在しても交替が可能となり、製造歩留りの向上を図ることができる。
また、本発明の2本のマッチラインを備え、且つ、メモリセル内に1つの不揮発性記憶部しか持たないことにより、不揮発性連想メモリの全体サイズも大幅に縮小できるようになったが、特許文献3及び4のような3値の記憶ができない。その代わりに、本案では不揮発性連想メモリのシステム全体に、nビット毎にバリッドビットを備えることによりTCAMを実現でき、加えて、パリティビットを備えることによりデータ精度の向上も図れるようになった。
また、本発明の2本のマッチラインを備え、且つ、1ビットデータ記憶を1つの不揮発性記憶部に担わせたことにより、予備交替用の不揮発性記憶部を同一のメモリセル内に置き易くなった。その理由は交替のための繋ぎ変え配線を単純化でき、正規と予備交替用との2つ不揮発性記憶部を備えた場合でもサイズが小さくて済むためである。
従来例として、特許文献1、2では差動対型メモリとして磁気抵抗効果素子を2つ持ち、同様に特許文献3、4では相補的なデータを書き込むため磁気抵抗効果素子を2つ持つことが開示されている。また、特許文献1、2、3、4では一致検出結果を出力するマッチラインは1本であり、ワード方向に延び、高電位にプリチャージされている。
本発明の不揮発性連想メモリセルと従来例との違いは顕著である。
図4(b)には書いていないが、データを書き込む動作時、CLKは常に論理値“1”の高電位状態が入力され、図3におけるトランジスタM1は常にOFF状態であり、直列接続に繋がる信号線WBL、トランジスタM2、磁気抵抗効果素子R、信号線WBLBの電位状態に影響を与えないようにしている。
図3のセル内の回路動作において、仮に検索データが“1”のとき、一方の検索サーチのための信号線SLは高電位状態で論理値“1”を示し、トランジスタM3のゲート電極はON状態になり、トランジスタM3を導通状態となり、磁気抵抗効果素子Rの電圧降下による電位Vrが高電位状態にプリチャージされたマッチラインの信号線p−MLに接続されるため、検索比較機能が有効状態になり、即ち磁気抵抗効果素子Rが高抵抗状態であれば、マッチラインの信号線p−MLは高電位状態を保持するが、磁気抵抗効果素子Rが低抵抗状態であれば、マッチラインの信号線p−MLがプリチャージされた高電位が押し下げられるように作用する。さらに仮に検索データが“1”のとき、他方の検索サーチのための信号線SLBは低電位状態で論理値“0”を示し、トランジスタM4のゲート電極はOFF状態になり、トランジスタM4は遮断状態となり、低電位状態にプリチャージされたマッチラインの信号線n−MLに対して高インピーダンス状態となり、磁気抵抗効果素子Rの電圧降下による電位Vrに拘わらず、マッチラインの信号線n−MLに影響を与えることがない。
図3のCAMセル回路の検索比較動作において、仮に検索データが“0”のとき、一方の検索サーチの信号線SLは低電位状態で論理値“0”を示し、トランジスタM3のゲート電極はOFF状態になり、トランジスタM3を遮断状態となり、磁気抵抗効果素子Rの電圧降下による電位Vrに拘わらず、高電位状態にプリチャージされたマッチラインの信号線p−MLに対して高インピーダンス状態となり、高電位状態にプリチャージされたマッチラインの信号線p−MLに影響を与えることがない。さらに仮に検索データが“0”のとき、他方の検索サーチのための信号線SLBは高電位状態で論理値“1”を示し、トランジスタM4のゲート電極はON状態になり、トランジスタM4は導通状態となり、磁気抵抗効果素子Rの電圧降下による電位Vrが低電位状態にプリチャージされたマッチラインの信号線n−SLに接続されるため、検索比較機能が有効状態になり、即ち磁気抵抗効果素子Rが高抵抗状態であれば、マッチラインの信号線n−MLはプリチャージされた低電位が押し上げられように作用し、磁気抵抗効果素子Rが低抵抗状態であれば、マッチラインの信号線n−MLは低電位状態を保持する。
不揮発性連想メモリ100の全体構成は、カラム側方向制御部101の中に検索データが格納されたレジスタ群を備え、その各々のレジスタには、レジスタ値に応じたサーチのための相補的な信号線SLx、SLBxが出力され、さらに、連想メモリセル104の記憶データの書き換えのための相補的な書き込み電流線WBLx、WBLBxが出力されている。
完全並列型検索は、カラム側方向制御101の中にある検索データのレジスタ値と、ワード方向に繋がる各々の連想メモリセル104の記憶データとの間で瞬時の比較演算を行い、マッチラインセンシング制御・出力ドライバー103より出力される信号ML Output m(mは1、2、・・・の自然数)に最終的に一致判定結果を出力する。
マッチラインセンシング制御部/出力ドライバーの回路110は、ワード方向に並んだ複数の連想メモリセル104に接続された2本のマッチラインの信号線p−ML及びとn−MLを入力し、最終の判定結果を出力する。回路の中身は、信号線p_MLのセンシング回路部112、信号線n_MLのセンシング回路部113、インバータ114、AND115、出力ドライバー116で構成される。
図10は、図9に示したマッチラインセンシング制御部/出力ドライバーの回路110における真理値表である。
尚、CAMセルが8ビット単位で連結動作させる理由は、文字検索など1バイト単位の文字コード検索の頻度が高く、さらに普及している中央演算処理プロセッサ(CPU)が、データの読み出しと書き込みを行う上で1バイト単位は都合の良いサイズだからである。バリッドビットは、信号線Resetが接続されているようにリセット信号を用いて、ワード方向に並ぶ複数のバリッドビッドを一斉に論理値“0”にクリアできるようにすると、より使い勝手が良くなる。次に、バリッドビットのCAMセルの内部回路及び動作において、比較演算結果を最終的に出力する信号線p―ML、n―MLに対して、同様に比較演算結果を出力する副次的な信号線Sub_p―ML、Sub_n―MLが備えてあり、回路的に信号線p―ML、n―MLと、副次的な信号線Sub_p―ML、Sub_n―MLとは切り離されている。検索比較動作時、CAMセル0〜CAMセル7の比較演算結果を信号線Sub_p―ML、Sub_n―MLに出力させておくが、仮にバリッドビットのCAMセルの論理値“0”ならば、信号線Sub_p―ML、Sub_n―MLを信号線p―ML、n―MLにそれぞれ繋がるようにスイッチ素子がONとして働き、CAMセル0〜CAMセル7の一致・不一致の結果を、後段のマッチラインセンシング制御部/出力ドライバー110に反映させ、また、仮にバリッドビットのCAMセルの論理値“1”ならば、信号線Sub_p―ML、Sub_n―MLを信号線p―ML、n―MLにそれぞれ繋がることがないようにスイッチ素子がOFFとして働き、CAMセル0〜CAMセル7の比較演算結果に拘わらず、後段のマッチラインセンシング制御部/出力ドライバー110に反映させない。
この比較演算結果を反映させない場合、CAMセル0〜CAMセル7は一致していることと同じ意味を成す。図11ではバリッドビットのCAMセル202の中身に信号線Sub_p―ML、Sub_n―MLを信号線p―ML、n―MLにそれぞれ繋ぐためのスイッチ素子の絵図が書かれてあるが、他の方法でもバリッドビットを使って“Don’t care”を作り出す方法はあるが、省略する。
さらに、メモリセルは、デコード回路61を新たに備え、外部の交替制御を司るテーブル及び制御部(図14は図示せず)より交替要求を指示した信号線SELを経由して入力し、記憶部を順次選択する。
デコード回路61は分配回路とインバータ回路とを備えている。SEL信号は1方はそのままトランジスタM21のゲート端子に接続し、もう一方はインバータ回路で一度反転してトランジスタM22のゲート端子に接続する。
ReRAMは概略図は省くが、上部電極と下部電極との間に記録層を挟み込んだ構造であり、上部電極と下部電極との間に印加電圧を制御することでセット状態(低抵抗)とリセット状態(高抵抗)とに設定することができる。
PCRAMは概略図は省くが、上部電極、記録層、ヒーター層、下部電極の順に積層された構造であり、
記憶層には相変化材料から構成され、上部電極と下部電極との間に電流パルスを通電制御することで結晶相(低抵抗)と非晶質相(高抵抗)とに設定することができる。
本発明の係るスイッチ素子として、MOSトランジスタを使用する例を開示しているが、3端子型であれば他のスイッチ素子でもよく、例えば、バイポーラトランジスタ、などで構成しても良い。
11 磁化自由層
12 非磁性層
13 磁化固定層
15 メモリセルの基本回路
51 予備交替メモリセルを司る参照テーブルとデコード・ドライバー
52 予備交替メモリセルを司る参照テーブルと制御部
61 デコーダ回路
71 Fuseまたはメモリから構成される予備交替用記憶部
72 予備交替用記憶部の出力信号を受けたデコーダ回路
100 不揮発性連想メモリの全体構成
101 カラム側方向制御部
102 ロウ側方向制御部
103 マッチラインセンシング制御・出力ドライバー
104 メモリセル
105 “Don’t care”のバリッドビットを持つメモリセル
106 “Don’t care”のバリッドビットとパリティビットを持つメモリセル
110 p−ML及びn−MLの同時判定回路
112 p−ML用センシング回路
113 n−ML用センシング回路
114 インバータ回路
115 AND回路
116 ドライバー回路
200 不揮発性TCAMの全体構成
201 1ビットデータ記憶のメモリセル
202 “Don’t care”のバリッドビットのメモリセル
300 パリティビットを持つ不揮発性TCAMの全体構成
301 パリティビットのメモリセル
302 パリティの演算回路(多入力排他論理和ロジック)
Claims (11)
- 格子状に複数のメモリセルを備える連想メモリであって、各々の前記メモリセルは、少なくとも1つ以上の不揮発性記憶部と、書き込み回路と、読み出し回路と、比較演算回路とが一体化し、
高電位にプリチャージされた第1のマッチラインと、低電位にプリチャージされた第2のマッチラインとに接続されていることを特徴とする不揮発性連想メモリ。 - 前記メモリセルは、前記不揮発性記憶部の読み出しを行うために電流を供給する第1のスイッチ素子と、前記不揮発性記憶部へ書き込みを行うために電流を供給する第2のスイッチ素子と、前記不揮発性記憶部の電位と前記第1のマッチラインの電位との比較演算を行うために前記不揮発性記憶部と前記第1のマッチラインとの間に配置される第3のスイッチ素子と、前記不揮発性記憶部の電位と前記第2のマッチラインの電位との比較演算を行うために前記不揮発性記憶部と前記第2のマッチラインとの間に配置される第4のスイッチ素子とを含むことを特徴とする請求項1に記載の不揮発性連想メモリ。
- 前記メモリセルは、前記不揮発性記憶部の一端が第1の接続点に接続されると共に前記不揮発性記憶部の他端は第2の電流通電用ビット線に接続される不揮発性記憶部と、
書き込み電流供給を制御するためのスイッチ制御電極が第2のワード線に接続された第2のスイッチ素子と、第2のスイッチ素子の一端が第1の電流通電用ビット線に接続されると共に第2のスイッチ素子の他端が第1の接続点に接続され、前記第1の電流通電用ビット線と前記第2のスイッチ素子と前記第1の接続点と前記不揮発性記憶部と前記第2の電流通電用ビット線とが直列接続された書き込み回路と、
読み出し電流供給を制御するためのスイッチ制御電極が第1のワード線に接続された第1のスイッチ素子と、第1のスイッチ素子の一端が読み出し電流の高電位側起点となる端子Vddに接続されると共に第1のスイッチ素子の他端が第1の接続点に接続され、前記高電位側起点の端子Vddと前記第1のスイッチ素子と前記第1の接続点と前記不揮発性記憶部と前記第2の電流通電用ビット線とが直列接続された読み出し回路と、
第1のマッチラインとの比較演算を制御するためのスイッチ制御電極が第1のサーチラインに接続された第3のスイッチ素子と、第3のスイッチ素子の一端が第1のマッチラインに接続されると共に第3のスイッチ素子の他端が第1の接続点に接続され、前記第1のマッチラインと前記第3のスイッチ素子と前記第1の接続点と前記不揮発性記憶部の高電位側一端とが直列接続された比較演算回路と、
第2のマッチラインとの比較演算を制御するためのスイッチ制御電極が第2のサーチラインに接続された第4のスイッチ素子と、第4のスイッチ素子の一端が第2のマッチラインに接続されると共に第4のスイッチ素子の他端が第1の接続点に接続され、前記第2のマッチラインと前記第4のスイッチ素子と前記第1の接続点と前記不揮発性記憶部の高電位側一端とが直列接続された比較演算回路とから構成されることを特徴とする請求項1または2に記載の不揮発性連想メモリ。 - 前記メモリセルの検索動作は、読み出し電流を供給する前記第1のスイッチ素子がONとなり、
前記第1のサーチラインが高電位状態で且つ前記第2のサーチラインが低電位状態のとき、第3のスイッチ素子はONとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第1の電圧と、前記第1のマッチラインの高電位状態にプリチャージされた第2の電圧との比較演算が行われ、
前記第1のサーチラインが高電位状態で且つ前記第2のサーチラインが低電位状態のとき、第4のスイッチ素子はOFFとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第1の電圧と、前記第2のマッチラインの低電位状態にプリチャージされた第3の電圧との比較演算が行われることがなく、
前記第1のサーチラインが低電位状態で且つ前記第2のサーチラインが高電位状態のとき、第3のスイッチ素子はOFFとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第1の電圧、と前記第1のマッチラインの高電位状態にプリチャージされた第2の電圧との比較演算が行われることがなく、
前記第1のサーチラインが低電位状態で且つ前記第2のサーチラインが高電位状態のとき、第4のスイッチ素子はONとなり、前記不揮発性記憶部の抵抗状態と読み出し電流との積に応じた第1の電圧と、前記第2のマッチラインの低電位状態にプリチャージされた第2の電圧との比較演算が行われることを特徴とする請求項1または2に記載の不揮発性連想メモリ。 - 読み出し電流を供給するためのスイッチ制御用信号が伝達する前記第1のワード線と書き込み電流を供給するためのスイッチ制御用信号が伝達する前記第2のワード線を兼用することを特徴とする請求項1から4のいずれか1項に記載の不揮発性連想メモリ。
- 前記メモリセルは、前記不揮発性記憶部の一端及びセンスアンプの入力端が接続される第1の接続点を有し、さらにセンスアンプの出力端が接続される第2の接続点を有し、前記第1の接続点に一端が接続されるとともに、読み出し電流を供給するためのスイッチ制御用電極が第1のワード線に接続された第1のスイッチ素子と接続され、前記第1の接続点は前記不揮発性記憶部の抵抗状態に応じた電圧を伝搬させる信号線の機能を持ち、前記第2の接続点に一端が接続されるとともにそれぞれのスイッチ制御用電極が第1及び第2のサーチラインにそれぞれ接続された第5及び第6のスイッチ素子と、第5及び第6のスイッチ素子の他端が第1及び第2のマッチラインにそれぞれ接続され、
また、前記第1の接続点に一端が接続されるとともに、書き込み電流を供給するためのスイッチ制御用電極が第2のワード線に接続された第2のスイッチ素子と、第2のスイッチ素子の他端が第1の書き込み線に接続され、前記不揮発性記憶部の他端が第2の書き込み線に接続されることを特徴とする請求項1に記載の不揮発性連想メモリ。 - 請求項1から6のいずれか1項に記載されている不揮発性連想メモリが、複数のnビットの領域に分けて配設されたメモリセルと、前記nビットの領域の近接に配置された“X”(Don‘t care)の値を持つメモリセルとを備えることを特徴とする不揮発性TCAM。
- 請求項1から6のいずれか1項に記載されている不揮発性連想メモリが、複数のnビットの領域に分けて配設されたメモリセルと、前記nビットの領域の近接に配置された“X”(Don‘t care)の値を持つメモリセルと、パリティを持つメモリセルとを備えることを特徴とする不揮発性TCAM。
- 前記メモリセルは、直列接続された予備交替のための選択用スイッチ素子と不揮発性磁気記憶素子とを、少なくとも2つ以上の並列接続されている不揮発性記憶部を有し、前記メモリセルの外部制御部から引き込まれる選択信号により、1つの前記選択用スイッチ素子をON状態とし、他の前記選択用スイッチ素子をOFF状態とすることを特徴とする請求項1から6のいずれか1項に記載の不揮発性連想メモリ。
- 前記メモリセルは、直列接続された予備交替のための選択用スイッチ素子と不揮発性磁気記憶素子とを、少なくとも2つ以上の並列接続されている不揮発性記憶部を有し、前記メモリセルの外部制御部から引き込まれる選択信号を入力するデコーダ回路を有し、1つの前記選択用スイッチ素子をON状態とし、他の前記選択用スイッチ素子をOFF状態とするようにデコード出力することを特徴とする請求項1から6のいずれか1項に記載の不揮発性連想メモリ。
- 前記メモリセルは、直列接続された予備交替のための選択用スイッチ素子と不揮発性磁気記憶素子とを、少なくとも2つ以上並列に接続されている不揮発性記憶部を有し、前記メモリセルの外部制御部から引き込まれる選択信号を入力するヒューズ記憶する回路またはメモリ記憶する回路と、その記憶された数値をデコーダするデコード回路を有し、1つの前記選択用スイッチ素子をON状態とし、他の前記選択用スイッチ素子をOFF状態とするようにデコード出力することを特徴とする請求項1から6のいずれか1項に記載の不揮発性連想メモリ。
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