JP4758554B2

JP4758554B2 - Ｍｒａｍ装置

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Publication number: JP4758554B2
Application number: JP2001028596A
Authority: JP
Inventors: フレデリック・エー・ペルナー; ケネス・アイ・エルドレッジ; ラング・ティ・トラン
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Priority date: 2000-02-04
Filing date: 2001-02-05
Publication date: 2011-08-31
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Also published as: CN1319846A; EP1126468B1; DE60025152D1; US6256247B1; HK1041362A1; US6185143B1; EP1126468A2; JP2001273756A; US20010012228A1; EP1126468A3; DE60025152T2

Description

【０００１】
【発明の属する技術分野】
本発明は、データ記憶用ランダム・アクセス・メモリに関する。より具体的には、本発明は、メモリ・セルおよびメモリ・セルの抵抗を検出するためのセンス増幅器のアレイを含む磁気ランダム・アクセス・メモリ装置に関する。
【０００２】
【従来の技術】
磁気ランダム・アクセス・メモリ（「ＭＲＡＭ」：Magnetic Random Access Memory）は、長期データ記憶を考慮した不揮発性メモリである。ＭＲＡＭ装置における読書き操作の実行は、ハード・ドライブなどの従来の長期記憶装置で実行する読書き操作よりも数桁高速である。さらに、ＭＲＡＭ装置は、ハードドライブや他の従来の長期記憶装置よりも小型で消費電力が少ない。
【０００３】
代表的なＭＲＡＭ装置は、メモリ・セルのアレイを含む。メモリ・セルの行に沿ってワード線が延び、メモリ・セルの列に沿ってビット線が延びる。各メモリ・セルは、ワード線とビット線の交点にある。
【０００４】
メモリ・セルは、情報のビットを磁化の向きとして記憶する。各メモリ・セルの磁化は、任意の所定の時間において２つの安定した向きのいずれかの向きをとる。そのような安定した２つの向きである平行と逆平行が、「０」と「１」の論理値を表す。
【０００５】
磁化方向は、スピン・トンネル効果装置などのメモリ・セルの抵抗に影響を及ぼす。たとえば、磁化方向が平行な場合は、メモリ・セルの抵抗は第１の値Ｒであり、磁化方向が平行から逆平行に変化すると、メモリ・セルの抵抗は、第２の値Ｒ＋ΔＲに増える。選択したメモリ・セルの磁化方向すなわちメモリ・セルの論理状態は、メモリ・セルの抵抗状態を検出することによって読み取ることができる。
【０００６】
抵抗状態は、選択したメモリ・セルに電圧を印加してそのメモリ・セルに流れるセンス電流を測定することによって検出することができる。理想的には、抵抗は、センス電流に比例する。
【０００７】
しかしながら、アレイ内の１つのメモリ・セルの抵抗状態の検出では信頼性が低い場合がある。アレイ内のすべてのメモリ・セルは、多数の平行なパスによって結合されている。ある交点に見られる抵抗は、他の行と列におけるメモリ・セルの抵抗と平行なその交点におけるメモリ・セルの抵抗と等しい（メモリ・セルのアレイは、交点抵抗網と見なすことができる）。
【０００８】
さらに、検出しているメモリ・セルが、記憶された磁化によって異なる抵抗を有する場合は、わずかな電圧差が生じることがある。このわずかな電圧差は、寄生または「スニークパス」電流を発生させることがある。一般に、寄生電流は、センス電流よりもかなり大きく、そのためセンス電流が不明瞭になることがある。したがって、寄生電流は、抵抗の検出の妨げになることがある。
【０００９】
抵抗を検出する信頼性の低さは、製造ばらつき、動作温度の変化、およびＭＲＡＭ装置の経年劣化によって悪化する。そのような要因により、メモリ・セル・アレイの抵抗の平均値が２、３倍に変化することがある。
【００１０】
ＭＲＡＭ装置におけるメモリ・セルの抵抗状態を高い信頼性で検出する必要がある。
【００１１】
【課題解決するための手段】
そのような必要性は、本発明によって満たされる。本発明の１つの態様によれば、ＭＲＡＭ装置における選択されたメモリ・セルの抵抗状態を検出するための装置が、センス・ノードと基準ノードを有する差動増幅器と、選択されたメモリ・セルと差動増幅器のセンス・ノードとの間に結合された第１の電流モード前置増幅器と、基準セルと、基準セルと差動増幅器の基準ノードとの間に結合された第２の電流モード前置増幅器とを含む。
【００１２】
本発明のその他の態様および利点は、本発明の原理を例として示す添付図面と関連して行われる以下の詳細な説明から明らかになるであろう。
【００１３】
【発明の実施の形態】
説明のために図面に示したように、本発明は、ＭＲＡＭ装置において実施される。ＭＲＡＭ装置は、メモリ・セルのアレイと、メモリ・セルからデータを読み取る読取り回路とを含む。読取り回路は、アレイ内の選択されたメモリ・セルの様々な抵抗状態を確実に検出することができる差動センス増幅器を含む。
【００１４】
次に、メモリ・セル１２のアレイ１０を含むＭＲＡＭ装置８を示す図１を参照する。メモリ・セル１２は、行がｘ方向に延び、列がｙ方向に延びる行と列に配列されている。本発明の説明を簡単にするため、比較的少数のメモリ・セル１２だけを示す。実際には、１０２４×１０２４以上のメモリ・セルのアレイを使用することができる。
【００１５】
ワード線１４として機能するトレースが、メモリ・セル・アレイ１０の片方の平面にｘ方向において延びる。ビット線１６として機能するトレースが、メモリ・セル・アレイ１０の反対側の平面においてｙ方向に延びる。アレイ１０の各行ごとに１本のワード線１４があり、アレイ１０の各列ごとに１本のビット線１６があってもよい。各メモリ・セル１２は、対応するワード線１４とビット線１６の交点にある。
【００１６】
メモリ・セル１２は、特定の種類の装置に制限されない。たとえば、メモリ・セル１２は、スピン依存トンネル効果（「ＳＤＴ」：spin dependent tunneling）装置である。代表的なＳＤＴ装置は、「ピン留め(pinned)」層と「自由(free)」層を含む。ピン留め層は、平面内に向いているが、対象範囲内に印加磁界がある状態で回転しないように固定された磁化を有する。自由層は、ピン留めされていない磁化方向を有する。より正確に言うと、磁化は、平面内にある軸（「容易(easy)」軸）に沿った２つの方向のいずれかに向くことができる。自由層５０とピン留め層５２の磁化が同じ向きの場合、その向きを「平行」と言う（図２ａに矢印で示した）。自由層５０とピン留め層５２の磁化が反対方向の場合、その「向き」を「逆平行」であると言う（図２ｂに矢印で示した）。
【００１７】
自由層とピン留め層は、絶縁トンネル障壁によって分離される。絶縁トンネル障壁は、自由層とピン留め層の間に量子力学的トンネル効果を生じさせる。このトンネル効果現象は、電子スピンに依存し、ＳＤＴ装置の抵抗を、自由層とピン留め層の磁化の相対的な向きの関数にする。
【００１８】
たとえば、自由層とピン留め層の磁化の向きが平行な場合、メモリ・セル１２の抵抗は第１の値Ｒである。磁化方向が平行から逆平行に変化した場合、メモリ・セル１２の抵抗は、第２の値Ｒ＋ΔＲに増大する。代表的な抵抗Ｒは、約１メガオームである。代表的な抵抗の変化ΔＲは、抵抗Ｒの約１０％である。
【００１９】
データは、磁化を自由層の磁化容易軸の方向に向けることによってメモリ・セル１２に記憶される。論理値「０」は、自由層の磁化を磁化方向が平行になるように向けることによってメモリ・セル１２に記憶することができ、論理値「１」は、自由層の磁化を磁化方向が逆平行になるように向けることによってメモリ・セル１２に記憶することができる。
【００２０】
各メモリ・セル１２は、外部電源がない状態でその磁化方向を維持する。したがって、メモリ・セル１２は不揮発性である。
【００２１】
また、ＭＲＡＭ装置８は、読書き操作中にワード線１４を選択する行デコーダ１８を含む。読取り操作中に、そのワード線１４をアースに接続することによって、ワード線１４を選択することができる。
【００２２】
また、ＭＲＡＭ装置８は、読取り操作中に選択メモリ・セル１２の抵抗を検出する読取り回路と、書込み操作中に選択メモリ・セル１２の磁化の向きを合わせる書込み回路を含む。読取り回路は、全体が２０で示される。書込み回路は、本発明の説明を簡単にするために示していない。
【００２３】
読取り回路２０は、複数のステアリング回路２２とセンス増幅器２４を含む。各ステアリング回路２２に複数のビット線１６が接続される。各ステアリング回路２２は、各ビット線１６を定電圧源またはセンス増幅器２４に接続する一組のスイッチを含む。各ステアリング回路２２は、さらに、列デコーダを含む。列デコーダは、選択ビット線１６をセンス増幅器２４に接続するために１つのスイッチだけを選択する。他のすべての（非選択）ビット線１６は、定電圧源に接続される。定電圧源は、外部回路から供給することができる。センス増幅器２４は、選択ビット線１６に、定電圧源が非選択ビット線１６に印加する電位と同じ電位を印加する。選択ビット線１６と非選択ビット線１６に等しい電位を印加すると寄生電流が減少する。
【００２４】
ＭＲＡＭ装置８は、各センス増幅器２４に１列の基準セル２６と、各基準セル列ごとにビット線２８を含む。基準セル列を横切る各ビット線２８は、対応するセンス増幅器２４に接続される。したがって、１６個のセンス増幅器２４を有するＭＲＡＭ装置８は、１６列の基準セル２６を有する。
【００２５】
読取り操作中、メモリ・セル１２は、行アドレスＡｘを行デコーダ１８に送り、列アドレスＡｙをステアリング回路２２に送ることによって選択される。行デコーダ１８は、行アドレスＡｙに応じて、ワード線１４をアースに結合する。ステアリング回路２２は、列アドレスＡｙに応じて、ビット線１６をセンス増幅器２４に結合する。選択されるメモリ・セル１２は、選択ワード線１４と選択ビット線１６の交点にある。また、基準セル２６と交わるワード線１４が選択されたとき基準セル２６が選択される。
【００２６】
センス増幅器２４は、選択ビット線１６と基準ビット線２８に等しい電位を印加し、センス電流と基準電流を、選択したメモリ・セル１２と基準メモリ・セル２６に流す。センス増幅器２４は、センス電流と基準電流を比較して選択メモリ・セル１２の抵抗状態すなわち選択メモリ・セル１２に記憶された論理値を決定する差動増幅器を含む。センス増幅器２４の出力は、ＭＲＡＭ装置８の入出力パッド３２に結合された出力レジスタ３０に送られる。
【００２７】
読取り回路２０は、データをｍビット・ワードで読み取り、それによりｍ個のメモリ・セル１２の抵抗状態を同時に検出することができる。たとえば、ｋ本の連続したビット線１６の第１のグループが、第１のセンス増幅器２４に多重化され、ｋ本の連続したビット線１６の第２のグループが、第２のセンス増幅器２４に多重化され、以下同様に多重化することができる。ｍ個の連続するセンス増幅器２４を同時に動作させることによって、ｍビット・ワードを読み取ることができる。
【００２８】
単一のセンス増幅器２４が、４つの列のピッチと適合する場合は、メモリ・セル１２の１０２４ｘ１０２４のアレイ１０に２５６のセンス増幅器２４を使用することができる。ｋ＝４のビット線１６の合計を各センス増幅器２４に多重化することができる。ＭＲＡＭ装置８が、複数層のメモリ・セル・アレイを有する場合（たとえば、図９を参照）は、さらに他の層からのビット線１６をセンス増幅器２４に多重化することができる。
【００２９】
次に、選択されたメモリ・セル１２と基準セル２６に結合されたセンス増幅器２４を示す図３を参照する。選択メモリ・セル１２は、抵抗器によって表され、選択された基準セル２６は抵抗器によって表され、ステアリング回路２２は、抵抗器によって表される。第１のキャパシタＣｓは、選択されたメモリ・セル１２と関連したすべての寄生容量を表し、第２のキャパシタＣｒは、選択された基準セル２６と関連したすべての寄生容量を表す。
【００３０】
センス増幅器２４は、センス・ノードＳ０と基準ノードＲ０を有する差動増幅器３４を含む。第１のスイッチ３６が、第１の電流モード前置増幅器３８とセンス・ノードＳ０の間に結合される。第１の電流モード前置増幅器３８は、選択したメモリ・セル１２にも結合される。第２のスイッチ４０が、第２の電流モード前置増幅器４２と基準ノードＲ０の間に結合される。第２の電流モード前置増幅器４２は、基準セル２６にも結合される。
【００３１】
クロック発振器４４は等化信号ＥＱを生成し、アンロード信号ＵＮＬとセット信号ＳＥＴを生成する。アンロード信号ＵＮＬをアサート（assert）すると、第１と第２のスイッチ３６と４０が両方ともオンになり（つまり、導通する）、アンロード信号ＵＮＬをアサート解除すると、第１と第２のスイッチ３６と４０が両方ともオフになる。セット信号ＳＥＴをアサートすると、センス・ノードＳ０と基準ノードＲ０の両側の電圧差が増幅される。等化信号ＥＱをアサートすると、センス・ノードと基準ノードの電圧が等しくなる。アンロード信号ＵＮＬと同時にアサートされた場合、等化信号ＥＱにより、さらに、選択したメモリ・セル１２と基準セル２６にセンス電流Ｉｓと基準電流Ｉｒが流れる。クロック発振器４４は、局所的（すなわち、各センス増幅器２６に１つのクロック発振器４４が提供される）でも、大域的(global)（すなわち、１つのクロック発振器４４が、すべてのセンス増幅器２４に信号ＥＱ、ＵＮＬおよびＳＥＴを提供することができる）でもよい。
【００３２】
次に、差動増幅器３４をより詳細に示す図４を参照する。差動増幅器３４は、一対の交差結合されたＣＭＯＳ反転器４６および４８を含む。対の第１の反転器４６は、第１と第２のＦＥＴ４６ａと４６ｂからなる。対の第２の反転器４８は、第３と第４のＦＥＴ４８ａと４８ｂからなる。センス・ノードＳ０が、第１と第２のＦＥＴ４６ａと４６ｂのドレイン−ソース・パス間にあり、基準ノードＲ０が、第３と第４のＦＥＴ４８ａと４８ｂのドレイン・ソース・パス間にある。そのような差動増幅器３４は、２つの安定状態を有する再生増幅器である。
【００３３】
第１と第３のＦＥＴ４６ａと４８ａのゲート間に結合されたドレイン−ソース・パスを有する第５のＦＥＴ５０は、等化信号ＥＱによってオン・オフされる。クロス・ラッチ反転器４６と４８とアースとの間に結合されたドレイン−ソース
・パスを有する第６のＦＥＴ５２は、セット信号ＳＥＴによってオン・オフされる。
【００３４】
電流ミラーまたは直接注入電荷増幅器（direct injection charge amplifier）でもよい電流モード前置増幅器３８と４２は、選択されたメモリ・セル１２と選択された基準セル２６の両側の電圧を調整する。そのような１つの直接注入電荷増幅器(direct injection charge amplifiers)は、１９９９年１０月２９日に出願された米国整理番号０９／４３０，２３８号に開示され、これは参照により本明細書に組み込まれる。
【００３５】
電流モード前置増幅器３８および４２が、直接注入電荷前置増幅器の場合は、前置増幅器３８と４２はそれぞれ、電流源トランジスタを含む。第１の電流モード前置増幅器３８の電流源トランジスタ３６は、第１のスイッチ３６としてはたらき、第２の電流モード前置増幅器４２の電流源トランジスタ４０は、第２のスイッチ４０としてはたらくことができる。アンロード信号ＵＮＬは、アンロード・ロジック５６と５８を介して電流源トランジスタ３６と４０をオン・オフする。
【００３６】
次に、センス増幅器２４を使用してメモリ・セル１２を読み取る方法を示す図５と図６を参照する。メモリ・セル１２は、ワード線１４とビット線１６を選択することによって選択される（ブロック２０２）。また、ワード線１４の選択により、基準セル列内の基準セル２６が選択される。通常、ワード線１４が非選択状態から選択状態になり、前に選択されていたワード線１４が選択状態から非選択状態になるときに過渡現象が生じる。通常、ビット線１６が非選択状態から選択状態になり、前に選択されていたビット線１６が選択状態から非選択状態になるときに過渡現象が生じる。また、読取りモードと書込みモードの切り換えにより過渡現象が生じることもある。
【００３７】
メモリ・セル１２が選択された後、クロック発振器４４は、アンロード信号ＵＮＬと等化信号ＥＱをアサートする（ブロック２０４）。アンロード信号ＵＮＬをアサートすると、第１と第２のスイッチ３６と４０が、第１と第２の電流モード前置増幅器３８と４２に差動増幅器３４を結合する。等化信号ＥＱをアサートすると、差動増幅器３４のセンス・ノードＳ０と基準ノードＲ０における電圧が等しくなる。したがって、センス・ノードＳ０と基準ノードＲ０の両側に電位差がなくなり、差動増幅器３４の回路不均衡によって生じる影響がなくなる。
【００３８】
また、アンロード信号ＵＮＬと等化信号ＥＱを同時にアサートすると、差動増幅器３４が、選択されたメモリ・セル１２にセンス電流Ｉｓを送り、選択された基準セル２６に基準電流Ｉｒを送る。差動増幅器３４の第１と第３のＦＥＴ４６ａと４８ａは、第１と第２の電流モード前置増幅器３８と４２を電圧源に接続する。センス・ノードＳ０と基準ノードＲ０は、電源電圧ＶＤＤの方に引っ張られ、電流ＩｓとＩｒが、電圧源から差動増幅器３４のノードＳ０とＲ０の両方と選択されたメモリ・セル１２と基準セル２６にそれぞれ流れる。第１の電流モード前置増幅器３８は、選択されたメモリ・セル１２の両側のアレイ電圧Ｖｓを調整する。同様に、第２の電流モード前置増幅器４２は、選択された基準セル２６の両側の基準電圧Ｖｒを調整する。アレイ電圧Ｖｓと基準電圧Ｖｒは等しいのが理想的である。
【００３９】
過渡現象が受入れ可能なレベルに落ち着くかまたは減衰するまで等化が実行される（ブロック２０６）。過渡現象の減衰時間は、アレイのサイズとメモリ・セルの特性の関数である。減衰時間は、実験的に推測または決定することができる。
【００４０】
等化信号ＥＱをアサート解除することにより等化は終了される。等化信号ＥＱがアサート解除されたとき、センス・ノードＳ０と基準ノードＲ０は、電源電圧ＶＤＤに維持されなくなる（ブロック２０８）。その代わり、ノード電圧は浮動状態になる。２つの電流ＩｓとＩｒが大きいほど、そのノード電圧は速く低下する。その結果、センス・ノードＳ０と基準ノードＲ０の両端に電圧差が現れはじめる。これにより、サンプル期間が始まる。
【００４１】
電圧差は、第２の期間Ｔ２の間現れることが許可される（ブロック２１０）。この第２の期間Ｔ２は、実験的にまた技術知識により決定される。第２の期間は、センス・ノードＳ０と基準ノードＲ０におけるセンス電流と基準電流およびキャパシタンスに基づくことができる。
【００４２】
第２の期間Ｔ２が経過した後、差動増幅器３４に電圧差が維持される。電圧差は、アンロード信号ＵＮＬをアサート解除することによって維持することができ、それにより第１および第２のスイッチ３６および４０がオフになり、それにより前置増幅器３８および４２から差動増幅器３４が切り離される（ブロック２１２）。
【００４３】
次に、セット信号ＳＥＴをアサートすることによって電圧差が増幅される（ブロック２１４）。セット信号ＳＥＴをアサートすると、第６のＦＥＴ５２がオンになる。その結果、差動増幅器の「１」と関連付けられた側が、フル・スイング論理電圧（full swing logic voltage）まで引き下げられ、差動増幅器の「０」と関連付けられた側が、フル・スイング論理電圧まで引き上げられる。
【００４４】
増幅された電圧差は、電圧レベルによって、ロジック「０」またはロジック「１」を記憶するレジスタ３０に印加される（２１６ブロック）。次に、レジスタ３０に記憶された論理値は、ＭＲＡＭ装置８の関連した入出力パッド３２に送られる。
【００４５】
以上、データを確実に読み取ることができるセンス増幅器を含むＭＲＡＭ装置を開示した。寄生電流が減少し、読取り動作中にセンス電流が不明瞭になることはない。さらに、経年変化、製造ばらつきおよび動作温度の変動による影響が減少する。
【００４６】
本発明は、以上説明し示した特定の実施形態に制限されない。たとえば、本発明は、スピン依存トンネル効果装置の使用に制限されない。使用することができる他の種類の装置は、巨大磁気抵抗効果「ＧＭＲ（giant magnetoresistance）」装置を含むが、それに制限されない。
【００４７】
本発明を、磁化容易軸に沿って向けられた行に関して説明した。しかしながら、行と列を交換することができる。
【００４８】
以上説明した差動増幅器は、一対の交差結合反転器を含む。しかしながら、差動増幅器はそれに制限されない。たとえば、差動増幅器は、アナログ差動増幅器でもよい。
【００４９】
図５のタイミング図によれば、信号は、高レベルにすることによってアサートされ、低レベルにすることによってアサート解除される。しかしながら、信号は、低レベルにすることによってアサートし、高レベルにすることによってアサート解除することもできる。実際のタイミングは、固有の技術に基づく。
【００５０】
図１は、各センス増幅器ごとの基準セルの列を含むＭＲＡＭ装置を示すが、本発明は、それに制限されない。任意の数の列を使用することができる。たとえば、図７のＭＲＡＭ装置８′を参照されたい。メモリ・セル１２の最後の列以外すべての列は、ビット線１６がステアリング回路２２に接続されている。最後の列は、基準セル２６として使用され、最後の列を横切るビット線２８は、各センス増幅器２４に接続される。ＭＲＡＭ装置８′の電流モード前置増幅器は、電流ミラー電荷増幅器でも直接注入電荷増幅器でもよい。しかしながら、直接注入電荷増幅器を使用する場合、クロック発振器は、ただ１つのセンス増幅器が１列の基準セル２６に調節電圧を印加できるようにする信号を生成する。
【００５１】
代替として、ＭＲＡＭ装置８″は、メモリ・セル１２の各列ごとに１列の基準セル２６を含むことができる。その結果、図８に示したようなビット−ビット・バー構成が得られる。各基準セル２６は、対応するメモリ・セル１２に記憶された論理値の補数を記憶する。したがって、メモリ・セル１２がロジック「１」を記憶する場合、対応する基準セル２６はロジック「０」を記憶する。ステアリング回路２２は、メモリ・セル１２を横切るビット線１６を、第１の電流モード前置増幅器と電圧源のどちらかに多重化する。ステアリング回路２２は、また、基準セル２６を横切るビット線２８を、第２の電流モード前置増幅器と電圧源のどちらかに多重化する。メモリ・セル１２が選択されたとき、選択されたメモリ・セル１２を横切るビット線１６は、第１の電流モード前置増幅器３８に接続され、その対応する基準セル２６を横切るビット線２８は、第２の電流モード前置増幅器４２に接続される。センス・ノードＳ０が、ロジック「１」にされ、基準ノードＲ０が、ロジック「０」にされ、あるいはセンス・ノードＳ０が、ロジック「０」にされ、基準ノードＲ０が、ロジック「１」にされる。
【００５２】
基準セル２６は、半分の抵抗値（すなわち、Ｒ＋ΔＲ／２）を有することができ、これにより基準セル抵抗より小さい選択されたメモリ・セル抵抗が、ロジック「０」を示し、基準セルよりも大きい選択されたメモリ・セル抵抗が、ロジック「１」を示す。しかしながら、基準セル２６は、そのような抵抗値に制限されない。
【００５３】
次に、複数層ＭＲＡＭチップ１００を示す図９を参照する。ＭＲＡＭチップ１００は、基板１０４上のＺ方向に積み重ねられた数Ｚのメモリ・セル層または面１０２を含む。数Ｚは正の整数であり、Ｚ≧１である。メモリ・セル層１０２は、二酸化ケイ素などの絶縁材料（図示せず）で分離することができる。読書き回路は、基板１０４上に作成することができる。読書き回路は、読み書きする層を選択するために追加のマルチプレクサを含むことがある。
【００５４】
本発明によるＭＲＡＭ装置は、様々な用途に使用することができる。図１０は、１つまたは複数のＭＲＡＭチップ１００の一般的な応用例の例を示す。一般的な応用例は、ＭＲＡＭ記憶モジュール１５２、インタフェース・モジュール１５４およびプロセッサ１５６を含む装置１５０によって実施される。ＭＲＡＭ記憶モジュール１５２は、長期記憶のための１つまたは複数のＭＲＡＭチップ１００を含む。インタフェース・モジュール１５４は、プロセッサ１５６とＭＲＡＭ記憶モジュール１５２にインタフェースを提供する。また、装置１５０は、短期記憶するための高速揮発性メモリ（たとえば、ＳＲＡＭ）を含むことができる。
【００５５】
ノートブック型コンピュータやパーソナル・コンピュータなどの装置１５０の場合、ＭＲＡＭ記憶モジュール１５２は、いくつかのＭＲＡＭチップ１００を含むことができ、インタフェース・モジュール１５４が、ＥＩＤＥまたはＳＣＳＩインタフェースを含むことができる。サーバなどの装置１５０の場合は、ＭＲＡＭ記憶モジュール１５２が、さらに多くのＭＲＡＭチップ１００を含むことがあり、インタフェース・モジュール１５４が、ファイバ・チャネルまたはＳＣＳＩインタフェースを含むことができる。そのようなＭＲＡＭ記憶モジュール１５２は、ハードドライブなどの従来の長期記憶装置を置き換えるかまたは補足することができる。
【００５６】
ディジタル・カメラなどの装置１５０の場合、ＭＲＡＭ記憶モジュール１５２は、より少ない数のＭＲＡＭチップ１００を含むことができ、インタフェース・モジュール１５４が、カメラ・インタフェースを含むことができる。そのようなＭＲＡＭ記憶モジュール１５２は、ディジタル・カメラ上にディジタル画像の長期記憶を可能にする。
【００５７】
本発明によるＭＲＡＭ装置は、ハードドライブなどの従来の長期データ記憶装置に勝る利点を提供する。ＭＲＡＭ装置からのデータのアクセスは、ハードドライブなどの従来の長期記憶装置からデータをアクセスするよりも数桁高速である。さらに、ＭＲＡＭ装置は、ハードドライブよりもコンパクトである。
【００５８】
本発明は、以上説明し示した特定の実施形態に制限されない。その代わり、本発明は、併記の特許請求の範囲に従って解釈される。
【図面の簡単な説明】
【図１】本発明によるＭＲＡＭ装置の図である。
【図２】ａとｂは、メモリ・セルの平行と逆平行の磁化方向を示す図である。
【図３】ＭＲＡＭ装置の読取り回路の一部を構成する差動センス増幅器の図である。
【図４】差動センス増幅器のより詳細な図である。
【図５】差動センス増幅器を制御するために使用される信号のタイミング図である。
【図６】メモリ・セルの抵抗状態を検出する方法のフローチャートである。
【図７】本発明によるもう１つのＭＲＡＭ装置の図である。
【図８】本発明によるさらにもう１つのＭＲＡＭ装置の図である。
【図９】複数レベルを含むＭＲＡＭチップの図である。
【図１０】１つまたは複数のＭＲＡＭチップを含む装置の図である。
【符号の説明】
１０アレイ
１２メモリ・セル
２０読取り回路
２２ステアリング回路
２６基準セル
３４差動増幅器
３６，４０スイッチ
３８，４２前置増幅器
４４クロック発振器
Ｒ０基準ノード
Ｓ０センス・ノード

Claims

複数列のメモリ・セルと少なくとも１列の基準セルを含むアレイと、
各列のメモリ・セルを横切り、各列の基準セルを横切る複数のビット線と、
前記アレイ内の選択したメモリ・セルの抵抗状態を検出する読取り回路とを含み、前記読取り回路が、
前記メモリ・セルの列を横切る複数のビット線に結合された入力をそれぞれ有する複数のステアリング回路と、
前記ステアリング回路にそれぞれ対応し、センス・ノードと基準ノードをそれぞれ有する複数の差動増幅器と、
対応するステアリング回路の出力と対応する差動増幅器のセンス・ノードとの間にそれぞれ結合された複数の第１の電流モード前置増幅器と、
対応する差動増幅器の前記基準ノードと基準セル列を横切るビット線との間にそれぞれ結合された複数の第２の電流モード前置増幅器と、
等化信号を生成する少なくとも１つのクロック発振器と、を含み、
前記等化信号が、差動増幅器のセンス・ノードと基準ノードを等しくするためにアサートされ、前記アサートされた等化信号により、少なくとも１つの差動増幅器がそのノード電圧を電源電圧にし、前記等化信号がアサート解除された後で少なくとも１つの差動増幅器のセンス・ノードと基準ノードの両側に電圧差が現れるＭＲＡＭ装置。
前記装置が、単一列の基準セルを含み、この単一列の基準セルを横切る前記ビット線が、各差動増幅器の前記基準ノードに接続された請求項１に記載のＭＲＡＭ装置。
前記装置が、差動増幅器にそれぞれ対応する複数の基準セル列を含み、基準セル列を横切るビット線が、対応する差動増幅器の基準ノードに接続された請求項１に記載のＭＲＡＭ装置。
装置が、メモリ・セル列にそれぞれ対応する複数の基準セル列を含み、メモリ・セル列と対応する基準セル列を横切るビット線が、同じ前記ステアリング回路に接続された請求項１に記載のＭＲＡＭ装置。
前記第１と第２の前置増幅器が、直接注入電荷増幅器である請求項１〜４のいずれか一項に記載のＭＲＡＭ装置。
前記第１と第２の前置増幅器が、電流ミラー電荷増幅器である請求項１〜４のいずれか一項に記載のＭＲＡＭ装置。
各クロック発振器がまた、セット信号を生成し、前記等化信号がアサート解除された後で前記セット信号がアサートされる請求項１〜６のいずれか一項に記載のＭＲＡＭ装置。
複数の第１と第２のスイッチをさらに含み、各第１のスイッチが、対応する第１の前置増幅器を対応する差動増幅器の前記センス・ノードに結合し、各第２のスイッチが、対応する第２の前置増幅器を対応する差動増幅器の前記基準ノードに結合し、各クロック発振器がまた、アンロード信号を生成し、前記アンロード信号は、等化信号がアサート解除された後でセット信号がアサートされる前にアサートされ、前記アサートされたアンロード信号により、第１と第２のスイッチが、その対応する差動増幅器を第１と第２の前置増幅器から切離す請求項１〜７のいずれか一項に記載のＭＲＡＭ装置。