JP2001273756A - Ｍｒａｍ装置 - Google Patents

Ｍｒａｍ装置

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JP2001273756A JP2001028596A JP2001028596A JP2001273756A JP 2001273756 A JP2001273756 A JP 2001273756A JP 2001028596 A JP2001028596 A JP 2001028596A JP 2001028596 A JP2001028596 A JP 2001028596A JP 2001273756 A JP2001273756 A JP 2001273756A
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Abstract

(57)【要約】 【課題】 メモリ・セルの抵抗状態を高い信頼性で検出
する。 【解決手段】 磁気ランダム・アクセス・メモリ装置
（ＭＲＡＭ）装置８における選択されたメモリ・セル１
２の抵抗は、差動増幅器３４と、差動増幅器３４のセン
ス・ノードＳ０に結合された第１の電流モード前置増幅
器と３８と、差動増幅器３４の基準ノードＲ０に結合さ
れた第２の電流モード前置増幅器４２とを含む読取り回
路２０によって検出される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ記憶用ラン
ダム・アクセス・メモリに関する。より具体的には、本
発明は、メモリ・セルおよびメモリ・セルの抵抗を検出
するためのセンス増幅器のアレイを含む磁気ランダム・
アクセス・メモリ装置に関する。
【０００２】
【従来の技術】磁気ランダム・アクセス・メモリ（「Ｍ
ＲＡＭ」：Magnetic Random Access Memory）は、長期
データ記憶を考慮した不揮発性メモリである。ＭＲＡＭ
装置における読書き操作の実行は、ハード・ドライブな
どの従来の長期記憶装置で実行する読書き操作よりも数
桁高速である。さらに、ＭＲＡＭ装置は、ハードドライ
ブや他の従来の長期記憶装置よりも小型で消費電力が少
ない。
【０００３】代表的なＭＲＡＭ装置は、メモリ・セルの
アレイを含む。メモリ・セルの行に沿ってワード線が延
び、メモリ・セルの列に沿ってビット線が延びる。各メ
モリ・セルは、ワード線とビット線の交点にある。
【０００４】メモリ・セルは、情報のビットを磁化の向
きとして記憶する。各メモリ・セルの磁化は、任意の所
定の時間において２つの安定した向きのいずれかの向き
をとる。そのような安定した２つの向きである平行と逆
平行が、「０」と「１」の論理値を表す。
【０００５】磁化方向は、スピン・トンネル効果装置な
どのメモリ・セルの抵抗に影響を及ぼす。たとえば、磁
化方向が平行な場合は、メモリ・セルの抵抗は第１の値
Ｒであり、磁化方向が平行から逆平行に変化すると、メ
モリ・セルの抵抗は、第２の値Ｒ＋ΔＲに増える。選択
したメモリ・セルの磁化方向すなわちメモリ・セルの論
理状態は、メモリ・セルの抵抗状態を検出することによ
って読み取ることができる。
【０００６】抵抗状態は、選択したメモリ・セルに電圧
を印加してそのメモリ・セルに流れるセンス電流を測定
することによって検出することができる。理想的には、
抵抗は、センス電流に比例する。
【０００７】しかしながら、アレイ内の１つのメモリ・
セルの抵抗状態の検出では信頼性が低い場合がある。ア
レイ内のすべてのメモリ・セルは、多数の平行なパスに
よって結合されている。ある交点に見られる抵抗は、他
の行と列におけるメモリ・セルの抵抗と平行なその交点
におけるメモリ・セルの抵抗と等しい（メモリ・セルの
アレイは、交点抵抗網と見なすことができる）。
【０００８】さらに、検出しているメモリ・セルが、記
憶された磁化によって異なる抵抗を有する場合は、わず
かな電圧差が生じることがある。このわずかな電圧差
は、寄生または「スニークパス」電流を発生させること
がある。一般に、寄生電流は、センス電流よりもかなり
大きく、そのためセンス電流が不明瞭になることがあ
る。したがって、寄生電流は、抵抗の検出の妨げになる
ことがある。
【０００９】抵抗を検出する信頼性の低さは、製造ばら
つき、動作温度の変化、およびＭＲＡＭ装置の経年劣化
によって悪化する。そのような要因により、メモリ・セ
ル・アレイの抵抗の平均値が２、３倍に変化することが
ある。
【００１０】ＭＲＡＭ装置におけるメモリ・セルの抵抗
状態を高い信頼性で検出する必要がある。
【００１１】
【課題解決するための手段】そのような必要性は、本発
明によって満たされる。本発明の１つの態様によれば、
ＭＲＡＭ装置における選択されたメモリ・セルの抵抗状
態を検出するための装置が、センス・ノードと基準ノー
ドを有する差動増幅器と、選択されたメモリ・セルと差
動増幅器のセンス・ノードとの間に結合された第１の電
流モード前置増幅器と、基準セルと、基準セルと差動増
幅器の基準ノードとの間に結合された第２の電流モード
前置増幅器とを含む。
【００１２】本発明のその他の態様および利点は、本発
明の原理を例として示す添付図面と関連して行われる以
下の詳細な説明から明らかになるであろう。
【００１３】
【発明の実施の形態】説明のために図面に示したよう
に、本発明は、ＭＲＡＭ装置において実施される。ＭＲ
ＡＭ装置は、メモリ・セルのアレイと、メモリ・セルか
らデータを読み取る読取り回路とを含む。読取り回路
は、アレイ内の選択されたメモリ・セルの様々な抵抗状
態を確実に検出することができる差動センス増幅器を含
む。
【００１４】次に、メモリ・セル１２のアレイ１０を含
むＭＲＡＭ装置８を示す図１を参照する。メモリ・セル
１２は、行がｘ方向に延び、列がｙ方向に延びる行と列
に配列されている。本発明の説明を簡単にするため、比
較的少数のメモリ・セル１２だけを示す。実際には、１
０２４×１０２４以上のメモリ・セルのアレイを使用す
ることができる。
【００１５】ワード線１４として機能するトレースが、
メモリ・セル・アレイ１０の片方の平面にｘ方向におい
て延びる。ビット線１６として機能するトレースが、メ
モリ・セル・アレイ１０の反対側の平面においてｙ方向
に延びる。アレイ１０の各行ごとに１本のワード線１４
があり、アレイ１０の各列ごとに１本のビット線１６が
あってもよい。各メモリ・セル１２は、対応するワード
線１４とビット線１６の交点にある。
【００１６】メモリ・セル１２は、特定の種類の装置に
制限されない。たとえば、メモリ・セル１２は、スピン
依存トンネル効果（「ＳＤＴ」：spin dependent tunne
ling）装置である。代表的なＳＤＴ装置は、「ピン留め
(pinned)」層と「自由(free)」層を含む。ピン留め層
は、平面内に向いているが、対象範囲内に印加磁界があ
る状態で回転しないように固定された磁化を有する。自
由層は、ピン留めされていない磁化方向を有する。より
正確に言うと、磁化は、平面内にある軸（「容易(eas
y)」軸）に沿った２つの方向のいずれかに向くことがで
きる。自由層５０とピン留め層５２の磁化が同じ向きの
場合、その向きを「平行」と言う（図２ａに矢印で示し
た）。自由層５０とピン留め層５２の磁化が反対方向の
場合、その「向き」を「逆平行」であると言う（図２ｂ
に矢印で示した）。
【００１７】自由層とピン留め層は、絶縁トンネル障壁
によって分離される。絶縁トンネル障壁は、自由層とピ
ン留め層の間に量子力学的トンネル効果を生じさせる。
このトンネル効果現象は、電子スピンに依存し、ＳＤＴ
装置の抵抗を、自由層とピン留め層の磁化の相対的な向
きの関数にする。
【００１８】たとえば、自由層とピン留め層の磁化の向
きが平行な場合、メモリ・セル１２の抵抗は第１の値Ｒ
である。磁化方向が平行から逆平行に変化した場合、メ
モリ・セル１２の抵抗は、第２の値Ｒ＋ΔＲに増大す
る。代表的な抵抗Ｒは、約１メガオームである。代表的
な抵抗の変化ΔＲは、抵抗Ｒの約１０％である。
【００１９】データは、磁化を自由層の磁化容易軸の方
向に向けることによってメモリ・セル１２に記憶され
る。論理値「０」は、自由層の磁化を磁化方向が平行に
なるように向けることによってメモリ・セル１２に記憶
することができ、論理値「１」は、自由層の磁化を磁化
方向が逆平行になるように向けることによってメモリ・
セル１２に記憶することができる。
【００２０】各メモリ・セル１２は、外部電源がない状
態でその磁化方向を維持する。したがって、メモリ・セ
ル１２は不揮発性である。
【００２１】また、ＭＲＡＭ装置８は、読書き操作中に
ワード線１４を選択する行デコーダ１８を含む。読取り
操作中に、そのワード線１４をアースに接続することに
よって、ワード線１４を選択することができる。
【００２２】また、ＭＲＡＭ装置８は、読取り操作中に
選択メモリ・セル１２の抵抗を検出する読取り回路と、
書込み操作中に選択メモリ・セル１２の磁化の向きを合
わせる書込み回路を含む。読取り回路は、全体が２０で
示される。書込み回路は、本発明の説明を簡単にするた
めに示していない。
【００２３】読取り回路２０は、複数のステアリング回
路２２とセンス増幅器２４を含む。各ステアリング回路
２２に複数のビット線１６が接続される。各ステアリン
グ回路２２は、各ビット線１６を定電圧源またはセンス
増幅器２４に接続する一組のスイッチを含む。各ステア
リング回路２２は、さらに、列デコーダを含む。列デコ
ーダは、選択ビット線１６をセンス増幅器２４に接続す
るために１つのスイッチだけを選択する。他のすべての
（非選択）ビット線１６は、定電圧源に接続される。定
電圧源は、外部回路から供給することができる。センス
増幅器２４は、選択ビット線１６に、定電圧源が非選択
ビット線１６に印加する電位と同じ電位を印加する。選
択ビット線１６と非選択ビット線１６に等しい電位を印
加すると寄生電流が減少する。
【００２４】ＭＲＡＭ装置８は、各センス増幅器２４に
１列の基準セル２６と、各基準セル列ごとにビット線２
８を含む。基準セル列を横切る各ビット線２８は、対応
するセンス増幅器２４に接続される。したがって、１６
個のセンス増幅器２４を有するＭＲＡＭ装置８は、１６
列の基準セル２６を有する。
【００２５】読取り操作中、メモリ・セル１２は、行ア
ドレスＡｘを行デコーダ１８に送り、列アドレスＡｙを
ステアリング回路２２に送ることによって選択される。
行デコーダ１８は、行アドレスＡｙに応じて、ワード線
１４をアースに結合する。ステアリング回路２２は、列
アドレスＡｙに応じて、ビット線１６をセンス増幅器２
４に結合する。選択されるメモリ・セル１２は、選択ワ
ード線１４と選択ビット線１６の交点にある。また、基
準セル２６と交わるワード線１４が選択されたとき基準
セル２６が選択される。
【００２６】センス増幅器２４は、選択ビット線１６と
基準ビット線２８に等しい電位を印加し、センス電流と
基準電流を、選択したメモリ・セル１２と基準メモリ・
セル２６に流す。センス増幅器２４は、センス電流と基
準電流を比較して選択メモリ・セル１２の抵抗状態すな
わち選択メモリ・セル１２に記憶された論理値を決定す
る差動増幅器を含む。センス増幅器２４の出力は、ＭＲ
ＡＭ装置８の入出力パッド３２に結合された出力レジス
タ３０に送られる。
【００２７】読取り回路２０は、データをｍビット・ワ
ードで読み取り、それによりｍ個のメモリ・セル１２の
抵抗状態を同時に検出することができる。たとえば、ｋ
本の連続したビット線１６の第１のグループが、第１の
センス増幅器２４に多重化され、ｋ本の連続したビット
線１６の第２のグループが、第２のセンス増幅器２４に
多重化され、以下同様に多重化することができる。ｍ個
の連続するセンス増幅器２４を同時に動作させることに
よって、ｍビット・ワードを読み取ることができる。
【００２８】単一のセンス増幅器２４が、４つの列のピ
ッチと適合する場合は、メモリ・セル１２の１０２４ｘ
１０２４のアレイ１０に２５６のセンス増幅器２４を使
用することができる。ｋ＝４のビット線１６の合計を各
センス増幅器２４に多重化することができる。ＭＲＡＭ
装置８が、複数層のメモリ・セル・アレイを有する場合
（たとえば、図９を参照）は、さらに他の層からのビッ
ト線１６をセンス増幅器２４に多重化することができ
る。
【００２９】次に、選択されたメモリ・セル１２と基準
セル２６に結合されたセンス増幅器２４を示す図３を参
照する。選択メモリ・セル１２は、抵抗器によって表さ
れ、選択された基準セル２６は抵抗器によって表され、
ステアリング回路２２は、抵抗器によって表される。第
１のキャパシタＣｓは、選択されたメモリ・セル１２と
関連したすべての寄生容量を表し、第２のキャパシタＣ
ｒは、選択された基準セル２６と関連したすべての寄生
容量を表す。
【００３０】センス増幅器２４は、センス・ノードＳ０
と基準ノードＲ０を有する差動増幅器３４を含む。第１
のスイッチ３６が、第１の電流モード前置増幅器３８と
センス・ノードＳ０の間に結合される。第１の電流モー
ド前置増幅器３８は、選択したメモリ・セル１２にも結
合される。第２のスイッチ４０が、第２の電流モード前
置増幅器４２と基準ノードＲ０の間に結合される。第２
の電流モード前置増幅器４２は、基準セル２６にも結合
される。
【００３１】クロック発振器４４は等化信号ＥＱを生成
し、アンロード信号ＵＮＬとセット信号ＳＥＴを生成す
る。アンロード信号ＵＮＬをアサート（assert）する
と、第１と第２のスイッチ３６と４０が両方ともオンに
なり（つまり、導通する）、アンロード信号ＵＮＬをア
サート解除すると、第１と第２のスイッチ３６と４０が
両方ともオフになる。セット信号ＳＥＴをアサートする
と、センス・ノードＳ０と基準ノードＲ０の両側の電圧
差が増幅される。等化信号ＥＱをアサートすると、セン
ス・ノードと基準ノードの電圧が等しくなる。アンロー
ド信号ＵＮＬと同時にアサートされた場合、等化信号Ｅ
Ｑにより、さらに、選択したメモリ・セル１２と基準セ
ル２６にセンス電流Ｉｓと基準電流Ｉｒが流れる。クロ
ック発振器４４は、局所的（すなわち、各センス増幅器
２６に１つのクロック発振器４４が提供される）でも、
大域的(global)（すなわち、１つのクロック発振器４４
が、すべてのセンス増幅器２４に信号ＥＱ、ＵＮＬおよ
びＳＥＴを提供することができる）でもよい。
【００３２】次に、差動増幅器３４をより詳細に示す図
４を参照する。差動増幅器３４は、一対の交差結合され
たＣＭＯＳ反転器４６および４８を含む。対の第１の反
転器４６は、第１と第２のＦＥＴ４６ａと４６ｂからな
る。対の第２の反転器４８は、第３と第４のＦＥＴ４８
ａと４８ｂからなる。センス・ノードＳ０が、第１と第
２のＦＥＴ４６ａと４６ｂのドレイン−ソース・パス間
にあり、基準ノードＲ０が、第３と第４のＦＥＴ４８ａ
と４８ｂのドレイン・ソース・パス間にある。そのよう
な差動増幅器３４は、２つの安定状態を有する再生増幅
器である。
【００３３】第１と第３のＦＥＴ４６ａと４８ａのゲー
ト間に結合されたドレイン−ソース・パスを有する第５
のＦＥＴ５０は、等化信号ＥＱによってオン・オフされ
る。クロス・ラッチ反転器４６と４８とアースとの間に
結合されたドレイン−ソース・パスを有する第６のＦＥ
Ｔ５２は、セット信号ＳＥＴによってオン・オフされ
る。
【００３４】電流ミラーまたは直接注入電荷増幅器（di
rect injection charge amplifier）でもよい電流モー
ド前置増幅器３８と４２は、選択されたメモリ・セル１
２と選択された基準セル２６の両側の電圧を調整する。
そのような１つの直接注入電荷増幅器(direct injectio
n charge amplifiers)は、１９９９年１０月２９日に出
願された米国整理番号０９／４３０，２３８号に開示さ
れ、これは参照により本明細書に組み込まれる。
【００３５】電流モード前置増幅器３８および４２が、
直接注入電荷前置増幅器の場合は、前置増幅器３８と４
２はそれぞれ、電流源トランジスタを含む。第１の電流
モード前置増幅器３８の電流源トランジスタ３６は、第
１のスイッチ３６としてはたらき、第２の電流モード前
置増幅器４２の電流源トランジスタ４０は、第２のスイ
ッチ４０としてはたらくことができる。アンロード信号
ＵＮＬは、アンロード・ロジック５６と５８を介して電
流源トランジスタ３６と４０をオン・オフする。
【００３６】次に、センス増幅器２４を使用してメモリ
・セル１２を読み取る方法を示す図５と図６を参照す
る。メモリ・セル１２は、ワード線１４とビット線１６
を選択することによって選択される（ブロック２０
２）。また、ワード線１４の選択により、基準セル列内
の基準セル２６が選択される。通常、ワード線１４が非
選択状態から選択状態になり、前に選択されていたワー
ド線１４が選択状態から非選択状態になるときに過渡現
象が生じる。通常、ビット線１６が非選択状態から選択
状態になり、前に選択されていたビット線１６が選択状
態から非選択状態になるときに過渡現象が生じる。ま
た、読取りモードと書込みモードの切り換えにより過渡
現象が生じることもある。
【００３７】メモリ・セル１２が選択された後、クロッ
ク発振器４４は、アンロード信号ＵＮＬと等化信号ＥＱ
をアサートする（ブロック２０４）。アンロード信号Ｕ
ＮＬをアサートすると、第１と第２のスイッチ３６と４
０が、第１と第２の電流モード前置増幅器３８と４２に
差動増幅器３４を結合する。等化信号ＥＱをアサートす
ると、差動増幅器３４のセンス・ノードＳ０と基準ノー
ドＲ０における電圧が等しくなる。したがって、センス
・ノードＳ０と基準ノードＲ０の両側に電位差がなくな
り、差動増幅器３４の回路不均衡によって生じる影響が
なくなる。
【００３８】また、アンロード信号ＵＮＬと等化信号Ｅ
Ｑを同時にアサートすると、差動増幅器３４が、選択さ
れたメモリ・セル１２にセンス電流Ｉｓを送り、選択さ
れた基準セル２６に基準電流Ｉｒを送る。差動増幅器３
４の第１と第３のＦＥＴ４６ａと４８ａは、第１と第２
の電流モード前置増幅器３８と４２を電圧源に接続す
る。センス・ノードＳ０と基準ノードＲ０は、電源電圧
ＶＤＤの方に引っ張られ、電流ＩｓとＩｒが、電圧源か
ら差動増幅器３４のノードＳ０とＲ０の両方と選択され
たメモリ・セル１２と基準セル２６にそれぞれ流れる。
第１の電流モード前置増幅器３８は、選択されたメモリ
・セル１２の両側のアレイ電圧Ｖｓを調整する。同様
に、第２の電流モード前置増幅器４２は、選択された基
準セル２６の両側の基準電圧Ｖｒを調整する。アレイ電
圧Ｖｓと基準電圧Ｖｒは等しいのが理想的である。
【００３９】過渡現象が受入れ可能なレベルに落ち着く
かまたは減衰するまで等化が実行される（ブロック２０
６）。過渡現象の減衰時間は、アレイのサイズとメモリ
・セルの特性の関数である。減衰時間は、実験的に推測
または決定することができる。
【００４０】等化信号ＥＱをアサート解除することによ
り等化は終了される。等化信号ＥＱがアサート解除され
たとき、センス・ノードＳ０と基準ノードＲ０は、電源
電圧ＶＤＤに維持されなくなる（ブロック２０８）。そ
の代わり、ノード電圧は浮動状態になる。２つの電流Ｉ
ｓとＩｒが大きいほど、そのノード電圧は速く低下す
る。その結果、センス・ノードＳ０と基準ノードＲ０の
両端に電圧差が現れはじめる。これにより、サンプル期
間が始まる。
【００４１】電圧差は、第２の期間Ｔ２の間現れること
が許可される（ブロック２１０）。この第２の期間Ｔ２
は、実験的にまた技術知識により決定される。第２の期
間は、センス・ノードＳ０と基準ノードＲ０におけるセ
ンス電流と基準電流およびキャパシタンスに基づくこと
ができる。
【００４２】第２の期間Ｔ２が経過した後、差動増幅器
３４に電圧差が維持される。電圧差は、アンロード信号
ＵＮＬをアサート解除することによって維持することが
でき、それにより第１および第２のスイッチ３６および
４０がオフになり、それにより前置増幅器３８および４
２から差動増幅器３４が切り離される（ブロック２１
２）。
【００４３】次に、セット信号ＳＥＴをアサートするこ
とによって電圧差が増幅される（ブロック２１４）。セ
ット信号ＳＥＴをアサートすると、第６のＦＥＴ５２が
オンになる。その結果、差動増幅器の「１」と関連付け
られた側が、フル・スイング論理電圧（full swing log
ic voltage）まで引き下げられ、差動増幅器の「０」と
関連付けられた側が、フル・スイング論理電圧まで引き
上げられる。
【００４４】増幅された電圧差は、電圧レベルによっ
て、ロジック「０」またはロジック「１」を記憶するレ
ジスタ３０に印加される（２１６ブロック）。次に、レ
ジスタ３０に記憶された論理値は、ＭＲＡＭ装置８の関
連した入出力パッド３２に送られる。
【００４５】以上、データを確実に読み取ることができ
るセンス増幅器を含むＭＲＡＭ装置を開示した。寄生電
流が減少し、読取り動作中にセンス電流が不明瞭になる
ことはない。さらに、経年変化、製造ばらつきおよび動
作温度の変動による影響が減少する。
【００４６】本発明は、以上説明し示した特定の実施形
態に制限されない。たとえば、本発明は、スピン依存ト
ンネル効果装置の使用に制限されない。使用することが
できる他の種類の装置は、巨大磁気抵抗効果「ＧＭＲ
（giant magnetoresistance）」 装置を含むが、それに
制限されない。
【００４７】本発明を、磁化容易軸に沿って向けられた
行に関して説明した。しかしながら、行と列を交換する
ことができる。
【００４８】以上説明した差動増幅器は、一対の交差結
合反転器を含む。しかしながら、差動増幅器はそれに制
限されない。たとえば、差動増幅器は、アナログ差動増
幅器でもよい。
【００４９】図５のタイミング図によれば、信号は、高
レベルにすることによってアサートされ、低レベルにす
ることによってアサート解除される。しかしながら、信
号は、低レベルにすることによってアサートし、高レベ
ルにすることによってアサート解除することもできる。
実際のタイミングは、固有の技術に基づく。
【００５０】図１は、各センス増幅器ごとの基準セルの
列を含むＭＲＡＭ装置を示すが、本発明は、それに制限
されない。任意の数の列を使用することができる。たと
えば、図７のＭＲＡＭ装置８′を参照されたい。メモリ
・セル１２の最後の列以外すべての列は、ビット線１６
がステアリング回路２２に接続されている。最後の列
は、基準セル２６として使用され、最後の列を横切るビ
ット線２８は、各センス増幅器２４に接続される。ＭＲ
ＡＭ装置８′の電流モード前置増幅器は、電流ミラー電
荷増幅器でも直接注入電荷増幅器でもよい。しかしなが
ら、直接注入電荷増幅器を使用する場合、クロック発振
器は、ただ１つのセンス増幅器が１列の基準セル２６に
調節電圧を印加できるようにする信号を生成する。
【００５１】代替として、ＭＲＡＭ装置８″は、メモリ
・セル１２の各列ごとに１列の基準セル２６を含むこと
ができる。その結果、図８に示したようなビット−ビッ
ト・バー構成が得られる。各基準セル２６は、対応する
メモリ・セル１２に記憶された論理値の補数を記憶す
る。したがって、メモリ・セル１２がロジック「１」を
記憶する場合、対応する基準セル２６はロジック「０」
を記憶する。ステアリング回路２２は、メモリ・セル１
２を横切るビット線１６を、 第１の電流モード前置増
幅器と電圧源のどちらかに多重化する。ステアリング回
路２２は、また、基準セル２６を横切るビット線２８
を、第２の電流モード前置増幅器と電圧源のどちらかに
多重化する。メモリ・セル１２が選択されたとき、選択
されたメモリ・セル１２を横切るビット線１６は、第１
の電流モード前置増幅器３８に接続され、その対応する
基準セル２６を横切るビット線２８は、第２の電流モー
ド前置増幅器４２に接続される。センス・ノードＳ０
が、ロジック「１」にされ、基準ノードＲ０が、ロジッ
ク「０」にされ、あるいはセンス・ノードＳ０が、ロジ
ック「０」にされ、基準ノードＲ０が、ロジック「１」
にされる。
【００５２】基準セル２６は、半分の抵抗値（すなわ
ち、Ｒ＋ΔＲ／２）を有することができ、これにより基
準セル抵抗より小さい選択されたメモリ・セル抵抗が、
ロジック「０」を示し、基準セルよりも大きい選択され
たメモリ・セル抵抗が、ロジック「１」を示す。しかし
ながら、基準セル２６は、そのような抵抗値に制限され
ない。
【００５３】次に、複数層ＭＲＡＭチップ１００を示す
図９を参照する。ＭＲＡＭチップ１００は、基板１０４
上のＺ方向に積み重ねられた数Ｚのメモリ・セル層また
は面１０２を含む。数Ｚは正の整数であり、Ｚ≧１であ
る。メモリ・セル層１０２は、二酸化ケイ素などの絶縁
材料（図示せず）で分離することができる。読書き回路
は、基板１０４上に作成することができる。読書き回路
は、読み書きする層を選択するために追加のマルチプレ
クサを含むことがある。
【００５４】本発明によるＭＲＡＭ装置は、様々な用途
に使用することができる。図１０は、１つまたは複数の
ＭＲＡＭチップ１００の一般的な応用例の例を示す。一
般的な応用例は、ＭＲＡＭ記憶モジュール１５２、イン
タフェース・モジュール１５４およびプロセッサ１５６
を含む装置１５０によって実施される。ＭＲＡＭ記憶モ
ジュール１５２は、長期記憶のための１つまたは複数の
ＭＲＡＭチップ１００を含む。インタフェース・モジュ
ール１５４は、プロセッサ１５６とＭＲＡＭ記憶モジュ
ール１５２にインタフェースを提供する。また、装置１
５０は、短期記憶するための高速揮発性メモリ（たとえ
ば、ＳＲＡＭ）を含むことができる。
【００５５】ノートブック型コンピュータやパーソナル
・コンピュータなどの装置１５０の場合、ＭＲＡＭ記憶
モジュール１５２は、いくつかのＭＲＡＭチップ１００
を含むことができ、インタフェース・モジュール１５４
が、ＥＩＤＥまたはＳＣＳＩインタフェースを含むこと
ができる。サーバなどの装置１５０の場合は、ＭＲＡＭ
記憶モジュール１５２が、さらに多くのＭＲＡＭチップ
１００を含むことがあり、インタフェース・モジュール
１５４が、ファイバ・チャネルまたはＳＣＳＩインタフ
ェースを含むことができる。そのようなＭＲＡＭ記憶モ
ジュール１５２は、ハードドライブなどの従来の長期記
憶装置を置き換えるかまたは補足することができる。
【００５６】ディジタル・カメラなどの装置１５０の場
合、ＭＲＡＭ記憶モジュール１５２は、より少ない数の
ＭＲＡＭチップ１００を含むことができ、インタフェー
ス・モジュール１５４が、カメラ・インタフェースを含
むことができる。そのようなＭＲＡＭ記憶モジュール１
５２は、ディジタル・カメラ上にディジタル画像の長期
記憶を可能にする。
【００５７】本発明によるＭＲＡＭ装置は、ハードドラ
イブなどの従来の長期データ記憶装置に勝る利点を提供
する。ＭＲＡＭ装置からのデータのアクセスは、ハード
ドライブなどの従来の長期記憶装置からデータをアクセ
スするよりも数桁高速である。さらに、ＭＲＡＭ装置
は、ハードドライブよりもコンパクトである。
【００５８】本発明は、以上説明し示した特定の実施形
態に制限されない。その代わり、本発明は、併記の特許
請求の範囲に従って解釈される。
【図面の簡単な説明】
【図１】本発明によるＭＲＡＭ装置の図である。
【図２】ａとｂは、メモリ・セルの平行と逆平行の磁化
方向を示す図である。
【図３】ＭＲＡＭ装置の読取り回路の一部を構成する差
動センス増幅器の図である。
【図４】差動センス増幅器のより詳細な図である。
【図５】差動センス増幅器を制御するために使用される
信号のタイミング図である。
【図６】メモリ・セルの抵抗状態を検出する方法のフロ
ーチャートである。
【図７】本発明によるもう１つのＭＲＡＭ装置の図であ
る。
【図８】本発明によるさらにもう１つのＭＲＡＭ装置の
図である。
【図９】複数レベルを含むＭＲＡＭチップの図である。
【図１０】１つまたは複数のＭＲＡＭチップを含む装置
の図である。
【符号の説明】
１０ アレイ １２ メモリ・セル ２０ 読取り回路 ２２ ステアリング回路 ２６ 基準セル ３４ 差動増幅器 ３６，４０ スイッチ ３８，４２ 前置増幅器 ４４ クロック発振器 Ｒ０ 基準ノード Ｓ０ センス・ノード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７ (72)発明者 ケネス・アイ・エルドレッジ アメリカ合衆国アイダホ州83709，ボイジ ー，カマス・ストリート 11111 (72)発明者 ラング・ティ・トラン アメリカ合衆国カリフォルニア州95070, サラトガ，ウッドブレイ・コート 5085

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 複数列のメモリ・セルと少なくとも１列
    の基準セルを含むアレイと、 各列のメモリ・セルを横切り、各列の基準セルを横切る
    複数のビット線と、 前記アレイ内の選択したメモリ・セルの抵抗状態を検出
    する読取り回路とを含み、前記読取り回路が、 前記メモリ・セルの列を横切る複数のビット線に結合さ
    れた入力をそれぞれ有する複数のステアリング回路と、 前記ステアリング回路にそれぞれ対応し、センス・ノー
    ドと基準ノードをそれぞれ有する複数の差動増幅器と、 対応するステアリング回路の出力と対応する差動増幅器
    のセンス・ノードとの間にそれぞれ結合された複数の第
    １の電流モード前置増幅器と、 対応する差動増幅器の前記基準ノードと基準セル列を横
    切るビット線との間にそれぞれ結合された複数の第２の
    電流モード前置増幅器と、 を含むＭＲＡＭ装置。
  2. 【請求項２】 前記装置が、単一列の基準セルを含み、
    この単一列の基準セルを横切る前記ビット線が、各差動
    増幅器の前記基準ノードに接続された請求項１に記載の
    ＭＲＡＭ装置。
  3. 【請求項３】 前記装置が、差動増幅器にそれぞれ対応
    する複数の基準セル列を含み、基準セル列を横切るビッ
    ト線が、対応する差動増幅器の基準ノードにに接続され
    た請求項１に記載のＭＲＡＭ装置。
  4. 【請求項４】 装置が、メモリ・セル列にそれぞれ対応
    する複数の基準セル列を含み、メモリ・セル列と対応す
    る基準セル列を横切るビット線が、同じ前記ステアリン
    グ回路に接続された請求項１に記載のＭＲＡＭ装置。
  5. 【請求項５】 前記第１と第２の前置増幅器が、直接注
    入電荷増幅器である請求項１に記載のＭＲＡＭ装置。
  6. 【請求項６】 前記第１と第２の前置増幅器が、電流ミ
    ラー電荷増幅器である請求項１に記載のＭＲＡＭ装置。
  7. 【請求項７】 等化信号を生成する少なくとも１つのク
    ロック発振器をさらに含み、前記等化信号が、差動増幅
    器のセンス・ノードと基準ノードを等しくするためにア
    サートされ、前記アサートされた等化信号により、少な
    くとも１つの差動増幅器がそのノード電圧を電源電圧に
    し、前記等化信号がアサート解除された後で少なくとも
    １つの差動増幅器のセンス・ノードと基準ノードの両側
    に電圧差が現れる請求項１に記載のＭＲＡＭ装置。
  8. 【請求項８】 各クロック発振器がまた、セット信号を
    生成し、前記等化信号がアサート解除された後で前記セ
    ット信号がアサートされる請求項７に記載のＭＲＡＭ装
    置。
  9. 【請求項９】 複数の第１と第２のスイッチをさらに含
    み、各第１のスイッチが、対応する第１の前置増幅器を
    対応する差動増幅器の前記センス・ノードに結合し、各
    第２のスイッチが、対応する第２の前置増幅器を対応す
    る差動増幅器の前記基準ノードに結合し、各クロック発
    振器がまた、アンロード信号を生成し、前記アンロード
    信号は、等化信号がアサート解除された後でセット信号
    がアサートされる前にアサートされ、前記アサートされ
    たアンロード信号により、第１と第２のスイッチが、そ
    の対応する差動増幅器を第１と第２の前置増幅器から切
    離す請求項８に記載のＭＲＡＭ装置。
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