DE60025152T2

DE60025152T2 - MRAM Speicher mit Differenzleseverstärkern

Info

Publication number: DE60025152T2
Application number: DE60025152T
Authority: DE
Inventors: Frederick A. Palo Alto Perner; Kenneth J. Boise Eldredge; Lung Saratoga Tran
Original assignee: Hewlett Packard Development Co LP
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-02-04
Filing date: 2000-10-11
Publication date: 2006-08-03
Anticipated expiration: 2020-10-12
Also published as: JP2001273756A; HK1041362A1; JP4758554B2; EP1126468A2; DE60025152D1; EP1126468B1; CN1319846A; US20010012228A1; EP1126468A3; US6256247B1; US6185143B1

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf einen Direktzugriffsspeicher zur Datenspeicherung. Im Einzelnen bezieht sich die vorliegende Erfindung auf eine magnetische Direktzugriffsspeichervorrichtung, die ein Array von Speicherzellen und Erfassungsverstärkern zum Erfassen eines Widerstandswerts der Speicherzellen umfasst.
Ein magnetischer Direktzugriffsspeicher („MRAM") ist ein nicht-flüchtiger Speicher, der für eine langfristige Datenspeicherung in Erwägung gezogen wird. Die Durchführung von Lese- und Schreibvorgängen in MRAM-Vorrichtungen wäre um Größenordnungen schneller als die Durchführung von Lese- und Schreibvorgängen in herkömmlichen Vorrichtungen zur langfristigen Speicherung, z.B. Festplattenlaufwerken. Ferner wären die MRAM-Vorrichtungen kompakter und würden weniger Leistung verbrauchen als Festplattenlaufwerke und andere herkömmliche Vorrichtungen zur langfristigen Speicherung.
Eine typische MRAM-Vorrichtung umfasst ein Array von Speicherzellen. Wortleitungen erstrecken sich entlang Zeilen der Speicherzellen, und Bitleitungen erstrecken sich entlang Spalten der Speicherzellen. Jede Speicherzelle ist an einem Kreuzungspunkt einer Wortleitung und einer Bitleitung angeordnet.
Eine Speicherzelle speichert ein Bit an Informationen als Orientierung einer Magnetisierung. Die Magnetisierung jeder Speicherzelle nimmt zu jeglichem beliebigen Zeitpunkt eine von zwei stabilen Orientierungen an. Diese zwei stabilen Orientierungen, parallel und antiparallel, stellen logische Werte von „0" und „1" dar.
Die Magnetisierungsorientierung wirkt sich auf den Widerstandswert einer Speicherzelle, z.B. einer Spintunneln-Vorrichtung, aus. Beispielsweise ist der Widerstandswert einer Speicherzelle ein erster Wert R, wenn die Magnetisierungsorientierung parallel ist, und der Widerstandswert der Speicherzelle wird auf einen zweiten Wert R + ΔR erhöht, wenn sich die Magnetisierungsorientierung von parallel zu antiparallel ändert. Die Magnetisierungsorientierung einer ausgewählten Speicherzelle und somit der Logikzustand der Speicherzelle können gelesen werden, indem der Widerstandswertzustand der Speicherzelle erfasst wird.
Der Widerstandswertzustand kann erfasst werden, indem eine Spannung an eine ausgewählte Speicherzelle angelegt und ein Erfassungsstrom, der durch die Speicherzelle fließt, gemessen wird. Im Idealfall ist der Widerstandswert proportional zu dem Erfassungsstrom.
Jedoch kann ein Erfassen des Widerstandswertzustands einer einzelnen Speicherzelle in dem Array unzuverlässig sein. Alle Speicherzellen in dem Array sind durch viele parallele Pfade miteinander gekoppelt. Der Widerstandswert, der an einem Kreuzungspunkt vorliegt, gleicht dem Widerstandswert der Speicherzelle an diesem Kreuzungspunkt parallel zu Widerstandswerten von Speicherzellen in den anderen Zeilen und Spalten (das Array von Speicherzellen kann als Kreuzungspunktwiderstandsnetzwerk charakterisiert werden).
Wenn außerdem die gerade erfasste Speicherzelle auf Grund der gespeicherten Magnetisierung einen anderen Widerstandswert aufweist, kann eine geringe Differenzspannung entstehen. Die geringe Differenzspannung kann zu einem parasitären bzw. „Kriechpfad"-Strom führen. Der parasitäre Strom ist üblicherweise viel höher als der Erfassungsstrom und kann somit den Erfassungsstrom überdecken. Folglich kann der parasitäre Strom verhindern, dass der Widerstandswert erfasst wird.
Die Unzuverlässigkeit beim Erfassen des Widerstandswerts wird durch Herstellungsschwankungen, Schwankungen der Betriebstemperaturen und durch ein Altern der MRAM-Vorrichtungen verstärkt. Diese Faktoren können bewirken, dass der durchschnittliche Widerstandswert in dem Speicherzellenarray um einen Faktor von zwei oder drei variiert.
In dem Artikel „High Speed (10–20 ns) Non-volatile MRAM with Folded Storage Elements" von Ranmuthu et al, IEEE Transactions on Magnetics, Vol. 28, Nr. 5, September 1992, Seiten 2359 bis 2361, wird eine MRAM-Struktur beschrieben, die eine Mehrzahl von MRAM-Zellen aufweist, die in einem zweidimensionalen Array organisiert sind, das Erfassungsleitungen und Wortleitungen aufweist.
Die US-A-5,872,739 beschreibt einen Erfassungsverstärker zum Vergleichen des Widerstandswerts einer mit einer Referenzbitleitung verbundenen Referenzzelle mit dem Widerstandswert einer mit einer Datenbitleitung verbundenen Datenzelle. Der Verstärker umfasst einen ersten Anschluss zum Verbinden des Erfassungsverstärkers mit der Referenzbitleitung und einen zweiten Anschluss zum Verbinden des Erfassungsverstärkers mit der Datenbitleitung. Ein Referenz-Strom-Zu-Spannung-Verstärker ist mit dem ersten Anschluss zum Erzeugen einer Referenzspannung, die auf den durch die Referenzbitleitung fließenden Strom bezogen ist, und zum Halten des ersten Anschlusses bei einem Referenzpotential, wenn der durch die Referenzbitleitung fließende Strom geringer ist als ein erster Stromwert, verbunden. Ein Daten-Strom-Zu-Spannung-Verstärker ist mit dem zweiten Terminal zum Erzeugen einer Datenspannung, die auf den durch die Datenbitleitung fließenden Strom bezogen ist, und zum Halten des zweiten Anschlusses bei dem Referenzpotential, wenn der durch die Datenbitleitung fließende Strom geringer ist als ein zweiter Stromwert, verbunden. Ein Komparator vergleicht die Referenz- und die Datenspannung. Der Daten-Strom-Zu-Spannung-Verstärker umfasst einen Operationsverstärker zum Messen der Differenz zwischen einem Potential an einem ers ten Leiter und dem Potential auf der Datenbitleitung. Der Operationsverstärker ermöglicht, dass das Referenzpotential auf eine geringere Spannung gesetzt wird als sie bei Entwürfen des Standes der Technik zur Verfügung steht. Die Erfindung verwendet ein Kapazitive-Teilung-Schema zum Vorladen der Bitleitungen, bevor der Erfassungsverstärker angeschlossen wird.
Die WO 99 14760 A1 beschreibt eine Speicherstellenanordnung, die Wortleitungen und Bitleitungen aufweist. Die Bitleitungen verlaufen quer zu den Wortleitungen. Speicherelemente mit einem beträchtlichen magnetoresistiven Effekt sind jeweils zwischen eine der Wortleitungen und eine der Bitleitungen geschaltet. Die Bitleitungen sind jeweils mit einem Leseverstärker verbunden, mittels dessen das Potential an der jeweiligen Bitleitung auf ein Referenzpotential eingestellt werden kann. Ein Ausgangssignal kann ebenfalls an dem Leseverstärker abgegriffen werden. Die Speicherzellenanordnung kann als MRAM und als Assoziativspeicher verwendet werden.
In der EP 1 003 176 , die unter Paragraph 54(3) erwähnt wird, ist ein Strommoduserfassen unter Verwendung von Referenzzellen, jedoch nicht unter Verwendung einer Mehrzahl von Referenz-Strommodus-Vorverstärkern, offenbart, die mit einer Bitleitung gekoppelt sind, die mit einer Referenzzellenspalte verbunden ist.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine MRAM-Vorrichtung zu liefern, die ein zuverlässiges Erfassen der Widerstandswertzustände ihrer Speicherzellen ermöglicht.
Diese Aufgabe wird durch eine MRAM-Vorrichtung gemäß Anspruch 1 gelöst.
ZUSAMMENFASSUNG DER ERFINDUNG
Diese Erfordernisse werden durch die vorliegende Erfindung erfüllt. Gemäß einem Aspekt der vorliegenden Erfindung umfasst eine Vorrichtung zum Erfassen eines Widerstandswertzustands einer ausgewählten Speicherzelle in einer MRAM-Vorrichtung einen Differentialverstärker, der Erfassungs- und Referenzknoten aufweist; einen ersten Strommodus-Vorverstärker, der zwischen die ausgewählte Speicherzelle und den Erfassungsknoten des Differentialverstärkers gekoppelt ist; eine Referenzzelle; und einen zweiten Strommodus-Vorverstärker, der zwischen die Referenzzelle und den Referenzknoten des Differentialverstärkers gekoppelt ist.
Andere Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden ausführlichen Beschreibung, die in Verbindung mit den beiliegenden Zeichnungen zu sehen ist und beispielhaft die Prinzipien der Erfindung veranschaulicht.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist eine Veranschaulichung einer MRAM-Vorrichtung gemäß der vorliegenden Erfindung;
2a und 2b sind Veranschaulichungen von parallelen und antiparallelen Magnetisierungsorientierungen einer Speicherzelle;
3 ist eine Veranschaulichung eines Differentialerfassungsverstärkers, der einen Teil einer Leseschaltung für die MRAM-Vorrichtung bildet;
4 ist eine ausführlichere Veranschaulichung des Differentialerfassungsverstärkers;
5 ist ein Zeitgebungsdiagramm von Signalen, die zum Steuern des Differentialerfassungsverstärkers verwendet werden;
6 ist ein Flussdiagramm eines Verfahrens zum Erfassen eines Widerstandswertzustands einer Speicherzelle;
7 ist eine Veranschaulichung einer anderen MRAM-Vorrichtung gemäß der vorliegenden Erfindung;
8 ist eine Veranschaulichung einer wieder anderen MRAM-Vorrichtung gemäß der vorliegenden Erfindung;
9 ist eine Veranschaulichung eines MRAM-Chips, der mehrere Ebenen umfasst; und
10 ist eine Veranschaulichung einer Maschine, die einen oder mehr MRAM-Chips umfasst.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Wie zu Veranschaulichungszwecken in den Zeichnungen gezeigt ist, ist die vorliegende Erfindung in einer MRAM-Vorrichtung verkörpert. Die MRAM-Vorrichtung umfasst ein Array von Speicherzellen und eine Leseschaltung zum Lesen von Daten aus den Speicherzellen. Die Leseschaltung umfasst Differentialerfassungsverstärker, die verschiedene Widerstandswertzustände ausgewählter Speicherzellen in dem Array auf zuverlässige Weise erfassen können.
Nun wird auf 1 Bezug genommen, die eine MRAM-Vorrichtung 8 veranschaulicht, die ein Array 10 von Speicherzellen 12 umfasst. Die Speicherzellen 12 sind in Zeilen und Spalten angeordnet, wobei sich die Zeilen entlang einer x-Richtung erstrecken und die Spalten sich entlang einer y- Richtung erstrecken. Es sind nur eine relativ geringe Anzahl von Speicherzellen 12 gezeigt, um die Beschreibung der Erfindung zu vereinfachen. In der Praxis können Arrays von 1024 × 1024 Speicherzellen oder größer verwendet werden.
Bahnen, die als Wortleitungen 14 fungieren, erstrecken sich entlang der x-Richtung in einer Ebene auf einer Seite des Speicherzellenarrays 10. Bahnen, die als Bitleitungen 16 fungieren, erstrecken sich entlang der y-Richtung in einer Ebene auf einer gegenüberliegenden Seite des Speicherzellenarrays 10. Es kann eine Wortleitung 14 für jede Zeile des Arrays 10 und eine Bitleitung 16 für jede Spalte des Arrays 10 vorliegen. Jede Speicherzelle 12 befindet sich an einem Kreuzungspunkt einer entsprechenden Wortleitung 14 und Bitleitung 16.
Die Speicherzellen 12 sind nicht auf eine bestimmte Art von Vorrichtung beschränkt. Beispielsweise können die Speicherzellen 12 Spinabhängiges-Tunneln-Vorrichtungen (SDT-Vorrichtungen, SDT = spin dependent tunneling) sein. Eine typische SDT-Vorrichtung umfasst eine „festgelegte" Schicht und eine „freie" Schicht. Die festgelegte Schicht weist eine Magnetisierung auf, die in einer Ebene orientiert ist, jedoch festgelegt ist, um sich nicht bei Vorliegen eines angelegten Magnetfeldes in einem interessierenden Bereich zu drehen. Die freie Schicht weist eine Magnetisierungsorientierung auf, die nicht festgelegt ist. Vielmehr kann die Magnetisierung in einer von zwei Richtungen entlang einer Achse (der Achse der „leichten Magnetisierbarkeit"), die in einer Ebene liegt, orientiert sein. Wenn die Magnetisierung der freien und der festgelegten Schicht 50 und 52 in derselben Richtung verläuft, spricht man davon, dass die Orientierung „parallel" ist (wie durch die Pfeile in 2a angegeben ist). Wenn die Magnetisierung der freien und der festgelegten Schicht 50 und 52 in entgegengesetzten Richtungen verläuft, spricht man davon, dass die Orientierung „antiparallel" ist (wie durch die Pfeile in 2b angegeben ist).
Die freie Schicht und die festgelegte Schicht sind durch eine isolierende Tunnelbarriere getrennt. Die isolierende Tunnelbarriere ermöglicht, dass zwischen der freien und der festgelegten Schicht ein quantenmechanisches Tunneln erfolgt. Dieses Tunneln-Phänomen ist abhängig von dem Elektronenspin, wodurch der Widerstandswert der SDT-Vorrichtung zu einer Funktion der relativen Orientierungen der Magnetisierung der freien und der festgelegten Schicht wird.
Beispielsweise ist der Widerstandswert einer Speicherzelle 12 ein erster Wert R, wenn die Magnetisierungsorientierung der freien und der festgelegten Schicht parallel ist. Der Widerstandswert der Speicherzelle 12 wird auf einen zweiten Wert R + ΔR erhöht, wenn sich die Magnetisierungsorientierung von parallel zu antiparallel ändert. Ein typischer Widerstandswert R kann etwa ein Megaohm betragen. Eine typische Änderung des Widerstandswerts ΔR kann etwa 10% des Widerstands R betragen.
Daten werden in einer Speicherzelle 12 gespeichert, indem die Magnetisierung entlang der Achse der leichten Magnetisierbarkeit der freien Schicht orientiert wird. Ein logischer Wert „0" kann in der Speicherzelle 12 gespeichert werden, indem die Magnetisierung der freien Schicht derart orientiert wird, dass die Magnetisierungsorientierung parallel ist, und ein logischer Wert „1" kann in der Speicherzelle 12 gespeichert werden, indem die Magnetisierung der freien Schicht derart orientiert wird, dass die Magnetisierungsorientierung antiparallel ist.
Jede Speicherzelle 12 behält ihre Magnetisierungsorientierung auch bei Nichtvorliegen einer externen Leistung bei. Somit sind die Speicherzellen 12 nicht-flüchtig.
Die MRAM-Vorrichtung 8 umfasst ferner einen Zeilendecodierer 18 zum Auswählen von Wortleitungen 14 während Lese- und Schreibvorgängen. Eine Wortleitung 14 kann während eines Lesevorgangs ausgewählt werden, indem diese Wortleitung 14 mit Masse verbunden wird.
Die MRAM-Vorrichtung 8 umfasst ferner eine Leseschaltung zum Erfassen des Widerstandswerts ausgewählter Speicherzellen 12 während Lesevorgängen und eine Schreibschaltung zum Orientieren der Magnetisierung der ausgewählten Speicherzellen 12 während Schreibvorgängen. Die Leseschaltung ist allgemein bei 20 angegeben. Die Schreibschaltung ist nicht gezeigt, um die Erläuterung der vorliegenden Erfindung zu vereinfachen.
Die Leseschaltung 20 umfasst eine Mehrzahl von Lenkschaltungen 22 und Erfassungsverstärkern 24. Mit jeder Lenkschaltung 22 sind mehrere Bitleitungen 16 verbunden. Jede Lenkschaltung 22 umfasst einen Satz von Schaltern, die jede Bitleitung 16 entweder mit einer Konstantspannungsquelle oder einem Erfassungsverstärker 24 verbinden. Jede Lenkschaltung 22 umfasst ferner einen Spaltendecodierer. Der Spaltendecodierer wählt lediglich einen Schalter zum Verbinden der ausgewählten Bitleitung 16 mit dem Erfassungsverstärker 24 aus. Alle anderen (nicht ausgewählten) Bitleitungen 16 sind mit der Konstantspannungsquelle verbunden. Die Konstantspannungsquelle kann von einer externen Schaltung bereitgestellt werden. Der Erfassungsverstärker 24 legt an eine ausgewählte Bitleitung 16 dasselbe Potential an, das die Konstantspannungsquelle an die nicht ausgewählten Bitleitungen 16 anlegt. Das Anlegen gleicher Potentiale an die ausgewählten und nicht ausgewählten Bitleitungen 16 verringert parasitäre Ströme.
Die MRAM-Vorrichtung 8 umfasst eine Spalte von Referenzzellen 26 für jeden Erfassungsverstärker 24 und eine Bitleitung 28 für jede Referenzzellenspalte. Jede Bitleitung 28, die eine Referenzzellenspalte kreuzt, ist mit einem entsprechenden Erfassungsverstärker 24 verbunden. Somit weist eine MRAM-Vorrichtung 8, die sechzehn Erfassungsverstärker 24 aufweist, sechzehn Spalten von Referenzzellen 26 auf.
Während eines Lesevorgangs wird eine Speicherzelle 12 ausgewählt, indem dem Zeilendecodierer 18 eine Zeilenadresse Ax und den Lenkschaltungen 22 eine Spaltenadresse Ay bereitgestellt wird. Ansprechend auf die Zeilenadresse Ax koppelt der Zeilendecodierer 18 eine Wortleitung 14 mit Masse. Ansprechend auf die Spaltenadresse Ay koppelt eine Lenkschaltung 22 eine Bitleitung 16 mit einem Erfassungsverstärker 24. Eine ausgewählte Speicherzelle 12 liegt am Schnittpunkt einer ausgewählten Wortleitung 14 und einer ausgewählten Bitleitung 16. Eine Referenzzelle 26 wird ferner ausgewählt, wenn eine Wortleitung 14, die diese Referenzzelle 26 kreuzt, ausgewählt wird.
Der Erfassungsverstärker 24 legt an die ausgewählten und Referenzbitleitungen 16 und 28 gleiche Potentiale an, was bewirkt, dass durch die ausgewählten Speicher- und Referenzspeicherzellen 12 und 26 Erfassungs- und Referenzströme fließen. Der Erfassungsverstärker 24 umfasst einen Differentialverstärker zum Vergleichen der Erfassungs- und Referenzströme, um den Widerstandswertzustand der ausgewählten Speicherzelle 12 und somit den in der ausgewählten Speicherzelle 12 gespeicherten logischen Wert zu ermitteln. Eine Ausgabe des Erfassungsverstärkers 24 wird an ein Ausgaberegister 30 geliefert, das wiederum mit einer Eingangs- /Ausgangs-Kontaktanschlussfläche (I/O-Kontaktanschlussfläche) 32 der MRAM-Vorrichtung 8 gekoppelt ist.
Die Leseschaltung 20 kann Daten in m-Bit-Worten auslesen, wodurch die Widerstandswertzustände einer Anzahl m von Speicherzellen 12 gleichzeitig erfasst werden. Beispielsweise könnte eine erste Gruppe von k zusammenhängenden Bitleitungen 16 in einen ersten Erfassungsverstärker 24 multiplexiert werden, eine zweite Gruppe von k zusammenhängenden Bitleitungen 16 könnte in einen zweiten Erfassungsverstärker 24 multiplexiert werden, usw. Ein m-Bit-Wort könnte ausgelesen werden, indem m aufeinander folgende Erfassungsverstärker 24 gleichzeitig betrieben werden.
Wenn ein einzelner Erfassungsverstärker 24 in ein Abstandsraster von vier Spalten passen kann, können für ein 1024 × 1024-Array 10 von Speicherzellen 12 256 Erfassungsverstärker 24 verwendet werden. Insgesamt k = 4 Bitleitungen 16 können in jeden Erfassungsverstärker 24 multiplexiert werden. Wenn die MRAM-Vorrichtung 8 mehrere Ebenen von Speicherzellenarrays aufweist (siehe z.B. 9), können Bitleitungen 16 von den zusätzlichen Ebenen in die Erfassungsverstärker 24 multiplexiert werden.
Nun wird auf 3 Bezug genommen, die einen Erfassungsverstärker 24 zeigt, der mit ausgewählten Speicher- und Referenzzellen 12 und 26 gekoppelt ist. Die ausgewählte Speicherzelle 12 ist durch einen Widerstand dargestellt, die ausgewählte Referenzzelle 26 ist durch einen Widerstand dargestellt, und die Lenkschaltung 22 ist durch einen Widerstand dargestellt. Ein erster Kondensator Cs stellt die gesamte parasitäre Kapazität dar, die der ausgewählten Speicherzelle 12 zugeordnet ist, und ein zweiter Kondensator Cr stellt die gesamte parasitäre Kapazität dar, die der ausgewählten Referenzzelle 26 zugeordnet ist.
Der Erfassungsverstärker 24 umfasst einen Differentialverstärker 34, der einen Erfassungsknoten S0 und einen Referenzknoten R0 aufweist. Ein erster Schalter 36 ist zwischen einen ersten Strommodus-Vorverstärker 38 und den Erfassungsknoten S0 geschaltet. Der erste Strommodus-Vorverstärker 38 ist ferner mit der ausgewählten Speicherzelle 12 gekoppelt. Ein zweiter Schalter 40 ist zwischen einen zweiten Strommodus-Vorverstärker 42 und den Referenzknoten R0 gekoppelt. Der zweite Strommodus-Vorverstärker 42 ist ferner mit der Referenzzelle 26 gekoppelt.
Ein Taktgenerator 44 erzeugt ein Abgleichssignal EQ, ein Entladesignal UNL und ein Einstellen-Signal SET. Ein Akti vieren des Entladesignals UNL bewirkt, dass sowohl der erste als auch der zweite Schalter 36 und 40 eingeschaltet werden (d.h. leitfähig werden), und ein Deaktivieren des Entladesignals UNL bewirkt, dass sowohl der erste als auch der zweite Schalter 36 und 40 abgeschaltet werden. Ein Aktivieren des Einstellen-Signals SET bewirkt, dass eine Differenzspannung über den Erfassungs- und Referenzknoten SO und R0 verstärkt wird. Ein Aktivieren des Abgleichssignals EQ bewirkt, dass die Erfassungs- und die Referenzknotenspannung abgeglichen werden. Wenn es zur selben Zeit aktiviert wird wie das Entladesignal UNL, bewirkt das Abgleichssignal EQ ferner, dass ein Erfassungs- und ein Referenzstrom Is und Ir durch die ausgewählten Speicher- und Referenzzellen 12 und 26 fließen. Der Taktgenerator 44 kann lokal (d.h. für jeden Erfassungsverstärker 26 kann ein Taktgenerator 44 vorgesehen sein) oder global sein (d.h. ein einzelner Taktgenerator 44 kann Signale EQ, UNL und SET an alle Erfassungsverstärker 24 liefern).
Nun wird auf 4 Bezug genommen, die den Differentialverstärker 34 ausführlicher darstellt. Der Differentialverstärker 34 umfasst ein Paar von über Kreuz gekoppelte CMOS-Inverter 46 und 48. Ein erster Inverter 46 des Paares wird durch einen ersten und einen zweiten FET 46a und 46b gebildet. Ein zweiter Inverter 48 des Paares wird durch einen dritten und einen vierten FET 48a und 48b gebildet. Der Erfassungsknoten S0 liegt zwischen Drain-Source-Pfaden des ersten und des zweiten FET 46a und 46b, und der Referenzknoten R0 liegt zwischen Drain-Source-Pfaden des dritten und des vierten FET 48a und 48b. Ein derartiger Differentialverstärker 34 ist ein Regenerativverstärker, der zwei stabile Zustände aufweist.
Ein fünfter FET 50, der einen Drain-Source-Pfad aufweist, der zwischen Gates des ersten und des dritten FET 46a und 48a gekoppelt ist, wird durch das Abgleichssignal EQ ein- und ausgeschaltet. Ein sechster FET 52, der einen Drain-Source-Pfad aufweist, der zwischen die über Kreuz verrie gelten Inverter 46 und 48 und Masse gekoppelt ist, wird durch das Einstellen-Signal SET ein- und ausgeschaltet.
Die Strommodus-Vorverstärker 38 und 42, die Stromspiegel- oder Direktinjektionsladungsverstärker sein können, regulieren die Spannung über die ausgewählte Speicherzelle 12 und die ausgewählte Referenzzelle 26. Ein derartiger Direktinjektionsladungsverstärker ist in der US-Patentschrift Seriennummer 09/430,238 offenbart, die am 29. Oktober 1999 eingereicht wurde und durch Bezugnahme in das vorliegende Dokument aufgenommen ist.
Wenn die Strommodus-Vorverstärker 38 und 42 Direktinjektionsladungsvorverstärker sind, umfasst jeder Vorverstärker 38 und 42 einen Stromquellentransistor 36 und 40. Der Stromquellentransistor 36 des ersten Strommodus-Vorverstärkers 38 kann auch als erster Schalter 36 fungieren, und der Stromquellentransistor 40 des zweiten Strommodus-Vorverstärkers 42 kann auch als zweiter Schalter 40 fungieren. Das Entladesignal UNL schaltet die Stromquellentransistoren 36 und 40 über eine Entladelogik 56 und 58 ein und aus.
Nun wird auf 5 und 6 Bezug genommen, die ein Verfahren zum Verwenden des Erfassungsverstärkers 24 dazu, eine Speicherzelle 12 zu lesen, veranschaulichen. Die Speicherzelle 12 wird ausgewählt, indem eine Wortleitung 14 und eine Bitleitung 16 ausgewählt werden (Block 202). Das Auswählen der Wortleitung 14 wählt außerdem eine Referenzzelle 26 in der Referenzzellenspalte aus. Üblicherweise werden Einschwingvorgänge bzw. Transientenübergänge erzeugt, wenn die Wortleitung 14 von einem nicht-ausgewählten zu einem ausgewählten Zustand übergeht und eine zuvor ausgewählte Wortleitung 14 von einem ausgewählten zu einem nicht-ausgewählten Zustand übergeht. Einschwingvorgänge werden ebenfalls üblicherweise erzeugt, wenn die Bitleitung 16 von einem nicht-ausgewählten zu einem ausgewählten Zustand übergeht und eine zuvor ausgewählte Bitleitung 16 von einem ausgewählten zu einem nicht-ausgewählten Zustand übergeht. Ein Umschalten zwischen Lese- und Schreibmodi kann ebenfalls Einschwingvorgänge bewirken.
Nachdem die Speicherzelle 12 ausgewählt wurde, aktiviert der Taktgenerator 44 das Entlade- und das Abgleichssignal UNL und EQ (Block 204). Das Aktivieren des Entladesignals UNL bewirkt, dass die ersten und zweiten Schalter 36 und 40 den Differentialverstärker 34 mit dem ersten und dem zweiten Strommodus-Vorverstärker 38 und 42 koppeln. Das Aktivieren des Abgleichssignals EQ bewirkt, dass Spannungen an dem Erfassungs- und dem Referenzknoten S0 und R0 des Differentialverstärkers 34 abgeglichen werden. Folglich liegt über den Erfassungs- und Referenzknoten S0 und R0 keine Differenzspannung vor, und EffeAuswirkungen, die durch Schaltungsungleichgewichte in dem Differentialverstärker 34 verursacht werden, werden eliminiert.
Ein gleichzeitiges Aktivieren des Entlade- und des Abgleichssignals UNL und EQ bewirkt außerdem, dass der Differentialverstärker 34 einen Erfassungsstrom Is an die ausgewählte Speicherzelle 12 und einen Referenzstrom Ir an die ausgewählte Referenzzelle 26 liefert. Der erste und der dritte FET 46a und 48a des Differentialverstärkers 34 verbinden den ersten und den zweiten Strommodus-Vorverstärker 38 und 42 mit der Spannungsquelle. Der Erfassungs- und der Referenzknoten S0 und R0 werden zu der Quellenspannung VDD hingezogen, und Ströme Is und Ir fließen von der Spannungsquelle zu beiden Knoten S0 und R0 des Differentialverstärkers 34 und weiter zu der ausgewählten Speicher- bzw. Referenzzelle 12 und 26. Der erste Strommodus-Vorverstärker 38 reguliert die Arrayspannung Vs über die ausgewählte Speicherzelle 12. Desgleichen reguliert der zweite Strommodus-Vorverstärker 42 die Referenzspannung Vr über die ausgewählte Referenzzelle 26. Im Idealfall sind die Array- und die Referenzspannung Vs und Vr gleich.
Ein Abgleich wird durchgeführt, bis die Einschwingvorgänge sich gesetzt oder bis auf ein akzeptables Maß abgenommen haben (Block 206). Die Abklingzeit der Einschwingvorgänge ist eine Funktion der Größe des Arrays und der Eigenschaften der Speicherzellen. Die Abklingzeit kann geschätzt oder empirisch ermittelt werden.
Der Abgleich wird beendet, indem das Abgleichssignal EQ deaktiviert wird. Wenn das Abgleichssignal EQ deaktiviert wird, werden der Erfassungs- und der Referenzknoten S0 und R0 nicht mehr an der Quellenspannung VDD gehalten (Block 208). Stattdessen dürfen die Knotenspannungen floaten. Der schwerere der beiden Ströme Is und Ir bewirkt, dass seine Knotenspannung schneller abfällt. Folglich beginnt sich über den Erfassungs- und den Referenzknoten S0 und R0 ein Spannungsdifferential zu entwickeln. Somit beginnt eine Abtastperiode.
Die Differenzspannung darf sich einen zweiten Zeitraum T2 lang entwickeln (Block 210). Dieser zweite Zeitraum T2 wird empirisch und durch Kenntnis der Technologie ermittelt. Der zweite Zeitraum kann auf dem Erfassungs- und dem Referenzstrom und den Kapazitäten an dem Erfassungs- und dem Referenzknoten S0 und R0 beruhen.
Nachdem der zweite Zeitraum T2 verstrichen ist, wird die Differenzspannung in dem Differentialverstärker 34 gehalten. Die Differenzspannung kann gehalten werden, indem das Entladesignal UNL deaktiviert wird, was bewirkt, dass die ersten und die zweiten Schalter 36 und 40 abgeschaltet werden und dadurch der Differentialverstärker 34 von den Vorverstärkern 38 und 42 abgetrennt wird (Block 212).
Die Differenzspannung wird anschließend verstärkt, indem das Einstellen-Signal SET aktiviert wird (Block 214). Das Aktivieren des Einstellen-Signals SET bewirkt, dass der sechste FET 52 eingeschaltet wird. Folglich wird die Differentialverstärkerseite, die einer „1" zugeordnet ist, zu einer Vollausschlag-Logik-Spannung heruntergezogen, und die Differentialverstärkerseite, die einer „0" zugeordnet ist, wird zu einer Vollausschlag-Logik-Spannung hochgezogen.
Die verstärkte Differenzspannung wird an das Register 30 angelegt, das je nach dem Spannungspegel entweder eine logische „0" oder eine logische „1" speichert (Block 216). Der in dem Register 30 gespeicherte Logikwert wird anschließend an die zugeordnete I/O-Kontaktanschlussfläche 32 der MRAM-Vorrichtung 8 gesendet.
Somit ist eine MRAM-Vorrichtung offenbart, die einen Erfassungsverstärker umfasst, der Daten auf zuverlässige Weise lesen kann. Parasitäre Ströme sind verringert und verzerren nicht den Erfassungsstrom während eines Lesevorgangs. Ferner ist die Empfindlichkeit der MRAM-Vorrichtung gegenüber einem Altern und Herstellungsschwankungen und Schwankungen der Betriebstemperatur verringert.
Die Erfindung ist nicht auf die oben beschriebenen und veranschaulichten spezifischen Ausführungsbeispiele beschränkt. Beispielsweise ist die Erfindung nicht auf die Verwendung von Spinabhängiges-Tunneln-Vorrichtungen beschränkt. Andere Arten von Vorrichtungen, die verwendet werden könnten, umfassen Giant-Magnetoresistenz-Vorrichtungen („GMR"-Vorrichtungen), sind aber nicht auf diese beschränkt.
Die Erfindung wurde im Zusammenhang mit einer Orientierung der Zeilen entlang der Achse der leichten Magnetisierbarkeit beschrieben. Jedoch könnten die Zeilen und Spalten transponiert werden.
Der oben beschriebene Differentialverstärker umfasst ein Paar von über Kreuz gekoppelten Invertern. Jedoch ist der Differentialverstärker nicht hierauf beschränkt. Beispielsweise kann der Differentialverstärker ein analoger Differentialverstärker sein.
Gemäß dem Zeitgebungsdiagramm der 5 wird ein Signal aktiviert, in dem man es in einen logisch hohen Zustand gehen lässt, und wird deaktiviert, indem man es in einen logisch niedrigen Zustand gehen lässt. Jedoch könnte ein Signal aktiviert werden, indem man es in einen logisch niedrigen Zustand gehen lässt, und es könnte deaktiviert werden, indem man es in einen logisch hohen Zustand gehen lässt. Die tatsächliche Zeitgebung beruht auf einer spezifischen Technologie.
Obwohl 1 eine MRAM-Vorrichtung zeigt, die eine Spalte von Referenzzellen für jeden Erfassungsverstärker umfasst, ist die Erfindung nicht hierauf beschränkt. Es kann eine beliebige Anzahl von Spalten verwendet werden. Siehe beispielsweise eine in 7 gezeigte MRAM-Vorrichtung 8'. Alle außer der letzten Spalte von Speicherzellen 12 weisen eine Bitleitung 16 auf, die mit einer Lenkschaltung 22 verbunden ist. Die letzte Spalte wird als Referenzzellen 26 verwendet, und die Bitleitung 28, die die letzte Spalte kreuzt, ist mit jedem Erfassungsverstärker 24 verbunden. Die Strommodus-Vorverstärker der MRAM-Vorrichtung 8' können Stromspiegelladungsverstärker oder Direktinjektionsladungsverstärker sein. Wenn jedoch Direktinjektionsladungsverstärker verwendet werden, erzeugt bzw. erzeugen der bzw. die Taktgenerator(en) ein Signal zum Befähigen lediglich eines Erfassungsverstärkers, eine geregelte Spannung an die einzelne Spalte von Referenzzellen 26 anzulegen.
Alternativ dazu kann eine MRAM-Vorrichtung 8'' eine Spalte von Referenzzellen 26 für jede Spalte von Speicherzellen 12 umfassen. Daraus ergibt sich eine Bit-Bitbar-Anordnung, wie sie in 8 gezeigt ist. Jede Referenzzelle 26 speichert das Komplement des in einer entsprechenden Speicherzelle 12 gespeicherten Logikwerts. Wenn also eine Speicherzelle 12 eine logische „1" speichert, speichert die entsprechende Referenzzelle 26 eine logische „0". Eine Lenkschaltung 22'' multiplexiert die Bitleitungen 16, die die Speicherzellen 12 kreuzen, entweder zu dem ersten Strommodus-Vorverstärker oder zu der Spannungsquelle. Ferner multiplexiert die Lenkschaltung 22'' die Bitleitungen 28, die die Referenzzellen 26 kreuzen, entweder zu dem zweiten Strommodus-Vorverstärker oder zu der Spannungsquelle. Wenn eine Speicherzelle 12 ausgewählt wird, wird die die ausgewählte Speicherzelle 12 kreuzende Bitleitung 16 mit dem ersten Strommodus-Vorverstärker 38 verbunden, und die ihre entsprechende Referenzzelle 26 kreuzende Bitleitung 28 wird mit dem zweiten Strommodus-Vorverstärker 42 verbunden. Der Erfassungsknoten S0 wird zu einer logischen „1" gezogen, und der Referenzknoten R0 wird zu einer logischen „0" gezogen, oder der Erfassungsknoten S0 wird zu einer logischen „0" gezogen und der Referenzknoten R0 wird zu einer logischen „1" gezogen.
Die Referenzzellen 26 können Halbwiderstandswerte aufweisen (d.h. R + ΔR/2), wobei ein Widerstandswert einer ausgewählten Speicherzellen, der geringer ist als der Referenzzellenwiderstand, eine logische „0" angibt, und ein Widerstand einer ausgewählten Speicherzelle, der größer ist als der Referenzzellenwiderstand, eine logische „1" angibt. Jedoch sind die Referenzzellen 26 nicht auf einen derartigen Widerstandswert beschränkt.
Nun wird auf 9 Bezug genommen, die einen Mehrebenen-MRAM-Chip 100 veranschaulicht. Der MRAM-Chip 100 umfasst eine Anzahl Z von Speicherzellenstufen oder -ebenen 102, die in einer z-Richtung auf einem Substrat 104 gestapelt sind. Die Anzahl Z ist eine positive Ganzzahl, wobei Z ≥ 1. Die Speicherzellenebenen 102 können durch ein (nicht gezeigtes) isolierendes Material, z.B. Siliziumdioxid, getrennt sein. Auf dem Substrat 104 können die Lese- und Schreibschaltungen hergestellt sein. Die Lese- und Schreibschaltungen können zusätzliche Multiplexer zum Auswählen der Ebenen, aus denen gelesen und in die geschrieben wird, umfassen.
Die MRAM-Vorrichtung gemäß der vorliegenden Erfindung kann in einer großen Vielzahl von Anwendungen verwendet werden. 10 zeigt eine exemplarische allgemeine Anwendung für einen oder mehr MRAM-Chips 100. Die allgemeine Anwendung wird durch eine Maschine 150 verkörpert, die ein MRAM-Speichermodul 152, ein Schnittstellenmodul 154 und einen Prozessor 156 umfasst. Das MRAM-Speichermodul 152 umfasst einen oder mehr MRAM-Chips 100 zur langfristigen Speicherung. Das Schnittstellenmodul 154 liefert eine Schnittstelle zwischen dem Prozessor 156 und dem MRAM-Speichermodul 152. Die Maschine 150 könnte auch einen flüchtigen Schnellspeicher (z.B. SRAM) zur kurzfristigen Speicherung umfassen.
Für eine Maschine 150 wie z.B. einen Notebook-Computer oder einen Personal-Computer könnte das MRAM-Speichermodul 152 eine Anzahl von MRAM-Chips 100 umfassen, und das Schnittstellenmodul 154 könnte eine EIDE- oder SCSI-Schnittstelle umfassen. Für eine Maschine 150 wie z.B. einen Server könnte das MRAM-Speichermodul 152 eine größere Anzahl von MRAM-Chips 100 umfassen, und das Schnittstellenmodul 154 könnte eine Faserkanal- oder eine SCSI-Schnittstelle umfassen. Derartige MRAM-Speichermodule 152 könnten herkömmliche Vorrichtungen zur langfristigen Speicherung, z.B. Festplattenlaufwerke, ersetzen oder ergänzen.
Für eine Maschine 150 wie z.B. eine Digitalkamera könnte das MRAM-Speichermodul 152 eine geringere Anzahl von MRAM-Chips 100 umfassen, und das Schnittstellenmodul 154 könnte eine Kameraschnittstelle umfassen. Ein derartiges MRAM-Speichermodul 152 würde eine langfristige Speicherung von Digitalbildern in der Digitalkamera selbst ermöglichen.
Die MRAM-Vorrichtung gemäß der vorliegenden Erfindung bietet viele Vorteile gegenüber herkömmlichen Vorrichtungen zur langfristigen Datenspeicherung, z.B. Festplattenlaufwerken. Ein Zugreifen auf Daten von den MRAM-Vorrichtungen ist um Größenordnungen schneller als ein Zugreifen auf Da ten von herkömmlichen Vorrichtungen zur langfristigen Speicherung, z.B. Festplattenlaufwerken. Zusätzlich sind MRAM-Vorrichtungen kompakter als Festplattenlaufwerke.
Die vorliegende Erfindung ist nicht auf die oben beschriebenen und veranschaulichten spezifischen Ausführungsbeispiele beschränkt. Stattdessen wird die Erfindung gemäß den folgenden Patentansprüchen ausgelegt.

Claims

Eine MRAM-Vorrichtung, die folgende Merkmale aufweist: ein Array (10), das eine Mehrzahl von Spalten von Speicherzellen (12) und zumindest eine Spalte von Referenzzellen (26) umfasst; eine Mehrzahl von Bitleitungen, wobei die Speicherzellen (12) einer Spalte für jede Spalte mit einer Speicherbitleitung (16) verbunden sind und wobei die Referenzzellen (26) einer Spalte mit einer Referenzbitleitung (28) verbunden sind; und eine Leseschaltung (20) zum Erfassen von Widerstandswertzuständen ausgewählter Speicherzellen (12) in dem Array (10), wobei die Leseschaltung (20) folgende Merkmale umfasst: eine Mehrzahl von Lenkschaltungen (22), wobei jede Lenkschaltung (12) Eingänge aufweist, die mit mehreren Speicherbitleitungen (16) gekoppelt sind; eine Mehrzahl von Differentialverstärkern (34), wobei jeder Differentialverstärker (34) einer Lenkschaltung (22) entspricht, wobei jeder Differentialverstärker (34) einen Erfassungsknoten (S0) und einen Referenzknoten (R0) aufweist; eine Mehrzahl von ersten Strommodus-Vorverstärkern (38), wobei jeder erste Strommodus-Vorverstärker (38) zwischen einen Ausgang einer entsprechenden Lenkschaltung (22) und den Erfassungsknoten (S0) eines entsprechenden Differentialverstärkers (34) gekoppelt ist; und eine Mehrzahl von zweiten Strommodus-Vorverstärkern (42), wobei jeder zweite Strommodus-Vorverstärker (42) zwischen den Referenzknoten (R0) eines entsprechenden Differentialverstärkers (34) und eine mit einer Referenzzellenspalte verbundene Bitleitung (28) gekoppelt ist.
Die Vorrichtung gemäß Anspruch 1, wobei die Vorrichtung (8') eine einzige Spalte von Referenzzellen (26) umfasst; und wobei die Referenzbitleitung (28), die mit den Referenzzellen (26) der einzigen Spalte verbunden ist, mit dem Referenzknoten (R0) jedes Differentialverstärkers (34) verbunden ist.
Die Vorrichtung gemäß Anspruch 1, wobei die Vorrichtung (8) eine Mehrzahl von Referenzzellenspalten umfasst, wobei jede Referenzzellenspalte einem Differentialverstärker (34) entspricht; und wobei die Referenzbitleitung (28), die mit den Referenzzellen einer Referenzzellenspalte verbunden ist, mit dem Referenzknoten (R0) des entsprechenden Differentialverstärkers (34) verbunden ist.
Die Vorrichtung gemäß Anspruch 1, wobei die Vorrichtung (8'') eine Mehrzahl von Referenzzellenspalten umfasst, wobei jede Referenzzellenspalte einer Speicherzellenspalte entspricht; wobei die Speicherbitleitung (16), die mit einer Speicherzelle in einer Speicherzellenspalte verbunden ist, und die Referenzbitleitung (28), die mit einer Referenzzelle in einer entsprechenden Referenzzellenspalte verbunden ist, mit derselben Lenkschaltung (22'') verbunden sind.
Die Vorrichtung gemäß Anspruch 1, bei der der erste und der zweite Vorverstärker (38 und 42) Direktinjektionsladungsverstärker sind.
Die Vorrichtung gemäß Anspruch 1, bei der der erste und der zweite Vorverstärker (38 und 42) Stromspiegelladungsverstärker sind.
Die Vorrichtung gemäß Anspruch 1, die ferner zumindest einen Taktgenerator (44) zum Erzeugen eines Abgleichssignals aufweist, wobei das Abgleichssignal aktiviert wird, um zu bewirken, dass der Erfassungs- und der Referenzknoten (S0 und R0) eines Differentialverstärkers (34) abgeglichen werden, wobei das aktivierte Abgleichsignal ferner bewirkt, dass zumindest ein Differentialverstärker (34) seine Knotenspannungen zu einer Quellenspannung hinzieht, wobei sich über den Erfassungs- und Referenzknoten (S0 und R0) zumindest eines Differentialverstärkers (34) ein Spannungsdifferential entwickelt, nachdem das Abgleichssignal deaktiviert wurde.
Die Vorrichtung gemäß Anspruch 7, bei der jeder Taktgenerator (44) ferner ein Einstellen-Signal erzeugt, wobei das Einstellen-Signal aktiviert wird, nachdem das Abgleichssignal deaktiviert wurde.
Die Vorrichtung gemäß Anspruch 8, die ferner eine Mehrzahl von ersten und zweiten Schaltern (36 und 40) aufweist, wobei jeder erste Schalter (36) einen entsprechenden ersten Vorverstärker (38) mit dem Erfassungsknoten (S0) eines entsprechenden Differentialverstärkers (34) koppelt, wobei jeder zweite Schalter (40) einen entsprechenden zweiten Vorverstärker (42) mit dem Referenzknoten (R0) eines entsprechenden Differentialverstärkers (34) koppelt; wobei jeder Taktgenerator (44) ferner ein Entladesignal erzeugt, wobei das Entladesignal aktiviert wird, nachdem das Abgleichssignal deaktiviert wurde, jedoch bevor das Einstellen-Signal aktiviert wird, wobei das aktivierte Entladesignal bewirkt, dass die ersten und die zweiten Schalter (36 und 40) ihren entsprechenden Differenti alverstärker (34) von ihrem entsprechenden ersten und zweiten Vorverstärker (38 und 42) abtrennen.