DE60018875T2

DE60018875T2 - MRAM mit Leseverstärkern

Info

Publication number: DE60018875T2
Application number: DE60018875T
Authority: DE
Inventors: Frederick A. Perner; Kenneth J. Eldredge; Lung T. Tran
Original assignee: Hewlett Packard Development Co LP
Current assignee: Samsung Electronics Co Ltd
Priority date: 1999-10-29
Filing date: 2000-10-24
Publication date: 2006-03-23
Anticipated expiration: 2020-10-25
Also published as: EP1096501A1; US6188615B1; DE60018875D1; JP2001184857A; JP3760092B2; EP1096501B1; CN1295332A

Description

Die Erfindung bezieht sich auf einen Direktzugriffsspeicher zur Datenspeicherung. Insbesondere bezieht sich die Erfindung auf eine magnetische Direktzugriffsspeichervorrichtung, die ein Array von Speicherzellen und Leseverstärkern zum Lesen bzw. Erfassen eines Widerstandswerts der Speicherzellen umfasst.
Ein magnetischer Direktzugriffsspeicher („MRAM") ist ein nicht-flüchtiger Speicher, der als Langzeit-Datenspeicher angesehen wird. Ein Durchführen von Lese- und Schreiboperationen auf MRAM-Vorrichtungen wäre um Größenordnungen schneller als ein Durchführen von Lese- und Schreiboperationen auf herkömmlichen Langzeit-Speichervorrichtungen, wie zum Beispiel Festplattenlaufwerken. Zusätzlich wären die MRAM-Vorrichtungen kompakter und würden weniger Leistung verbrauchen als Festplattenlaufwerke und andere herkömmliche Langzeit-Speichervorrichtungen.
Eine typische MRAM-Vorrichtung umfasst ein Array von Speicherzellen. Wortleitungen erstrecken sich entlang Zeilen der Speicherzellen und Bitleitungen erstrecken sich entlang Spalten der Speicherzellen. Jede Speicherzelle befindet sich an einem Kreuzungspunkt einer Wortleitung und einer Bitleitung.
Eine Speicherzelle speichert ein Bit Informationen als eine Ausrichtung einer Magnetisierung. Die Magnetisierung jeder Speicherzelle nimmt zu einer bestimmten Zeit eine zweier stabiler Ausrichtungen an. Diese beiden stabilen Ausrichtungen, nämlich parallel und antiparallel, stellen Logikwerte „0" und „1" dar.
Die Magnetisierungsausrichtung beeinflusst den Widerstandswert einer Speicherzelle, wie zum Beispiel einer Spin-Tunnelungsvorrichtung. Der Widerstandswert einer Speicher zelle ist zum Beispiel ein erster Wert R, wenn die Magnetisierungsausrichtung parallel ist, und der Widerstandswert der Speicherzelle erhöht sich auf einen zweiten Wert R + ΔR, wenn die Magnetisierungsausrichtung von parallel zu antiparallel verändert wird. Die Magnetisierungsausrichtung einer ausgewählten Speicherzelle und deshalb der Logikzustand der Speicherzelle können durch ein Erfassen des Widerstandszustands der Speicherzelle gelesen werden.
Der Widerstandszustand könnte durch ein Anlegen einer Spannung an eine ausgewählte Speicherzelle und ein Messen eines Lesestroms, der durch die Speicherzelle fließt, erfasst werden. Idealerweise wäre der Widerstandswert proportional zu dem Lesestrom.
Ein Erfassen des Widerstandszustands einer einzelnen Speicherzelle in dem Array kann jedoch unzuverlässig sein. Alle Speicherzellen in dem Array sind miteinander durch viele parallele Pfade gekoppelt. Der an einem Kreuzungspunkt erfasste Widerstandswert ist gleich dem Widerstandswert der Speicherzelle an diesem Kreuzungspunkt parallel zu Widerstandswerten von Speicherzellen in den anderen Zeilen und Spalten (das Array von Speicherzellen könnte als ein Kreuzungspunkt-Widerstandsnetz charakterisiert sein).
Ferner könnte sich, wenn die gerade erfasste Speicherzelle aufgrund der gespeicherten Magnetisierung einen unterschiedlichen Widerstandswert aufweist, eine kleine Differenzspannung entwickeln. Diese kleine Differenzspannung kann die Entstehung eines parasitären oder „Kriechpfad"-Stroms bewirken. Der parasitäre Strom ist üblicherweise viel größer als der Lesestrom und kann deshalb den Lesestrom verschleiern. Folglich kann der parasitäre Strom verhindern, dass der Widerstandswert erfasst wird.
Unzuverlässigkeit beim Lesen des Widerstandszustands setzt sich zusammen aus Herstellungsvariationen, Variationen der Betriebstemperaturen und einem Altern der MRAM-Vorrichtun gen. Diese Faktoren können bewirken, dass der durchschnittliche Widerstandswert in dem Speicherzellenarray um einen Faktor von zwei oder drei variiert.
Ein weiteres Dokument des Stands der Technik, US-5-201-865, offenbart eine Schaltung zum Messen eines Widerstandswerts eines resistiven Elements in einem implantierbaren Körpergewebestimulator, wie zum Beispiel einem Herzschrittmacher, wobei die Schaltung folgende Merkmale aufweist: einen Integrator; einen Leseverstärker, der mit dem Integrator und dem resistiven Element gekoppelt ist, zum Messen eines Zeitbetrags, der verstreicht, bis Spannung auf dem Integrator eine Referenzspannung erreicht, und zum Vergleichen des gemessenen Zeitbetrags mit einer Schwelle; und eine Einrichtung zum Berechnen des Widerstandwerts des resistiven Elements als eine Funktion des Verhältnis zwischen dem Zeitbetrag und der Schwelle.
Es besteht ein Bedarf, die Widerstandszustände von Speicherzellen in MRAM-Vorrichtungen zuverlässig zu erfassen.
Diesem Bedarf wird durch die vorliegende Erfindung nachgekommen. Gemäß einem Aspekt der vorliegenden Erfindung wird ein Widerstandszustand einer ausgewählten Speicherzelle einer MRAM-Vorrichtung durch ein Verwenden der ausgewählten Speicherzelle und einer Referenzspannung, um einen Integrator zu laden; ein Messen eines Zeitbetrags, der verstreicht, bis eine Spannung auf dem Integrator eine Referenzspannung erreicht; und ein Vergleichen des Zeitbetrags mit einer Schwelle erfasst. Die ausgewählte Speicherzelle wird als sich in einem ersten Widerstandszustand befindlich bestimmt, wenn der Zeitbetrag kleiner als die Schwelle ist; und die ausgewählte Speicherzelle wird als sich in einem zweiten Widerstandszustand befindlich bestimmt, wenn der Zeitbetrag größer als die Schwelle ist.
Weitere Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung in Ver bindung mit den beigefügten Zeichnungen ersichtlich, die beispielhaft die Prinzipien der Erfindung darstellen.
1 ist eine Darstellung einer MRAM-Vorrichtung, die ein Array von Speicherzellen und eine Leseschaltung umfasst;
2a und 2b sind Darstellungen einer parallelen und einer antiparallelen Magnetisierungsausrichtung einer Speicherzelle;
3 ist eine Darstellung eines digitalen Leseverstärkers, der einen Teil der Leseschaltung bildet;
4a bis 4e sind Flussdiagramme unterschiedlicher Betriebsmodi des digitalen Leseverstärkers;
5 ist eine Darstellung eines Bits eines voreinstellbaren Zählers für den digitalen Leseverstärker;
6 ist eine Darstellung des voreinstellbaren Zählers;
7 ist eine Darstellung eines MRAM-Chips, der mehrere Ebenen umfasst; und
8 ist eine Darstellung einer Maschine, die einen oder mehrere MRAM-Chips umfasst.
Wie in den Zeichnungen zu Darstellungszwecken gezeigt ist, ist die vorliegende Erfindung in einer magnetischen Direktzugriffsspeichervorrichtung ausgeführt. Die MRAM-Vorrichtung umfasst ein Array von Speicherzellen und eine Leseschaltung zum Lesen von Daten von den Speicherzellen. Die Leseschaltung, die Direktinjektionsladungsverstärker, Integrator-Kondensatoren und digitale Leseverstärker umfasst, kann unterschiedliche Widerstandszustände ausgewählter Speicherzellen in dem Array zuverlässig erfassen.
Im Folgenden wird Bezug auf 1 genommen, die eine MRAM-Vorrichtung 8 darstellt, die ein Array 10 von Speicherzellen 12 umfasst. Die Speicherzellen 12 sind in Zeilen und Spalten angeordnet, wobei sich die Zeilen entlang einer x-Richtung erstrecken und die Spaltung sich entlang einer y-Richtung erstrecken. Nur eine relativ kleine Anzahl von Speicherzellen 12 ist gezeigt, um die Beschreibung der Erfindung zu vereinfachen. In der Praxis könnten Arrays von 1024 × 1024 Speicherzellen oder mehr verwendet werden.
Leiterbahnen, die als Wortleitungen 14 fungieren, erstrecken sich entlang der x-Richtung in einer Ebene auf einer Seite des Speicherzellarrays 10. Leiterbahnen, die als Leitungen 16 fungieren, erstrecken sich entlang der y-Richtung in einer Ebene auf einer gegenüberliegenden Seite des Speicherzellarrays 10. Es könnte eine Wortleitung 14 für jede Zeile des Arrays 10 und eine Bitleitung 16 für jede Spalte des Arrays 10 geben. Jede Speicherzelle 12 befindet sich an einem Kreuzungspunkt einer entsprechenden Wortleitung 14 und Bitleitung 16.
Die Speicherzellen 12 sind auf keinen bestimmten Typ von Vorrichtung eingeschränkt. Die Speicherzellen 12 könnten zum Beispiel Spin-abhängige Tunnelungs-(„SDT"-)Vorrichtungen sein. Eine typische SDT-Vorrichtung umfasst eine „festgelegte" Schicht und eine „freie" Schicht. Die festgelegte Schicht weist eine Magnetisierung auf, die in einer Ebenen ausgerichtet ist, jedoch fixiert ist, um sich bei Vorliegen eines angelegten Magnetfeldes in einem Bereich von Interesse nicht zu drehen. Die freie Schicht weist eine Magnetisierungsausrichtung auf, die nicht festgelegt ist. Vielmehr kann die Magnetisierung in einer von zwei Richtungen entlang der Achse (der „Vorzugs"-Achse), die in einer Ebene liegt, ausgerichtet werden. Wenn die Magnetisierung der freien und die der festgelegten Schicht 50 und 52 in der gleichen Richtung sind, wird die Ausrichtung als „parallel" bezeichnet (wie in 2a durch die Pfeile angezeigt ist). Wenn die Magnetisierung der freien und die der festgelegten Schicht 50 und 52 in entgegengesetzten Richtungen sind, wird die Ausrichtung als „antiparallel" bezeichnet (wie in 2b durch die Pfeile angezeigt ist).
Die freie Schicht und die festgelegte Schicht sind durch eine Isolierungstunnelbarriere getrennt. Die Isolierungstunnelbarriere erlaubt das Auftreten einer quantenmechanischen Tunnelung zwischen der freien und der festgelegten Schicht. Dieses Tunnelungsphänomen ist elektronenspinabhängig, was den Widerstandswert der SDT-Vorrichtung zu einer Funktion der relativen Magnetisierungsausrichtungen der freien und der festgelegten Schicht macht.
Der Widerstandswert einer Speicherzelle 12 ist zum Beispiel ein erster Wert R, wenn die Magnetisierungsausrichtung der freien und der festgelegten Schicht parallel ist. Der Widerstandswert der Speicherzelle 12 erhöht sich zu einem zweiten Wert R + ΔR, wenn die Magnetisierungsausrichtung von parallel zu antiparallel verändert wird. Ein typischer Widerstandwert R könnte etwa 1 Megaohm betragen. Eine typische Veränderung des Widerstandswerts ΔR könnte etwa 10% des Widerstandswerts R betragen.
Daten werden in einer Speicherzelle 12 gespeichert, indem die Magnetisierung entlang der Vorzugsachse der freien Schicht ausgerichtet wird. Ein logischer Wert „0" könnte in der Speicherzelle 12 gespeichert werden, indem die Magnetisierung der freien Schicht derart ausgerichtet wird, dass die Magnetisierungsausrichtung parallel ist, und ein logischer Wert „1" könnte in der Speicherzelle 12 durch ein Ausrichten der Magnetisierung der freien Schicht derart, dass die Magnetisierungsausrichtung antiparallel ist, gespeichert werden.
Jede Speicherzelle 12 behält ihre Magnetisierungsausrichtung selbst in Abwesenheit einer externen Leistung bei. Deshalb sind die Speicherzellen 12 nicht-flüchtig.
Die MRAM-Vorrichtung 10 umfasst außerdem einen Zeilendecodierer 18 zum Auswählen von Wortleitungen 14 während Lese- und Schreiboperationen. Eine Wortleitung 14 könnte während einer Leseoperation durch ein Verbinden dieser Wortleitung 14 mit Masse ausgewählt werden.
Die MRAM-Vorrichtung 8 umfasst außerdem eine Leseschaltung zum Erfassen des Widerstandswerts der ausgewählten Speicherzellen 12 während Leseoperationen und eine Schreibschaltung 19 zum Ausrichten der Magnetisierung der ausgewählten Speicherzellen 12 während Schreiboperationen. Die Leseschaltung ist allgemein bei 20 angezeigt. Die Schreibschaltung 19 ist nicht detailliert gezeigt, um die Erklärung der vorliegenden Erfindung zu vereinfachen.
Die Leseschaltung 20 umfasst eine Mehrzahl von Lenkschaltungen 22, Integrator-Kondensatoren 24, digitalen Leseverstärkern 26, Direktinjektionsladungsverstärkern 28 und Rücksetzschaltern 30. Eine Speicherzelle 12 wird durch ein Liefern einer Zeilenadresse Ax an den Zeilendecodierer 18 und einer Spaltenadresse Ay an die Lenkschaltungen 22 ausgewählt. Ansprechend auf die Zeilenadresse Ax koppelt der Zeilendecodierer 18 eine Wortleitung 14 mit Masse. Ansprechend auf die Spaltenadresse Ay koppelt eine Lenkschaltung 22 eine Bitleitung 16 mit einem Ladungsverstärker 28. Eine ausgewählte Speicherzelle 12 befindet sich an dem Kreuzungspunkt der ausgewählten Wortleitung 14 und der ausgewählten Bitleitung 16.
Für eine ausgewählte Spalte von Speicherzellen liefert der Direktinjektionsladungsverstärker 28 einen Strom an seinen Integrator-Kondensator 24, während ein Potenzial auf den nicht ausgewählten Speicherzellen 12 der ausgewählten Bitleitung 16 erhalten bleibt. Dieses Potenzial ist gleich dem Potenzial, das an nicht ausgewählte Zeilen und Spalten des MRAM-Arrays 10 angelegt wird. Da der Ladungsverstärker 28 eine feste Spannung an die ausgewählte Bitleitung 16 anlegt, wird ein resultierender konstanter Lesestrom an den Integrator-Kondensator 24 geliefert. Der digitale Leserverstärker 26 misst eine Signalintegrationszeit. Die Signalintegrationszeit ist teilweise eine Funktion des Widerstandswerts der ausgewählten Speicherzelle 12, die entweder in einem ersten Zustand R oder einem zweiten Zustand R + ΔR ist. Der digitale Leseverstärker 26 kann den Widerstandszustand der Speicherzelle 12 und deshalb den in der Speicherzelle 12 gespeicherten Logikwert durch ein Vergleichen der Signalintegrationszeit mit einer Schwelle bestimmen. Eine Ausgabe des digitalen Leseverstärkers 26 wird an ein Ausgangsregister 32 geliefert, das wiederum mit einer I/O-Anschlussfläche 34 der MRAM-Vorrichtung 8 gekoppelt ist.
Die Leseschaltung 20 kann Daten in m-Bit-Wörtern auslesen, wodurch die Widerstandszustände einer Anzahl m von Speicherzellen 12 gleichzeitig erfasst werden. Eine erste Gruppe mit k durchgehenden Bitleitungen 16 könnte zum Beispiel in einen ersten Ladungsverstärker 28 multiplexiert werden und eine zweite Gruppe mit k durchgehenden Bitleitungen 16 könnte in einen zweiten Ladungsverstärker 28 multiplexiert werden, usw. Ein m-Bit-Wort könnte durch ein gleichzeitiges Betreiben m aufeinanderfolgender Lese/Ladungsverstärker 26/28 ausgelesen werden.
Wenn ein einzelner digitaler Leseverstärker 26 für eine Teilung von 64 Spalten passt und Daten als 16-Bit-Wörter gespeichert werden, könnten 16 Leseverstärker 26 für ein 1024 × 1024-Array 10 von Speicherzellen 12 verwendet werden. Insgesamt k = 64 Bitleitungen 16 würden in jeden Ladungsverstärker 28 multiplexiert werden. Wenn die MRAM-Vorrichtung 8 mehrere Ebenen von Speicherzellarrays aufweist (siehe zum Beispiel 7), würden Bitleitungen 16 von den zusätzlichen Ebenen in die Ladungsverstärker 28 multiplexiert werden.
Jede Lenkschaltung 22 umfasst einen Satz von Schaltern, die jede Bitleitung 16 mit entweder einer Konstantspannungsquelle oder einem Ladungsverstärker 28 verbinden. Jede Lenkschaltung 22 umfasst ferner einen Spaltendecodierer. Der Spaltendecodierer wählt nur einen Schalter aus, um die ausgewählte Bitleitung 314 mit dem Ladungsverstärker 28 zu verbinden. Alle anderen (nicht ausgewählten) Bitleitungen 314 werden mit der Konstantspannungsquelle verbunden. Die Konstantspannungsquelle könnte von einer externen Schaltung geliefert werden.
Im Folgenden wird Bezug auf 3 genommen, die den digitalen Leseverstärker 26 während einer Leseoperation einer ausgewählten Speicherzelle 12 darstellt. Die ausgewählte Speicherzelle 12 wird durch einen Widerstand dargestellt.
Der Rücksetzschalter 30 könnte ein PMOS-Transistor sein. Ein externes Steuersignal NSINT steuert, ob der Rücksetzschalter 30 an (leitend) oder aus (nicht leitend) ist. Wenn der Rücksetzschalter 30 an ist, wird eine Versorgungsspannung VDD an den Integrator-Kondensator 24 und die ausgewählte Speicherzelle 12 durch den Direktinjektionsladungsverstärker 28 angelegt. So wird der Integrator-Kondensator 24 geladen, wenn ein erstes Signal einem ersten Pfad P1 folgt, der durch den Rücksetzschalter 30 und die ausgewählte Speicherzelle 12 läuft. Wenn der Rücksetzschalter 30 aus ist, wird der Lesestrom Is, der durch die ausgewählte Speicherzelle 12 fließt, an den Integrator-Kondensator 24 geliefert. Ein zweites (Lese-)Signal folgt einem zweiten Pfad P2, der durch den Integrator-Kondensator 24 und die ausgewählte Speicherzelle 12 läuft. Das zweite Signal umfasst einen Strom von der ausgewählten Speicherzelle 12 und parasitäre Ströme in dem MRAM-Array 10. Die parasitären Ströme in dem MRAM-Array 10 könnten aufgrund der Spannung über die nicht ausgewählten MRAM-Speicherzellen 12 entstehen, die nicht genau gleich der angelegten Arrayspannung ist.
Solange die Integratorspannung größer als die Spannung über die ausgewählte Speicherzelle 12 ist, arbeitet der Kondensator 24 als ein linearer Integrator.
Der Direktinjektionsladungsverstärker 28 steuert eine Lesespannung Vs über die Speicherzellen 12 unabhängig von dem zweiten (Lese-) Strom. Wenn eine konstante Spannung an alle Speicherzellen 12 (d. h. ein Äquipotential über die Speicherzellen) angelegt wird, bewirken Variationen des Widerstandswerts keine Spannungsvariation über die verbleibenden parallelen Speicherelemente 12 und so kann der parasitäre Lesestrom wesentlich kleiner als der Lesestrom gemacht werden. Der Strom, der in dem Direktinjektionsladungsverstärker 28 fließt, ist dann direkt proportional zu dem Widerstandswert der ausgewählten Speicherzelle 12, ohne dass Korrekturen oder Anpassungen für Variationen an der Lesespannung Vs durchgeführt werden müssen. Der Direktinjektionsladungsverstärker 28 umfasst einen Gegenkopplungsverstärker mit hohem Gewinn zum Steuern der ausgewählten Bitleitungsspannung (d. h. der Lesespannung Vs) auf einen gesetzten Wert und zum Minimieren der Varianz der Lesespannung Vs über einen breiten Bereich von Leseströmen.
Der Widerstandswert der Speicherzelle 12 und die Kapazität des Integrator-Kondensators 24 bestimmen, wie schnell der Integrator-Kondensator 24 entladen wird, nachdem der Rücksetzschalter 30 geöffnet wird. Wenn alle anderen Parameter gleich sind, entlädt sich der Integrator-Kondensator 24 schneller, wenn die Speicherzelle 12 einen Widerstandswert R (logische „0") aufweist, als dann, wenn die Speicherzelle 12 einen Widerstandswert R + ΔR (logische „1") aufweist.
Der Leseverstärker 26 misst die Integrationszeit, um den Widerstandszustand der ausgewählten Speicherzelle 12 und deshalb den in der ausgewählten Speicherzelle 12 gespeicherten Logikwert zu bestimmen. Der Leseverstärker 26 umfasst einen Komparator 36 zum Vergleichen einer Kondensa torspannung Vintg mit einer Gleichreferenzspannung Vref. Der Leseverstärker 26 umfasst ferner einen N-Bit-Zähler 38, einen Hochfrequenztaktgeber 40 und ein Gatter 42. Das Gatter 42 wird verwendet, um den Taktgeber zu starten und zu stoppen, und der Taktgeber 40 bewirkt, dass der Zähler 38 einen Zählerwert in Taktfrequenz inkrementiert. Wenn der Taktgeber 40 gestartet wird, wenn der Rücksetzschalter 30 abgeschaltet wird, und der Taktgeber 40 gestoppt wird, wenn die Kondensatorspannung Vintg gleich der Referenzspannung Vref ist, zeigt der in dem Zähler 38 gespeicherte Zählerwert den Zeitbetrag an, der verstreicht, bis eine Spannung auf dem Integrator-Kondensator 24 auf die Referenzspannung Vref abfällt.
Ein Lesen einer Speicherzelle 12 ohne Rücksetzen des Zählers 38 auf einen Null-Zählerwert erzeugt eine kumulative Zeitmessung und wird im Folgenden als ein „kumulativer Lesevorgang" bezeichnet.
Bevor eine Leseoperation durchgeführt wird, wird das Negative einer Schwelle in den Zähler 38 vorgeladen. Nach einem kumulativen Lesevorgang stellt das höchstwertige Bit des Zählerwerts den in der ausgewählten Speicherzelle 12 gespeicherten Logikwert dar. Eine Ausgabe DOUT des höchstwertigen des Zählers 38 wird mit dem Register 32 gekoppelt.
Grundlegende Schaltungsparameter könnten zum Beispiel dimensioniert sein, um einen Lesestrombereich von 200 nA bis 500 nA, eine Leistungsversorgungsspannung VDD von 3,3 V, eine Referenzspannung Vref von 1,0 V, einen Taktgeber 40 mit einer Taktfrequenz von 100 MHz und einen Zähler 38, der 9 Bits breit ist, unterzubringen.
Der minimale Gleichlesestrom von 200 nA gibt die Kapazität C des Integrator-Kondensators 24 für einen 2,3 V-Hub (VDD-Vref) in 512 Pegeln vor, wobei jeder Taktzyklus gleich 10 Nanosekunden ist.
Ein Lesestrom Is von 400 nA stellt einen Referenzlogikwert „1" dar und ein Lesestrom Is von 350 nA stellt einen Referenzlogikwert „0" dar. Der Lesestromvorgang übersetzt den Lesestrom Is in einen Zählerwert CNT, der von der Frequenz des Taktgebers 40, dem Spannungshub (VDD-Vref) und der Kapazität des Integrator-Kondensators 24 abhängt: CNT = bin (C·(VDD – Vref)·100/Is)
Ein Referenzlogikwert „1" wird in 255 Zählerzyklen übersetzt (d. h. 0,111,111,111) und ein Referenzlogikwert „0" wird in 292 Zählerzyklen übersetzt (d. h. 0,100,100,100).
Der Leseverstärker 26 umfasst ferner ein N-Bit-Voreinstellregister 44, das zeitweilig den Inhalt des Zählers 38 speichern kann, und das dessen Inhalt in den Zähler 38 laden kann. Das Voreinstellregister 44 kann auch mit spezifischen Werten beladen werden (z. B. 0 für Initialisierung; –1 für Zweierkomplement-Addition). Diese spezifischen Werte können von I/O-Anschlussflächen der MRAM-Vorrichtung 8 geliefert werden.
Eine Steuerung 46 ist vorgesehen, um den Rücksetzschalter 30, den Zähler 38, das Gatter 42 und das Voreinstellregister 44 zu steuern. Unter der Steuerung der Steuerung 46 kann der digitale Leseverstärker 26 unter unterschiedlichen Modi arbeiten. Die unterschiedlichen Modi werden durch ein Liefern eines Signals an I/O-Anschlussflächen der MRAM-Vorrichtung 8 ausgewählt.
Im Folgenden wird Bezug auf die 4a bis 4e genommen, die fünf unterschiedliche Betriebsmodi des digitalen Leseverstärkers 26 darstellen. 4a zeigt den ersten Modus, bei dem ein nicht destruktiver Einabtast-Lesevorgang durchgeführt wird. Eine Referenzzelle wird durch ein Auswählen ihrer entsprechenden Ebenen-, Zeilen- und Spaltenadresse ausgewählt (Block 402). Die Referenzzelle könnte jede Speicherzelle 12 sein, die einen bekannten Logikwert aufweist.
Bei der Alternative könnte die Referenzzelle aus einer zweckbestimmten Zeile der Speicherzellen 12 in dem Array 10 ausgewählt werden, d. h. einer Referenzzellenzeile. Referenz-len und -0en würden in die Referenzzellen in der Referenzzellenzeile geschrieben werden.
Eine geschätzte Zeitdifferenz D/2 (in Taktzyklen) zwischen einer logischen „0" und einer logischen „1" wird dann in den Zähler 38 geladen (Block 404). Ein kumulativer Lesevorgang der Referenzzelle wird dann durchgeführt (Block 406). Der Zähler 38 inkrementiert den Zählerwert CNT bei der Taktfrequenz, bis Vintg = Vref gilt. So wird der Zählerwert CNT in dem Zähler um den gemessenen Zeitbetrag C(1) erhöht, wobei CNT = C(1) + D/2 gilt.
Nach Schritt 406 wird ein Negatives einer Schwelle T in dem Voreinstellregister gespeichert (Block 408). Die Schwelle T ist gleich dem Zählerwert CNT, d. h. T = CNT. Das Zweierkomplement des Zählerwerts CNT wird in dem Voreinstellregister 44 gespeichert. Der Inhalt des Voreinstellregisters 44 wird dann in den Zähler 38 geladen (Block 409). So wird der Zählerwert CNT gleich dem Negativen der Schwelle T eingestellt, d. h. CNT = –T.
Nachdem die Schwelle T gespeichert wurde, werden die Logikzustände ausgewählter Speicherzellen 12 erfasst. Eine Speicherzelle 12 wird durch ein Auswählen ihrer entsprechenden Ebenen-, Zeilen- und Spaltenadresse ausgewählt (Block 410).
Ein kumulativer Lesevorgang der ausgewählten Speicherzelle 12 wird dann durchgeführt (Block 412). Der Zähler 38 inkrementiert den Zählerwert CNT bei der Taktfrequenz, bis Vintg = Vref gilt. So wird der Zählerwert CNT um den gemessenen Zeitbetrag C(M) erhöht, wobei CNT = C(M) – T gilt.
Das Vorzeichen des Zählerwerts CNT zeigt den Logikwert der ausgewählten Speicherzelle 12 an (Block 414). Wenn die ausgewählte Speicherzelle 12 bewirkt hat, dass sich der In tegrator-Kondensator 24 schnell entlädt, derart, dass C(M) < T gilt (aufgrund eines geringeren Speicherzellenwiderstandswerts R), ist der Wert des Zählers 38 negativ, wobei das höchstwertige Bit eine „1" ist (in Zweierkomplement). Umgekehrt ist, wenn die ausgewählte Speicherzelle 12 bewirkt hat, dass sich der Integrator-Kondensator 24 langsam entlädt, derart, dass C(M) > T gilt (aufgrund eines höheren Speicherzellenwiderstandswerts R + DR), der Wert des Zählers 38 positiv, wobei das höchstwertige Bit eine „0" ist.
Nachdem die Schwelle T bestimmt wurde, müssen die Schritte 402 bis 408 für Lesevorgänge zusätzlicher Speicherzellen 12 nicht wiederholt werden. Eine zusätzliche Speicherzelle 12 könnte durch ein Laden des negativen Werts der Schwelle T aus dem Voreinstellregister 44 in den Zähler 38 (Block 409 über Eintrittspunkt A), ein Auswählen der zusätzlichen Speicherzelle 12 (Block 410), ein Durchführen eines kumulativen Lesevorgangs (Block 412) und ein Prüfen des Vorzeichens des Zählerwerts CNT (Block 414) gelesen werden.
Eine neue Schwelle T könnte jedes Mal bestimmt werden, wenn die MRAM-Vorrichtung 8 kalibriert wird. Eine Kalibrierung könnte während eines Computer-Bootens oder einer folgenden Erfassung von Hauptsystemveränderungen, wie zum Beispiel wesentlichen Veränderungen von Umgebungstemperatur, Leistungsversorgungsspannungen und erfasster Fehlerrate, auftreten.
Das folgende Beispiel einer Leseoperation verwendet die oben beschriebenen Parameter und nimmt an, dass ein Lesen der Referenzzelle, die eine „1" speichert, zu einem Zählerwert 255 führt. Zu Beginn der Leseoperation wird der Wert INT[(292 – 255)/2] = 18 in den Zähler 38 geladen, um die geschätzte Entladezeitdifferenz D/2 zwischen Lesevorgängen eines logischen Werts „0" und eines logischen Werts „1" darzustellen (Block 404). Ein kumulativer Lesevorgang der Referenzzelle, die den Logikwert „1" speichert, wird durchgeführt (Block 406), wobei der Zählerwert CNT um 255 erhöht wird. So ist der Zählerwert CNT = 273. Das Zweierkomplement des Zählerwerts CNT wird in dem Voreinstellregister 44 gespeichert (Block 408) und der Inhalt des Voreinstellregisters 44 wird in den Zähler 38 gespeichert, wodurch CNT = –273 gilt (Block 409). Eine Speicherzelle 12 wird ausgewählt (Block 410) und ein kumulativer Lesevorgang der ausgewählten Speicherzelle 12 erhöht den Zählerwert CNT um 290 (Block 412). Am Ende des zweiten kumulativen Lesevorgangs ist der Zählerwert CNT positiv (CNT = 17), wobei das höchstwertige Bit des Zählers 38 anzeigt, das ein logischer Wert „0" in der ausgewählten Speicherzelle 12 gespeichert ist (Block 414).
4b zeigt den zweiten Funktionsmodus, bei dem ein nicht destruktiver Zweiabtast-Lesevorgang durchgeführt wird. Der zweite Modus ähnelt dem ersten Modus, mit der Ausnahme, dass die Entladezeitdifferenz zwischen Lesevorgängen von Logikwerten „1" und „0" gemessen und nicht geschätzt wird.
Eine Referenzzelle, die eine „1" speichert, wird durch ein Auswählen ihrer entsprechenden Ebenen-, Zeilen- und Spaltenadresse ausgewählt (Block 502) und der Zählerwert CNT wird auf CNT = 0 initialisiert (Block 504). Ein kumulativer Lesevorgang der Speicherzelle 12, die die „1" speichert, wird dann durchgeführt (Block 506). Der Zählerwert CNT wird um den gemessenen Zählwert C(1) erhöht, d. h. CNT = C(1).
Eine Referenzzelle, die eine „0" speichert, wird durch ein Auswählen ihrer entsprechenden Ebenen-, Zeilen- und Spaltenadresse ausgewählt (Block 508) und ein kumulativer Lesevorgang der Speicherzelle 12, die die „0" speichert, wird durchgeführt (Block 510). Der Zählerwert CNT wird um den gemessenen Zählwert C(0) erhöht. So beträgt der Zählerwert CNT am Ende des zweiten kumulativen Lesevorgangs CNT = C(0) + C(1).
Der negative Wert der Schwelle T wird dann in dem Voreinstellregister 44 gespeichert (Block 512). Der Inhalt des Voreinstellregisters 44 wird um ein Bit nach rechts verschoben und in den Zähler 38 geladen (Block 513). Die Verschiebung eines Zählerbits führt ein arithmetische „Teilen durch 2"-Operation bei dem Wert durch, der in dem Voreinstellregister 44 gespeichert ist, wenn dasselbe die gespeicherten Daten in den Zähler 38 lädt. So wird der Zählerwert auf CNT = –T/2 gesetzt.
Eine Speicherzelle 12 wird ausgewählt (Block 514) und gelesen (Block 516) und das Vorzeichen des Zählerwerts CNT wird geprüft, um zu bestimmen, ob die Speicherzelle 12 einen logischen Wert „0" oder „1" speichert (Block 518). Jede zusätzliche Speicherzelle 12 könnte durch ein Laden des Werts –T/2 in den Zähler 38 (Block 513 über Eintrittpunkt B) und ein darauffolgendes Durchführen der Schritte 514 bis 518 gelesen werden.
Die in den 4a und 4b dargestellten Leseoperationen sind dahingehend nicht destruktiv, dass die Magnetisierungspolarisierungen der gerade gelesenen Speicherzellen 12 nicht verändert werden. Die Schwellen für die Speicherzellen 12 jedoch, die gerade gelesen werden, werden nicht direkt gemessen; statt dessen werden die Schwellen gesetzt oder aus den Messungen der Referenzzellen hergeleitet.
Destruktive Leseoperationen im Gegensatz dazu verändern die Magnetisierungspolarisierung, um direkt die Schwellen für die gerade gelesenen Speicherzellen 12 zu messen. Die destruktiven Leseoperationen beinhalten alle ein Erfassen des gespeicherten Werts einer ausgewählten Speicherzelle 12 und ein darauffolgendes Schreiben und Lesen zumindest eines bekannten Logikwerts aus der ausgewählten Speicherzelle 12.
4c zeigt den dritten Funktionsmodus, bei dem ein destruktiver Zweiabtast-Lesevorgang durchgeführt wird. Eine Speicherzelle 12 wird ausgewählt (Block 602) und eine geschätzte Entladezeitdifferenz D/2 wird in den Zähler 38 geladen (Block 604). Ein kumulativer Lesevorgang der ausge wählten Speicherzelle 12 wird dann durchgeführt (Block 606), wobei der Zählerwert CNT = C(M) + D/2 wird. Das Zweierkomplement des Zählerwerts CNT wird in dem Voreinstellregister 44 und dem Zähler 38 gespeichert, wobei der negative Wert der Schwelle T gespeichert wird (Block 608).
Sobald der negative Wert der Schwelle T gespeichert wurde, wird der Logikwert der ausgewählten Speicherzelle 12 bestimmt. Ein Logikwert „0" wird in die ausgewählte Speicherzelle 12 geschrieben (Block 610) und ein kumulativer Lesevorgang der ausgewählten Speicherzelle 12 wird durchgeführt (Block 612), wobei der Zählerwert CNT = C(0) – T oder CNT = C(0) – C(M) – D/2 wird. So wird die gemessene Entladezeit des Integrator-Kondensators 24 mit der Schwelle T verglichen.
Das Vorzeichen des Zählerwerts CNT wird dann geprüft, um zu bestimmen, ob der gespeicherte Wert eine „1" oder eine „0" ist (Block 614). Nachdem dieses destruktive Lesen durchgeführt wurde, wird der Wert der ausgewählten Speicherzelle 12 wiederhergestellt (Block 616). Wenn der Logikwert, der gelesen wurde, eine „1" ist, wird eine „1" zurück in die ausgewählte Speicherzelle 12 geschrieben. Wenn der Logikwert, der geschrieben wurde, eine „0" ist, wird kein Rückschreiben durchgeführt, da der Logikwert „0" zuletzt in die ausgewählte Speicherzelle 12 geschrieben wurde.
4d zeigt den vierten Funktionsmodus, bei dem ein destruktiver Dreiabtast-Lesevorgang durchgeführt wird. Der vierte Modus wird im Wesentlichen auf die gleiche Art und Weise wie der dritte Modus durchgeführt, mit der Ausnahme, dass der gespeicherte Wert der ausgewählten Speicherzelle 12 zweimal gelesen wird und die Entladezeitdifferenz zwischen einer gespeicherten „1" und einer gespeicherten „0" gemessen wird und nicht geschätzt.
Eine Speicherzelle 12 wird ausgewählt (Block 702), der Zähler 38 wird auf CNT = 0 initialisiert (Block 704) und zwei kumulative Lesevorgänge der ausgewählten Speicherzelle 12 werden durchgeführt (Block 706), wobei der Zählwert CNT zu CNT = C(M)₁ + C(M)₂ wird. Das Zweierkomplement des Zählwerts CNT wird in dem Voreinstellregister 44 und dem Zähler 38 gespeichert, wobei der negative Wert der Schwelle T gespeichert wird (Block 708).
Ein logischer Wert „0" wird in die ausgewählte Speicherzelle 12 geschrieben (Block 710) und ein kumulativer Lesevorgang der ausgewählten Speicherzelle 12 wird durchgeführt (Block 712), wobei der Zählwert CNT zu CNT = C(0) – T wird. Ein logischer Wert „1" wird dann in die ausgewählte Speicherzelle 12 geschrieben (Block 714) und ein weiterer kumulativer Lesevorgang wird durchgeführt (Block 716), wobei der Zählerwert zu CNT = C(1) + C(0) – T = C(1) + C(0) – C(M)₁ – C(M)₂ wird.
Das Vorzeichen des Zählerwerts CNT wird dann geprüft, um zu bestimmen, ob der Logikwert der ausgewählten Speicherzelle eine „1" oder eine „0" war (Block 718). Nachdem der destruktive Lesevorgang durchgeführt wurde, wird der Wert der ausgewählten Speicherzelle 12 wiederhergestellt, falls dies nötig ist (Block 720).
4e zeigt den fünften Funktionsmodus, bei dem ein destruktiver 2L-Mittelungs-Lesevorgang durchgeführt wird. Der fünfte Modus unterscheidet sich dahingehend von dem vierten Modus, dass 2L-Lesevorgänge der Speicherzelle 12 durchgeführt werden (Block 806), nachdem der Zählwert CNT initialisiert wurde (Block 804), L kumulative Lesevorgänge durchgeführt werden (Block 812), nachdem eine „0" in die ausgewählte Speicherzelle geschrieben wurde (Block 810), und L kumulative Lesevorgänge durchgeführt werden (Block 816), nachdem eine „1" in die ausgewählte Speicherzelle geschrieben wurde (Block 814), wobei L > 1 gilt.
Wenn zum Beispiel L = 2 gilt, könnte ein destruktiver 4-Mittelungs-Lesevorgang durch ein Auswählen einer Speicherzelle 12 (Block 802), ein Initialisieren des Zählerwerts CNT auf Null (Block 804), ein Durchführen von vier kumulativen Lesevorgängen der ausgewählten Speicherzelle 12 (Block 806), ein Speichern des Zweierkomplements des Zählerwerts CNT als das Negative der Schwelle C (Block 808), ein Schreiben eines logischen Werts „0" in die ausgewählte Speicherzelle 12 (Block 810), ein Durchführen zweier kumulativer Lesevorgänge (Block 812), ein Schreiben eines logischen Werts „1" in die ausgewählte Speicherzelle 12 (Block 814) und ein Durchführen zweier weiterer kumulativer Lesevorgänge (Block 816) durchgeführt werden.
Das Vorzeichen des Zählerwerts CNT wird dann geprüft, um zu bestimmen, ob ein logischer Wert „1" oder „0" in der Speicherzelle 12 gespeichert wurde (Block 818). Nachdem der destruktive Lesevorgang durchgeführt wurde, wird der Wert der ausgewählten Speicherzelle 12 wiederhergestellt, falls dies nötig ist (Block 820).
Jeder Funktionsmodus bietet unterschiedliche Vorteile. Die nicht destruktiven Lesemodi sind am schnellsten durchzuführen, da keine Schreiboperationen durchgeführt werden. Ein Messen der Referenzlogikwerte kann genauer als ein Schätzen der Logikwerte, jedoch zeitaufwendiger sein. Ein Durchführen mehrerer Lesevorgänge bietet die langsamste Lesezeit, jedoch die höchste Zuverlässigkeit. Mehrere Lesevorgänge werden durchgeführt, um ein Abtastrauschen über viele Leseoperationen zu mitteln. Unter Annahme einer Bedingung, bei der die Zählwertdifferenz klein ist, gleicht ein Erhöhen der Anzahl von Abtastungen ein Abtastrauschen aus.
Die 5 und 6 zeigen ein Ausführungsbeispiel eines voreinstellbaren N-Bit-Zählers 200, der die Funktionen des Zählers 38 und des Voreinstellregisters 44 kombiniert. 5 zeigt ein Register 202 des voreinstellbaren Registers 200. Das Register 202 umfasst ein T-Typ-Flip-Flop 204 zum Speichern eines Bits des Zählerwerts. Das Flip-Flop 204 weist einen Takteingang CLK und einen Q-Ausgang 206 auf. Ein Übergang des Takteingangs CLK von einer „0" zu einer „1" an dem Eingang des Flip-Flops 204 bewirkt, dass der Inhalt des Flip-Flops 204 von einer „1" zu einer „0" oder von einer „0" zu einer „1" umschaltet. Der Flip-Flop-Inhalt wird nicht umgeschaltet, wenn der Takteingang CLK von einer „1" zu einer „0" übergeht.
Das Register 202 umfasst eine erste Schaltung 208. Die erste Schaltung 208 umfasst ein Latch 210, das einem Bit des Voreinstellregisters 44 entspricht. Ein Bit des Zählerwerts wird von dem Flip-Flop 204 an das Latch 210 übertragen, indem ein Puls an einen Verschiebung/Invertierung-Eingang 212 (d. h. ein Gatter) eines Transistors 214 gesendet wird. Das Latch 210 weist einen Voreinstell_Aus-Ausgang 216 auf. Der Voreinstell_Aus-Ausgang 216 liefert ein Komplement des Q-Ausgangs 206.
Das Register 202 umfasst außerdem eine zweite Schaltung 218 zum Rücksetzen des Flip-Flops 204 oder Setzen des Flip-Flops 204 auf einen Voreinstellwert. Das Flip-Flop 204 kann auf entweder eine „0" oder eine „1" oder einen extern zugeführten Wert rückgesetzt werden, indem ein Puls an einen Rücksetzeingang 221 geliefert wird. Der Wert, auf den das Flip-Flop 204 rückgesetzt wird, hängt davon ab, ob ein Rücksetztransistor 220 auf Masse GND, die Versorgungsspannung VDD oder auf einen Wert, der durch eine externe Schaltung an einen Rücksetz_Ein-Eingang 222 geliefert wird, gezogen wird.
Das Flip-Flop 204 kann auf einen ersten Voreinstellwert gesetzt werden, indem ein Puls an einen ersten Voreinstelleingang 224 gesendet wird, wodurch der Voreinstell_Aus-Ausgang 216 mit einem internen Knoten 226 gekoppelt wird. Das Flip-Flop 204 kann durch ein Senden eines Pulses an einen zweiten Voreinstelleingang 228 und ein Anlegen eines Werts auf einem Voreinstell2_Ein-Eingang 230 an den internen Knoten 226 gesetzt werden.
Ein NAND-Gatter 232 und ein Inverter 234 liefern-Takte CLKA und CLKB für das Flip-Flop 204.
Bezug nehmend auf 6 sind insgesamt N Register 202 zusammengestellt, um den voreinstellbaren N-Bit-Zähler 200 zu bilden. Der Takteingang CLK des niederstwertigen Bits MSB empfängt die Pulse von dem Taktgeber 40. Der Q-Ausgang jedes Registers 202 ist mit dem Takteingang CLK des nächsten Registers gekoppelt, mit Ausnahme des höchstwertigen MSB, dessen Q-Ausgang das Zählerwertvorzeichen DOUT liefert. Wenn der Zähler 38 auf 0 rückgesetzt wird, erzeugt ein erster Puls an dem Takteingang des LSB einen Zählerwert von CNT = 00, ... 01₂; ein zweiter Puls an dem Takteingang des LSB erzeugt einen Zählerwert CNT = 00, ... 10₂; ein dritter Puls an dem Takteingang des LSB erzeugt einen Zählerwert CNT = 00, ... 11₂; usw.
Das Anlegen eines Pulses an den Rücksetzeingang 221 des Registers 202 bewirkt, dass der Zählerwert CNT auf ein digitales Wort rückgesetzt wird, das an den I/O-Anschlussflächen der MRAM-Vorrichtung 8 anliegt. Dies ermöglicht es, dass der Zählerwert CNT auf Werte, wie zum Beispiel –1 (11, ... 11₂), D/2, usw., gesetzt werden kann. Dies erlaubt es außerdem, dass der Zähler 38 für antizipierte Integratorversätze eingestellt oder abgestimmt werden kann.
Der Voreinstell2_Ein-Eingang 230 des MSB ist an die Versorgungsspannung VDD gebunden. Der Voreinstell_Aus-Ausgang 216 jedes Registers 202 ist an den Voreinstell2_Ein-Eingang 230 des nächstniedrigeren Registers gebunden, mit Ausnahme des niederstwertigen Bits LSB. Der Voreinstell_Aus-Ausgang 216 des LSB bleibt offen.
Das Anlegen eines Pulses an den Verschiebung/Invertierung- und den ersten Voreinstelleingang 212 und 224 jedes Registers 202 bewirkt, dass der Zählerinhalt invertiert wird. Das Anlegen eines Pulses an den Verschiebung/Invertierung- und den zweiten Voreinstell-Einang 212 und 228 jedes Regis ters 202 bewirkt, dass der Zählerinhalt invertiert und um ein Bit nach links verschoben wird.
Im Folgenden wird Bezug auf 7 genommen, die einen Mehrebenen-MRAM-Chip 100 darstellt. Der MRAM-Chip 100 umfasst eine Anzahl Z von Speicherzellenpegeln oder -ebenen 102, die in einer Z-Richtung auf einem Substrat 104 gestapelt sind. Die Anzahl Z ist eine positive Ganzzahl, wobei Z ≥ 1 gilt. Die Speicherzellebenen 102 könnten durch ein isolierendes Material (nicht gezeigt), wie zum Beispiel Siliziumdioxid, getrennt sein. Lese- und Schreibschaltungen könnten auf dem Substrat 104 hergestellt sein. Die Lese- und Schreibschaltungen könnten zusätzliche Multiplexer zum Auswählen der Ebenen, von denen gelesen und an die geschrieben wird, sein.
So ist eine MRAM-Vorrichtung, die eine Schaltung umfasst, die Daten zuverlässig lesen kann, offenbart. Die Leseschaltung reduziert parasitäre Ströme derart, dass die Leseströme während Leseoperationen nicht verschleiert werden. Zusätzlich wird die Empfindlichkeit der MRAM-Vorrichtung gegenüber Alterung und Herstellungs- und Betriebstemperaturvariationen reduziert.
Der digitale Leseverstärker kann mit einem breiten Bereich von Gleichströmen arbeiten, da die Integrationszeit auf den Pegel des Gleichstroms anpassbar ist. Wenn die Referenzspannung Vref sich verändert, verändert sich auch die Zeit, die verstreicht, bis die Kondensatorspannung Vintg die Referenzspannung Vref erreicht.
Logikoperationen für den digitalen Leseverstärker werden durch den voreinstellbaren Zähler effizient implementiert. Der einzelne N-Bit-Zähler kann Operationen durchführen, wie zum Beispiel ein Zählen, Invertieren, Verschieben und Voreinstellen. Folglich wird nutzbare Siliziumfläche effizienter eingesetzt, wobei der digitale Leseverstärker innerhalb eine kleinere Teilung von Spalten passen kann.
Die MRAM-Vorrichtung gemäß der vorliegenden Erfindung könnte in einer breiten Vielzahl von Anwendungen verwendet werden. 8 zeigt eine exemplarische allgemeine Anwendung für einen oder mehrere MRAM-Chips 100. Die allgemeine Anwendung ist durch eine Maschine 150 ausgeführt, die ein MRAM-Speichermodul 152, ein Schnittstellenmodul 154 und einen Prozessor 156 umfasst. Das MRAM-Speichermodul 152 umfasst einen oder mehrere MRAM-Chips 100 zur Langzeitspeicherung. Das Schnittstellenmodul 154 liefert eine Schnittstelle zwischen dem Prozessor 156 und dem MRAM-Speichermodul 152. Die Maschine 150 könnte außerdem einen schnellen flüchtigen Speicher (z. B. SRAM) zur Kurzzeitspeicherung umfassen.
Für eine Maschine 150, wie zum Beispiel einen Notebook-Computer oder einen Personalcomputer, könnte das MRAM-Speichermodul 152 eine Anzahl von MRAM-Chips 100 umfassen und das Schnittstellenmodul 154 könnte eine EIDE- oder eine SCSI-Schnittstelle umfassen. Für eine Maschine 150, wie zum Beispiel einen Server, könnte das MRRM-Speichermodul 152 eine größere Anzahl von MRAM-Chips 100 umfassen und das Schnittstellenmodul 154 könnte einen Faserkanal oder eine SCSI-Schnittstelle umfassen. Derartige MRAM-Speichermodule 152 könnten herkömmliche Langzeitspeichervorrichtungen, wie zum Beispiel Festplattenlaufwerke, ersetzen oder ergänzen.
Für eine Maschine 150, wie zum Beispiel eine Digitalkamera, könnte das MRAM-Speichermodul 152 eine kleinere Anzahl von MRAM-Chips 100 umfassen und das Schnittstellenmodul 154 könnte eine Kameraschnittstelle umfassen. Ein derartiges MRAM-Speichermodul 152 würde eine Langzeitspeicherung digitaler Bilder auf der Digitalkamera selbst erlauben.
Die MRAM-Vorrichtung gemäß der vorliegenden Erfindung bietet viele Vorteile gegenüber herkömmlichen Langzeitdatenspeichervorrichtungen, wie zum Beispiel Festplattenlaufwerken. Das Zugreifen auf Daten von den MRAM-Vorrichtungen ist um Größenordnungen schneller als das Zugreifen auf Daten von herkömmlichen Langzeitspeichervorrichtungen, wie zum Beispiel Festplattenlaufwerken. Zusätzlich sind MRAM-Vorrichtungen kompakter als Festplattenlaufwerke.
Die Erfindung ist nicht auf die oben beschriebenen und dargestellten spezifischen Ausführungsbeispiele eingeschränkt. Die Erfindung ist zum Beispiel nicht auf die Verwendung Spin-abhängiger Tunnelungsvorrichtungen eingeschränkt. Andere Typen von Vorrichtungen, die verwendet werden könnten, umfassen Riesen-Magnetowiderstand-(„GMR"-)Vorrichtungen, sind jedoch nicht darauf beschränkt.
Die Erfindung wurde in Verbindung damit beschrieben, dass die Zeilen entlang der Vorzugsachse ausgerichtet sind. Die Zeilen und Spalten könnten jedoch umgestellt sein.
Folglich ist die Erfindung nicht auf die oben beschriebenen und dargestellten spezifischen Ausführungsbeispiele eingeschränkt. Statt dessen wird die Erfindung gemäß den folgenden Ansprüchen ausgelegt.

Claims

Eine Schaltung (20) zum Erfassen eines Widerstandszustands einer Speicherzelle (12) in einer MRAM-Vorrichtung (8), wobei die Schaltung (20) folgende Merkmale aufweist: einen Integrator (24); und einen Leseverstärker (26), der mit dem Integrator (24) und der Speicherzelle (12) gekoppelt ist, zum Messen eines Zeitbetrags, der verstreicht, bis eine Spannung (Vintg) an dem Integrator (24) eine Referenzspannung (Vref) erreicht, und zum Vergleichen des gemessenen Zeitbetrags mit einer Schwelle; eine Einrichtung zum Bestimmen, dass die Speicherzelle (12) sich in einem ersten Widerstandszustand befindet, wenn der Zeitbetrag kleiner als die Schwelle ist, und dass die Speicherzelle sich in einem zweiten Widerstandszustand befindet, wenn der Zeitbetrag größer als die Schwelle ist.
Die Schaltung gemäß Anspruch 1, bei der der Leseverstärker (26) einen Zähler (38) zum Speichern eines Zählerwerts und einen Taktgeber (40) zum Bewirken, dass der Zähler (38) den Zählerwert mit einer Taktfrequenz inkrementiert, bis eine Spannung an dem Integrator (Vintg) gleich einer Referenzspannung (Vref) ist, umfasst, wobei ein höchstwertiges Bit (MSB) des Zählers (38) anzeigt, ob sich die Speicherzelle (12) in dem ersten oder dem zweiten Widerstandszustand befindet.
Die Schaltung gemäß Anspruch 2, die ferner ein Voreinstellregister (44) zum Speichern eines Inhalts des Zählers (38) und zum Laden von Werten in den Zähler (38) aufweist, wobei das Voreinstellregister (44) mit dem Zähler (38) integriert ist.
Die Schaltung gemäß Anspruch 3, die ferner eine Steuerung (46) zum Steuern des Zählers (38) und des Voreinstellregisters (44) aufweist, um einen nichtlöschenden Lesevorgang durchzuführen, wobei die Steuerung (46) bewirkt, dass der Zähler (38) die Schwelle bestimmt, indem sie bewirkt, dass eine Referenzzelle und eine Referenzspannung den Integrator (24) laden, und sie bewirkt, dass der Zähler (38) einen Zeitbetrag, der verstreicht, bis eine Spannung an dem Integrator (24) eine Referenzspannung erreicht, misst.
Die Schaltung gemäß Anspruch 3, die ferner eine Steuerung (46) zum Steuern des Zählers (38), des Voreinstellregisters (44) und einer Schreibschaltung (19) aufweist, um einen löschenden Lesevorgang durchzuführen, wobei die Steuerung (46): bewirkt, dass die Speicherzelle (12) und die Referenzspannung den Integrator (24) zumindest einmal laden; bewirkt, dass der Zähler (38) zumindest eine erste Messung des Zeitbetrags, der verstreicht, bis die Spannung an dem Integrator (24) die Referenzspannung erreicht, nimmt; bewirkt, dass die Schreibschaltung (19) zumindest einen bekannten Logikzustand in die Speicherzelle (12) schreibt; bewirkt, dass die Speicherzelle (12) und die Referenzspannung den Integrator (24) laden; bewirkt, dass der Zähler (38) zumindest eine zweite Messung des Zeitbetrags, der verstreicht, bis die Spannung an dem Integrator (24) die Referenzspannung erreicht, nimmt; bewirkt, dass das Voreinstellregister (44) und der Zähler (38) den ersten und den zweiten Zeitbetrag vergleichen, um den Widerstandswert und somit den Logikzustand der Speicherzelle (12) zu bestimmen; und bewirkt, dass die Schreibschaltung (19) an die Speicherzelle (12) zurückschreibt, falls dies nötig ist.
Die Schaltung gemäß Anspruch 2, bei der der Zähler (38) folgendes Merkmal umfasst: eine Mehrzahl von Registern (202), wobei jedes Register ein T-Typ-Flip-Flop (204) umfasst, wobei jedes Flip-Flop (204) einen Takteingang und einen Q-Ausgang (206) aufweist, wobei eines der Register (LSB) ein niederstwertiges Bit liefert und ein weiteres der Register (MSB) ein höchstwertiges Bit liefert, wobei der Takteingang des Flip-Flops (204) des niederstwertigen Bits (LSB) mit einem Ausgang des Taktgebers (40) gekoppelt ist, wobei der Q-Ausgang (206) jedes Flip-Flops (204) mit dem Takteingang eines nächsthöheren Flip-Flops, mit Ausnahme des höchstwertigen Bits (MSB), gekoppelt ist, wobei der Q-Ausgang (206) des Flip-Flops (204) des höchstwertigen Bits (MSB) mit einer I/O-Anschlussfläche (34) gekoppelt ist.
Die Schaltung gemäß Anspruch 6, bei der jedes Register (202) ferner ein Latch (210) umfasst, das mit seinem Flip-Flop (204) gekoppelt ist, wobei ein Ausgang (216) jedes Latches (210) ein Komplement des Q-Ausgangs (206) des zugeordneten Flip-Flops (204) liefert.
Die Schaltung gemäß Anspruch 7, bei der jedes Register (202) ferner eine Schaltung (218) zum Eingeben eines voreingestellten Werts in sein zugeordnetes Flip-Flop (204) umfasst, wobei jede Schaltung (218) einen Voreinstell_Ein-Eingang (230) aufweist; und wobei der Voreinstell_Ein-Eingang (230) der Schaltung (218) des höchstwertigen Bits mit der Versorgungsspannung VDD gekoppelt ist, wobei der Ausgang jedes Latches (210) mit dem Voreinstell_Ein-Eingang (230) der Schaltung (218) des nächstniedrigeren Registers (202), mit Ausnahme des niederstwertigen Bits, gekoppelt ist.