JP2008016115A - 不揮発性記憶装置 - Google Patents
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Abstract
【課題】 多値データの書き込みおよび読み出しができる不揮発性記憶装置を提供する。
【解決手段】 電解質膜５０と、その両面に形成された材質の異なる第１および第２電極
とを有するメモリセル１３と、メモリセル１３に第１電流を供給する第１電流源２０と、
第１電流の供給時間を計測する第１カウンタ２１とを備えたデータ書き込み手段２２と、
メモリセル１３に第１電流と反対方向の第２電流を供給する第２電流源２３と、第２電流
の供給時間を計測する第２カウンタ２４と、ビット線１１の電位を検出する電位センサ２
５とを備えたデータ読み出し手段２６とを具備する。
データの書き込みは書き込むデータに応じて第１電流の供給時間を制御して行い、データ
の読み出しはビット線１１の電位が所定の電位と等しくなるまでの第２電流の供給時間を
検出して行う。
【選択図】 図１
【解決手段】 電解質膜５０と、その両面に形成された材質の異なる第１および第２電極
とを有するメモリセル１３と、メモリセル１３に第１電流を供給する第１電流源２０と、
第１電流の供給時間を計測する第１カウンタ２１とを備えたデータ書き込み手段２２と、
メモリセル１３に第１電流と反対方向の第２電流を供給する第２電流源２３と、第２電流
の供給時間を計測する第２カウンタ２４と、ビット線１１の電位を検出する電位センサ２
５とを備えたデータ読み出し手段２６とを具備する。
データの書き込みは書き込むデータに応じて第１電流の供給時間を制御して行い、データ
の読み出しはビット線１１の電位が所定の電位と等しくなるまでの第２電流の供給時間を
検出して行う。
【選択図】 図１
Description
本発明は、多値データが記憶できる不揮発性記憶装置に関する。
不揮発性記憶装置の高密度化は、微細化により１ビット当たりのメモリセルの面積を縮
小することで行われてきた。
しかし、微細化に対応したリソグラフィー技術は年々困難度を増しているので、例えば
ＮＡＮＤフラッシュメモリ等では、１メモリセルに２ビット以上のデータを記憶する多値
化技術の開発が行われている。
小することで行われてきた。
しかし、微細化に対応したリソグラフィー技術は年々困難度を増しているので、例えば
ＮＡＮＤフラッシュメモリ等では、１メモリセルに２ビット以上のデータを記憶する多値
化技術の開発が行われている。
例えば、２ビット／セルを実現するには、数ボルト程度のトランジスタの閾値幅を４値
に分割する必要があり、３ビット／セルを実現するためには、トランジスタの閾値幅を８
値に分割する必要がある。
しかし、トランジスタの閾値の分割数が多くなると、閾値の分割幅が室温の熱エネルギ
ー（２５ｍｅＶ）に接近してくるので、多値化と信頼性の両立が困難になるという問題が
ある。
に分割する必要があり、３ビット／セルを実現するためには、トランジスタの閾値幅を８
値に分割する必要がある。
しかし、トランジスタの閾値の分割数が多くなると、閾値の分割幅が室温の熱エネルギ
ー（２５ｍｅＶ）に接近してくるので、多値化と信頼性の両立が困難になるという問題が
ある。
これに対して、素子の電気化学的な反応を利用して情報を記憶する不揮発性メモリが知
られている（例えば、特許文献１参照。）。
られている（例えば、特許文献１参照。）。
特許文献１に開示されたメモリセルは、一対の電極と、その間にありかつ双方の電極と
接している電解質層とを具備し、メモリセルに通電して一方の電極へ金属を析出させるこ
とにより、メモリセルの電気電導度が変化することを利用して情報を記憶している。
接している電解質層とを具備し、メモリセルに通電して一方の電極へ金属を析出させるこ
とにより、メモリセルの電気電導度が変化することを利用して情報を記憶している。
即ち、メモリセルへ通電して金属を析出させることによりデータの書き込みを行い、書
き込みと逆方向で、可逆反応が無視できる程度の微小な電流を流してメモリセルの抵抗値
をチェックすることによりデータを読み出している。
き込みと逆方向で、可逆反応が無視できる程度の微小な電流を流してメモリセルの抵抗値
をチェックすることによりデータを読み出している。
然しながら、特許文献１に開示されたメモリセルは、通電の有無による抵抗の変化を利
用して、“０”または“１”の１ビット／セルのデータを記憶させているだけであり、多
値化技術については何も開示していない。
用して、“０”または“１”の１ビット／セルのデータを記憶させているだけであり、多
値化技術については何も開示していない。
一般に、電解質の電気化学反応を利用するメモリセルでは、通電量に応じてメモリセル
の抵抗値が変化するので、データを抵抗値の変化に対応させることにより多値データを記
憶させることができる。
の抵抗値が変化するので、データを抵抗値の変化に対応させることにより多値データを記
憶させることができる。
しかし、電源電圧が数ボルト程度のＩＣでは、ＩＣに内蔵されるコンパレータの電圧分
解能が十分でないので、メモリセルの抵抗値の微小な変化を精度よく読み取ることが困難
であり、セルあたりの記憶ビット数を大幅に増やすことが難しいという問題がある。
特開平６−２８８４１号公報
解能が十分でないので、メモリセルの抵抗値の微小な変化を精度よく読み取ることが困難
であり、セルあたりの記憶ビット数を大幅に増やすことが難しいという問題がある。
多値データの書き込みおよび読み出しができる不揮発性記憶装置を提供する。
本発明の一態様の不揮発性記憶装置は、電解質膜と前記電解質膜の両面に形成された材
質の異なる第１および第２電極とを有するメモリセルと、前記メモリセルに第１電流を供
給する第１電流源と、前記第１電流の供給時間を計測する第１カウンタとを備えたデータ
書き込み手段と、前記メモリセルに前記第１電流と反対方向の第２電流を供給する第２電
流源と、前記第２電流の供給時間を計測する第２カウンタと、前記ビット線の電位を検出
する電位センサとを備えたデータ読み出し手段とを具備し、前記メモリセルへのデータの
書き込みは、書き込むデータに応じて前記第１電流の供給時間を制御することにより行い
、前記メモリセルからのデータの読み出しは、前記ビット線の電位が所定の電位と等しく
なるまでの前記第２電流の供給時間を検出することにより行うことを特徴としている。
質の異なる第１および第２電極とを有するメモリセルと、前記メモリセルに第１電流を供
給する第１電流源と、前記第１電流の供給時間を計測する第１カウンタとを備えたデータ
書き込み手段と、前記メモリセルに前記第１電流と反対方向の第２電流を供給する第２電
流源と、前記第２電流の供給時間を計測する第２カウンタと、前記ビット線の電位を検出
する電位センサとを備えたデータ読み出し手段とを具備し、前記メモリセルへのデータの
書き込みは、書き込むデータに応じて前記第１電流の供給時間を制御することにより行い
、前記メモリセルからのデータの読み出しは、前記ビット線の電位が所定の電位と等しく
なるまでの前記第２電流の供給時間を検出することにより行うことを特徴としている。
本発明によれば、多値データの書き込みおよび読み出しができる不揮発性記憶装置が得
られる。
られる。
以下、本発明の実施例について図面を参照しながら説明する。
本発明の実施例１に係る不揮発性記憶装置について、図１および図２を用いて説明する
。図１は不揮発性記憶装置の構成を示すブロック図、図２は不揮発性記憶装置のメモリセ
ルアレイの構造を示す断面図である。
。図１は不揮発性記憶装置の構成を示すブロック図、図２は不揮発性記憶装置のメモリセ
ルアレイの構造を示す断面図である。
図１に示すように、本実施例の不揮発性記憶装置１０は、マトリックス状に配列された
ビット線１１とワード線１２と、ビット線１１とワード線１２との直交部に配置されると
ともに、電解質膜と前記電解質膜の両面に形成された材質の異なる第１および第２電極と
を有するメモリセル１３と、ドレインＤがビット線１１に接続され、ソースＳがメモリセ
ル１３の一方の電極に接続され、ゲートＧがワード線１２に接続されたセルトランジスタ
１４と、メモリセル１３の他方の電極に接続された共通配線１５とを備えたメモリセルア
レイ１６を具備している。
ビット線１１とワード線１２と、ビット線１１とワード線１２との直交部に配置されると
ともに、電解質膜と前記電解質膜の両面に形成された材質の異なる第１および第２電極と
を有するメモリセル１３と、ドレインＤがビット線１１に接続され、ソースＳがメモリセ
ル１３の一方の電極に接続され、ゲートＧがワード線１２に接続されたセルトランジスタ
１４と、メモリセル１３の他方の電極に接続された共通配線１５とを備えたメモリセルア
レイ１６を具備している。
更に、メモリセルアレイ１６内のいずれかのメモリセル１３を選択するための行デコー
ダ１７および列デコーダ１８、１９と、選択されたメモリセル１３に第１電流を供給する
第１電流源２０と、第１電流の供給時間を計測する第１カウンタ２１とを備えたデータ書
き込み手段２２と、選択されたメモリセル１３に第１電流と反対方向の第２電流を供給す
る第２電流源２３と、第２電流の供給時間を計測する第２カウンタ２４と、ビット線１１
の電位の変化を検出する電位センサ２５とを備えたデータ読み出し手段２６とを具備して
いる。
ダ１７および列デコーダ１８、１９と、選択されたメモリセル１３に第１電流を供給する
第１電流源２０と、第１電流の供給時間を計測する第１カウンタ２１とを備えたデータ書
き込み手段２２と、選択されたメモリセル１３に第１電流と反対方向の第２電流を供給す
る第２電流源２３と、第２電流の供給時間を計測する第２カウンタ２４と、ビット線１１
の電位の変化を検出する電位センサ２５とを備えたデータ読み出し手段２６とを具備して
いる。
更に、データ書き込み手段２２は、行デコーダ１７と列デコーダ１８により選択された
メモリセル１３に書き込むデータを外部から受け取り、格納する第１バッファ２７を具備
している。
データ読み出し手段２６は、行デコーダ１７と列デコーダ１９により選択されたメモリ
セル１３から読み出されたデータを格納し、外部に出力する第２バッアフ２８を具備して
いる。
メモリセル１３に書き込むデータを外部から受け取り、格納する第１バッファ２７を具備
している。
データ読み出し手段２６は、行デコーダ１７と列デコーダ１９により選択されたメモリ
セル１３から読み出されたデータを格納し、外部に出力する第２バッアフ２８を具備して
いる。
データ書き込み手段２２は、行デコーダ１７と列デコーダ１８により選択された初期状
態のメモリセル１３に、第１バッファ２７に格納された書き込みデータに応じた数の書き
込み電流Ｉｗ（第１電流）のパルスを印加して、メモリセル１３にデータを書き込む。
態のメモリセル１３に、第１バッファ２７に格納された書き込みデータに応じた数の書き
込み電流Ｉｗ（第１電流）のパルスを印加して、メモリセル１３にデータを書き込む。
データ読み出し手段２６は、行デコーダ１７と列デコーダ１９により選択されたメモリ
セル１３に読み出し電流Ｉｒ（第２電流）のパルスを印加して、メモリセル１３がデータ
書き込み前の初期状態に戻るまでに印加したパルス数をカウントしてデータを読み出し、
第２バッファ２８に格納する。
セル１３に読み出し電流Ｉｒ（第２電流）のパルスを印加して、メモリセル１３がデータ
書き込み前の初期状態に戻るまでに印加したパルス数をカウントしてデータを読み出し、
第２バッファ２８に格納する。
具体的には、データ書き込み手段２２は、書き込み信号ＷＥを受けると、第１バッファ
２７から書き込みデータを第１カウンタ２１にセットする。
次に、第１電流源２０は書き込み電流Ｉｗの供給を開始し、第１カウンタ２１がクロッ
ク数のダウンカウントを開始する。
次に、ダウンカウントがゼロに達すると、第１カウンタ２１は終了信号ｅｎｄを発し、
第１電流源２０は書き込み電流Ｉｗの供給を停止する。
２７から書き込みデータを第１カウンタ２１にセットする。
次に、第１電流源２０は書き込み電流Ｉｗの供給を開始し、第１カウンタ２１がクロッ
ク数のダウンカウントを開始する。
次に、ダウンカウントがゼロに達すると、第１カウンタ２１は終了信号ｅｎｄを発し、
第１電流源２０は書き込み電流Ｉｗの供給を停止する。
データ読み出し手段２６は、読み出し信号ＲＥを受けると、第２電流源２３は読み出し
電流Ｉｒの供給を開始し、第２カウンタ２４はクロック数のアップカウントを開始する。
次に、ビット線１１ａの電位が所定の電位Ｖｒｅｆ（図示せず）より大きくなり、電位
センサ２５が動作すると、読み出し信号ＲＥが不活性となり、第２電流源２３が読み出し
電流Ｉｒの供給を停止し、第２カウンタ２４がカウント値を第２バッファ２８に受け渡す
。
電流Ｉｒの供給を開始し、第２カウンタ２４はクロック数のアップカウントを開始する。
次に、ビット線１１ａの電位が所定の電位Ｖｒｅｆ（図示せず）より大きくなり、電位
センサ２５が動作すると、読み出し信号ＲＥが不活性となり、第２電流源２３が読み出し
電流Ｉｒの供給を停止し、第２カウンタ２４がカウント値を第２バッファ２８に受け渡す
。
図２に示すように、メモリセルアレイ１６は、半導体基板４０、例えばシリコン基板上
に形成されている。
ドレインＤを共通にした２つセルトランジスタ１４が、半導体基板４０中に形成された
素子分離層４１に囲まれた領域内に形成されている。
ビット線１１は、層間絶縁膜４２、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜
を介してセルトランジスタ１４の上方に形成されている。
メモリセル１３は、層間絶縁膜４３を介してビット線１１の上方に形成されている。共
通配線１５は層間絶縁膜４４上に形成されている。共通配線１５は絶縁膜４５で覆われて
いる。
に形成されている。
ドレインＤを共通にした２つセルトランジスタ１４が、半導体基板４０中に形成された
素子分離層４１に囲まれた領域内に形成されている。
ビット線１１は、層間絶縁膜４２、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜
を介してセルトランジスタ１４の上方に形成されている。
メモリセル１３は、層間絶縁膜４３を介してビット線１１の上方に形成されている。共
通配線１５は層間絶縁膜４４上に形成されている。共通配線１５は絶縁膜４５で覆われて
いる。
セルトランジスタ１４は、半導体基板４０中に離間して形成されたドレイン拡散層４６
と、ソース拡散層４７と、ドレイン拡散層４６とソース拡散層４７との間に形成されたゲ
ート絶縁膜４８、例えばシリコン酸化膜と、ゲート絶縁膜４８上に形成されたゲート電極
４９、例えばポリシリコン膜とを具備している。
と、ソース拡散層４７と、ドレイン拡散層４６とソース拡散層４７との間に形成されたゲ
ート絶縁膜４８、例えばシリコン酸化膜と、ゲート絶縁膜４８上に形成されたゲート電極
４９、例えばポリシリコン膜とを具備している。
メモリセル１３は、電解質膜５０、例えば硫化銀（Ａｇ２Ｓ）と、電解質膜５０の下面
に形成された第１電極５１、例えば銀（Ａｇ）と、電解質膜５０の上面に形成された第２
電極５２、例えば白金（Ｐｔ）とを具備している。
に形成された第１電極５１、例えば銀（Ａｇ）と、電解質膜５０の上面に形成された第２
電極５２、例えば白金（Ｐｔ）とを具備している。
メモリセル１３の第１電極５１はコンタクトプラグ５３を介してセルトランジスタ１４
のソース拡散層４７に接続され、メモリセル１３の第２電極５２は共通配線１５に接続さ
れている。
のソース拡散層４７に接続され、メモリセル１３の第２電極５２は共通配線１５に接続さ
れている。
セルトランジスタ１４のドレイン拡散層４６は、ビア５４を介してビット線１１に接続
されている。
ワード線１２はセルトランジスタ１４のゲート電極４９上に形成され、ワード線１２と
ゲート電極４９の側面は側壁膜５５で覆われている。
されている。
ワード線１２はセルトランジスタ１４のゲート電極４９上に形成され、ワード線１２と
ゲート電極４９の側面は側壁膜５５で覆われている。
図３は不揮発性記憶装置１０のメモリセル１３に多値データが書き込まれた状態を示す
図で、図３（ａ）はデータ“０”の初期状態を示す断面図、図３（ｂ）はデータ“１”が
書き込まれた状態を示す断面図、図３（ｃ）はデータ“２”が書き込まれた状態を示す断
面図、図３（ｄ）はデータ“２５５”が書き込まれた状態を示す断面図である。
図で、図３（ａ）はデータ“０”の初期状態を示す断面図、図３（ｂ）はデータ“１”が
書き込まれた状態を示す断面図、図３（ｃ）はデータ“２”が書き込まれた状態を示す断
面図、図３（ｄ）はデータ“２５５”が書き込まれた状態を示す断面図である。
図３（ａ）に示すように、初期状態においては、メモリセル１３の第１電極５１を低電
位側に接続し、第２電極５２を高電位側に接続し、第２電極５２側から第１電極５１側へ
向かって電流を流すと、メモリセル１３に流れる電流は電子電流Ｉｅのみであり、メモリ
セル１３は高抵抗状態（Ｒｍ０）を示す。本明細書ではこの状態をメモリセル１３にデー
タ“０”が記憶されていると称する。
位側に接続し、第２電極５２を高電位側に接続し、第２電極５２側から第１電極５１側へ
向かって電流を流すと、メモリセル１３に流れる電流は電子電流Ｉｅのみであり、メモリ
セル１３は高抵抗状態（Ｒｍ０）を示す。本明細書ではこの状態をメモリセル１３にデー
タ“０”が記憶されていると称する。
図３（ｂ）に示すように、メモリセル１３の第１電極５１を高電位側に接続し、第２電
極５２を低電位側に接続し、セルトランジスタ１４をオンさせて第１電極５１側から第２
電極５２側へ向かって電流を流すと、メモリセル１３に流れる電流は電子電流Ｉｅに加え
て電解質膜５０中のイオン（Ａｇ＋、Ｓ−２）によるイオン電流Ｉｉが流れ、電極反応が
生じる。
極５２を低電位側に接続し、セルトランジスタ１４をオンさせて第１電極５１側から第２
電極５２側へ向かって電流を流すと、メモリセル１３に流れる電流は電子電流Ｉｅに加え
て電解質膜５０中のイオン（Ａｇ＋、Ｓ−２）によるイオン電流Ｉｉが流れ、電極反応が
生じる。
これにより、電解質膜５０中の銀イオン（Ａｇ＋）は第２電極５２に到達すると電極反
応により析出し、第２電極５２上に金属（Ａｇ）析出物６０が形成される。
同時に、第１電極５１中の銀（Ａｇ）が電極反応により電解質膜５０中に溶出し、電解
質膜５０中の銀イオン（Ａｇ＋）濃度は一定に保たれる。
応により析出し、第２電極５２上に金属（Ａｇ）析出物６０が形成される。
同時に、第１電極５１中の銀（Ａｇ）が電極反応により電解質膜５０中に溶出し、電解
質膜５０中の銀イオン（Ａｇ＋）濃度は一定に保たれる。
第１電極５２上に金属析出物６０が生じると、第２電極５２と電解質膜５０との間のバ
リアハイトが変化するため、メモリセル１３の抵抗が変化し低抵抗状態に移行する。
リアハイトが変化するため、メモリセル１３の抵抗が変化し低抵抗状態に移行する。
従って、定電流の書き込み電流Ｉｗとして、１クロック分のパルス電流Ｉｗ１を流すこ
とにより、メモリセル１３は初期状態Ｒｍ０より低い抵抗Ｒｍ１を示す。この状態をメモ
リセル１３にデータ“１”が記憶されていると称する。
とにより、メモリセル１３は初期状態Ｒｍ０より低い抵抗Ｒｍ１を示す。この状態をメモ
リセル１３にデータ“１”が記憶されていると称する。
図３（ｃ）に示すように、書き込み電流Ｉｗとして、２クロック分のパルス電流Ｉｗ２
を流すことにより、金属析出物６０より大きな金属析出物６１が生じ、メモリセル１３は
抵抗Ｒｍ１より低い抵抗Ｒｍ２を示す。この状態をメモリセル１３にデータ“２”が記憶
されていると称する。
を流すことにより、金属析出物６０より大きな金属析出物６１が生じ、メモリセル１３は
抵抗Ｒｍ１より低い抵抗Ｒｍ２を示す。この状態をメモリセル１３にデータ“２”が記憶
されていると称する。
図３（ｄ）に示すように、書き込み電流Ｉｗとして、２５５クロック分のパルス電流Ｉ
ｗ２５５を流すことにより、金属析出物６１より大きな金属析出物６２が第２電極５２の
全面に生じ、メモリセル１３は抵抗Ｒｍ２より低い抵抗Ｒｍ２５５を示す。この状態をメ
モリセル１３にデータ“２５５”が記憶されていると称する。
ｗ２５５を流すことにより、金属析出物６１より大きな金属析出物６２が第２電極５２の
全面に生じ、メモリセル１３は抵抗Ｒｍ２より低い抵抗Ｒｍ２５５を示す。この状態をメ
モリセル１３にデータ“２５５”が記憶されていると称する。
なお、クロック信号は、不揮発性記憶装置１０に内蔵されたクロック信号発生回路から
供給されるが、外部、例えば不揮発性記憶装置１０が接続されたコンピュータシステムか
ら供給されても良い。
供給されるが、外部、例えば不揮発性記憶装置１０が接続されたコンピュータシステムか
ら供給されても良い。
図４は、不揮発性記憶装置１０のメモリセル１３に印加された書き込み電流Ｉｗのパル
ス数とメモリセル１３の抵抗との関係を示す図である。
図４に示すように、メモリセル１３は初期状態では高抵抗の状態にあり、書き込み電流
Ｉｗのパルスを印加する毎に、抵抗は階段状に低下し、階段のステップΔＲは徐々に小さ
くなるように変化していく。
ス数とメモリセル１３の抵抗との関係を示す図である。
図４に示すように、メモリセル１３は初期状態では高抵抗の状態にあり、書き込み電流
Ｉｗのパルスを印加する毎に、抵抗は階段状に低下し、階段のステップΔＲは徐々に小さ
くなるように変化していく。
上述したように、Ｒｍ０は初期状態の抵抗を示し、Ｒｍ１は書き込み電流Ｉｗを１パル
ス印加したときの抵抗、Ｒｍ２は書き込み電流Ｉｗを２パルス印加したときの抵抗、Ｒｎ
ｍ２５４は書き込み電流Ｉｗを２５４パルス印加したときの抵抗、Ｒｍ２５５は書き込み
電流Ｉｗを２５５パルス印加したときの抵抗を示している。
ス印加したときの抵抗、Ｒｍ２は書き込み電流Ｉｗを２パルス印加したときの抵抗、Ｒｎ
ｍ２５４は書き込み電流Ｉｗを２５４パルス印加したときの抵抗、Ｒｍ２５５は書き込み
電流Ｉｗを２５５パルス印加したときの抵抗を示している。
これから、メモリセル１３へのデータの書き込みは、書き込み電流Ｉｗのパルス数に応
じて行われるので、データの書き込み開始前にメモリセル１３を初期状態のデータ“０”
にリセットしておく必要がある。
じて行われるので、データの書き込み開始前にメモリセル１３を初期状態のデータ“０”
にリセットしておく必要がある。
図５は不揮発性記憶装置１０のメモリセル１３から多値データが読み出された状態を示
す図で、図５（ａ）は読み出し開始時のメモリセル１３の状態を示す断面図、図５（ｂ）
は読み出し終了時のメモリセル１３の状態を示す断面図ある。ここでは、メモリセル１３
にデータ“２５５”が記憶されているものとする。
す図で、図５（ａ）は読み出し開始時のメモリセル１３の状態を示す断面図、図５（ｂ）
は読み出し終了時のメモリセル１３の状態を示す断面図ある。ここでは、メモリセル１３
にデータ“２５５”が記憶されているものとする。
メモリセル１３に記憶された多値データの読み出しは、第１電極５１を低電位側に接続
し、第２電極５２を高電位側に接続し、第２電極５２側から第１電極５１側に向かって書
き込み電流Ｉｗと反対方向に定電流の読み出し電流Ｉｒを流すことにより行う。
し、第２電極５２を高電位側に接続し、第２電極５２側から第１電極５１側に向かって書
き込み電流Ｉｗと反対方向に定電流の読み出し電流Ｉｒを流すことにより行う。
図５（ａ）に示すように、読み出し電流Ｉｒのパルスを印加していくと、メモリセル１
３に書き込み時と逆の電極反応が生じ、電解質膜５０中の銀イオン（Ａｇ＋）が第１電極
５１上に析出し、第２電極５２上の金属（Ａｇ）析出物６２が電解質膜５０中に溶出する
。
３に書き込み時と逆の電極反応が生じ、電解質膜５０中の銀イオン（Ａｇ＋）が第１電極
５１上に析出し、第２電極５２上の金属（Ａｇ）析出物６２が電解質膜５０中に溶出する
。
これによりメモリセル１３は印加したパルス数に応じて抵抗が増加し、ビット線１１の
電位が低下していく。
電位が低下していく。
図５（ｂ）に示すように、第２カウンタ２４によりメモリセル１３に印加したパルス数
をカウントし、電位センサ２５によりビット線１１の電位をモニタして、メモリセル１３
の抵抗が初期状態のＲｍ０に戻ったときを検出し、カウント値に応じて読み出しデータが
決定される。
をカウントし、電位センサ２５によりビット線１１の電位をモニタして、メモリセル１３
の抵抗が初期状態のＲｍ０に戻ったときを検出し、カウント値に応じて読み出しデータが
決定される。
電子電流Ｉｅ≪イオン電流Ｉｉの場合、書き込み電流Ｉｗと読み出し電流Ｉｒの絶対値
を等しく設定することにより、書き込みパルス数と読み出しパルス数が等しくなるので、
読み出されたデータは“２５５”と決定される。
を等しく設定することにより、書き込みパルス数と読み出しパルス数が等しくなるので、
読み出されたデータは“２５５”と決定される。
図６は、不揮発性記憶装置１０のメモリセル１３に印加された読み出し電流Ｉｒのパル
ス数とメモリセル１３の抵抗値との関係を示す図である。
図６に示すように、読み出し開始時のメモリセル１３は低抵抗状態にあり、読み出し電
流Ｉｒのパルスを印加する毎に、抵抗は階段状に増加し、階段のステップΔＲは徐々に大
きくなるように変化していく。
ス数とメモリセル１３の抵抗値との関係を示す図である。
図６に示すように、読み出し開始時のメモリセル１３は低抵抗状態にあり、読み出し電
流Ｉｒのパルスを印加する毎に、抵抗は階段状に増加し、階段のステップΔＲは徐々に大
きくなるように変化していく。
上述したように、Ｒｍ２５５は読み出し開始時の抵抗を示し、Ｒｍ２５４は読み出し電
流Ｉｒを１パルス印加したときの抵抗、Ｒｍ２５３は読み出し電流Ｉｒを２パルス印加し
たときの抵抗、Ｒｍ１は読み出し電流Ｉｒを２５４パルス印加したときの抵抗、Ｒｍ０は
読み出し電流Ｉｒを２５５パルス印加したときの抵抗を示している。
流Ｉｒを１パルス印加したときの抵抗、Ｒｍ２５３は読み出し電流Ｉｒを２パルス印加し
たときの抵抗、Ｒｍ１は読み出し電流Ｉｒを２５４パルス印加したときの抵抗、Ｒｍ０は
読み出し電流Ｉｒを２５５パルス印加したときの抵抗を示している。
これから、メモリセル１３からのデータの読み出しは、データの書き込みと反対の動作
を行うので、データの読み出しが終了すると、データは“０”にリセットされる。
従って、メモリセル１３からデータを読み出した後に、読み出したデータを再度メモリ
セル１３に書き込むリフレッシュを行う必要がある。
を行うので、データの読み出しが終了すると、データは“０”にリセットされる。
従って、メモリセル１３からデータを読み出した後に、読み出したデータを再度メモリ
セル１３に書き込むリフレッシュを行う必要がある。
図７は不揮発性記憶装置１０のメモリセル１３にデータを書き込む手順を示すフローチ
ャートである。
図７に示すように、始めにワード線１２とビット線１１を指定して行デコーダ１７およ
び列デコーダ１８により、メモリセルアレイ１６内のデータを書き込むメモリセル１３を
選択する（ステップＳ０１）。
ャートである。
図７に示すように、始めにワード線１２とビット線１１を指定して行デコーダ１７およ
び列デコーダ１８により、メモリセルアレイ１６内のデータを書き込むメモリセル１３を
選択する（ステップＳ０１）。
次に、第２電極５２側から第１電極５１側へ向かってリセット電流（第３電流）を流し
、選択されたメモリセル１３のデータを“０”にリセットする（ステップＳ０２）。
リセット電流は読み出し電流Ｉｒと同じでもよいが、リセット時間を短縮するためによ
り大きな電流とすることが好ましい。
次に、第１バッファ２７から第１カウンタ２１に書き込みデータ“ｎ”を転送する（ス
テップＳ０３）。
、選択されたメモリセル１３のデータを“０”にリセットする（ステップＳ０２）。
リセット電流は読み出し電流Ｉｒと同じでもよいが、リセット時間を短縮するためによ
り大きな電流とすることが好ましい。
次に、第１バッファ２７から第１カウンタ２１に書き込みデータ“ｎ”を転送する（ス
テップＳ０３）。
次に、第１カウンタ２１が０か否かがチェックされ（ステップＳ０４）、第１カウンタ
２１が０でない場合に（ステップＳ０４のＮｏ）、メモリセル１３に書き込み電流Ｉｗを
１パルス印加する（ステップＳ０５）。
次に、第１カウンタ２１から１を引いて（ステップＳ０６）、ステップＳ０４に戻り、
ステップＳ０５およびステップＳ０６を実行する。
一方、第１カウンタ２１が０の場合に（ステップＳ０４のＹｅｓ）、ワード線１２とビ
ット線１１の指定を解除し、選択されたメモリセル１３を開放する（ステップＳ０７）。
２１が０でない場合に（ステップＳ０４のＮｏ）、メモリセル１３に書き込み電流Ｉｗを
１パルス印加する（ステップＳ０５）。
次に、第１カウンタ２１から１を引いて（ステップＳ０６）、ステップＳ０４に戻り、
ステップＳ０５およびステップＳ０６を実行する。
一方、第１カウンタ２１が０の場合に（ステップＳ０４のＹｅｓ）、ワード線１２とビ
ット線１１の指定を解除し、選択されたメモリセル１３を開放する（ステップＳ０７）。
これにより、メモリセル１３の第２電極５２上にデータ“ｎ”に応じた金属析出物が生
成され、データ“ｎ”の書き込みが終了する。
成され、データ“ｎ”の書き込みが終了する。
図８は不揮発性記憶装置１０のメモリセル１３からデータを読み出す手順を示すフロー
チャートである。
図８に示すように、ワード線１２とビット線１１を指定して行デコーダ１７および列デ
コーダ１９により、メモリセルアレイ１６内のデータを読み出すメモリセル１３を選択し
（ステップＳ１１）、第２カウンタ２４を０にリセットする（ステップＳ１２）。
チャートである。
図８に示すように、ワード線１２とビット線１１を指定して行デコーダ１７および列デ
コーダ１９により、メモリセルアレイ１６内のデータを読み出すメモリセル１３を選択し
（ステップＳ１１）、第２カウンタ２４を０にリセットする（ステップＳ１２）。
次に、電位センサ２５によりビット線１１の電位をモニタし、所定の基準電圧Ｖｒｅｆ
と比較する（ステップＳ１３）。
ビット線１１の電位が基準電圧Ｖｒｅｆより大きい場合に（ステップＳ１３のＮｏ）、
メモリセル１３に読み出し電流Ｉｒを１パルス印加し（ステップＳ１４）、第２カウンタ
２４に１を加えて（ステップＳ１５）、ステップＳ１３に戻り、ステップＳ１４およびス
テップＳ１５を実行する。
一方、ビット線１１の電位が基準電圧Ｖｒｅｆと等しくなった場合に（ステップＳ１３
のＹｅｓ）、第２カウンタ２４のカウント値を第２バッファ２８に転送する（ステップＳ
１６）。
と比較する（ステップＳ１３）。
ビット線１１の電位が基準電圧Ｖｒｅｆより大きい場合に（ステップＳ１３のＮｏ）、
メモリセル１３に読み出し電流Ｉｒを１パルス印加し（ステップＳ１４）、第２カウンタ
２４に１を加えて（ステップＳ１５）、ステップＳ１３に戻り、ステップＳ１４およびス
テップＳ１５を実行する。
一方、ビット線１１の電位が基準電圧Ｖｒｅｆと等しくなった場合に（ステップＳ１３
のＹｅｓ）、第２カウンタ２４のカウント値を第２バッファ２８に転送する（ステップＳ
１６）。
次に、第２バッファ２８から第１カウンタ２１に第２カウンタ２４のカウント値を転送
し（ステップＳ１８）、ステップＳ０３からステップＳ０６までのデータ書き込みシーケ
ンスを実行して選択されたメモリセル１３に読み出したデータを書き戻し、リフレッシュ
する（ステップＳ１８）。
し（ステップＳ１８）、ステップＳ０３からステップＳ０６までのデータ書き込みシーケ
ンスを実行して選択されたメモリセル１３に読み出したデータを書き戻し、リフレッシュ
する（ステップＳ１８）。
次に、ワード線１２とワード線１１の指定を解除し、選択されたメモリセル１３を開放
する（ステップＳ１９）。
これにより、メモリセル１３の第２電極５２上に一旦消滅した金属析出物が再生され、
データ“ｎ”の読み出しが終了する。
する（ステップＳ１９）。
これにより、メモリセル１３の第２電極５２上に一旦消滅した金属析出物が再生され、
データ“ｎ”の読み出しが終了する。
以上説明したように、本実施例の不揮発性記憶装置１０は、電解質膜５０と電解質膜５
０の両面に形成された材質の異なる第および第２電極５１、５２とを有するメモリセル１
３に対して、書き込み電流Ｉｗの供給時間を制御してデータを書き込み、ビット線１１の
電位が所定の電位と等しくなるまでの読み出し電流Ｉｒの供給時間を検出してデータを読
み出している。
０の両面に形成された材質の異なる第および第２電極５１、５２とを有するメモリセル１
３に対して、書き込み電流Ｉｗの供給時間を制御してデータを書き込み、ビット線１１の
電位が所定の電位と等しくなるまでの読み出し電流Ｉｒの供給時間を検出してデータを読
み出している。
その結果、メモリセル１３の抵抗値の変化を直接検出せずに、書き込み電流Ｉｗおよび
読み出し電流Ｉｒのパルス数をカウントすればよいので、セルあたりの記憶ビット数を大
幅に増やすことができる。
従って、多値データの書き込みおよび読み出しができる不揮発性記憶装置１０が得られ
る。
読み出し電流Ｉｒのパルス数をカウントすればよいので、セルあたりの記憶ビット数を大
幅に増やすことができる。
従って、多値データの書き込みおよび読み出しができる不揮発性記憶装置１０が得られ
る。
ここでは、メモリセル１３へデータ“２５５”までの多値データを書き込む場合につい
て説明したが、書き込み、即ち第２電極（Ｐｔ）５２上への金属（Ａｇ）析出は、対向す
る第１電極５１の銀（Ａｇ）を正確に同量だけ溶出させながら行われるので、第１電極５
１の体積を十分に確保しておくことにより、書き込める多値データには原理的な制限はな
い。
て説明したが、書き込み、即ち第２電極（Ｐｔ）５２上への金属（Ａｇ）析出は、対向す
る第１電極５１の銀（Ａｇ）を正確に同量だけ溶出させながら行われるので、第１電極５
１の体積を十分に確保しておくことにより、書き込める多値データには原理的な制限はな
い。
書き込み電流Ｉｗと読み出し電流Ｉｒが等しい場合について説明したが、異なっていて
も構わない。
例えば、電子電流Ｉｅがイオン電流Ｉｉと同程度の場合は、｜Ｉｗ｜＜｜Ｉｒ｜とする
ことが望ましいが、セルトランジタス１４のゲートリーク電流や、第１および第２電極５
１、５２の面積比などにより、適宜定めることができる。
も構わない。
例えば、電子電流Ｉｅがイオン電流Ｉｉと同程度の場合は、｜Ｉｗ｜＜｜Ｉｒ｜とする
ことが望ましいが、セルトランジタス１４のゲートリーク電流や、第１および第２電極５
１、５２の面積比などにより、適宜定めることができる。
書き込み電流Ｉｗおよび読み出し電流Ｉｒがパルス電流である場合について説明したが
、直流とすることもできる。直流ではパルスよりも書き込みおよび読み出しに要する時間
が短縮できる利点がある。
、直流とすることもできる。直流ではパルスよりも書き込みおよび読み出しに要する時間
が短縮できる利点がある。
電解質膜５０としては、金属の酸化物あるいはカルコゲン化物あるいはハロゲン化物を
用いることができるが、第１電極５１の構成元素を含むことが望ましい。より好ましくは
，３ｄ，４ｄ遷移金属の酸化物またはカルコゲン化物が望ましい。
電解質膜５０は必ずしも固体である必要はなく、製造プロセスが許せば液体の電解質を
用いることも可能である。
用いることができるが、第１電極５１の構成元素を含むことが望ましい。より好ましくは
，３ｄ，４ｄ遷移金属の酸化物またはカルコゲン化物が望ましい。
電解質膜５０は必ずしも固体である必要はなく、製造プロセスが許せば液体の電解質を
用いることも可能である。
第１電極５１として銀（Ａｇ）を用いた場合について説明したが、他の金属，例えば３
ｄ，４ｄ遷移金属を用いることができる。あるいは、後述のようにそれら金属の電気伝導
性化合物でもよい。
第２電極５２として白金（Ｐｔ）を用いた場合について説明したが、他の不活性な導電
膜、例えば金（Ａｕ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、パラジウム（Ｐｄ）
、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）等の貴金属、あるいはチタン（Ｔｉ）、タンタ
ル（Ｔａ）、タングステン（Ｗ）等の金属あるいはその窒化物等を用いることができる。
ｄ，４ｄ遷移金属を用いることができる。あるいは、後述のようにそれら金属の電気伝導
性化合物でもよい。
第２電極５２として白金（Ｐｔ）を用いた場合について説明したが、他の不活性な導電
膜、例えば金（Ａｕ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、パラジウム（Ｐｄ）
、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）等の貴金属、あるいはチタン（Ｔｉ）、タンタ
ル（Ｔａ）、タングステン（Ｗ）等の金属あるいはその窒化物等を用いることができる。
メモリセル１３は、電解質膜５０の内部あるいは電解質膜５０と第１および第２電極５
１、５２との界面に空隙を有していても良い。これによれば、メモリセル１３の抵抗の変
化量ΔＲを大きくすることができる利点がある。
１、５２との界面に空隙を有していても良い。これによれば、メモリセル１３の抵抗の変
化量ΔＲを大きくすることができる利点がある。
メモリセル１３の電解質膜５０の下面に第１電極５１を形成し、上面に第２電極５２を
形成した場合について説明したが、第１電極５１と第２電極５２の配置を入れ替えても構
わない。
正イオン（Ａｇ＋）を析出させる場合について説明したが、酸素イオン、水酸化イオン
等の負イオンを蓄積させて情報として用いることも可能である。この場合に、上述した極
性を適宜反転させればよい。
形成した場合について説明したが、第１電極５１と第２電極５２の配置を入れ替えても構
わない。
正イオン（Ａｇ＋）を析出させる場合について説明したが、酸素イオン、水酸化イオン
等の負イオンを蓄積させて情報として用いることも可能である。この場合に、上述した極
性を適宜反転させればよい。
なお、メモリセル１３の書き込みおよび読み出し動作の高速化を図るために、書き込み
電流Ｉｗおよび読み出し電流Ｉｒを大きな値に設定した場合、メモリセル１３の繰り返し
動作後に第１電極５１と電解質膜５０との界面が荒れて凹凸が生じ、動作不良（主として
ショート）を引き起こす場合がある。
電流Ｉｗおよび読み出し電流Ｉｒを大きな値に設定した場合、メモリセル１３の繰り返し
動作後に第１電極５１と電解質膜５０との界面が荒れて凹凸が生じ、動作不良（主として
ショート）を引き起こす場合がある。
この場合の対策としては、第１電極５１中のメモリ動作に寄与するＡｇイオンの伝導率
を電解膜５０中よりも大きくすることが有効である。
例えば、第１電極５１としてＡｇ２Ｓ、電解質膜５０としてＡｇ―ＷＯ３、第２電極５
２としてＰｔないしＷを用いると、第１電極５１のＡｇ２Ｓ中のＡｇイオン伝導率を電界
質膜５０のＡｇ―ＷＯ３中よりも大きくすることができる。
を電解膜５０中よりも大きくすることが有効である。
例えば、第１電極５１としてＡｇ２Ｓ、電解質膜５０としてＡｇ―ＷＯ３、第２電極５
２としてＰｔないしＷを用いると、第１電極５１のＡｇ２Ｓ中のＡｇイオン伝導率を電界
質膜５０のＡｇ―ＷＯ３中よりも大きくすることができる。
これにより、リセット・読み出し動作時に第１電極５１と電解質膜５０との界面に析出
したＡｇイオンは、速やかに第１電極５１中に吸収されて拡散するので、第１電極５１と
電解質膜５０との界面の平滑性が保たれる。その結果、メモリセル１３の繰り返し動作に
おける信頼性を向上させることができる。
したＡｇイオンは、速やかに第１電極５１中に吸収されて拡散するので、第１電極５１と
電解質膜５０との界面の平滑性が保たれる。その結果、メモリセル１３の繰り返し動作に
おける信頼性を向上させることができる。
更に、書き込み終了後のデータ保持期間においては、基本的にメモリセル１３内に電界
は存在しないので、書き込み状態においても素子は平衡状態にある。従来のＤＲＡＭ（Dy
namic Random Access Memory）やフラッシュメモリでは、データ書き込み状態においては
必ず素子内に電界が存在し、その電界を緩和する方向に電荷が漏洩する問題があった。し
かし、メモリセル１３では、素子自身にエネルギーを蓄えることが無いため、データ保持
特性が大幅に向上できる。
は存在しないので、書き込み状態においても素子は平衡状態にある。従来のＤＲＡＭ（Dy
namic Random Access Memory）やフラッシュメモリでは、データ書き込み状態においては
必ず素子内に電界が存在し、その電界を緩和する方向に電荷が漏洩する問題があった。し
かし、メモリセル１３では、素子自身にエネルギーを蓄えることが無いため、データ保持
特性が大幅に向上できる。
データを読み出したメモリセル１３に対してのみ、読み出したデータを書き戻すリフレ
ッシュを行えば良いので、例えば全てのメモリセルに対してリフレッシュが必要なＤＲＡ
Ｍに比べて消費電力を削減することができる。
ッシュを行えば良いので、例えば全てのメモリセルに対してリフレッシュが必要なＤＲＡ
Ｍに比べて消費電力を削減することができる。
また、データを読み出さないメモリセル１３に対しては、ビット線１１の電位を共通配
線１５の電位と等しく保てば良いので、データ保持特性の向上が期待できる。
線１５の電位と等しく保てば良いので、データ保持特性の向上が期待できる。
非アクセス時のデータ保持信頼性を向上するために、例えば待機時の動作条件を第２電
極５２の電位＝ビット線１１のイコライズ電位＝セルトランジスタ１４のウェル電位とし
、セルトランジスタ１４のオフリークやジャンクションリークによるメモリセル１３に流
れる電流を極力低減することが望ましい。
極５２の電位＝ビット線１１のイコライズ電位＝セルトランジスタ１４のウェル電位とし
、セルトランジスタ１４のオフリークやジャンクションリークによるメモリセル１３に流
れる電流を極力低減することが望ましい。
ドレインＤをビット線１１に接続し、ソースＳをメモリセル１３の第１電極５１に接続
した場合について説明したが、ドレインＤをメモリセル１３の第１電極５１に接続し、ソ
ースＳをビット線１１に接続しても構わない。
した場合について説明したが、ドレインＤをメモリセル１３の第１電極５１に接続し、ソ
ースＳをビット線１１に接続しても構わない。
図９は本発明の実施例２に係る不揮発性記憶装置の構成を示すブロック図である。本実
施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省
略し、異なる部分について説明する。
施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省
略し、異なる部分について説明する。
本実施例が実施例１と異なる点は、列デコーダにデータ書き込み手段またはデータ読み
出し手段を接続する切替え回路を設けたことにある。
出し手段を接続する切替え回路を設けたことにある。
即ち、図９に示すように、本実施例の不揮発性記憶装置７０は、列デコーダ１９にデー
タ書き込み手段２２またはデータ読み出し手段２６を接続する切替え回路７１、例えばＭ
ＯＳトランジスタを用いたスイッチング回路を具備している。
タ書き込み手段２２またはデータ読み出し手段２６を接続する切替え回路７１、例えばＭ
ＯＳトランジスタを用いたスイッチング回路を具備している。
切替え回路７１は、メモリセル１３に書き込みを指示する信号ＷＲを受け取ると、デー
タ書き込み手段２２を列デコーダ１９に接続する。データ書き込み手段２２は、切替え回
路７１を介してメモリセル１３に書き込み電流Ｉｗを供給する。
タ書き込み手段２２を列デコーダ１９に接続する。データ書き込み手段２２は、切替え回
路７１を介してメモリセル１３に書き込み電流Ｉｗを供給する。
一方、切替え回路７１は、メモリセル１３から読み出しを指示する信号ＲＥを受け取る
と、データ読み出し手段２６を列デコーダ１９に接続する。データ読み出し手段２６は、
切替え回路７１を介してメモリセル１３に読み出し電流Ｉｒを供給する。
と、データ読み出し手段２６を列デコーダ１９に接続する。データ読み出し手段２６は、
切替え回路７１を介してメモリセル１３に読み出し電流Ｉｒを供給する。
これにより、行デコーダ１７と列デコーダ１９により選択されたメモリセル１３に対し
て、データの書き込みおよびデータの読み出しを行うことができる。
て、データの書き込みおよびデータの読み出しを行うことができる。
以上説明したように、本実施例の不揮発性半導体装置７０は、データの書き込みおよび
データの読み出しに列デコーダ１９を共用しているので、列デコーダが１つですみ、チッ
プサイズを小さくすることができる利点がある。
データの読み出しに列デコーダ１９を共用しているので、列デコーダが１つですみ、チッ
プサイズを小さくすることができる利点がある。
図１０および図１１は、本発明の実施例３に係る不揮発性記憶装置の要部を示す図で、
図１０は不揮発性記憶装置のデータ書き込み手段の構成を示すブロック図、図１１は不揮
発性記憶装置のデータ読み出し手段の構成を示すブロック図である。
図１０は不揮発性記憶装置のデータ書き込み手段の構成を示すブロック図、図１１は不揮
発性記憶装置のデータ読み出し手段の構成を示すブロック図である。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説
明は省略し、異なる部分について説明する。
明は省略し、異なる部分について説明する。
本実施例が実施例１と異なる点は、ビット線ごとにデータ書き込み手段およびデータ読
み出し手段を設けたことにある。
み出し手段を設けたことにある。
即ち、図１０に示すように、本実施例の不揮発性記憶装置８０は、列デコーダ１８とビ
ット線１１との間に接続され、メモリセル１３に書き込み電流Ｉｗを供給するデータ書き
込み手段２２を複数具備している。
具体的には、データ書き込み手段２２ａは列デコーダ１８とビット線１１ａとの間に接
続され、データ書き込み手段２２ｂは列デコーダ１８とビット線１１ｂとの間に接続され
ている。
ット線１１との間に接続され、メモリセル１３に書き込み電流Ｉｗを供給するデータ書き
込み手段２２を複数具備している。
具体的には、データ書き込み手段２２ａは列デコーダ１８とビット線１１ａとの間に接
続され、データ書き込み手段２２ｂは列デコーダ１８とビット線１１ｂとの間に接続され
ている。
始めに、行デコーダ１７によりワード線１２ａを指定し、列デコーダ１８によりビット
線１１ａを指定すると、メモリセル１３ａが選択される。
次に、第１電流源２０ａは書き込み信号ＷＥを受け、第１バッファ２７ａから書き込み
データを第１カウンタ２１ａにセットする。
次に、第１電流源２０ａが書き込み電流Ｉｗを出力すると、第１カウンタ２１ａがクロ
ック数のダウンカウントを開始する。
次に、第１カウンタ２１ａがゼロに達し終了信号ｅｎｄを発すると、第１電流源２０ａ
は書き込み電流Ｉｗの供給を停止する。
線１１ａを指定すると、メモリセル１３ａが選択される。
次に、第１電流源２０ａは書き込み信号ＷＥを受け、第１バッファ２７ａから書き込み
データを第１カウンタ２１ａにセットする。
次に、第１電流源２０ａが書き込み電流Ｉｗを出力すると、第１カウンタ２１ａがクロ
ック数のダウンカウントを開始する。
次に、第１カウンタ２１ａがゼロに達し終了信号ｅｎｄを発すると、第１電流源２０ａ
は書き込み電流Ｉｗの供給を停止する。
ここで、非選択のビット線１１ｂの第１電流源２０ｂに関しては、出力電流をゼロとす
るか、あるいは共通配線１５の電位Ｖｐｌを出力し、セルトランジスタ１４ｂをオフにし
てメモリセル１３ｂのデータを不変に保つようにする。
るか、あるいは共通配線１５の電位Ｖｐｌを出力し、セルトランジスタ１４ｂをオフにし
てメモリセル１３ｂのデータを不変に保つようにする。
これにより、行デコーダ１７と列デコーダ１８により選択されたメモリセル１３に対し
て、データの書き込みを行うことができる。
て、データの書き込みを行うことができる。
図１１に示すように、本実施例の不揮発性記憶装置８０は、列デコーダ１８とビット線
１１との間に接続され、メモリセル１３に読み出し電流Ｉｒを供給するデータ読み出し手
段２６を複数具備している。
具体的には、データ読み出し手段２６ａは列デコーダ１８とビット線１１ａとの間に接
続され、データ読み出し手段２６ｂは列デコーダ１８とビット線１１ｂとの間に接続され
ている。
１１との間に接続され、メモリセル１３に読み出し電流Ｉｒを供給するデータ読み出し手
段２６を複数具備している。
具体的には、データ読み出し手段２６ａは列デコーダ１８とビット線１１ａとの間に接
続され、データ読み出し手段２６ｂは列デコーダ１８とビット線１１ｂとの間に接続され
ている。
始めに、行デコーダ１７によりワード線１２ａを指定し、列デコーダ１９によりビット
線１１ａを指定すると、メモリセル１３ａが選択される。
次に、読み出し信号ＲＥを受け、第２電流源２３ａは読み出し電流Ｉｒの出力を開始し
、し、第２カウンタ２４ａがクロック数のアップカウントを開始する。
次に、ビット線１１ａの電位が所定の電位Ｖｒｅｆより大きくなり、電位センサ２５ａ
が動作すると、読み出し信号ＲＥが不活性となり、第２電流源２３ａが読み出し電流Ｉｒ
の供給を停止し、第２カウンタ２４ａがカウント値を第２バッファ２８ａに受け渡す。
線１１ａを指定すると、メモリセル１３ａが選択される。
次に、読み出し信号ＲＥを受け、第２電流源２３ａは読み出し電流Ｉｒの出力を開始し
、し、第２カウンタ２４ａがクロック数のアップカウントを開始する。
次に、ビット線１１ａの電位が所定の電位Ｖｒｅｆより大きくなり、電位センサ２５ａ
が動作すると、読み出し信号ＲＥが不活性となり、第２電流源２３ａが読み出し電流Ｉｒ
の供給を停止し、第２カウンタ２４ａがカウント値を第２バッファ２８ａに受け渡す。
なお、非選択のビット線１１ｂの第２電流源２３ｂに関しては、出力電流をゼロとする
か、あるいは共通電極１５の電位Ｖｐｌを出力し、セルトランジスタ１４ｂをオフにして
メモリセル１３ｂのデータを不変に保つようにすることは、書き込み時と同様である。
か、あるいは共通電極１５の電位Ｖｐｌを出力し、セルトランジスタ１４ｂをオフにして
メモリセル１３ｂのデータを不変に保つようにすることは、書き込み時と同様である。
これにより、行デコーダ１７と列デコーダ１９により選択されたメモリセル１３に対し
て、データの読み出しを行うことができる。
て、データの読み出しを行うことができる。
以上説明したように、本実施例の半導体装置８０は、ビット線ごとにデータ書き込み手
段２２およびデータ読み出し手段２６を設けている。
その結果、第１バッフア２７に予め書き込むデータを格納しておくことにより、連続し
て高速にデータの書き込みができる利点がある。
また、読み出したデータをそのつど外部に転送せず、第２バッフア２８に保存しておく
ことにより、連続して高速にデータの読み出しができる利点がある。
段２２およびデータ読み出し手段２６を設けている。
その結果、第１バッフア２７に予め書き込むデータを格納しておくことにより、連続し
て高速にデータの書き込みができる利点がある。
また、読み出したデータをそのつど外部に転送せず、第２バッフア２８に保存しておく
ことにより、連続して高速にデータの読み出しができる利点がある。
ここでは、各部の主要な動作について説明したが、各部間のタイミングを調整するため
のラッチ等を適宜配置するのが望ましい。
のラッチ等を適宜配置するのが望ましい。
図１２および図１３は、本発明の実施例４に係る不揮発性記憶装置の要部を示す図で、
図１２は不揮発性記憶装置のデータ書き込み手段の構成を示すブロック図、図１３は不揮
発性記憶装置のデータ読み出し手段の構成を示すブロック図である。
図１２は不揮発性記憶装置のデータ書き込み手段の構成を示すブロック図、図１３は不揮
発性記憶装置のデータ読み出し手段の構成を示すブロック図である。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説
明は省略し、異なる部分について説明する。
明は省略し、異なる部分について説明する。
本実施例が実施例１と異なる点は、複数のビット線ごとにデータ書き込み手段およびデ
ータ読み出し手段を設けたことにある。
ータ読み出し手段を設けたことにある。
即ち、図１２に示すように、本実施例の不揮発性記憶装置９０は、列デコーダ１８と複
数のビット線との間に接続され、複数のメモリセルのいずれか１つに書き込み電流Ｉｗを
供給するデータ書き込み手段９１を複数具備している。
数のビット線との間に接続され、複数のメモリセルのいずれか１つに書き込み電流Ｉｗを
供給するデータ書き込み手段９１を複数具備している。
具体的には、データ書き込み手段９１ａは列デコーダ１８とビット線１１ａおよびビッ
ト線１１ｂとの間に接続され、メモリセル１３ａまたはメモリセル１３ｂに書き込み電流
Ｉｗを供給する。
図示しないデータ書き込み手段９２ｂは列デコーダ１８と、図示しないビット線１１ｃ
およびビット線１ｄとの間に接続され、図示しないメモリセル１３ｃまたはメモリセル１
３ｄに書き込み電流Ｉｗを供給する。
ト線１１ｂとの間に接続され、メモリセル１３ａまたはメモリセル１３ｂに書き込み電流
Ｉｗを供給する。
図示しないデータ書き込み手段９２ｂは列デコーダ１８と、図示しないビット線１１ｃ
およびビット線１ｄとの間に接続され、図示しないメモリセル１３ｃまたはメモリセル１
３ｄに書き込み電流Ｉｗを供給する。
データ書き込み手段９１ａは、第１カウンタ２１ａと第１電流源２０ａを接続するスイ
ッチ９２ａ、第１カウンタ２１ａと第１電流源２０ｂを接続するスイッチ９２ｂを有する
切替え回路９３ａを具備している。
切替え回路９３ａは、スイッチ９２ａがオン、且つスイッチ９２ｂがオフのときに第１
カウンタ２１ａを第１電流源２０ａに接続し、スイッチ９２ａがオフ、且つスイッチ９２
ｂがオンのときに第１カウンタ２１ａを第１電流源２０ｂに接続する。
ッチ９２ａ、第１カウンタ２１ａと第１電流源２０ｂを接続するスイッチ９２ｂを有する
切替え回路９３ａを具備している。
切替え回路９３ａは、スイッチ９２ａがオン、且つスイッチ９２ｂがオフのときに第１
カウンタ２１ａを第１電流源２０ａに接続し、スイッチ９２ａがオフ、且つスイッチ９２
ｂがオンのときに第１カウンタ２１ａを第１電流源２０ｂに接続する。
これにより、行デコーダ１７と列デコーダ１８により選択されたメモリセル１３に対し
て、データの書き込みを行うことができる。
て、データの書き込みを行うことができる。
図１３に示すように本実施例の記憶装置９０は、列デコーダ１９と複数のビット線との
間に接続され、複数のメモリセルのいずれか１つに読み出し電流Ｉｒを供給するデータ読
み出し手段９４を複数具備している。
間に接続され、複数のメモリセルのいずれか１つに読み出し電流Ｉｒを供給するデータ読
み出し手段９４を複数具備している。
具体的には、データ読み出し手段９４ａは列デコーダ１９とビット線１１ａおよびビッ
ト線１１ｂとの間に接続され、メモリセル１３ａまたはメモリセル１３ｂに読み出し電流
Ｉｒを供給する。
図示しないデータ読み出し手段９４ｂは列デコーダ１９と、図示しないビット線１１ｃ
およびビット線１ｄとの間に接続され、図示しないメモリセル１３ｃまたはメモリセル１
３ｄに読み出し電流Ｉｒを供給する。
ト線１１ｂとの間に接続され、メモリセル１３ａまたはメモリセル１３ｂに読み出し電流
Ｉｒを供給する。
図示しないデータ読み出し手段９４ｂは列デコーダ１９と、図示しないビット線１１ｃ
およびビット線１ｄとの間に接続され、図示しないメモリセル１３ｃまたはメモリセル１
３ｄに読み出し電流Ｉｒを供給する。
データ読み出し手段９４ａは、第１カウンタ２１ａと第１電流源２０ａを接続するスイ
ッチ９２ａ、第１カウンタ２１ａと第１電流源２０ｂを接続するスイッチ９２ｂを有する
切替え回路９３ａを具備している。
切替え回路９３ａは、スイッチ９２ａがオン、且つスイッチ９２ｂがオフのときに第１
カウンタ２１ａを第１電流源２０ａに接続し、スイッチ９２ａがオフ、且つスイッチ９２
ｂがオンのときに第１カウンタ２１ａを第１電流源２０ｂに接続する。
ッチ９２ａ、第１カウンタ２１ａと第１電流源２０ｂを接続するスイッチ９２ｂを有する
切替え回路９３ａを具備している。
切替え回路９３ａは、スイッチ９２ａがオン、且つスイッチ９２ｂがオフのときに第１
カウンタ２１ａを第１電流源２０ａに接続し、スイッチ９２ａがオフ、且つスイッチ９２
ｂがオンのときに第１カウンタ２１ａを第１電流源２０ｂに接続する。
これにより、行デコーダ１７と列デコーダ１９により選択されたメモリセル１３に対し
て、データの読み出しを行うことができる。
て、データの読み出しを行うことができる。
以上説明したように、本実施例の半導体装置９０は、ビット線１１ａ、１１ｂをデータ
書き込み手段９１ａおよびデータ読み出し手段９４ｂに接続している。
その結果、チップサイズと読み込み・書き込み速度とのバランスを勘案して、ビット線
の数に対して書き込み手段および読み込み手段の数を設計できるので、チップサイズの増
大を抑えつつ、書き込み・読み出し速度の向上を図ることができる利点がある。
書き込み手段９１ａおよびデータ読み出し手段９４ｂに接続している。
その結果、チップサイズと読み込み・書き込み速度とのバランスを勘案して、ビット線
の数に対して書き込み手段および読み込み手段の数を設計できるので、チップサイズの増
大を抑えつつ、書き込み・読み出し速度の向上を図ることができる利点がある。
ここでは、データ書き込み手段９１ａが２のビット線１１ａ、１１ｂに接続された場合
について説明したが、２以上のビット線に接続することも可能である。
その場合は、第１カウンタ２１ａを第１電流源２０に接続する切替えスイッチ９２を増
やすことにより行うことができる。データ読み出し手段９５ａについても同様に行うこと
ができる。
について説明したが、２以上のビット線に接続することも可能である。
その場合は、第１カウンタ２１ａを第１電流源２０に接続する切替えスイッチ９２を増
やすことにより行うことができる。データ読み出し手段９５ａについても同様に行うこと
ができる。
１０、７０、８０、９０ 不揮発性記憶装置
１１ ビット線
１２ ワード線
１３ 電解質セル
１４ セルトランジスタ
１５ 共通配線
１６ メモリセルアレイ
１７ 行デコーダ
１８、１９ 列デコーダ
２０ 第１電流源
２１ 第１カウンタ
２２、２２ａ、２２ｂ、９１ａ データ書き込み手段
２３ 第２電流源
２４ 第２カウンタ
２５ 電位センサ
２６、２６ａ、２６ｂ、９４ａ データ読み出し手段
２７ 第１バッファ
２８ 第２バッファ
４０ 半導体基板
４１ 素子分離層
４２、４３、４４ 層間絶縁膜
４５ 絶縁膜
４６ ドレイン拡散層
４７ ソース拡散層
４８ ゲート絶縁膜
４９ ゲート電極
５０ 電解質膜
５１ 第１電極
５２ 第２電極
５３ コンタクトプラグ
５４ ビア
５５ 側壁膜
６０、６１、６２ 金属析出物
７１、９３ａ、９６ａ 切替え回路
９２ａ、９２ｂ、９５ａ、９５ｂ スイッチ
１１ ビット線
１２ ワード線
１３ 電解質セル
１４ セルトランジスタ
１５ 共通配線
１６ メモリセルアレイ
１７ 行デコーダ
１８、１９ 列デコーダ
２０ 第１電流源
２１ 第１カウンタ
２２、２２ａ、２２ｂ、９１ａ データ書き込み手段
２３ 第２電流源
２４ 第２カウンタ
２５ 電位センサ
２６、２６ａ、２６ｂ、９４ａ データ読み出し手段
２７ 第１バッファ
２８ 第２バッファ
４０ 半導体基板
４１ 素子分離層
４２、４３、４４ 層間絶縁膜
４５ 絶縁膜
４６ ドレイン拡散層
４７ ソース拡散層
４８ ゲート絶縁膜
４９ ゲート電極
５０ 電解質膜
５１ 第１電極
５２ 第２電極
５３ コンタクトプラグ
５４ ビア
５５ 側壁膜
６０、６１、６２ 金属析出物
７１、９３ａ、９６ａ 切替え回路
９２ａ、９２ｂ、９５ａ、９５ｂ スイッチ
Claims (5)
- 電解質膜と前記電解質膜の両面に形成された材質の異なる第１および第２電極とを有す
るメモリセルと、
前記メモリセルに第１電流を供給する第１電流源と、前記第１電流の供給時間を計測する
第１カウンタとを備えたデータ書き込み手段と、
前記メモリセルに前記第１電流と反対方向の第２電流を供給する第２電流源と、前記第２
電流の供給時間を計測する第２カウンタと、前記ビット線の電位を検出する電位センサと
を備えたデータ読み出し手段と、
を具備し、
前記メモリセルへのデータの書き込みは、書き込むデータに応じて前記第１電流の供給時
間を制御することにより行い、前記メモリセルからのデータの読み出しは、前記ビット線
の電位が所定の電位と等しくなるまでの前記第２電流の供給時間を検出することにより行
うことを特徴とする不揮発性記憶装置。 - 前記メモリセルと、マトリックス状に配列されたビット線とワード線と、ドレインおよ
びソースが前記ビット線と前記第１電極との間に接続され、ゲートが前記ワード線に接続
されたセルトランジスタと、前記第２電極に接続された共通配線とを有するメモリセルア
レイと、
前記メモリセルアレイ内のいずれかのメモリセルを選択するための行デコーダおよび列デ
コーダと、
をさらに具備することを特徴とする請求項１に記載の不揮発性記憶装置。 - 前記メモリセルにデータを書き込む前に、前記メモリセルに前記第１電流と反対方向の
第３電流を前記ビット線の電位が前記所定の電位と等しくなるまで供給して、前記メモリ
セルをリセットし、前記メモリセルからデータを読み出した後に、前記メモリセルに前記
第１電流を供給し、前記読み出したデータに応じて前記第１電流の供給時間を制御して、
前記メモリセルをリフレッシュすることを特徴とする請求項１または請求項２に記載の不
揮発性記憶装置。 - 前記選択されたメモリセルに書き込まれるデータおよび前記選択されたメモリセルから
読み出されるデータが、３値以上の多値データであることを特徴とする請求項１に記載の
不揮発性記憶装置。 - 前記第１および第２電流が、パルス電流であることを特徴とする請求項１に記載の不揮
発性記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006185780A JP2008016115A (ja) | 2006-07-05 | 2006-07-05 | 不揮発性記憶装置 |
| US11/822,251 US20080031043A1 (en) | 2006-07-05 | 2007-07-03 | Non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006185780A JP2008016115A (ja) | 2006-07-05 | 2006-07-05 | 不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008016115A true JP2008016115A (ja) | 2008-01-24 |
Family
ID=39028987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006185780A Abandoned JP2008016115A (ja) | 2006-07-05 | 2006-07-05 | 不揮発性記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080031043A1 (ja) |
| JP (1) | JP2008016115A (ja) |
Cited By (1)
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|---|---|---|---|---|
| WO2021039988A1 (ja) * | 2019-08-30 | 2021-03-04 | 国立大学法人鳥取大学 | 導電性ブリッジ型メモリ装置及びその製造方法並びにスイッチ装置 |
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|---|---|---|---|---|
| JP4939955B2 (ja) * | 2007-01-26 | 2012-05-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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| EP4020478A1 (en) | 2020-12-28 | 2022-06-29 | Imec VZW | Liquid electrochemical memory device |
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|---|---|---|---|---|
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| US6188615B1 (en) * | 1999-10-29 | 2001-02-13 | Hewlett-Packard Company | MRAM device including digital sense amplifiers |
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| CN100448049C (zh) * | 2001-09-25 | 2008-12-31 | 独立行政法人科学技术振兴机构 | 使用固体电解质的电气元件和存储装置及其制造方法 |
| US6864500B2 (en) * | 2002-04-10 | 2005-03-08 | Micron Technology, Inc. | Programmable conductor memory cell structure |
| CN100334735C (zh) * | 2002-04-30 | 2007-08-29 | 独立行政法人科学技术振兴机构 | 固体电解质开关元件及使用其的fpga、存储元件及其制造方法 |
| DE102004011431B4 (de) * | 2004-03-09 | 2007-09-27 | Infineon Technologies Ag | Verfahren zum Herstellen eines nicht flüchtigen Halbleiterspeichers |
| DE102004041894B3 (de) * | 2004-08-30 | 2006-03-09 | Infineon Technologies Ag | Speicherbauelement (CBRAM) mit Speicherzellen auf der Basis eines in seinem Widerstandswert änderbaren aktiven Festkörper-Elektrolytmaterials und Herstellungsverfahren dafür |
| US7345907B2 (en) * | 2005-07-11 | 2008-03-18 | Sandisk 3D Llc | Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements |
| US20070007579A1 (en) * | 2005-07-11 | 2007-01-11 | Matrix Semiconductor, Inc. | Memory cell comprising a thin film three-terminal switching device having a metal source and /or drain region |
| US7426128B2 (en) * | 2005-07-11 | 2008-09-16 | Sandisk 3D Llc | Switchable resistive memory with opposite polarity write pulses |
-
2006
- 2006-07-05 JP JP2006185780A patent/JP2008016115A/ja not_active Abandoned
-
2007
- 2007-07-03 US US11/822,251 patent/US20080031043A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021039988A1 (ja) * | 2019-08-30 | 2021-03-04 | 国立大学法人鳥取大学 | 導電性ブリッジ型メモリ装置及びその製造方法並びにスイッチ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080031043A1 (en) | 2008-02-07 |
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