DE102004011431B4 - Verfahren zum Herstellen eines nicht flüchtigen Halbleiterspeichers - Google Patents

Abstract

Verfahren zum Herstellen eines nicht flüchtigen Halbleiterspeichers mit Halbleiterspeicherzellen (10) mit einem Speichermechanismus auf der Grundlage eines Festkörperelektrolyten,
– bei welchem als Speicherelement (11) ein Festkörperelektrolytbereich (30) zwischen einer unteren Elektrode (BE) und einer oberen Elektrode (TE) ausgebildet wird,
– bei welchem ein Feldeffekttransistor (T) mit einem Sourcebereich (S), einem Drainbereich (D), einem Kanal (K) dazwischen und einer zum Kanal (K) benachbarten und von diesem durch einen Gateisolationsbereich (GOX) elektrisch isolierten Gateelektrode (G) als Auswahltransistor (T) zum Ansprechen des Speicherelements (11) ausgebildet wird,
– bei welchem die untere Elektrode (BE) des Speicherelements (11) der jeweiligen Halbleiterspeicherzelle (10) und die Gateelektrode (G, FG) des Feldeffekttransistors (T) der jeweiligen Halbleiterspeicherzelle (10) als derselbe Materialbereich ausgebildet werden,
– bei welchem der Festkörperelektrolytbereich (30) über dessen gesteuerte Aktivierung durch gesteuertes Einbringen mindestens einer aktivierenden Spezies mit unterschiedlichen Leitfähigkeitszuständen oder Kapazitätszuständen ausbildbar vorgesehen wird, die unterschiedlichen Speicherzuständen der jeweiligen Halbleiterspeicherzelle...

Description

• Die Erfindung betrifft ein Verfahren zum Herstellen eines nicht flüchtigen Halbleiterspeichers.
• Zu den neueren Entwicklungen moderner Halbleiterspeicherzellen gehören die so genannten Festkörperelekrolytspeicherzellen, also nicht flüchtige Halbleiterspeicherzellen mit einem Speichermechanismus auf der Grundlage eines Festkörperelektrolyten. Bei diesen und entsprechenden Herstellungsverfahren ist oder wird als Speicherelement ein Festkörperelektrolytbereich zwischen einer ersten oder unteren Elektrodeneinrichtung und einer zweiten oder oberen Elektrodeneinrichtung ausgebildet. Ferner ist bzw. wird ein Feldeffekttransistor mit einem Sourcebereich, einem Drainbereich, einem Kanalbereich dazwischen und einer zum Kanalbereich benachbarten und von diesem durch einen Gateisolationsbereich im Wesentlichen elektrisch isolierten Gateelektrodeneinrichtung als Auswahltransistor zum Ansprechen des Speicherelements ausgebildet. Zur Realisierung des Speichereffekts oder Speichermechanismus ist bzw. wird der Festkörperelektrolytbereich über dessen gesteuerte Aktivierung durch gesteuertes Einbringen mindestens einer aktivierenden Spezies mit unterschiedlichen Leitfähigkeitszuständen oder elektrischen Leitfähigkeiten ausbildbar oder ausgebildet vorgesehen, wobei diese unterschiedlichen Speicherzuständen oder Informationszuständen zuordenbar sind, und zwar über den jeweiligen Einfluss der Leitfähigkeitszustände oder elektrischen Leitfähigkeiten auf die Leitfähigkeit des Kanalbereichs des Feldeffekttransistors als Auswahltransistor.
• Festkörperelektrolytspeicherzellen mit Ionenleitereigenschaften gehören zu den neuen Technologien, die für zukünftige Speicherprodukte eingesetzt werden sollen. In der Literatur werden sie auch unter der Bezeichnung PMC (programmable metallization cell) oder PCRAM (programmable conductor RAM) geführt. Sie bestehen typischerweise aus einer Anode A, einem Ionenleiter I und einer Kathode Ka: siehe 1. Dabei handelt es sich um ein resistiv schaltendes Element (wie im Folgenden beschrieben), dessen Gesamtleitfähigkeit einem Speicherzustand zugeordnet werden kann.
• Bei einer Festkörperelektrolytzelle ist es möglich, metallische Ionen durch den i. a. elektrisch schlecht leitfähigen Ionenleiter I durch Anlegen bipolarer Spannungspulse kontrolliert diffundieren zu lassen. Zur Herstellung einer solchen Speicherzelle werden im Allgemeinen für den Ionenleiter I Materialien wie etwa Ge_xS_1-x, Ge_xSe_1-x, Cu-S, Cu-Se oder ähnliche chalcogenidhaltige Verbindungen eingesetzt. Die metallischen Ionen sind im einfachsten Fall identisch mit dem Anodenmaterial, d. h. metallisches Anodenmaterial wird oxidiert und geht beim Anlegen einer positiven Schreibspannung Uwrite > Uthreshold in den Ionenleiter I in Lösung und diffundiert unter dem Einfluss des externen elektrischen Feldes in Richtung der Kathode K. Sobald ausreichend viele Metallionen diffundiert sind, kann sich eine niederohmige metallische Brücke zwischen der Anode A und der Kathode K ausbilden, so dass der elektrische Widerstand der Speicherzelle stark absinkt. Die Ionendiffusion kann durch die Dauer, die Amplitude und die Polarität der extern eingeprägten elektrischen Spannung in die Zelle kontrolliert werden.
• Das zu lösende Problem besteht darin, auf der einen Seite diese Festkörperelektrolytzelle in einen Standard-Halbleiter basierten Chip zu integrieren (Auswerte- und Ansteuerlogik, Si, CMOS) und auf der anderen Seite den Zustand einer Spei cherzelle sicher, schnell und zuverlässig schalten und detektieren zu können.
• Bislang gibt es noch keine kommerziellen Speicherprodukte, die auf dem resistiven Programmieren und Auslesen von Festkörperelektrolytzellen basieren.
• Alle bisherigen praktischen Realisierungen dieses Speicherkonzeptes beruhen auf so genannten active-in-via Strukturen. Dabei wird das aktive Material in einem geätzten Hohlraum in einem Dielektrikum (z. B. SiO₂) als seitliche Begrenzung zwischen unterer und oberer Elektrode eingeschlossen. Zur Detektion des Zustandes der Zelle (logische 1 oder logische 0) wird der Strom bei einer angelegten Lesespannung Uread < Uthreshold ausgewertet.
• Diese Technik hat einige entscheidende Nachteile:
• a) Die Widerstände im ON-Zustand (niederohmig) sind relativ hoch und liegen bei den derzeit realisierten Strukturen in der Größenordnung 100 kOhm. Dies begrenzt die Geschwindigkeit mit der die Zellen gelesen werden können.
• b) Die absoluten Werte der Widerstände zeigen deutliche Schwankungen, sowohl von Zelle zu Zelle wie auch von Programmiervorgang zu Programmiervorgang. Eine Auswertung des Lesestromes ist daher mit erhöhter Unsicherheit/Ungenauigkeit verbunden.
• c) Bei zu langen Programmierpulsen oder bei Programmierpulsen mit zu hohen Strömen besteht die Gefahr, die Zelle in einen irreversiblen „hard-write"-Zustand zu programmieren. Die Zykelfestigkeit (Endurance) ist hier wie auch bei der Programmierung in einen ON-Zustand mit möglichst geringem Widerstand stark eingeschränkt.
• Mit der hier beschriebene Methode werden die oben dargestellten Nachteile des active-in-via Prinzips mit resistivem Auslesen vermieden.
• Durch die Kombination eines MOS-Transistors mit einer Festkörperelektrolytzelle im Gatestack wird eine höhere Toleranz bezüglich Schwankungen des Widerstandswertes und ein schnelleres Auslesen erreicht. Ferner ist eine deutliche Verbesserung der Endurance zu erwarten, da auch schwach ausgebildete metallische Brücken für den ON-Zustand ausreichend sind.
• Gleichzeitig stellt die Methode eine Gain-Zelle mit sehr kleiner Fläche dar (4F²), die alle Vorteile einer 1T1R-Zelle gegenüber einer Crosspointarchitektur nutzt ohne den sonst üblichen höheren Flächenbedarf.
• Ein Kern ist die Integration einer Festkörperelektrolytzelle (FKE) in den Gatestack eines MOS-Transistors. Das Metallgate oder Floatinggate des MOSFET dient dabei als Bottomelektrode für die FKE-Zelle und die Topelektrode der FKE-Zelle als Gateanschluss. Es besteht z. B. aus W, V, Ni, Pt. Das Gateoxid wird dabei geeignet dünn gewählt, so dass bei typischen Gatespannungen VG ausreichende Tunnelströme fließen (Direct-Tunneling oder Fowler-Nordheim Tunneling, Elektronen-Tunnelstrom und Löcher-Tunnelstrom vergleichbar, Oxiddicke zwischen 1,5 nm und 5 nm).
• Durch diesen Aufbau ist es möglich, den Zustand der FKE-Zelle über den Drainstrom des Transistors (Aus/An) auszulesen. Dazu wird ausgenutzt, dass die Einsatzspannung des Transistors je nach Zustand der FKE-Zelle bei unterschiedlichen VG erfolgt (ON = niederohmige FKE-Zelle = geringe VG, OFF = hochohmige FKE-Zelle = hohe VG). Dies wird hervorgerufen durch die vom Zustand der FKE-Zelle abhängige Spannungsteilung des Gatestacks (Serienschaltung von Zelle und Gateoxid), die tolerant gegenüber Schwankungen des absoluten Wertes des ON-Widerstandes ist. Das Programmieren und Löschen der Zelle erfolgt über geeignete Spannungen an Substrat und Gate sowie den damit einsetzenden Tunnelströmen über das Gateoxid.
• Bei einer derartigen nicht flüchtigen Halbleiterspeicherzelle mit einem Speichermechanismus auf der Grundlage eines Festkörperelektrolyten ist als Speicherelement ein Festkörperelektrolytbereich zwischen einer ersten oder unteren Elektrodeneinrichtung und einer zweiten oder oberen Elektrodeneinrichtung ausgebildet. Ferner ist ein Feldeffekttransistor mit einem Sourcebereich, einem Drainbereich, einem Kanalbereich dazwischen und einer zum Kanalbereich benachbarten und von diesem durch einen Gateisolationsbereich im Wesentlichen elektrisch isolierten Gateelektrodeneinrichtung als Auswahltransistor zum Ansprechen des Speicherelements ausgebildet ist. Ferner ist der Festkörperelektrolytbereich über dessen gesteuerte Aktivierung durch gesteuertes Einbringen mindestens einer und insbesondere metallischen Spezies mit – insbesondere in verschiedenen chemischen Bindungen – unterschiedlichen Leitfähigkeitszuständen/Leitfähigkeiten oder Kapazitätszuständen/Kapazitäten ausbildbar oder ausgebildet vorgesehen. Die unterschiedlichen elektrischen unterschiedlichen Leitfähigkeitszuständen/Leitfähigkeiten oder Kapazitätszuständen/Kapazitäten sind unterschiedlichen Speicherzuständen oder Informationszuständen des Speicherelements der Halbleiterspeicherzelle zuordenbar, und zwar über den jeweiligen Einfluss der unterschiedlichen Leitfähigkeitszuständen/Leitfähigkeiten oder Kapazitätszuständen/Kapazitäten auf die Leitfähigkeit des Kanalbereichs des zugrunde liegenden Feldeffekttransistors als Auswahltransistor.
• Die nicht flüchtige Halbleiterspeicherzelle kann dadurch charakterisiert sein, dass die erste oder untere Elektrodeneinrichtung des Speicherelements der Halbleiterspeicherzelle und eine oder die Gateelektrodeneinrichtung, insbesondere eine Floatinggateelektrode des Feldeffekttransistors der Halbleiterspeicherzelle als derselbe Materialbereich oder mit einem gemeinsamen Materialbereich ausgebildet sind.
• Für den Auswahltransistor, nämlich für den vorgesehenen Feldeffekttransistor notwendige Gateelektrodeneinrichtung oder Gateelektrode oder die Floatinggateelektrode und die erste oder untere Elektrodeneinrichtung für das Speicherelement, die auch als Bottomelektrode bezeichnet werden kann, kann ein gemeinsamer Materialbereich vorgesehen sein, entweder in Gänze oder zum Teil, so dass sich ohne weitere zusätzliche Maßnahmen eine besondere räumliche Nähe und Nachbarschaft des Auswahltransistors zum eigentlichen Speicherelements, welches durch den Auswahltransistor anzusprechen ist, ergibt. Auch ergibt sich daraus eine besonders einfache Herstellung, weil ein und derselbe Materialbereich oder ein Teil davon zwei Funktionen erfüllen kann, nämlich die Funktion des Gates oder der Gateelektrode des Auswahltransistors und die Funktion der Bottomelektrode für das Speicherelement.
• Bei einer nicht flüchtigen Halbleiterspeicherzelle ist es vorgesehen, dass eine oder die Gateelektrodeneinrichtung und insbesondere eine oder die Floatinggatelektrode des Auswahltransistors oder Feldeffekttransistors der Halbleiterspeicherzelle oder ein Teil davon als die erste, untere oder Bottomelektrodeneinrichtung des Speicherelements der Halbleiterspeicherzelle oder als ein Teil davon ausgebildet ist.
• Alternativ dazu ist es vorgesehen, dass die erste, untere oder Bottomelektrodeneinrichtung des Speicherelements der Halbleiterspeicherzelle oder ein Teil davon als eine oder die Gateelektrodeneinrichtung und insbesondere als eine oder die Floatinggatelektrode des Auswahltransistors oder Feldeffekt transistors der Halbleiterspeicherzelle oder als Teil davon ausgebildet ist.
• Gemäß der beiden zuletzt beschriebenen Vorgehensweisen ergibt sich somit eine vollständige oder teilweise materielle und somit räumliche Identifizierung zwischen der Gateelektrodeneinrichtung des Auswahltransistors oder Feldeffekttransistors der Halbleiterspeicherzelle und der ersten, unteren oder Bottomelektrode des Speicherelements der Halbleiterspeicherzelle.
• Als weitere Maßnahme ist alternativ oder zusätzlich vorgesehen, dass die zweite, obere oder Topelektrodeneinrichtung des Speicherelements der Halbleiterspeicherzelle oder ein Teil davon als Gateanschlussbereich oder als der Gateanschlussbereich einer oder der Steuergateelektrodeneinrichtung des Auswahltransistors oder des Feldeffekttransistors der Halbleiterspeicherzelle oder als Teil davon ausgebildet ist.
• Ferner kann es alternativ dazu vorgesehen sein, dass der Gateanschlussbereich einer oder der Steuergateelektrodeneinrichtung des Auswahltransistors oder Feldeffekttransistors der Halbleiterspeicherzelle oder ein Teil davon als die zweite, obere oder Topelektrodeneinrichtung des Speicherelements der Halbleiterspeicherzelle oder als Teil davon ausgebildet ist.
• Aufgrund der beiden zuletzt beschriebenen Maßnahmen ergibt sich somit eine vollständige oder teilweise materielle und somit räumliche Identifizierung des Gateanschlussbereiches einer oder der Steuergateelektrodeneinrichtung oder des Gates des Auswahltransistors oder Feldeffekttransistors der Halbleiterspeicherzelle mit der zweiten, oberen oder Topelektrodeneinrichtung. Aufgrund dessen ist eine weitere materialmäßige und räumliche Integration des Speicherelements der Halb leiterspeicherzelle auf der Grundlage des Festkörperelektrolytbereichs mit der zugrunde liegenden Halbleiterschaltung, welche durch den Auswahltransistor oder Feldeffekttransistor repräsentiert wird, gegeben.
• Bei einer anderen nicht flüchtigen Halbleiterspeicherzelle ist es vorgesehen, dass die zweite, obere oder Topelektrodeneinrichtung des Speicherelements der Halbleiterspeicherzelle als Quelle oder als Reservoir für die den Festkörperelektrolytbereich aktivierende mindestens eine Spezies ausgebildet ist.
• Gemäß einer anderen Alternative der nicht flüchtigen Halbleiterspeicherzelle ist es vorgesehen, dass als mindestens eine den Festkörperelektrolytbereich aktivierende Spezies Ionen vorgesehen sind, insbesondere Metall- oder Silberionen, vorzugsweise Silberkationen, und dass die zweite, obere oder Topelektrodeneinrichtung als Ionenquelle oder als Ionenreservoir ausgebildet ist.
• Gemäß einer weiteren nicht flüchtigen Halbleiterspeicherzelle ist es vorgesehen, dass die zweite, obere oder Topelektrodeneinrichtung aus oder mit einem Material oder einer beliebigen Kombination von Materialien ausgebildet ist aus der Gruppe, die besteht aus Kupfer, Wolfram und Silber, insbesondere als Doppelschicht, vorzugsweise mit Silber zuunterst.
• Gemäß einer anderen Alternative der Halbleiterspeicherzelle ist es vorgesehen, dass die Gateelektrodeneinrichtung des Auswahltransistors oder Feldeffekttransistors als floatendes Gate oder als Floatinggate ausgebildet ist, und dass die zweite, obere oder Topelektrodeneinrichtung als Steuergate ausgebildet ist. Alternativ dazu kann es auch vorgesehen sein, dass nicht die Topelektrode selbst die Funktion des Steuergates übernimmt, sondern ein sich daran anschließender Materialbereich, z. B. in Form eines Metalls. Dieser Materialbereich kann auch eine für die Halbleiterspeicherzelle vorgesehene Wortleitung sein.
• Derartige Halbleiterspeicherzellen sind vom Prinzip her aus der DE 102 12 926 A1 und aus der JP 2003-060090 AS bekannt.
• Die US 2002/0168820 A1 betrifft eine programmierbare mikroelektronische Einrichtung sowie entsprechende Herstellungs- und Programmierverfahren. Die programmierbare mikroelektronische Struktur basiert auf einem Ionenleiter.
• Halbleiterspeicherzellen, wie sie im Wesentlichen aus dem Stand der Technik bekannt sind, sowie ihre Verwendung werden im folgenden beschrieben.
• 1 zeigt in schematischer und geschnittener Seitenansicht ein Speicherelement 11 einer nicht flüchtigen Halbleiterspeicherzelle 10. Das in 1 dargestellte Speicherelement 11 besteht aus einer ersten, unteren oder Bottomelektrode BE mit einem Oberflächenbereich BEa, einem darauf angeordneten Festkörperelektrolytbereich 30 mit einem Oberflächenbereich 30a sowie einer darauf vorgesehenen zweiten, oberen oder Topelektrodeneinrichtung TE mit einem Oberflächenbereich TEa, die gleichzeitig als Ionenquelle oder Ionenreservoir für den Festkörperelektrolytbereich 30 dient. Bei der Ausführungsform des in 1 dargestellten Speicherelements 11 besteht die Bottomelektrode BE z. B. aus Titan, Wolfram und/oder aus Silizium. Die Festkörperelektrolytmatrix des Festkörperelektrolytbereichs 30 besteht aus GeSe, GeS und/oder aus CuS. Die Topelektrode TE als Ionenquelle oder als Ionenreservoir besteht oder enthält z. B. Ag und/oder Cu.
• Das in 1 dargestellte Speicherelement 11 kann zwei Speicherzustände realisieren. Im Zustand 1 ist nur wenig metalli sches Material aus der Ionenquelle der Topelektrode TE in die Matrix des Festkörperelektrolytbereichs 30 über die Oberfläche 30a davon eindiffundiert, so dass sich ein vergleichsweise hoher elektrischer oder ohmscher Widerstand zwischen der Topelektrode TE und der Bottomelektrode BE über den Festkörperelektrolytbereich 30 einstellt. Beim zweiten Speicherzustand oder Zustand 2 hat sich ein metallischer Kanal im Festkörperelektrolytbereich 30 ausgebildet, und zwar aufgrund des Eindiffundierens von Material aus der Topelektrode TE. Folglich ist der elektrische Widerstand des Festkörperelektrolytbereichs 30 vergleichsweise niedrig.
• 2 zeigt in geschnittener Seitenansicht eine nicht flüchtige Halbleiterspeicherzelle 10. Bei dieser Ausführungsform der nicht flüchtigen Halbleiterspeicherzelle 10 ist das in 1 gezeigte Speicherelement 11 vorgesehen, wobei dieses auf einem Gateisolationsbereich oder Gateoxidbereich GOX, und zwar auf dessen Oberflächenbereich GOXa mit der ersten, unteren oder Bottomelektrodeneinrichtung BE aufliegt und sich daran der Festkörperelektrolytbereich 30 und die zweite, obere oder Topelektrodeneinrichtung TE anschließen und sich auf deren Oberflächenbereich TEa ein Bereich einer Wortleitung WL als Steuergate CG befindet. Die Topelektrodeneinrichtung TE dient somit als Gateanschlussbereich GA für den so gebildeten Feldeffekttransistor T als Auswahltransistor T. Dieser Auswahltransistor T basiert auch auf im Oberflächenbereich 20a des zugrunde liegenden Halbleitermaterialbereichs 20 oder Halbleitersubstrats 20 ausgebildeten Source- und Drainbereichen S bzw. D, zwischen denen ebenfalls im Oberflächenbereich 20a ein Kanalbereich K ausgebildet ist.
• Die Bottomelektrodeneinrichtung BE dient in der in 2 gezeigten Halbleiterspeicherzelle 10 als Floatinggate FG oder floatendes Gate FG. Der Gateisolationsbereich GOX oder das Gateoxid GOX sind im Bereich der Stelle X des Kanalbereichs K des Feldeffekttransistors T auf dem Oberflächenbereich 20a des Halbleitermaterialbereichs 20 angeordnet und dient der elektrischen Isolation des Speicherelements 11 und insbesondere der Bottomelektrodeneinrichtung BE, also des Floatinggates FG vom Kanalbereich K des Feldeffekttransistors T.
• Die 3A und 3B zeigen in schematischer Art und Weise das Vorgehen beim Auslesen der in 2 dargestellten Halbleiterspeicherzelle 10.
• Bei der 3A befindet sich die Halbleiterspeicherzelle 10 in einem niederohmigen Zustand von z. B. weniger als einem Megaohm. Das bedeutet, dass sich im Festkörperelektrolytbereich 30 aufgrund der Eindiffusion der aktivierenden Spezies, nämlich z. B. der Silberkationen aus der als Reservoir dienenden Topelektrodeneinrichtung TE, Metallkanäle zwischen der Topelektrodeneinrichtung TE und der Bottomelektrodeneinrichtung BE ausbilden.
• Dadurch herrscht eine im Wesentlichen elektrisch leitende Verbindung zwischen dem Steuergate CG über die Topelektrodeneinrichtung TE als Gateanschluss GA zur Bottomelektrodeneinrichtung BE als Floatinggate FG, so dass ein substanzieller Anteil der Gatespannung VG an der Bottomelektrodeneinrichtung BE anliegt und somit über dem Gateisolationsbereich GOX zum Halbleitermaterialbereich 20 hin abfallen kann. Folglich befindet sich der zugrunde liegende Feldeffekttransistor T als Auswahltransistor T in einem ON-Zustand oder eingeschalteten Zustand, so dass der Drainstrom oder Source-Drainstrom ID vergleichsweise groß ist. Dies entspricht dem im unteren Bereich der 3A gezeigten Ersatzschaltbild, wonach das Speicherelement 11 als endlicher Widerstand zum Gatekondensator des Feldeffekttransistors T aufzufassen ist.
• Bei der 3B liegen dagegen das Speicherelement 11 und mithin der Festkörperelektrolytbereich 30 in einem hochohmigen Zustand von z. B. mehr als einem Gigaohm vor, so dass das Floatinggate FG, nämlich die Bottomelektrodeneinrichtung BE nur zu einem geringen Anteil mit der Gatespannung VG beaufschlagt wird und somit nur eine geringe Potenzialdifferenz zwischen dem Halbleitermaterialbereich 20, also insbesondere dem Kanalbereich K und der Bottomelektrodeneinrichtung BE, abfällt und folglich der Source-Drainstrom ID vergleichsweise gering ist und z. B. nahezu bei Null liegt. Es ergibt sich somit das im unteren Bereich der 3B gezeigte Erschaltschaltbild, nämlich die Serienschaltung zweier Kondensatoren, nämlich des Gatekondensators und des Speicherkondensators mit dem hochohmigen Festkörperelektrolytbereich 30 als isolierendem Dielektrikum und der Bottomelektrodeneinrichtung und der Topelektrodeneinrichtung BE bzw. TE als Kondensatorplatten.
• Die 4 erläutert in Form eines Graphen noch einmal die in den 3A und 3B gezeigten Situationen in qualitativer Art und Weise. Der Graph der 4 zeigt den Source-Drainstrom ID als Funktion der Gatespannung VG, und zwar für den in 3A schematisch dargestellten niederohmigen ON-Zustand mit einer durchgezogenen Linie bzw. für den in 3B schematisch dargestellten hochohmigen OFF-Zustand mit einer gestrichelten Linie. Es ergibt sich, dass bei der entsprechenden Wahl einer Lesespannung, so wie sie in 4 auf der Abszisse durch eine gestrichelte Linie angedeutet ist, sich im ON-Zustand ein vergleichsweise hoher Source-Drainstrom ID ergibt, wogegen sich beim OFF-Zustand bei derselben Lesespannung ein vergleichsweise geringer Source-Drainstrom ergibt. Aufgrund dessen kann eine Zuordnung der Speicherzustände oder Informationszustände zu den unterschiedlichen Leitfähigkeitswerten oder Leitfähigkeitszuständen bzw. den gemessenen Source-Drainströmen ID des Festkörperelektrolytbereichs 30 erfolgen.
• 5 erläutert anhand einer schematischen und geschnittenen Seitenansicht eine Halbleiterspeicherzelle 10 der die Vorgänge des Programmierens und des Löschens durch Ändern der Leitfähigkeitszustände des Festkörperelektrolytbereichs 30 durch gesteuertes und kontrolliertes Eindiffundieren oder Verarmen des Festkörperelektrolytbereichs 30 an den aktivierenden Spezies, insbesondere im Hinblick auf die Ionen aus der als Reservoir oder Quelle dienenden Topelektrodeneinrichtung TE.
• Bisher ist es nicht gelungen, eine nicht flüchtige Halbleiterspeicherzelle auf der Grundlage eines auf einem Festkörperelektrolyten basierenden Speichermechanismus und deren Herstellungsverfahren in eine übliche Halbleitertechnik bzw. in ein entsprechendes Herstellungsverfahren für übliche Halbleitertechniken problemlos zu integrieren.
• Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen eines nicht flüchtigen Halbleiterspeichers zu schaffen, bei welchem auf besonders einfache und zuverlässige Art und Weise eine Integration mit bekannten Strukturen zum Ansprechen des Halbleiterspeichers gewährleistet wird.
• Die Aufgabe wird bei einem Verfahren zum Herstellen eines nicht flüchtigen Halbleiterspeichers erfindungsgemäß durch die Merkmale des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens zum Herstellen eines nicht flüchtigen Halbleiterspeichers sind Gegenstand der abhängigen Ansprüche.
• Erfindungsgemäß wird ein Verfahren zum Herstellen eines nicht flüchtigen Halbleiterspeichers mit Halbleiterspeicherzellen mit einem Speichermechanismus auf der Grundlage eines Festkörperelektrolyten vorgeschlagen, bei welchem als Speicherelement ein Festkörperelektrolytbereich zwischen einer unteren Elektrode und einer oberen Elektrode ausgebildet wird, bei welchem ein Feldeffekttransistor mit einem Sourcebereich, einem Drainbereich, einem Kanal dazwischen und einer zum Kanal benachbarten und von diesem durch einen Gateisolationsbereich elektrisch isolierten Gateelektrode als Auswahltransistor zum Ansprechen des Speicherelements ausgebildet wird, bei welchem die untere Elektrode des Speicherelements der jeweiligen Halbleiterspeicherzelle und die Gateelektrode des Feldeffekttransistors der jeweiligen Halbleiterspeicherzelle als derselbe Materialbereich ausgebildet werden, bei welchem der Festkörperelektrolytbereich über dessen gesteuerte Aktivierung durch gesteuertes Einbringen mindestens einer aktivierenden Spezies mit unterschiedlichen Leitfähigkeitszuständen oder Kapazitätszuständen ausbildbar vorgesehen wird, die unterschiedlichen Speicherzuständen der jeweiligen Halbleiterspeicherzelle zugeordnet sind, und zwar über den jeweiligen Einfluss der Leitfähigkeitszustände bzw. Kapazitätszustände auf die Einsatzspannung des Feldeffekttransistors als Auswahltransistor, bei welchem zunächst ein zugrunde liegender Halbleitermaterialbereich mit einem Oberflächenbereich und mit den Source- und Draingebieten und dem Kanal dazwischen im Oberflächenbereich des Halbleitermaterialbereichs für den jeweils auszubildenden Feldeffekttransistor ausgebildet wird, bei welchem dann ein den Oberflächenbereich des Halbleitermaterialbereichs bedeckender Opfermaterialbereich mit einem Oberflächenbereich ausgebildet und derart strukturiert wird, dass im Opfermaterialbereich an einer jeweils definierten Stelle, die der Position des Kanals entspricht, der Oberflächenbereich des Halbleitermaterialbereichs durch eine Ausnehmung in dem Opfermaterialbereich mit einem Wandbereich und einem Bodenbereich oberhalb des Kanals freigelegt wird, bei welchem dann eine Abfolge von Materialschichten für den Gateisolationsbereich, für die Gateelektrode, die untere Elektrode, für den Festkörperelektrolytbereich und für die obere Elektrode derart in dieser Reihenfolge ausgebildet wird, dass zumindest der Oberflächenbereich des Opfermaterialbereichs und der Bodenbereich der Ausnehmung bedeckt werden und die Ausnehmung bis auf ein Niveau unterhalb des oder bis zu dem Oberflächenbereich des Opfermaterialbereichs gefüllt wird, bei welchem dann die Abfolge der Schichten außerhalb der Ausnehmung und der Opfermaterialbereich mit Stopp auf dem Niveau der Füllung in der Ausnehmung zurückgenommen werden und bei welchem dann der Opfermaterialbereich entfernt wird.
• Bei dem erfindungsgemäßen Herstellungsverfahren ist es vorgesehen, dass eine oder die Gateelektrodeneinrichtung und insbesondere eine oder die Floatinggateelektrode des Auswahltransistors oder Feldeffekttransistors der Halbleiterspeicherzelle oder ein Teil davon als die erste, untere oder Bottomelektrodeneinrichtung des Speicherelements der Halbleiterspeicherzelle oder als Teil davon ausgebildet wird.
• Gemäß dieser Maßnahme werden eine oder die Gateelektrodeneinrichtung und insbesondere eine oder die Floatinggateelektrode und die Bottomelektrodeneinrichtung zum Teil oder vollständig miteinander materiell und räumlich identifiziert.
• Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass die zweite obere oder Topelektrodeneinrichtung des Speicherelements der Halbleiterspeicherzelle oder ein Teil davon als Gateanschlussbereich oder als der Gateanschlussbereich einer oder der Steuergateelektrodeneinrichtung des Auswahltransistors oder Feldeffekttransistors der Halbleiterspeicherzelle oder als Teil davon ausgebildet wird.
• Alternativ oder zusätzlich dazu ist es vorgesehen, dass der Gateanschlussbereich einer oder der Steuergateelektrodeneinrichtung des Auswahltransistors oder Feldeffekttransistors der Halbleiterspeicherzelle oder ein Teil davon als die zweite, obere oder Topelektrodeneinrichtung des Speicherelements der Halbleiterspeicherzelle oder als Teil davon ausgebildet wird.
• Es wird ferner bevorzugt, dass die zweite, obere oder Topelektrodeneinrichtung als Quelle oder als Reservoir für die den Festkörperelektrolytbereich aktivierende mindestens eine Spezies ausgebildet wird.
• Es ist von besonderem Vorteil, wenn als mindestens eine den Festkörperelektrolytbereich aktivierende Spezies Ionen vorgesehen werden, insbesondere Metall- oder Silberionen, vorzugsweise Silberkationen. Dabei ist es weiter von Vorteil, wenn die zweite, obere oder Topelektrodeneinrichtung als Ionenquelle oder als Ionenreservoir ausgebildet wird.
• Gemäß einer anderen bevorzugten zusätzlichen oder alternativen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer nicht flüchtigen Halbleiterspeicherzelle ist es vorgesehen, dass die zweite, obere oder Topelektrodeneinrichtung des Speicherelements der Speicherzelle aus oder mit einem Material oder einer beliebigen Kombination von Materialien ausgebildet ist aus der Gruppe, die besteht aus Kupfer, Wolfram und Silber, insbesondere als Doppelschicht, vorzugsweise mit Silber zuunterst.
• Bei einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass die Gateelektrodeneinrichtung des Auswahltransistors oder Feldeffekttransistors der Halbleiterspeicherzelle als floatendes Gate oder als Floatinggate ausgebildet wird, und dass die zweite obere oder Topelektrodeneinrichtung oder ein sich daran anschließender Materialbereich, insbesondere eine Wortleitung oder ein Teil davon als Steuergate für den Feldeffekttransistor oder Auswahltransistor ausgebildet werden.
• Ferner ist es von Vorteil, wenn nach dem Ausbilden der Ausnehmung und vor dem Füllen der Ausnehmung eine den Wandbereich der Ausnehmung bedeckende Spacerschicht oder entsprechende Spacerelemente ausgebildet werden.
• Diese und weitere Aspekte der vorliegenden Erfindung werden anhand bevorzugter Ausführungsformen auf der Grundlage einer schematischen Zeichnung weiter erläutert.
• 1 ist eine schematische und geschnittene Seitenansicht eines Speicherelements für eine bekannte nicht flüchtigen Halbleiterspeicherzelle.
• 2 ist eine schematische und geschnittene Seitenansicht einer bekannten Halbleiterspeicherzelle.
• 3A, B sind schematische und geschnittene Seitenansichten einer Ausführungsform einer Halbleiterspeicherzelle zur Erläuterung eines Auslesevorgangs der Speicherzelle.
• 4 zeigt in Form eines Graphen Kennlinien des Drainstroms in Bezug auf die Gatespannung für zwei verschiedene im Speicherelement gespeicherte Zustände.
• 5 erläutert in schematischer Art und Weise das Programmieren und/oder Löschen einer nicht flüchtigen Halbleiterspeicherzelle.
• 6A–D zeigen in schematischer und geschnittener Seitenansicht verschiedene Zwischenstufen, die bei einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens erreicht werden.
• Nachfolgend werden für strukturell und funktionell ähnliche, vergleichbare oder äquivalente Elemente dieselben Bezugszeichen verwendet. Nicht in jedem Fall ihres Auftretens wird eine detaillierte Beschreibung wiederholt.
• 6A bis 6D zeigen in Form schematischer und geschnittener Seitenansichten eine Abfolge von Zwischenzuständen, die bei einer bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens für eine nicht flüchtige Halbleiterspeicherzelle 10 erreicht werden.
• Bei dem Zwischenzustand der 6A ist ein zugrunde liegendes Halbleitersubstrat 20 mit einem Oberflächenbereich 20a bereitgestellt oder erzeugt worden, wobei im Oberflächenbereich 20a ein Sourcebereich S und ein Drainbereich D für den später zu vervollständigenden Feldeffekttransistor T als Auswahltransistor T ausgebildet werden. Der Sourcebereich S und der Drainbereich D sind räumlich voneinander beabstandet, wodurch der Kanalbereich K definiert wird. Dieser liegt in Bezug auf den Oberflächenbereich 20a des Halbleitermaterialbereichs 20 somit an einer vordefinierten Stelle X.
• Im Übergang zu dem in 6B gezeigten Zwischenzustand werden zunächst ein Opfermaterialbereich 40 oder eine Opferschicht 40 mit einem Oberflächenbereich 40a ausgebildet, z. B. durch Abscheiden. Oberhalb des Kanalbereichs K, also an der definierten Stelle X wird dann im Opfermaterialbereich 40 eine Ausnehmung 42 ausgebildet, die einen Wandbereich 42w und einen Bodenbereich 42b aufweist. Die Ausnehmung 42 durchdringt den Opfermaterialbereich 40 derart vollständig, dass der zugrunde liegende Halbleitermaterialbereich 20 und dessen Oberfläche 20a in der Region des Kanalbereichs K, also an der definierten Stelle X teilweise freigelegt werden. In der Ausführungsform der Figurenfolge 6A bis 6D wird zusätzlich eine Spacerschicht 50, z. B. aus Siliziumdioxid ausgebildet, so dass der Wandbereich 42w der Ausnehmung 42 mit Spacerelementen 50s ausgekleidet ist.
• Im Übergang zu dem in 6C gezeigten Zwischenzustand wird dann eine Abfolge von Schichten mit entsprechenden Oberflächenbereichen durchgeführt, so dass die Oberfläche 40a des Opfermaterialbereichs 40 und der Bodenbereich 42b der Ausnehmung 42 bedeckt werden und die Ausnehmung 42 bis zu einem Niveau gefüllt wird, welches das Niveau des Oberflächenbereiches 40a nicht überschreitet.
• Es handelt sich bei der Abfolge von Schichten um eine Schicht GOX' für den Gateisolationsbereich GOX mit einem Oberflächenbereich GOXa', um eine sich daran anschließende Schicht BE' für die Bottomelektrode BE mit einem Oberflächenbereich BEa', um eine sich daran anschließende Schicht 30' für den Festkörperelektrolytbereich 30 mit einem Oberflächenbereich 30a', um eine sich daran anschließende Schicht TE' für die Topelektrodeneinrichtung TE und einem Oberflächenbereich TEa' sowie um eine sich daran anschließende Schicht WL' oder CG' für die Wortleitung WL oder für das Steuergate CG mit einem Oberflächenbereich WLa', CGa'.
• Im Übergang zu dem in 6D gezeigten Zwischenzustand wird die Abfolge der Materialschichten, die im Übergang vom Zustand der 6B zum Zustand der 6C ausgebildet wurde, außerhalb des Bereichs der Ausnehmung 42 bis auf ein Niveau zurückgeführt, welches dem Oberflächenbereich CGa der ursprünglichen Schicht WL', CG' für die Wortleitung WL bzw. für das Steuergate CG in der Ausnehmung 42 entspricht. Dies kann z. B. durch ein CMP-Verfahren geschehen. Nachfolgend wird dann der Opfermaterialbereich 40 derart zurückgeätzt, dass, wie das in 6D dargestellt ist, ausschließlich der Gateisolationsbereich GOX, die Bottomelektrodeneinrichtung BE als Gate G oder als Floatinggate FG des Auswahltransistors T, der Festkörperelektrolytbereich 30, die Topelektrodeneinrichtung TE sowie das Steuergate CG bzw. die Wortleitung WL in dieser Reihenfolge als Stapelelement mit den Spacerelementen 50s an der Seite erhalten bleiben.

10

nicht flüchtige

Halbleiterspeicherzelle

11

Speicherelement

20

Halbleitermaterialbereich, Halbleitersubstrate

20a

Oberflächenbereich

30

Festkörperelektrolytbereich

30a

Oberflächenbereich

30'

Materialbereich für Festkörperelektrolytbereich 30

30a'

Oberflächenbereich

40

Opfermaterialbereich, Opferschicht

40a

Oberflächenbereich

42

Ausnehmung

42b

Bodenbereich

42w

Wandbereich

50

Abstandsbereich, Spacerbereich, Spacerschicht

50s

Spacerelement

A

Anode

BE

erste, untere oder Bottomelektrodeneinrichtung

BEa

Oberflächenbereich

BE'

Materialschicht für Bottomelektrode BE

Bea'

Oberflächenbereich

CG

Steuergate, Steuergateelektrode, Steuergatebereich

CGa

Oberflächenbereich

CG'

Materialbereich für Steuergate CG

CGa'

Oberflächenbereich

D

Drainbereich, Drain

FG

Floatinggate, Floatinggatebereich,

Floatinggateelektrode

FGa

Oberflächenbereich

FG'

Materialschicht für Floatinggate FG

FGa'

Oberflächenbereich

FKE

Festkörperelektrolyt, Festkörperelektrolytmaterial

G

Gate, Gateelektrode, Gateelektrodenbereich

Ga

Oberflächenbereich

GA

Gateanschluss

GAa

Oberflächenbereich

G'

Materialschicht für Gateelektrodeneinrichtung G

Ga'

Oberflächenbereich

GOX

Gateisolationsbereich, Gateoxid

GOXa

Oberflächenbereich

GOX'

Materialschicht für Gateisolationsbereich GOX

GOXa'

Oberflächenbereich

I

Ionenleiter

K

Kanalbereich, Kanalstrecke

Ka

Kathode

S

Source, Sourcebereich

TE

zweite, obere oder Topelektrodeneinrichtung

TEa

Oberflächenbereich

TE'

Materialschicht für Topelektrodeneinrichtung TE

TEa'

Oberflächenbereich

WL

Wortleitung, Wortleitungseinrichtung

X

vordefinierte Stelle

Claims (8)

1. Verfahren zum Herstellen eines nicht flüchtigen Halbleiterspeichers mit Halbleiterspeicherzellen (10) mit einem Speichermechanismus auf der Grundlage eines Festkörperelektrolyten, – bei welchem als Speicherelement (11) ein Festkörperelektrolytbereich (30) zwischen einer unteren Elektrode (BE) und einer oberen Elektrode (TE) ausgebildet wird, – bei welchem ein Feldeffekttransistor (T) mit einem Sourcebereich (S), einem Drainbereich (D), einem Kanal (K) dazwischen und einer zum Kanal (K) benachbarten und von diesem durch einen Gateisolationsbereich (GOX) elektrisch isolierten Gateelektrode (G) als Auswahltransistor (T) zum Ansprechen des Speicherelements (11) ausgebildet wird, – bei welchem die untere Elektrode (BE) des Speicherelements (11) der jeweiligen Halbleiterspeicherzelle (10) und die Gateelektrode (G, FG) des Feldeffekttransistors (T) der jeweiligen Halbleiterspeicherzelle (10) als derselbe Materialbereich ausgebildet werden, – bei welchem der Festkörperelektrolytbereich (30) über dessen gesteuerte Aktivierung durch gesteuertes Einbringen mindestens einer aktivierenden Spezies mit unterschiedlichen Leitfähigkeitszuständen oder Kapazitätszuständen ausbildbar vorgesehen wird, die unterschiedlichen Speicherzuständen der jeweiligen Halbleiterspeicherzelle (10) zugeordnet sind, und zwar über den jeweiligen Einfluss der Leitfähigkeitszustände oder Kapazitätszustände auf die Einsatzspannung des Feldeffekttransistors (T) als Auswahltransistor (T), – bei welchem zunächst ein zugrunde liegender Halbleitermaterialbereich (20) mit einem Oberflächenbereich (20a) und mit den Source- und Draingebieten (S, D) und dem Kanal (K) dazwischen im Oberflächenbereich (20a) des Halbleitermateri albereichs (20) für den jeweils auszubildenden Feldeffekttransistor (T) ausgebildet wird, – bei welchem dann ein den Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) bedeckender Opfermaterialbereich (40) mit einem Oberflächenbereich (40a) ausgebildet und derart strukturiert wird, – dass im Opfermaterialbereich (40) an einer jeweils definierten Stelle (X), die der Position des Kanals (K) entspricht, der Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) durch eine Ausnehmung (42) in dem Opfermaterialbereich (40) mit einem Wandbereich (42w) und einem Bodenbereich (42b) oberhalb des Kanals (K) freigelegt wird, – bei welchem dann eine Abfolge von Materialschichten (GOX', BE', 30', TE', CG') für den Gateisolationsbereich (GOX), für die Gateelektrode (G) und die untere Elektrode (BE), für den Festkörperelektrolytbereich (30) und für die obere Elektrode (TE) derart in dieser Reihenfolge ausgebildet wird, – dass zumindest der Oberflächenbereich (40a) des Opfermaterialbereichs (40) und der Bodenbereich (42b) der Ausnehmung (42) bedeckt werden und die Ausnehmung (42) bis auf ein Niveau (CGa) unterhalb des oder bis zu dem Oberflächenbereich (40a) des Opfermaterialbereichs (40) gefüllt wird, – bei welchem dann die Abfolge der Schichten (GOX', BE', 30', TE', CG') außerhalb der Ausnehmung (42) und der Opfermaterialbereich (40) mit Stopp auf dem Niveau (CGa) der Füllung in der Ausnehmung (42) zurückgenommen werden und – bei welchem dann der Opfermaterialbereich (40) entfernt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass nach dem Ausbilden der Ausnehmung (42) und vor dem Füllen der Ausnehmung (42) eine den Wandbereich (42w) der Aus nehmung (42) bedeckende Spacerschicht (50) oder entsprechende Spacerelemente (50s) ausgebildet werden.
3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Gateelektrode (G) eine Floatinggateelektrode (FG) des Feldeffekttransistors (T) ist.
4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die obere Elektrode (TE) des Speicherelements (11) der Halbleiterspeicherzelle (10) oder ein Teil davon als der Gateanschlussbereich (GA) einer Steuergateelektrode (CG) des Feldeffekttransistors (T) der Halbleiterspeicherzelle (10) oder als Teil davon ausgebildet wird.
5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die obere Elektrode (TE) als Reservoir für die den Festkörperelektrolytbereich (30) aktivierende mindestens eine Spezies ausgebildet wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass als mindestens eine den Festkörperelektrolytbereich (30) aktivierende Spezies Ionen vorgesehen werden, insbesondere Metall- oder Silberionen, vorzugsweise Silberkationen.
7. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die obere Elektrode (TE) aus oder mit einem Material oder einer beliebigen Kombination von Materialien ausgebildet wird aus der Gruppe, die besteht aus Kupfer, Wolfram und Silber, insbesondere als Doppelschicht, vorzugsweise mit Silber zuunterst.
8. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, – dass die Gateelektrode (G) des Feldeffekttransistors (T) als floatendes Gate (FG) oder als Floatinggate (FG) ausgebildet wird und – dass ein sich an die obere Elektrode (TE) anschließender Materialbereich, insbesondere eine Wortleitung (WL) oder ein Teil davon, als Steuergate (CG) ausgebildet wird.