DE102004061548A1 - Integration von 1T1R-CBRAM-Speicherzellen - Google Patents

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Abstract

Die Aufgabe, ein Konzept zur Integration von CBRAM-Speicherzellen mit einer 1T1R-CBRAM-Architektur anzugeben, bei der ein Transistor zusammen mit einem resitiv schaltenden Festkörperelektrolyt-Element eine CBRAM-Speicherzelle darstellen, sowie ein kostengünstiges Verfahren zu deren Herstellung bereitzustellen, wird durch die vorliegende Erfindung gelöst, indem eine Elektrode, insbesondere die Top-Elektrode bzw. die Plate-Leitung des Speicherzellen-Felds als durchgehende Platte bzw. Elektrode ausgeführt wird, so dass eine Anzahl von Speicherzellen eines Arrays eine gemeinsame Elektrode (Plate-Leitung) haben bzw. über eine gemeinsame Elektrode miteinander verbunden sind. Eine solche gemeinsame Elektrode hat den Vorteil, dass zu deren Herstellung keine aufwändigen Lithographie-Prozesse mit kritischen Strukturen erforderlich sind. Dadurch wird zum einen der Aufbau des erfindungsgemäßen Speicherzellen-Arrays vereinfacht und zum anderen der Aufwand der Prozesse zu deren Herstellung reduziert.

Description

  • Die Erfindung betrifft ein Speicherzellen-Array bzw. ein Speicherzellen-Feld zur Integration von resistiv schaltenden Festkörperelektrolyt-Speicherzellen. Die Erfindung betrifft ferner ein Verfahren zur Herstellung eines Speicherzellen-Felds mit integrierter Anordnung von Festkörperelektrolyt-Speicherzellen und insbesondere von 1T1R-CBRAM-Speicherzellen in minimaler Strukturgröße.
  • Ein integriertes Speicherbauelement umfasst üblicherweise ein Zellenfeld (Array) bestehend aus einer Vielzahl von Speicherzellen und einer Matrix von elektrisch leitenden Zuleitungen, die aus Spalten- und Zeilenzuleitungen bzw. Wort- und Bitleitungen aufgebaut ist. Bei dieser Art von Speicherarrays mit sog. Cross-point-Architektur befinden sich die Speicherzellen jeweils an den Kreuzungspunkten der elektrisch leitenden Zuleitungen, die jeweils über eine obere Elektrode bzw. Top-Elektrode und eine untere Elektrode bzw. Bottom-Elektrode mit der Speicherzelle verbunden sind. Um eine Änderung des Informationsinhalts in einer bestimmten Speicherzelle am adressierten Kreuzungspunkt herbeizuführen oder den Speicherzelleninhalt abzurufen, werden die betreffenden Wort- und Bitleitungen selektiert und entweder mit einem Schreibstrom oder mit eine Lesestrom beaufschlagt.
  • Es sind unterschiedliche Arten von Halbleiterspeichern bekannt, wie z.B. ein RAM (Random Acess Memory). Ein RAM-Speicherbauelement ist ein Speicher mit wahlfreiem Zugriff, d.h. es können Daten unter einer bestimmten Adresse abgespeichert und später unter derselben Adresse wieder ausgelesen werden. Eine bestimmte Art von RAM-Halbleiterspeichern sind DRAMs (Dynamic Random Access Memory), die im Allgemeinen nur ein einziges, entsprechend angesteuertes kapazitives Element pro Speicherzelle enthalten, wie z.B. einen Trench-Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann. In einer DRAM-Speicherzelle bleibt jedoch die Ladung bzw. die gespeicherte Information nur verhältnismäßig kurze Zeit erhalten, weshalb regelmäßig ein sogenannter „Refresh" durchgeführt werden muss, wobei der entsprechende Informationsinhalt erneut in die Speicherzelle geschrieben bzw, aufgefrischt wird. Im Gegensatz zu den DRAMs muss bei SRAMs (Static Random Access Memory) kein „Refresh" durchgeführt werden, solange die Versorgungsspannung am Chip anliegt. Bei nicht-flüchtigen Speichertypen, wie z.B. EPROMs, EEPROMs und Flash-Speichern, bleiben die gespeicherten Daten auch dann gespeichert, wenn die Versorgungsspannung abgeschaltet wird.
  • Die derzeit üblichen Halbleiterspeicher-Technologien beruhen in der Mehrzahl auf dem Prinzip der Ladungsspeicherung in durch standardgemäße CMOS-Prozesse (complement metal oxide semiconductor) hergestellten Materialien. Das in dem DRAM-Speicherkonzept bestehende Problem von Leckströmen, die zum Ladungsverlust bzw. Informationsverlust führen, wird bislang durch das ständige Auffrischen der gespeicherten Ladung nur unbefriedigend gelöst, was zu einem hohen Energieverbrauch des DRAM-Chips führt. Das Flash-Speicherkonzept unterliegt dem Problem der durch Barrierenschichten begrenzten Schreib- und Lesezyklen, wobei auch für die hohen Schaltspannungen und die langsamen Lese- und Schreibzyklen noch keine optimale Lösung gefunden wurde. Überdies sind lange Schreibzeiten im Bereich von mehreren μs bis ms nötig.
  • Seit Kurzem sind auch sogenannte CB-Speicherzellen bzw. CBRAM-Speicherzellen (CB = Conductive Bridging) bekannt, in denen durch einen resistiven Schaltvorgang digitale Informationen abgespeichert werden können. Eine CB- bzw. CBRAM-Speicherzelle kann durch bipolares elektrisches Pulsen zwischen unterschiedlichen elektrischen Widerstandswerten geschaltet werden. In einer einfachen Ausführung kann ein solches Element durch Anlegen kurzer Strom- oder Spannungspulse zwischen einem sehr hohen (z.B. im GOhm Bereich) und einem deutlich niedrigeren Widerstandswert (z.B. im kOhm Bereich) geschaltet werden, wobei die Schaltgeschwindigkeiten unter einer Mikrosekunde liegen können.
  • Der Aufbau von Conductive Bridging-Speicherzellen (CB-Speicherzelle oder CBRAM-Speicherzelle) bzw. Festkörperelektrolyt-Speicherzellen besteht im Wesentlichen aus einer oberen Elektrode bzw. Top-Elektrode und einer unteren Elektrode bzw. Bottom-Elektrode sowie einem dazwischen angeordneten Volumen mit elektrochemisch aktivem Material, das mit einem Metall, insbesondere mit Silber oder z.B. Kupfer dotiert sein kann. Als elektrochemisch aktives Material für den Ionenleiter werden im Allgemeinen Materialien, wie z.B. GexSe1-x, GexS1-x, WOx, Cu-S, Cu-Se oder ähnliche chalcogenidhaltige Verbindungen eingesetzt. Als reaktive Materialien für die reaktive Metallelektrode werden typischerweise Kupfer (Cu) oder insbesondere Silber (Ag) verwendet. Typischerweise hat die CBRAM Zelle einen asymmetrischen Aufbau, d.h. das Elektrodenmaterial 1 ist von dem Elektrodenmaterial 2 verschieden.
  • Der oben genannte Schaltvorgang basiert bei solchen CB-Speicherzellen im Prinzip darauf, dass durch Anlegen entsprechender Strom- oder Spannungspulse mit bestimmter Intensität bzw. Höhe und Dauer an den Elektroden in dem zwischen den Elektroden angeordneten, aktiven Chalcogenidmaterial metallreiche Elemente sogenannter Cluster im Chalcogenidmaterial-Volumen in ihrer Zahl und/oder Größe immer weiter anwachsen bis die beiden Elektroden schließlich elektrisch leitend überbrückt, d.h. elektrisch leitend miteinander verbunden sind, was dem elektrisch leitenden Zustand der CB-Speicherzelle entspricht.
  • Durch Anlegen von entsprechend inversen Strom- oder Spannungspulsen kann dieser Vorgang wieder rückgängig gemacht werden, wodurch die betreffende CB-Speicherzelle wieder zurück in einen hochohmigen Zustand gebracht werden kann. Auf diese Weise wird ein Umschalten zwischen einem Zustand mit einer höheren elektrischen Leitfähigkeit der CB-Speicherzelle und einem Zustand mit einer geringeren elektrischen Leitfähigkeit der CB-Speicherzelle erreicht. Die elektrische Leitfähigkeit der CB-Speicherzelle kann einem logischen Speicherzustand (logische „1" oder logische „0") zugeordnet werden. Zur Detektion des Zustands der Speicherzelle wird der Strom bei einer angelegten Lesespannung Uread ausgewertet, wobei Uread < Uwrite (Schreibspannung)ist.
  • Bislang sind lediglich Ergebnisse aus der Herstellung von Einzel-Speicherzellen in vertikaler bzw. koplanarer Geometrie bekannt, die jedoch für hochdichte Speicher weniger geeignet sind. Das allgemeine Ziel der vorliegenden Erfindung ist daher die Schaffung einer Festkörperelektrolyt-Speicherzelle bzw. CB-Speicherzelle, die für wettbewerbsfähige, kommerzielle Anwendungen geeignet ist. Dazu müssen CB-Speicherzellen in einem Array mit möglichst dichter Integration bzw. guter Skalierbarkeit unter Verwendung einer möglichst einfachen Technologie hergestellt werden, die zuverlässige Ergebnisse liefert.
  • Wie oben beschrieben, ist es bei einer Festkörperelektrolyt-Speicherzelle möglich, durch Anlegen bipolarer Spannungspulse an den Elektroden metallische Ionen aus der Anode in den Ionenleiter kontrolliert eindiffundieren zu lassen. Diese metallischen Ionen sind im einfachsten Fall identisch mit dem Anodenmaterial, d.h. metallisches Anodenmaterial wird oxidiert und geht beim Anlegen einer positiven Schreibspannung Uwrite > Uread im Ionenleiter in Lösung. Die Ionendiffusion kann durch die Dauer, die Amplitude und die Polarität der extern eingeprägten elektrischen Spannung in die Speicherzelle kontrolliert werden. Beim Anlegen einer positiven elektrischen Spannung Uwrite an die hier beschriebene Festkörperelektrolyt-Speicherzelle diffundieren die metallischen Kationen unter dem Einfluss des extern über die Elektroden der CB-Speicherzelle angelegten elektrischen Feldes durch den Ionenleiter in Richtung der Kathode. Sobald ausreichend viele Metallionen von der Anode in den Ionenleiter diffundiert sind, kann sich eine niederohmige metallische Brücke zwischen der Anode und der Kathode ausbilden, wodurch der elektrische Widerstand der Speicherzelle stark absinkt, da die hochohmige Festkörperelektrolytmatrix elektrisch kurzgeschlossen wird.
  • Für solche resistiv schaltende CBRAM-Speicher wurden bisher lediglich Konzepte zur Herstellung und Programmierung von Einzel-Speicherzellen publiziert. Da in einem RAM-Speicherbauelement allgemein möglichst viele Speicherzellen untergebracht werden sollen, ist es erstrebenswert, diese so einfach wie möglich und auf engstem Raum herzustellen, d.h. zu in einem Speicherzellen-Array bzw. einem Speicherzellen-Feld zu integrieren und zu skalieren.
  • Für die Anordnung einer Vielzahl von CBRAM-Speicherzellen in einem Speicherzellen-Array wurde beispielsweise die oben genannte cross-point Architektur vorgeschlagen, bei der die Speicherzellen über eine Matrix von Wort- und Bitleitungen angesteuert werden, sowie eine 1TnR Anordnung, bei der ein Transistor zusammen mit einer Anzahl von schaltbaren Widerständen eine Speicherzelle darstellen. Für beide Fälle ist jedoch bislang kein Integrationskonzept bekannt.
    •
  • Aufgabe der vorliegenden Erfindung ist es, ein Konzept zur Integration von CBRAM-Speicherzellen mit einer 1T1R-CBRAM-Architektur anzugeben, bei der ein Transistor zusammen mit einem resistiv schaltenden Festkörperelektrolyt-Element eine CBRAM-Speicherzelle darstellen. Eine weitere Aufgabe besteht darin, ein möglichst kostengünstiges Verfahren zur Herstellung eines Speicherzellen-Arrays mit einer 1T1R-CBRAM-Architektur bereitzustellen.
  • Die Aufgabe wird nach der vorliegenden Erfindung durch ein Speicherzellen-Feld mit den im Anspruch 1 angegebenen Merkmalen sowie durch ein Verfahren gemäß Anspruch 8 gelöst. Vorteilhafte Ausführungsformen der Erfindung sind jeweils in den Unteransprüchen definiert.
  • Gemäß einem Aspekt der vorliegenden Erfindung werden die oben genannten Aufgaben gelöst durch ein Speicherzellen-Feld mit integrierter Anordnung von Festkörperelektrolyt-Speicherzellen und insbesondere von CBRAM-Festkörperelektrolyt-Speicherzellen mit 1T1R-Architektur, die jeweils einen Schichtenstapel umfassen, der zumindest aus einer unteren sowie einer oberen elektrisch leitfähigen, insbesondere metallischen Schicht und einer dazwischen angeordneten Schicht aus Festkörperelektrolyt-Material bzw. Ionenleiter-Material besteht, und jede Festkörperelektrolyt-Speicherzelle jeweils über eine Wortleitung, eine Bitleitung und eine Plate-Leitung mittels eines Auswahltransistors ansteuerbar ist, wobei zumindest eine Anzahl von Festkörperelektrolyt-Speicherzellen in dem Speicherzellen-Feld eine gemeinsame Plate-Elektrode aufweisen bzw. an eine gemeinsame Plate-Leitung angeschlossen sind.
  • Ein wesentliches Merkmal der vorliegenden Erfindung besteht folglich darin, dass eine Elektrode, insbesondere die Top-Elektrode bzw. die Plate-Leitung des Speicherzellen-Felds als durchgehende Platte bzw. Elektrode ausgeführt wird, so dass die Speicherzellen eines Arrays eine gemeinsame Elektrode (Plate-Leitung) haben bzw. über eine gemeinsame Elektrode miteinander verbunden sind. Eine solche gemeinsame Elektrode hat den Vorteil, dass zu deren Herstellung keine aufwendigen Lithographie-Prozesse mit kritischen Strukturen erforderlich sind. Dadurch wird zum einen der Aufbau des erfindungsgemäßen Speicherzellen-Arrays vereinfacht und zum anderen der Aufwand der Prozesse zu deren Herstellung reduziert und damit kostengünstiger.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung werden die oben genannten Aufgaben gelöst durch ein Verfahren zur Herstellung mindestens eines Speicherzellen-Felds mit integrierter Anordnung von Festkörperelektrolyt-Speicherzellen und insbesondere von CBRAM-Festkörperelektrolyt-Speicherzellen zur Erzeugung eines Speicherarrays mit 1T1R-Architektur, wobei das Verfahren zumindest die folgenden Schritte umfasst:
    Abscheiden einer unteren Elektrodenmaterialschicht auf einem Silizium-Substrat,
    Strukturieren der unteren Elektrodenmaterialschicht zur Bildung von unteren Leiterbahnen,
    Erzeugen von ersten Elektroden für die Festkörperelektrolyt-Speicherzellen,
    Erzeugen eines Schichtstapels auf den vorstrukturierten unteren Elektrodenmaterialschicht durch Abscheiden eines Festkörperelektrolyt-Materials bzw. eines Ionenleiter-Materials sowie eines reaktiven Metalls und
    Abscheiden einer oberen Elektrodenmaterialschicht zur Erzeugung einer zweiten Elektrode, an die eine Anzahl von Festkörperelektrolyt-Speicherzellen gemeinsam angeschlossen ist.
  • Durch die vorliegende Erfindung wird eine Integrationsmöglichkeit vorgeschlagen, wodurch die Herstellung eines CB-Speicherzellen-Arrays bzw, eines CBRAM-Speicherzellen-Arrays in ein CMOS-Herstellungsverfahren integriert werden kann. Dazu werden unterschiedliche Möglichkeiten angegeben, ein CBRAM-Modul mit integrierter Anordnung von 1T1R-CBRAM-Speicherzellen in minimaler Strukturgröße zu realisieren. Mit dem Integrationsansatz nach der vorliegenden Erfindung ist es möglich, im Speicherzellen-Array eine hohe Speicherzellendichte zu erreichen und dabei einzelne CBRAM-Speicherzellen im Array durch ein vorgegebenes Schaltpuls-Schema unabhängig voneinander zu programmieren, zu löschen und zu lesen. Durch den vorliegenden Integrationsansatz kann die Größe einer einzelnen Zelle bis auf 6F2 reduziert werden; wobei F die kleinste lithographisch auflösbare laterale Dimension ist (F = feature size). Ein besonderer Vorteil der vorliegenden Erfindung besteht darin, dass durch die Verwendung der sogenannten Common Plate Architektur die gemeinsame Top-Elektrode bzw. die Plate-Leitung der CBRAM-Speicherzellen nicht für jede CBRAM-Speicherzelle einzeln strukturiert werden muss. Dadurch wird hinsichtlich der Prozesstechnik eine wesentliche Vereinfachung gegenüber einem Standard-Integrationsansatz erreicht, der beispielsweise die Strukturierung einer Top-Elektrode bzw. Plate-Leitung für jede einzelne Speicherzelle vorsieht.
  • Das Prinzip der vorliegenden Erfindung beruht auf der Einrichtung und Verwendung einer gemeinsamen Top-Elektrode bzw. Plate-Leitung für eine Vielzahl von CBRAM-Speicherzellen, die in einem Speicherzellen-Array integriert bzw. angeordnet sind. Dazu wird diese gemeinsame Top-Elektrode am Rande des Speicherzellen-Arrays bzw. des Speicherzellen-Feldes oder an einer anderen geeigneten Stelle strukturiert. Die Herstellung der gemeinsamen Top-Elektrode bzw. Plate-Leitung erfolgt vorzugsweise durch trockenchemische oder nasschemische Verfahren und ist damit räumlich begrenzt.
  • Zur Herstellung des erfindungsgemäßen Speicherzellen-Arrays mit integrierten CBRAM-Speicherzellen wird die CBRAM Speicher-Zelle in den sogenannten CC-Kontakt ("Node-Kontakt") aufgesetzt bzw. über den sogenannten CC-Kontakt, der über einen sogenannten CA-Kontakt mit dem jeweiligen Auswahltransistor im Silizium-Substrat verbunden ist. Gemäß bevorzugter Ausführungsformen des erfindungsgemäßen Verfahrens werden unterschiedliche Integrationsansätze vorgeschlagen, durch die das aktive Material (z.B. GeSe/Ag) der Festkörperelektrolyt-Speicherzelle strukturiert wird.
  • Nach einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird das aktive Festkörperelektrolytmaterial in den zurückgeätzten CC-Kontakt eingefüllt und anschließend planarisiert. Dabei erfolgt dieser Prozess vorzugsweise unter zusätzlicher Einrichtung von Barrierenschichten, um den Diffusionsbereich des Festkörperelektrolytmaterials zu begrenzen.
  • Dazu wird der fertig geformte und planarisierte Kontakt z.B. nasschemisch um ein bestimmtes Ausmaß zurückgeätzt, um den erforderlichen Platz für den Speicherwiderstand zu schaffen. Zusätzlich kann das Speicherzellen-Array bzw. das Zellenfeld gegenüber der Peripherie mit Hilfe eines unkritischen Lithographieschritts abgedeckt werden. Anschließend kann das Ionenleiter-Material (z.B. GeSe) sowie das reaktive Metall (z.B. Ag) abgeschieden werden. Anschließend wird sowohl das Ionenleiter-Material als auch das reaktive Metall mittels chemisch-mechanisches Polieren (CMP) planarisiert.
  • Alternativ ist es möglich, zunächst das Ionenleiter-Material abzuscheiden und zu planarisieren sowie anschließend planar reaktives Metall und die Plate-Elektrode gemeinsam abzuscheiden. Auf diese Weise kann verhindert werden, dass das reaktive Metall (Ag) strukturiert wird. In jedem Fall wird jedoch die Plate-Elektrode nach ihrer Abscheidung mit einem ebenfalls unkritischen Lithographieschritt an den Rändern des Speicherzellen-Arrays bzw. des Zellenfeldes oder an einer anderen geeigneten Stelle strukturiert.
  • Gemäß einer zweiten bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird nach der Rückätzung des Plugs (und TiN liners) eine Diffusionsbarriere beispielsweise aus SiN konform aufgebracht und anschließend durch eine anisotrope Ätzung der Kontakt zum Plug wieder hergestellt. Dadurch wird eine mögliche Ausdiffusion der aktiven Materialien wie z.B. von Silberionen verhindert.
  • Gemäß einer dritten bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens kann die notwendige Planarisierung des aktiven Materials auch ohne Verwendung eines CMP-Werkzeugs vorgenommen werden. Dabei wird analog zum oben beschriebenen Verfahrensablauf der Plug (mit dem TiN liner) zurückgeätzt und anschließend das Ionenleiter-Material abgeschieden. Beim Abscheiden des Ionenleiter-Materials ist darauf zu achten, dass die geschaffene Öffnung nicht vollständig, sondern nur teilweise aufgefüllt wird. Anschließend wird das reaktive Metall (Ag) abgeschieden und die entstandenen Chalcogenidschicht dotiert, wobei wiederum eine vollständige Viafüllung vermieden wird.
  • Anschließend wird eine Nitrid-Opferschicht sowie eine dicke Oxid-Opferschicht zum Ausgleich der verbliebenen Topographie abgeschieden. Diese wird daraufhin in einem Standardprozess mit einem CMP-Werkzeug bis auf die Nitridschicht chemisch-mechanisch poliert und planarisiert und das SiN der Diffusionssperre an den offen liegenden Stellen geätzt.
  • Anschließend kann mit einem Nassätzschritt das aktive Material in die Vias strukturiert werden und zum Abschluss die nun überflüssig gewordenen Opferschichten wieder entfernt werden. Daraufhin kann die Plate-Elektrode abgeschieden und strukturiert werden.
  • Ähnlich zu der oben beschriebenen dritten bevorzugten Ausführungsform verläuft eine vierte bevorzugte Ausführungsform des erfindungsgemäßen Verfahrens, wobei ebenfalls eine zusätzliche Diffusionssperre beispielsweise aus SiN eingebracht wird und der Kontakt zum Plug durch einen anisotropen Rückätzschritt hergestellt wird.
  • Ein wesentlicher Aspekt bei den oben beschriebenen Ausführungsformen des erfindungsgemäßen Verfahrens besteht darin, dass im Ergebnis eine Vielzahl von Speicherzellen an einer gemeinsamen Top-Elektrode, der sogenannten Plate-Leitung (PL), elektrisch angeschlossen sind.
  • Nach der vorliegenden Erfindung kann die Plate-Leitung beim Betrieb der CBRAM-Speicherzellen im einfachsten Fall auf einem konstanten Potential-Niveau gehalten werden, was im Zusammenhang mit 1 zur Puls-Ansteuerung der Bitleitung und der Wortleitung einer resistiv schaltenden Festkörperelektrolyt-Speicherzelle erläutert wurde. Daraus ergibt sich neben einer einfachen Verschaltung der Speicherzellen auch der Vorteil einer minimalen wechselseitigen Beeinflussung der jeweiligen Speicherzellen.
  • Im Folgenden wird die Erfindung anhand von bevorzugten Ausführungsbeispielen unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert.
    •
  • 1 zeigt zwei Diagramme zur Puls-Ansteuerung der Bitleitung und der Wortleitung einer resistiv schaltenden Festkörperelektrolyt-Speicherzelle, wie z.B. einer CBRAM-Speicherzelle;
  • 2 zeigt eine Anordnung bzw. eine elektrische Schaltung von Festkörperelektrolyt-Speicherzellen in 1T1R-CBRAM-Architektur, die einem Speicherzellen-Feld mit 1T1R-CBRAM-Speicherzellen nach einer bevorzugten Ausführungsform der vorliegenden Erfindung zugrunde liegt;
  • 3 zeigt eine schematische Schnittansicht durch ein Speicherzellen-Feld mit 1T1R-CBRAM-Architektur gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 4 zeigt eine schematische Schnittansicht durch ein Speicherzellen-Feld mit 1T1R-CBRAM-Architektur gemäß einer ersten in 3 dargestellten bevorzugten Ausführungsform der vorliegenden Erfindung, wobei die Ebene der Schnittansicht von 4 entlang der in 3 eingezeichneten Linie A-A verläuft;
  • 5 zeigt eine schematische Schnittansicht durch ein Speicherzellen-Feld mit 1T1R-CBRAM-Architektur gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 6 zeigt eine schematische Schnittansicht durch ein Speicherzellen-Feld mit 1T1R-CBRAM-Speicherzellen gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 7 und 8 zeigen eine schematische Darstellung einzelner Prozessschritte einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Speicherzellen-Felds mit 1T1R-CBRAM-Architektur gemäß der in 6 gezeigten Ausführungsform der vorliegenden Erfindung; und
  • 9 zeigt eine schematische Schnittansicht durch ein Speicherzellen-Feld mit 1T1R-CBRAM-Architektur gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung.
  • In 1 ist jeweils ein Diagramm zur Puls-Ansteuerung in Form von Spannungsimpulsen an der Bitleitung V(BL) und an der Wortleitung V(BL) einer resistiv schaltenden Festkörperelektrolyt-Speicherzelle dargestellt. Die Diagramme zeigen jeweils eine zeitliche Abfolge von einem Schreibimpuls „write", einem Leseimpuls „read", einem Löschimpuls „erase" und einem weiteren Leseimpuls „read" an die Elektroden der Festkörperelektrolyt-Speicherzelle.
  • Wie oben beschrieben, werden durch Anlegen bipolarer Spannungspulse an den Elektroden der Festkörperelektrolyt-Speicherzelle metallische Ionen aus der Anode in den Ionenleiter der Festkörperelektrolyt-Speicherzelle kontrolliert eindiffundiert. Beim Anlegen einer positiven elektrischen Schreibspannung Uwrite > Uread an die Elektroden der Festkörperelektrolyt-Speicherzelle diffundieren die metallischen Kationen von der Anode unter dem Einfluss des externen elektrischen Feldes durch den Ionenleiter in Richtung der Kathode und gehen im Ionenleiter in Lösung. Das Ausmaß der Ionendiffusion wird durch die Dauer, die Amplitude und die Polarität der extern eingeprägten elektrischen Spannung in die CB-Speicherzelle kontrolliert.
  • Beim Anlegen einer inversen elektrischen Löschspannung Uerase an die Elektroden der Festkörperelektrolyt-Speicherzelle diffundieren die metallischen Kationen vom Ionenleiter zurück zur Anode, wodurch die Dichte der Metallionen im Ionenleiter abnimmt. Zum Lesen der CB-Speicherzelle werden geringere Impulshöhen bzw. Spannungen Uread verwendet, um den Zustand der Speicherzelle nicht zu verändern. Dabei kann zur Bemessung der Spannungsimpulse immer von einer mittleren Plate-Spannung VPL ausgegangen werden, da für die beschriebenen Operationen in der CBRAM-Speicherzelle lediglich das entsprechende Spannungsverhältnis zwischen Bitleitung und Wortleitung vorliegen muss. Erfindungsgemäß kann dabei die Plate-Spannung VPL konstant bleiben, da es für die unterschiedlichen Betriebsarten der CBRAM-Speicherzelle maßgeblich auf die Spannungsverhältnisse an der Wort- und Bitleitung ankommt.
  • 2 zeigt eine Anordnung von Festkörperelektrolyt-Speicherzellen in einer elektrischen Schaltung mit 1T1R-CBRAM-Architektur, wie sie einem Speicherzellen-Feld mit 1T1R-CBRAM-Speicherzellen nach einer bevorzugten Ausführungsform der vorliegenden Erfindung zugrunde liegen kann. Das Speicherzellen-Feld umfasst elektrische Zuleitungen, die in einer Matrix aus Wortleitungen WL und Bitleitungen BL orthogonal zueinander ausgerichtet sind. Gemäß der 1T1R-Architektur ist jeweils ein Resistor bzw. eine resistiv schaltende Festkörperelektrolyt-Speicherzelle R mit einem Auswahltransistor T in Reihe geschaltet, wobei der Transistor T auf der dem Resistor gegenüberliegenden Seite mit der Bitleitung BL und an seinem Gate mit der benachbarten Wortleitung WL verbunden ist.
  • Auf der dem Transistor gegenüberliegenden Seite ist die resistiv schaltende Festkörperelektrolyt-Speicherzelle bzw. CBRAM-Speicherzelle R an eine Plate-Leitung angeschlossen. Die Plate-Leitungen verlaufen auf einer anderen Ebene als die Wortleitungen WL und Bitleitungen BL und sind deshalb nicht in 2 dargestellt. Gemäß einem Aspekt der vorliegenden Erfindung sind die Plate-Leitungen PL der CBRAM-Speicherzellen R miteinander verbunden, d.h. sämtliche CBRAM-Speicherzellen R eines Speicherzellen-Felds bzw. die CBRAM-Speicherzellen aus einem bestimmten Bereich des Speicherzellen-Felds an eine gemeinsame Plate-Leitung angeschlossen.
  • Zwischen der Bitleitung BL und dem Transistor T befindet sich CA-Kontakt und zwischen dem Transistor T und der Festkörperelektrolyt-Speicherzelle bzw. CBRAM-Speicherzelle R befindet sich ein CC-Kontakt, vorzugsweise aus Wolfram (W), die nachfolgend noch näher beschrieben werden. Mit dieser 1T1R-CBRAM-Architektur wird in einem erfindungemäßen Speicherzellen-Feld jeweils nur ein Transistorelement zur Ansteuerung einer CBRAM-Speicherzelle benötigt.
  • 3 zeigt eine schematische Schnittansicht durch ein Speicherzellen-Feld mit 1T1R-Architektur gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung. In 3 ist eine Linie A-A eingezeichnet, welche die Schnittebene von 4 darstellt. Links von der Linie A-A ist eine Schnittansicht durch einen CB-Kontakt dargestellt, während auf der rechten Seite der Linie A-A eine Schnittansicht durch einen CC-Kontakt („Node-Kontakt") dargestellt ist.
  • Das erfindungsgemäße Speicherzellen-Feld ist auf einem Silizium-Substrat S aufgebaut, in dem Transistoren bzw. Auswahltransistoren T strukturiert sind, die jeweils durch Isolationen I voneinander getrennt sind. Die Transistoren werden jeweils über einen sogenannten CA-Kontakt CA kontaktiert, auf dem sich ein sogenannter CB-Kontakt befindet, der den CA-Kontakt und damit den Auswahltransistor T mit einer Bitleitung BL verbindet. In einer anderen Ebene des erfindungsgemäßen Speicherzellen-Felds, die auf der rechten Seite der Linie A-A dargestellt ist, wird jeweils ein Auswahltransistor T über den CA-Kontakt und den CC-Kontakt mit dem aktiven Material einer resistiv schaltenden Festkörperelektrolyt-Speicherzelle R verbunden, woraus sich die 1T1R-Architektur des Speicherzellen-Felds ergibt.
  • Auf der dem CC-Kontakt gegenüberliegenden Seite ist die Festkörperelektrolyt-Speicherzelle mit einer Plateline PL verbunden, die als durchgehende Elektrodenplatte ausgebildet ist. Auf diese Weise sind die Festkörperelektrolyt-Speicherzellen des Speicherzellen-Felds oder eine Anzahl von Speicherzellen eines Unterarrays des Speicherzellen-Felds über eine gemeinsame Plate-Leitung bzw. über eine gemeinsame Plate-Elektrode miteinander verbunden. Die Verwendung einer gemeinsamen Plate-Elektrode führt zu einem erfindungsgemäßen Speicherzellen-Feld mit einfachem Aufbau, für den dessen Herstellung Lithographie-Prozesse mit geringerem Aufwand und ohne kritische Strukturen erforderlich sind.
  • 4 zeigt eine schematische Schnittansicht durch ein Speicherzellen-Feld mit 1T1R-CBRAM-Architektur gemäß einer ersten in 3 dargestellten bevorzugten Ausführungsform der vorliegenden Erfindung, wobei die Ebene der Schnittansicht von 4 entlang der in 3 eingezeichneten Linie A-A verläuft. Wie bei der in 3 dargestellten Ansicht ist das erfindungsgemäße Speicherzellen-Feld auf einem Silizium-Substrat S aufgebaut, in dem Transistoren bzw. Auswahltransistoren T strukturiert sind, deren Source/Drain-Gebiete SD beispielsweise durch eine Shallow-Trench-Isolation STI voneinander isoliert sind. Der mit F (F = feature size) bezeichnete Doppelpfeil deutet die kleinste lithographisch auflösbare laterale Dimension bzw. Strukturgröße an, die durch die verwendete Lithographie erreichbar ist.
  • Die Auswahltransistoren T sind jeweils über einen sogenannten CA-Kontakt CA kontaktiert, der wiederum durch einen CC-Kontakt mit dem aktiven Material R der Festkörperelektrolyt-Speicherzelle verbunden ist. Da sich die Bitleitung BL in einer anderen Ebene als die Papierebene von 4 befindet, ist die Bitleitung BL in gestrichelten Linien angedeutet. Der CC-Kontakt stellt damit die untere Elektrode bzw. Bottom-Elektrode der Festkörperelektrolyt-Speicherzelle dar. Oberhalb des Bereichs mit dem aktiven Material R der Festkörperelektrolyt-Speicherzelle ist die Plate-Leitung PL angeordnet, die sich als durchgenehnde Elektrodenplatte über eine Anzahl von Festkörperelektrolyt-Speicherzellen des Speicherzellen-Felds erstreckt. Die Plate-Leitung PL stellt damit für eine Anzahl von Festkörperelektrolyt-Speicherzellen die gemeinsame obere Elektrode bzw. die gemeinsame Top-Elektrode dar.
  • 5 zeigt eine schematische Schnittansicht durch ein Speicherzellen-Feld mit 1T1R-CBRAM-Architektur gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung. Die in 5 dargestellte Ausführungsform des erfindungsgemäßen Speicherzellen-Felds entspricht in vielen Merkmalen der in 4 dargestellten Ausführungsform, so dass sich die nachfolgende Beschreibung auf die unterschiedlichen Merkmale beschränkt.
  • Das aktive Material der Festkörperelektrolyt-Speicherzelle kann silberhaltiges Material beinhalten, das in SiO2 eine hohe Mobilität aufweist, so dass es aus dem Bereich mit dem aktive Material R ausdiffundieren und sich unkontrolliert im Speicherzellen-Feld ausbreiten kann. Durch Silberverunreinigungen können die Kennlinien der Auswahltransistoren T sowie das elektrische Verhalten anderer Komponenten im Silizium-Substrat S verändert und damit die Funktion des Speicherzellen-Felds insgesamt beeinträchtigt werden.
  • Um eine Beeinträchtigung der Funktionsfähigkeit der Festkörperelektrolyt-Speicherzelle durch diffundierende Substanzen aus dem Bereich mit dem aktiven Material R zu verhindern, wird bei einem Speicherzellen-Feld gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung vorgeschlagen, den Bereich mit dem aktiven Material R der Festkörperelektrolyt-Speicherzelle seitlich durch Barriereschichten B zu begrenzen. Dadurch kann ein Ausdiffundieren des Silbermaterials, silberhaltigen Materials oder anderer Substanzen aus dem Bereich mit dem aktiven Material R verhindert werden, um ein möglichst zuverlässiges Ansprechverhalten der Auswahltransistoren T mit definierten Schwellwerten zu gewährleisten.
  • Dazu wird an den Rändern des Bereichs mit dem aktiven Material R der Festkörperelektrolyt-Speicherzelle mit einer Barriereschicht B versehen, die sich von der unteren Elektrode bzw, dem CC-Kontakt CC bis zur oberen Elektrode bzw. der Plate-Leitung PL der Festkörperelektrolyt-Speicherzelle erstreckt. Die Barriereschicht B kann aus einer Nitridverbindung, wie z.B. Siliziumnitrid, Aluminiumnitrid oder einem anderen isolierenden Material hergestellt werden.
  • 6 zeigt eine schematische Schnittansicht durch ein Speicherzellen-Feld mit 1T1R-CBRAM-Speicherzellen gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung. Die in 6 dargestellte Ausführungsform des erfindungsgemäßen Speicherzellen-Felds entspricht in den meisten Merkmalen der in 4 bzw. der in 5 dargestellten Ausführungsform, so dass sich die nachfolgende Beschreibung auf die davon abweichenden Merkmale beschränkt. Wie in 6 zu erkennen, ist der Bereich mit dem aktiven Material R der Festkörperelektrolyt-Speicherzelle in Form einer Wanne ausgebildet, so dass der Bereich mit dem aktiven Material bzw. Chalcogenid-Material R an der oberen, mit der Plate-Leitung PL in Verbindung stehenden Fläche eine Vertiefung aufweist. Auf diese Weise kann der Bereich mit dem aktiven Material R mit einer exakt definierten Dicke ausgebildet werden, wodurch die Determinierbarkeit der Kennlinien und der Schwellspannungen der Festkörperelektrolyt-Speicherzelle verbessert werden.
  • 7 und 8 zeigen eine schematische Darstellung einzelner Prozessschritte einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Speicherzellen-Felds mit 1T1R-CBRAM-Architektur gemäß der in 6 gezeigten Ausführungsform der vorliegenden Erfindung. Zur Durchführung des erfindungsgemäßen Verfahrens zur Herstellung eines Speicherzellen-Felds mit integrierter Anordnung von Festkörperelektrolyt-Speicherzellen und insbesondere von 1T1R-CBRAM-Speicherzellen wird zunächst ein Schichtstapel erzeugt, der eine Anzahl unterschiedlicher Materialschichten umfasst, wie im oberen Teil von 7 dargestellt.
  • Die unterste Schicht besteht aus einem in geeigneter Weise vorprozessierten Silizium-Substrat S. In dieses Silizium-Substrat S werden durch geeignete lithographische Verfahren und Ätzverfahren die Strukturen für die unteren Elektroden bzw. CC-Kontakte oder auch sogenannter Plugs CC für die Festkörperelektrolyt-Speicherzellen eingebracht und vorzugsweise mit Wolfram aufgefüllt und derart planarisiert, dass die gewünschten Wolfram-Plugs entstehen. Auf die CC-Kontakte CC wird aktives Material bzw. Chalcogenid-Material R mit definierter Dicke für die CB-Speicherzelle abgeschieden und mit Silber dotiert. Darauf wird eine Nitrid-Schicht N abgeschieden, die in nachfolgenden Prozessschritten als Schutzschicht für die Schicht mit dem aktiven Material R sowie als Ätz-Stoppschicht dient. Schließlich wird über der Nitrid-Schicht N eine Schicht aus Siliziumoxid SO abgeschieden.
  • Der nachfolgende Verfahrensschritt ist im unteren Teil von 7 dargestellt, bei dem die Siliziumoxid-Schicht SO beispielsweise durch einen trocken- oder nasschemischen Prozess bis auf die Nitrid-Schicht N abgeätzt und planarisiert wird. Dabei kann die Nitrid-Schicht N als Ätz-Stoppschicht verwendet werden kann. Nach diesem Vorgang bleibt im Bereich über dem aktiven Material R eine Art Schutzkappe bzw. ein Dummy-Oxid SO aus Silziumoxid über der Nitrid-Schicht N stehen.
  • Der nachfolgende Verfahrensschritt ist im oberen Teil von 8 dargestellt, bei dem ein vertikal wirkender Erosionsprozess, beispielsweise durch Ionenbeschuss durchgeführt wird, der hauptsächlich das Chalcogenid-Material R erodiert wird und das Siliziumoxid SO im Wesentlichen unverändert stehen lässt, so dass auch die Nitrid-Schicht N unter dem Dummy-Oxid SO bestehen bleibt. Dabei wirkt die Barriere B isolierend, da sie vorzugsweise nur Si3N4 oder aus AlN besteht. Bei diesem vorzugsweise nasschemischen teilweisen Chalcogenid-Ätzprozess wird daher das Chalcogenid-Material R nur teilweise an den seitlichen Flanken im Bereich zwischen der Schutzkappe SO aus Siliziumoxid und dem Silzium-Substrat S abgetragen.
  • Bei dem nachfolgenden Verfahrensschritt, der im unteren Teil von 8 dargestellt ist, wird die Schutzkappe bzw. das Dummy-Oxid SO aus Siliziumoxid zusammen mit der verbliebenen Nitrid-Schicht N durch ein geeignetes Ätzverfahren bzw. durch mehrere geeignete Verfahrensschritte vollständig beseitigt, so dass in dem Bereich mit dem aktiven Chalcogenid-Material R eine Wanne W mit definierter Dicke ausgebildet ist. Anschließend wird eine durchgehende Schicht aus metallischem Elektroden-Material abgeschieden, so dass eine durchgehende obere Elektrode bzw. eine gemeinsame Top-Elektrode oder eine gemeinsame Plate-Leitung gebildet werden kann. Auf diese Weise kann der in 6 dargestellte Aufbau des erfindungsgemäßen Speicherzellen-Felds erzeugt werden, bei dem der Bereich mit dem aktiven Material bzw. dem Chalcogenid-Material R eine definierte Dicke aufweist.
  • 9 zeigt eine schematische Schnittansicht durch ein Speicherzellen-Feld mit 1T1R-CBRAM-Architektur gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung. Die in 9 dargestellte Ausführungsform des erfindungsgemäßen Speicherzellen-Felds entspricht in den meisten Merkmalen der in 6 dargestellten Ausführungsform, so dass sich die nachfolgende Beschreibung auf die davon abweichenden Merkmale konzentriert. Auch bei der in 9 dargestellten Ausführungsform ist der Bereich mit dem aktiven Material R der Festkörperelektrolyt-Speicherzelle in Form einer Wanne W ausgebildet, so dass der Bereich mit dem aktiven Material bzw. Chalcogenid-Material R an der oberen, mit der Plate-Leitung PL in Verbindung stehenden Fläche eine Vertiefung aufweist. Zusätzlich ist der Bereich mit dem aktiven Material R seitlich durch Barriereschichten B begrenzt, um ein seitliches Ausdiffundieren von Substanzen aus dem Bereich mit dem aktiven Material R zu verhindern.
  • Ein solcher Aufbau kann beispielsweise erzeugt werden, indem der anhand der 7 und 8 beschriebene Verfahrensablauf durchgeführt wird mit dem Unterschied, dass der Verfahrensschritt zum Abtragen des aktiven Chalcogenid- Materials R an den seitlichen Flanken im Bereich zwischen der Schutzkappe SO aus Siliziumoxid und dem Silzium-Substrat S (8 oben) entsprechend länger ausgeführt wird, so dass die Flanken des aktiven Materials R vollständig erodiert sind. Nach der Plug (und TiN liner)-Rückätzung könnten dann die entstandenen Lücken beispielsweise mit SiN aufgefüllt und anschließend durch eine anisotrope Ätzung der Kontakt zum Plug wieder hergestellt werden.
    • AA
    Schnittebene von 4 in 3
    CA
    CA-Kontakt
    CB
    CB-Kontakt
    CC
    CC-Kontakt bzw. "Node-Kontakt"
    F
    kleinste lithographisch auflösbare laterale Dimension
    I
    Isolationen zwischen den Auswahltransistoren
    N
    Nitrid-Schicht
    S
    Silizium-Substrat
    SD
    Source/Drain-Gebiet des Transistors
    SO
    Siliziumoxid-Schicht bzw. das Dummy-Oxid
    STI
    Shallow-Trench-Isolation
    T
    Auswahltransistor
    R
    CBRAM-Speicherzelle bzw. Festkörperelektrolyt-Material
    W
    Wanne in der Schicht mit Festkörperelektrolyt-Material
    WL
    Wortleitung
    BL
    Bitleitung
    PL
    Plate-Leitung

Claims (23)

  1. Speicherzellen-Feld mit integrierter Anordnung von Festkörperelektrolyt-Speicherzellen und insbesondere von CBRAM-Festkörperelektrolyt-Speicherzellen mit 1T1R-Architektur, wobei die Festkörperelektrolyt-Speicherzellen jeweils einen Schichtenstapel (CC, R, PL) umfassen, der zumindest aus einer unteren (CC) sowie einer oberen elektrisch leitfähigen, insbesondere metallischen Schicht (PL) und einer dazwischen angeordneten Schicht (R) aus Festkörperelektrolyt-Material bzw. Ionenleiter-Material besteht, und jede Festkörperelektrolyt-Speicherzelle jeweils über eine Wortleitung (WL), eine Bitleitung (BL) und eine Plate-Leitung (PL) mittels eines Auswahltransistors (T) ansteuerbar ist, dadurch gekennzeichnet, dass zumindest eine Anzahl von Festkörperelektrolyt-Speicherzellen in dem Speicherzellen-Feld eine gemeinsame Plate-Elektrode (PL) aufweisen bzw. an eine gemeinsame Plate-Leitung (PL) angeschlossen sind.
  2. Speicherzellen-Feld nach Anspruch 1, die Plate-Leitungen bzw. Plate-Elektroden (PL) einer Anzahl von Festkörperelektrolyt-Speicherzellen des Speicherzellen-Felds beispielsweise über eine gemeinsame Elektrodenplatte aus einem elektrisch leitfähigen, insbesondere metallischen Material elektrisch miteinander verbunden sind.
  3. Speicherzellen-Feld nach einem der Ansprüche 1 oder 2, wobei von dem Speicherzellen-Feld, beispielsweise mit einer Größe von 1024 × 1024 Speicherzellen, lediglich ein oder mehrere Unterarrays, beispielsweise mit einer Größe von 64 × 64 Zellen, eine gemeinsame Plate-Elektrode (PL) aufweisen bzw. an eine gemeinsame Plate-Leitung (PL) angeschlossen sind.
  4. Speicherzellen-Feld nach einem der vorangehenden Ansprüche, wobei solche Festkörperelektrolyt-Speicherzellen in dem Speicherzellen-Feld, die entlang einer Bitleitung bzw. entlang einer Wortleitung (WL) liegen, eine gemeinsame Plate-Elektrode (PL) aufweisen bzw. an eine gemeinsame Plate-Leitung (PL) angeschlossen sind.
  5. Speicherzellen-Feld nach einem der vorangehenden Ansprüche, wobei die oberste oder die unterste elektrisch leitfähige, insbesondere metallische Schicht des Schichtenstapels (CC, R, PL) die gemeinsame Plate-Leitung (PL) bzw. die gemeinsame Plate-Elektrode (PL) darstellt.
  6. Speicherzellen-Feld nach einem der vorangehenden Ansprüche, wobei zumindest Teile des Schichtenstapels (CC, R, PL) durch eine Diffusionsbarriere (B) eingekapselt sind, die vorzugsweise ein Dielektrikum umfasst.
  7. Speicherzellen-Feld nach Anspruch 6, wobei das Dielektrikum bzw. die Diffusionsbarriere (B) aus einem Nitrid, insbesondere aus Al-N oder Si-N, hergestellt ist.
  8. Verfahren zur Herstellung mindestens eines Speicherzellen-Felds mit integrierter Anordnung von Festkörperelektrolyt-Speicherzellen und insbesondere von CBRAM-Festkörperelektrolyt-Speicherzellen zur Erzeugung eines Speicherarrays mit 1T1R-Architektur, wobei das Verfahren zumindest die folgenden Schritte umfasst: • Abscheiden einer unteren Elektrodenmaterialschicht (CC) auf einem Silizium-Substrat (S), • Strukturieren der unteren Elektrodenmaterialschicht zur Bildung von unteren Elektrodenbahnen, • Erzeugen von ersten Elektroden (CC) für die Festkörperelektrolyt-Speicherzellen, • Erzeugen eines Schichtstapels auf der vorstrukturierten unteren Elektrodenmaterialschicht durch Abscheiden – eines Festkörperelektrolyt-Materials bzw. eines Ionenleiter-Materials (R) sowie – eines reaktiven Metalls zum dotieren des Ionenleiter-Materials (R) und • Strukturieren von Bereichen (R) mit Festkörperelektrolyt-Material bzw. Ionenleiter-Material für die Festkörperelektrolyt-Speicherzellen, • Abscheiden einer oberen Elektrodenmaterialschicht zur Erzeugung einer zweiten Elektrode (PL), an die eine Anzahl von Festkörperelektrolyt-Speicherzellen gemeinsam angeschlossen ist.
  9. Verfahren nach Anspruch 8, wobei durch das Abscheiden und Strukturieren der unteren Elektrodenmaterialschicht (CC) Bottom-Elektroden des Speicherzellen-Felds und durch das Abscheiden der oberen Elektrodenmaterialschicht eine gemeinsame Plate-Leitung bzw. Plate-Elektrode (PL) für eine Anzahl von Festkörperelektrolyt-Speicherzellen bzw. für sämtliche Festkörperelektrolyt-Speicherzellen in dem Speicherzellen-Feld ausgebildet wird.
  10. Verfahren nach einem der Ansprüche 8 oder 9, wobei durch das Abscheiden und Strukturieren der unteren Elektrodenmaterialschicht (CA, CC) Kontakte zum Auswahltransistor des Speicherzellen-Felds und durch das Abscheiden der oberen Elektrodenmaterialschicht eine gemeinsame Plate-Leitung (PL) für eine Anzahl von Festkörperelektrolyt-Speicherzellen bzw. für sämtliche Festkörperelektrolyt-Speicherzellen in dem Speicherzellen-Feld ausgebildet wird.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei das Abscheiden des oberen Elektrodenmaterials (PL), des unteren Elektrodenmaterials (CC), des Festkörperelektrolyt-Materials und/oder des reaktiven Metalls (R) durch Abscheiden mindestens einer Schicht des betreffenden Materials erfolgt.
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei die Verfahrensschritte zum Strukturieren von Materialschichten (S, CA, CB, CC, R, PL) jeweils mit einem geeigneten anisotropen Ätzverfahren, wie z.B. mittels eines Ätzverfahrens mit reaktiven Ionen (RIE = Reactive Ion Etching) durchgeführt wird.
  13. Verfahren nach einem der Ansprüche 8 bis 12, wobei die Bereiche (R) mit Festkörperelektrolyt-Material bzw. Ionenleiter-Material für die Festkörperelektrolyt-Speicherzellen mit seitlichen Diffusionsbarrieren (B) versehen werden, die ein Ausdiffundieren von Substanzen aus dem Bereich (R) verhindern.
  14. Verfahren nach Anspruch 13, wobei der gesamte Schichtstapel (CC, R, PL) oder nur Teile des Schichtstapels (CC, R, PL) mit Diffusionsbarrieren (B) versehen werden.
  15. Verfahren nach Anspruch 14, wobei zur Erzeugung einer Ionenleiter-Materialschicht (R) mit Diffusionsbarrieren (B) • eine Nitrid-Opferschicht (N) und anschließend eine Oxid-Opferschicht (S) abgeschieden werden, • die Nitrid-Opferschicht (N) und die Oxid-Opferschicht (S) vorzugsweise durch chemisch-mechanisches Polieren bis auf die Nitrid-Opferschicht (N) chemisch-mechanisch poliert und planarisiert und das Material der Diffusionsbarriere (B) an den offen liegenden Stellen geätzt wird, • vorzugsweise mit einem Nassätzschritt das aktive Material (R) in die entstandenen Vias strukturiert wird, • die Nitrid-Opferschicht (N) und die Oxid-Opferschicht (S) wieder entfernt werden und danach • die Plate-Elektrode (PL) abgeschieden und strukturiert wird.
  16. Verfahren nach einem der Ansprüche 8 bis 15, wobei als Festkörperelektrolyt-Material bzw. als Ionenleiter-Material (R) elektrochemisch aktives Chalcogenid-Material, vorzugsweise aus Germanium und/oder Silizium, Selen und/oder Schwefel, Silber und/oder Kupfer, z.B. in einer GeSe-, GeS-, SiSe, SiS, Ge-Si-Se, Ge-Si-S, Ge-Si-Se-S, Ag-Verbindung und/oder Cu-Verbindung verwendet wird.
  17. Verfahren nach einem der Ansprüche 8 bis 16, wobei als reaktives Metall zum Dotieren des aktiven Materials (R) der Festkörperelektrolyt-Speicherzelle Silber oder Kupfer verwendet wird.
  18. Verfahren nach einem der Ansprüche 8 bis 17, wobei für die obere Elektrodenmaterialschicht (PL) vorzugsweise Metall, wie z.B. Wolfram oder Aluminium verwendet wird.
  19. Verfahren nach einem der Ansprüche 8 bis 18, wobei zunächst das Ionenleiter-Material (R) abgeschieden und planarisiert wird und anschließend reaktives Metall zusammen mit dem Material für die obere Elektrodenschicht (PL) abgeschieden wird.
  20. Verfahren nach einem der Ansprüche 8 bis 19, wobei vor dem Abscheiden des Ionenleiter-Materials (R) Öffnungen für die Bereiche (R) mit dem Ionenleiter-Material erzeugt werden, die beim Abscheiden des Ionenleiter-Materials (R) und Abscheiden des reaktiven Metalls nur teilweise aufgefüllt werden.
  21. Verfahren nach einem der Ansprüche 8 bis 19, wobei der Kontakt der Diffusionsbarriere (B) zur unteren Elektrode (CC) durch einen anisotropen Rückätzschritt hergestellt wird.
  22. Verfahren nach einem der Ansprüche 8 bis 21, wobei die Diffusionsbarriere (B) aus SiN oder AlN, oder Al-Si-N hergestellt wird.
  23. System mit einem Speicherbauelement, das mindestens eine Festkörperelektrolyt-Speicherzelle umfasst, die nach einem der Ansprüche 8 bis 22 hergestellt wurde.
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