JP2006140224A - 半導体メモリ素子及び半導体記憶装置 - Google Patents

半導体メモリ素子及び半導体記憶装置 Download PDF

Info

Publication number
JP2006140224A
JP2006140224A JP2004326812A JP2004326812A JP2006140224A JP 2006140224 A JP2006140224 A JP 2006140224A JP 2004326812 A JP2004326812 A JP 2004326812A JP 2004326812 A JP2004326812 A JP 2004326812A JP 2006140224 A JP2006140224 A JP 2006140224A
Authority
JP
Japan
Prior art keywords
resistance
power supply
semiconductor memory
memory device
resistance value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004326812A
Other languages
English (en)
Other versions
JP4783002B2 (ja
Inventor
Shinichi Yasuda
心一 安田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2004326812A priority Critical patent/JP4783002B2/ja
Priority to US11/156,582 priority patent/US7274587B2/en
Priority to KR1020050106895A priority patent/KR20060052550A/ko
Priority to CNB2005101194611A priority patent/CN100524512C/zh
Publication of JP2006140224A publication Critical patent/JP2006140224A/ja
Application granted granted Critical
Publication of JP4783002B2 publication Critical patent/JP4783002B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)

Abstract

【課題】 情報を抵抗値の違いとして記憶することができ、且つトランジスタのコンダクタンス変化によって抵抗の変化を確実に読み出すことができ、低電圧動作と高集積化を可能にする。
【解決手段】 情報を抵抗値の違いとして記憶する半導体メモリ素子において、ＭＩＳトランジスタ１０と、ＭＩＳトランジスタ１０のゲートと第１の電源端との間に接続され、通電量又は通電方向によって抵抗値が変化し、且つ通電を停止しても変化した抵抗値が保持される２端子の抵抗変化素子２０と、ＭＩＳトランジスタ１０のゲートと第２の電源端との間に接続された固定抵抗素子３０とを備えた。
【選択図】 図１

Description

本発明は、“０”，“１”の２値情報を抵抗値の違いとして記憶する半導体メモリ素子及びこれを用いた半導体記憶装置に関する。
電気的書き換え可能な不揮発性の半導体メモリ素子として、半導体基板上にフローティングゲートとコントロールゲートを積層した２層ゲート構成のメモリセルが広く用いられている。さらに、このメモリセルを直列接続して大容量化をはかったＮＡＮＤ型の半導体記憶装置が既に実用化されている。しかし、２層ゲート構成のメモリセルでは、フローティングゲートに電荷を蓄積するという構成上、フローティングゲート周りの絶縁膜厚が薄くできないという問題があり、これが微細化及び低電圧化の障害となっている。
一方、フローティングゲートを用いない構造の不揮発性のメモリセルとして、素子の抵抗が変化する素子、例えば磁気トンネル接合（ＭＴＪ）を用いたＭＲＡＭなどが提案されている。これら情報を抵抗値の違いとして保存する形のメモリ素子は、抵抗値を読み出すために通常、電流を流して電圧を読むか、電圧をかけて電流を読むという操作が必要になるため、周辺回路が大きくなる傾向がある。そこで、ＭＴＪをトランジスタと組み合わせて、トランジスタのコンダクタンス変化によって抵抗の変化を読み出すという提案もなされている（例えば、特許文献１参照）。
しかし、ＭＴＪの抵抗変化率は２０％程度と小さいことや、トランジスタのしきい値の製造ばらつきを無視できないことなどから、この方法では十分にトランジスタのコンダクタンスを変化させることはできない。即ち、トランジスタのソース・ドレイン抵抗は微妙な変化しかしないため、結局微小な抵抗変化を読み出すための周辺回路が必要になり、ＭＴＪの抵抗変化を読み出すのと変わらなくなる。
特開２００１−２７３７５８号公報
このように従来、２層ゲート構成のメモリセルにおいては、フローティングゲート周りの絶縁膜厚を薄くできないという問題があり、これが微細化及び低電圧化の障害となっている。また、情報を抵抗値の違いとして保存する形の半導体メモリ素子においては、抵抗値を読み出すための周辺回路が大きくなる問題があった。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、情報を抵抗値の違いとして記憶することができ、且つトランジスタのコンダクタンス変化によって抵抗の変化を確実に読み出すことができ、低電圧動作が可能で、高集積化が可能な不揮発性半導体メモリ素子及び半導体記憶装置を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、情報を抵抗値の違いとして記憶する半導体メモリ素子において、ＭＩＳトランジスタと、前記ＭＩＳトランジスタのゲートと第１の電源端との間に接続され、通電量又は通電方向によって抵抗値が変化し、且つ通電を停止しても変化した抵抗値が保持される２端子の抵抗変化素子と、前記ＭＩＳトランジスタのゲートと第２の電源端との間に接続された固定抵抗素子と、を具備してなることを特徴とする。
また、本発明の一態様は、半導体記憶装置において、上記の半導体メモリ素子を複数個用い、各々のメモリ素子の各トランジスタを直列接続してなり、各々のメモリ素子の第１及び第２の電源端の一方がワードラインにそれぞれ接続され、他方がソースラインに共通接続されたメモリセルユニットと、前記メモリセルユニットのグラウンドノードと前記ソースラインとの間に接続された第１の選択トランジスタと、前記メモリセルユニットの電源ノードとビットラインとの間に接続された第２の選択トランジスタと、を具備してなることを特徴とする。
また、本発明の一態様は、情報を抵抗値の違いとして記憶する半導体メモリ素子において、ＭＩＳトランジスタと、前記ＭＩＳトランジスタのゲートと第１の電源端との間に接続され、通電量又は通電方向によって抵抗値が変化し、且つ通電を停止しても変化した抵抗値が保持される２端子の第１の抵抗変化素子と、前記ＭＩＳトランジスタのゲートと第２の電源端との間に接続され、通電量又は通電方向によって抵抗値が変化し、且つ通電を停止しても変化した抵抗値が保持される２端子の第２の抵抗変化素子と、前記ＭＩＳトランジスタのゲートに接続されたコントロールノードと、を具備してなることを特徴とする。
また、本発明の一態様は、半導体記憶装置において、上記の半導体メモリ素子を複数個用い、各々のメモリ素子の各トランジスタを直列接続してなり、各々メモリ素子の第１の電源端がワードラインにそれぞれ接続され、第２の電源端がソースラインに共通接続され、且つ前記コントロールノードがコントロールラインに共通接続されたメモリセルユニットと、前記メモリセルユニットのグラウンドノードと前記ソースラインとの間に接続された第１の選択トランジスタと、前記メモリセルユニットの電源ノードとビットラインとの間に接続された第２の選択トランジスタと、を具備してなることを特徴とする。
本発明によれば、第１及び第２の電源端間に直列に挿入された、抵抗変化素子と固定抵抗素子との接続点又は第１及び第２の抵抗変化素子の接続点をＭＩＳトランジスタのゲートに接続しているため、抵抗変化素子の抵抗値によってゲート電圧を制御することができる。即ち、抵抗変化素子の抵抗値によってＭＩＳトランジスタをＯＮ・ＯＦＦ制御することができ、これによりメモリとして用いることができる。
そしてこの場合、２層ゲート構成のメモリセルを用いたＮＡＮＤ型の半導体記憶装置とは異なり、低電圧動作が可能である。さらに、抵抗変化素子を、相変化材料，イオン伝導材料，又はＣＭＲなどを用いた２端子素子で形成することにより、抵抗変化率を十分に大きくしてトランジスタのコンダクタンス変化によって抵抗値の変化を確実に読み出すことができ、これにより周辺回路が大きくなることもなく、高集積化が可能である。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体メモリ素子を示す回路構成図であり、メモリアレイを構成する最小単位（メモリセル）の構造を示したものである。
図中の１０はＭＯＳトランジスタであり、このＭＯＳトランジスタ１０のゲートと第１の電源端（例えば接地端ＶSS）との間に抵抗変化素子２０が接続され、ゲートと第２の電源端（例えば電源端ＶDD）との間に抵抗（固定抵抗素子）３０が接続されている。抵抗変化素子２０は、例えば相変化材料からなり、加熱温度によってその抵抗値が変化するものである。
このような構成において、ＶDD＞ＶSS、抵抗３０の抵抗値をＲ１、抵抗変化素子２０の抵抗値をＲ２とすると、トランジスタ１０のゲートにかかる電圧は、
（ＶDD−ＶSS）・Ｒ２／（Ｒ１＋Ｒ２） …（１）
となる。抵抗変化素子２０の抵抗値Ｒ２は可変であるので、この抵抗値Ｒ２を変化させることにより、トランジスタ１０にかかるゲート電圧を変えることができる。従って、この電圧範囲を図２に示すように、トランジスタ１０のしきい値電圧Ｖthの周りに設定することで、抵抗変化素子２０の抵抗値Ｒ２に応じてトランジスタ１０をＯＮしたりＯＦＦしたりすることができる。
抵抗３０や抵抗変化素子２０は、シリコン基板や配線層、絶縁膜層内に作りこみ、配線によりつなぐこともできるが、特に、ゲート電極と配線層をつなぐビアに埋め込むことで、面積のオーバーヘッドをほぼなくすことができる。
図３は、ゲート電極と配線層をつなぐビアに、抵抗３０と抵抗変化素子２０を埋め込み形成した例を示している。図３の（ａ）は平面図、（ｂ）は断面図であり、図中の１１はトランジスタ１０のゲート、１２はソース、１３はドレイン、４１は低電位側配線、４２は高電位側配線を示している。
なお、図３では、低電位側配線４１と高電位側配線４２を同じ高さのレイヤーで平行に示しているが、両者を同じ高さに作り込んでも良いし、平行に作製しなくても良い。これは、トランジスタ１０のソース・ドレイン方向と、メモリアレイを作製するときの位置関係で決めればよい。
抵抗３０や抵抗変化素子２０の抵抗値は、トランジスタ１０のゲートにかかる電圧範囲がしきい値をまたぐように設計する。また、抵抗３０や抵抗変化素子２０の抵抗値が先に決まる場合には、トランジスタ１０のゲートにかかる電圧範囲が先に決まるので、しきい値がこの電圧範囲内に含まれるようにトランジスタ１０を設計する。
抵抗変化素子２０としては、図１の構成を取る場合には、トランジスタ１０の製造ばらつきを考慮すると、
｛Ｒ2mim／（Ｒ１＋Ｒ2min）｝Ｖ＜Ｖth−σaＶth
｛Ｒ2max／（Ｒ１＋Ｒ2max）｝Ｖ＞Ｖth＋σbＶth …（２）
を満たす必要がある。ここで、Ｒ１は抵抗３０の抵抗値、Ｒ2minは抵抗変化素子２０の小さい側の抵抗値、Ｒ2maxは抵抗変化素子２０の大きい側の抵抗値、Ｖは読み出し時に印加する高電位側の電圧値ＶDDと低電位側の電圧値ＶSSとの差（ＶDD−ＶSS）、Ｖthはトランジスタ１０のしきい値電圧値、σaＶth、σbＶthは素子ばらつきやノイズ、読み出し用回路のスペックなどを考慮した必要な電圧マージンの値である。
今は全て正の値であるから、式（２）より、
［｛Ｖ−（１−σa）Ｖth｝／（１−σa）Ｖth］・Ｒ2min
＜ Ｒ１ ＜
［｛Ｖ−（１＋σb）Ｖth｝／（１＋σb）Ｖth］・Ｒ2max …（３）
でなければならないことが分かる。よって、式（３）を満たすように、トランジスタ特性や抵抗３０、抵抗変化素子２０を設計する。
また、抵抗変化素子２０の抵抗変化率を
α≡Ｒ2max／Ｒ2min …（４）
と定義すると、式（３）から、
α＞［{V-(1-σa)Vth}/(1-σa)Vth]・[(1+σb)Vth/{V-(1+σb)Vth}］ …（５）
となる。よって、抵抗変化素子２０は式（５）を満たすことが必要である。
αは電圧やしきい値電圧、σa，σb などに依存するが、今例えば、２００３年度版のＩＴＲＳ（International Technology Roadmap for Semiconductors）で、ｈｐ６５の世代に期待されている電圧値１．１Ｖと、しきい値電圧値０．１８Ｖを用いて、且つσa ＝σb ＝σとしたとき、横軸にσ、縦軸にαの最小極限をプロットすると図４のようになる。これより、例えば±０．４Ｖth程度の電圧マージンの確保が必要となれば、今の例では抵抗変化率は少なくとも２．８程度必要であることになる。
また、抵抗変化素子２０をビアに埋め込むことを考えると、抵抗変化素子２０は２端子の素子であることが望ましい。このような特性をみたす抵抗変化素子としては、Ｇｅ2 Ｓｂ2 Ｔｅ5 やその他カルコゲナイド系物質などの相変化材料や、ＡｇリッチなＡｇ−Ｇｅ−Ｓｅ系カルコゲナイド物質やＣｕ2 Ｓなどのイオン伝導材料、ロタキサン超分子やその他分子材料、絶縁膜中に金属層を挟んだ構造を持つ素子、Ｐｒ0.7 Ｃａ0.3 ＭｎＯ3 などのＣＭＲ（Colossal Magneto Resistive）物質が見せる抵抗変化など、を利用することができる。
この構成例では、抵抗をＶDD側に、抵抗変化素子をＶSS側に接続したが、この並びを逆にすることも、もちろん可能である。
抵抗変化素子２０を形成する相変化材料として、例えばＧｅ2 Ｓｂ2 Ｔｅ5 を用いた場合（S.H. Lee, et. al., Digest of Technical Papers, Symp on VLSI Tech 2004, p.20）、セルサイズ＜０．４ミクロンで、第１及び第２の電源端間に１ｍＡの電流を１パルス流して抵抗変化素子２０を高抵抗化（例えば非晶質化）することにより、１ＭΩの高抵抗とすることができ、トランジスタ１０をＯＮ状態に保持することができた。また、第１及び第２の電源端間に０．５ｍＡの電流を１パルス流して抵抗変化素子２０を低抵抗か（例えば結晶化）することにより、２０ｋΩの低抵抗とすることができ、トランジスタ１０をＯＦＦ状態に保持することができた。
低抵抗→高抵抗（RESET）電流：１ｍＡ
高抵抗→低抵抗（SET）電流：０．５ｍＡ
低抵抗値：２０ｋΩ
高抵抗値：１ＭΩ
ここで、０．５ｍＡの電流を１パルス流した場合、相変化材料が低抵抗化に適した温度に加熱され、これにより抵抗値が小さくなる。また、１ｍＡの電流を１パルス流した場合、相変化材料が低抵抗化に適した温度よりも高い温度まで加熱され急冷されることにより、相変化材料が高抵抗化するのである。
また、抵抗変化素子２０を形成するイオン伝導材料として、固体電解質メモリに使用されるＣｕ2Ｓ系を用いた場合（T. Sakamoto, et. al., Digest of Technical Papers, ISSCC 2004, p290）、メタル−Ｃｕ2Ｓ−Ｃｕの構造で、メタルに０Ｖ、Ｃｕに０．５５Ｖを印加することにより１００Ω以下の低抵抗とすることができ、トランジスタ１０をＯＦＦ状態に保持することができた。また、メタルに０．３Ｖ、Ｃｕに０Ｖを印加することにより１００ＭΩ以上の高抵抗とすることができ、トランジスタ１０をＯＮ状態に保持することができた。このようにイオン伝導材料では、電流の方向を変えることにより、抵抗変化素子２０の抵抗値を変えることができる。
Write: Metal 0V, Cu 0.55V, 10ms → 低抵抗 ＜１００Ω
Erase: Metal 0.3V, Cu 0V, 10ms → 高抵抗 ＞１００ＭΩ
また、抵抗変化素子２０を形成するＣＭＲ物質としてＰｒ0.7 Ｃａ0.3 ＭｎＯ3 を用いた場合（W. Zhuang, et. al., Digest of Technical Papers, IEDM 2002, p193）、第１及び第２の電源端間に５Ｖ，２０ｎsecの印加で１ｋΩ程度の低抵抗とすることができ、トランジスタ１０をＯＮ状態に保持することができた。さらに、−５Ｖ，１０ｎsecの印加で１ＭΩ程度の高抵抗とすることができ、トランジスタ１０をＯＦＦ状態に保持することができた。
Write：＋５Ｖ，２０ｎｓ
Erase：−５Ｖ，１０ｎｓ
低抵抗値：〜１ｋΩ
高抵抗値：〜１ＭΩ（最大）
このように本実施形態によれば、第１及び第２の電源端間に直列に挿入された、抵抗変化素子２０と抵抗３０との接続点をＭＯＳトランジスタ１０のゲートに接続しているため、抵抗変化素子２０の抵抗値によってゲート電圧を制御することができる。即ち、抵抗変化素子２０の抵抗値によってＭＯＳトランジスタ１０をＯＮ・ＯＦＦ制御することができ、メモリとして用いることができる。
そしてこの場合、ＮＡＮＤ型フラッシュメモリとは異なり低電圧動作が可能である。さらに、抵抗変化素子２０として相変化材料により形成された２端子素子を用いることにより、抵抗変化率を十分に大きくしてトランジスタのコンダクタンス変化によって抵抗値の変化を確実に読み出すことができる。これにより、周辺回路が大きくなることもなく高集積化が可能となる。
（第２の実施形態）
図５は、本発明の第２の実施形態に係わる半導体メモリ素子を示す回路構成図であり、メモリアレイを構成する最小単位（メモリセル）の構造を示したものである。
本実施形態は、図１の構成にコントロールノードを加えた構成である。即ち、ＭＯＳトランジスタ１０のゲートと第１の電源端（例えば接地端ＶSS）との間に第１の抵抗変化素子２１が接続され、ゲートと第２の電源端（例えば電源端ＶDD）との間に第２の抵抗変化素子２２が接続されている。そして、ＭＯＳトランジスタ１０のゲートがコントロールノード２５として引き出されている。
第１の実施形態では、抵抗３０と抵抗変化素子２０の直列接続であったが、本実施形態では、コントロールノード２５を加えたことにより、両者を抵抗変化素子２１，２２にすることができる。即ち、コントロールノード２５の電位とＶDD、ＶSSを制御することで、抵抗変化素子２１と抵抗変化素子２２の抵抗値を大，小、又は小，大と互いに逆の状態にすることができる。その結果、トランジスタ１０のゲートにかかる電圧範囲は、抵抗変化素子が一つの場合に比べて大きくなる。逆に言えば、抵抗変化素子の抵抗変化範囲を小さく設計することも可能になる。
本実施形態の基本的な動作は第１の実施形態と同様であるが、抵抗変化素子２１，２２の各抵抗値を変えるために通電加熱する際には、コントロールノード２５と第１の電源端及び第２の電源端との間にそれぞれ必要な電圧を印加する。
例えば、コントロールノード２５を接地電位とし、第１の電源端に相変化材料の高抵抗化に必要な高い電圧を、第２の電源端に相変化材料の低抵抗化に必要な低い電圧を印加する。これにより、抵抗変化素子２１の抵抗値を高く、抵抗変化素子２２の抵抗値を低くすることができ、電圧印加時にトランジスタ１０をＯＮすることができる。これとは逆に、第１の電源端に低い電圧を、第２の電源端に高い電圧を印加する。これにより、抵抗変化素子２１の抵抗値を低く、抵抗変化素子２２の抵抗値を高くすることができ、電圧を印加してもトランジスタ１０をＯＦＦすることができる。
従って、第１の実施形態と同様の効果が得られる。さらに、両方の抵抗を抵抗変化素子２１，２２で構成したことにより、第１の実施形態よりもトランジスタ１０のゲートに印加される電圧を大きく変化させることができる。このため、抵抗変化素子２１，２２及びトランジスタ１０の設計の自由度を増すことができる。
（第３の実施形態）
図６は、本発明の第３の実施形態に係わる半導体記憶装置を示す回路構成図である。
本実施形態は、前記図１の構成を使ってメモリアレイにするための、一つのブロックを示したものである。即ち、図１に示す単位セル構造を直列に接続し、両端に選択用のトランジスタを備えたものである。メモリアレイは、これを縦横に並べることにより構成される。
前記図１に示すメモリセルのトランジスタ１０が複数個直列に接続されてメモリセルユニットが構成されている。このメモリセルユニットのグラウンドノードとソースライン８０との間に第１の選択トランジスタ５１が接続され、メモリセルユニットの電源ノードとビットライン７０との間に第２の選択トランジスタ５２が接続されている。各々のメモリセルにおいて、抵抗３０のゲートと反対側（第２の電源端）はワードライン６０にそれぞれ接続され、抵抗変化素子２０のゲートと反対側（第１の電源端）はソースライン８０に共通接続されている。
次に、本実施形態の半導体記憶装置の動作について説明する。
まず、読み出し動作について説明する。図７に示すように、読み出すべきセルに接続されているワードライン６０に比較的低めの電圧（Ｖｒとする）を印加し、選択トランジスタ５１，５２を含めたそれ以外のワードライン６０には比較的高めの電圧（Ｖreadとする）を印加する。ここで、Ｖｒとしては接続されているトランジスタ１０のゲート電圧範囲がしきい値電圧をまたぐような値を選び、Ｖreadとしては接続されているトランジスタ１０のゲート電圧が必ずしきい値電圧を越えるような値を選ぶ。
ビットライン７０にプリチャージを行い、ワードライン６０に上記のような電圧を印加する。このとき、選択されたセルのトランジスタ１０がＯＦＦであればビットライン７０の電位は維持され、ＯＮであればビットライン７０はソースライン８０と接続されるので、ソースライン８０の電位（通常はＧＮＤ電位）になる。この違いを後段にセンスアンプをつけて読み出す。
この動作においては、トランジスタ１０は完全にＯＮとＯＦＦ動作する必要はなく、ＯＦＦとサブスレッショルド領域の電圧であればよい。即ち、電圧変化範囲がその程度になるように、抵抗変化素子２０の抵抗範囲を設計することが可能になる。また、図６では抵抗変化素子２０をソースライン８０側に接続しているが、抵抗変化素子２０をワードライン６０側に、抵抗３０をソースライン８０側に接続することも可能である。
書き込み・消去の場合を説明する。書き込み・消去は抵抗変化素子２０の種類に依存する。抵抗変化素子２０がパルス電圧で書き込まれる素子の場合、書き込み消去を行うセル以外のワードライン６０を開放し、ソースライン８０をグランドに接続し、書き込み消去を行うワードライン６０に、書き込み消去に応じたパルス信号を与える。また、電圧の極性によって書き込み消去を行う抵抗変化素子２０の場合、書き込み消去を行うセル以外のワードライン６０を開放し、ソースライン８０と書き込み消去を行うワードライン６０の電圧極性を調整して書き込み消去を行う。
また、パルス電圧書き込み消去型の抵抗変化素子でも、電圧極性書き込み消去型の抵抗変化素子でも、ワードラインに全て一括で同じ信号を加えることで、一括消去も可能である。
このように本実施形態によれば、第１の実施形態の半導体メモリセルを用いてＮＡＮＤ型の半導体記憶装置を構成することができる。従って、ＮＡＮＤ型半導体記憶装置の高集積化と共に低電圧動作を実現することができる。
より具体的には本実施形態では、メモリセルとして通常のトランジスタを使っているため、フラッシュメモリと違い低電圧動作が可能である。また、ビットライン７０の電位をセンスアンプがラッチするまでの間は、セルの抵抗変化素子２０には電流が流れ続けることになるが、低電圧動作が可能であるため、消費電力は少ない。セルのゲート電圧範囲は、直列に接続されている抵抗３０と抵抗変化素子２０の値の比で決まるため、抵抗３０と抵抗変化素子２０の値の絶対値を大きくすることで、消費電力はさらに低下させることができる。ちなみに、センスアンプがラッチした後は、ワードライン６０への電圧はオフしてよい。
なお、相変化材料などの抵抗変化素子を用いたメモリの提案はこれまでもあるが、従来は抵抗変化素子に選択トランジスタを直列につなぎ、選択された素子に電圧、電流を与え、電流値、電圧値を読むという方法がとられていた。しかしながら、この類の抵抗変化素子は２端子素子であるため、直列に接続して高集積化するという方法をとるのは困難であった。そのため、従来メモリセルは並列に接続される。しかし、本実施形態によれば、セルを直列接続することが可能であるので、高集積なメモリを実現することが可能である。
勿論、本発明のセル構造でも、並列にセルを並べることも可能である。その場合でも低電圧、低消費電力なメモリを構成することが可能である。
（第４の実施形態）
図８は、本発明の第４の実施形態に係わる半導体記憶装置を示す回路構成図である。
本実施形態は、前記図５の構成を使ってメモリアレイにするための、一つのブロックを示したものである。即ち、用いるメモリセルが異なるのみで、基本的には第３の実施形態の構成と同様である。
本実施形態のように、図５のコントロールノードつきのセル構造を用いる場合には、ワードライン６０、ソースライン８０、コントロールライン（コントロールノードを接続するライン）９０の方向に気をつける必要がある。コントロールライン９０は読み出し動作時には開放する。書き込み消去動作時には、パルス電圧書き込みの場合、コントロールライン９０をＧＮＤ電位にし、ワードライン６０とソースライン８０に、選択している抵抗変化素子２１，２２の抵抗値が互いに逆（高い・低い、又は低い・高いの組み合わせ）になるように、パルス電圧を加える。電圧の極性により書き込み消去を行う場合には、ワードライン６０とソースライン８０を高電位、コントロールライン９０を低電位、又はその逆の組み合わせの電位に設定する。
本実施形態においても先の第３の実施形態と同様の効果が得られる。それに加え本実施形態では、コントロールライン９０を設けたことにより、負荷容量が増え素子面積が若干増えるものの、抵抗変化素子２１，２２の設計マージンに余裕を持たせることができる利点がある。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。抵抗変化素子に用いる材料としては、必ずしも相変化材料，イオン伝導材料，ＣＭＲに限るものではなく、分子材料を用いることも可能である（Y. Chen, et. al., Appl. Phys. Lett. vol. 82, p.1610 (2003).）。さらに、絶縁膜中に金属を挟んだ構造のメモリを用いることも可能である（L. Ma, et. al., Appl. Phys. Lett. Vol. 80, p.2997 (2002).）。また、実施形態ではスイッチング用のトランジスタとして、ゲート絶縁膜を酸化膜で形成したＭＯＳトランジスタを用いたが、酸化膜以外の絶縁膜でゲート絶縁膜を形成したＭＩＳトランジスタを用いることができるのは勿論のことである。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
第１の実施形態に係わる半導体メモリ素子を示す回路構成図。 図１のメモリセルにおけるしきい値特性とゲートに印加する２種の電圧を示す図。 ゲート電極と配線層をつなぐビアに、抵抗と抵抗変化素子を埋め込んだ例を示す平面図と断面図。 電圧マージンと抵抗変化素子の抵抗変化率との関係を示す特性図。 第２の実施形態に係わる半導体メモリ素子を示す回路構成図。 第３の実施形態に係わる半導体記憶装置を示す回路構成図。 第３の実施形態の半導体記憶装置における読み出し動作を説明するための図。 第４の実施形態に係わる半導体記憶装置を示す回路構成図。
符号の説明
１０…ＭＯＳトランジスタ
２０，２１，２２…抵抗変化素子
２５…コントロールノード
３０…固定抵抗素子
４１…低電位側配線
４２…高電位側配線
５１，５２…選択トランジスタ
６０…ワードライン
７０…ビットライン
８０…ソースライン
９０…コントロールライン

Claims (19)

  1. ＭＩＳトランジスタと、
    前記ＭＩＳトランジスタのゲートと第１の電源端との間に接続され、通電量又は通電方向によって抵抗値が変化し、且つ通電を停止しても変化した抵抗値が保持される２端子の抵抗変化素子と、
    前記ＭＩＳトランジスタのゲートと第２の電源端との間に接続された固定抵抗素子と、
    を具備してなることを特徴とする半導体メモリ素子。
  2. 前記抵抗変化素子は、通電量又は通電方向によって少なくとも２つの抵抗値を取るものであり、前記抵抗変化素子の抵抗値が小さい場合には前記ＭＩＳトランジスタのゲートの電位が該トランジスタのしきい値Ｖthよりも低い電圧となり、前記抵抗変化素子の抵抗値が大きい場合には前記ＭＩＳトランジスタのゲート電位がしきい値Ｖthよりも高い電圧となることを特徴とする請求項１記載の半導体メモリ素子。
  3. 前記固定抵抗素子の抵抗をＲ１、前記抵抗変化素子の大きい側の抵抗をＲ2max、小さい側の抵抗をＲ2min、情報読み出し時における前記第１の電源端の電圧と前記第２の電源端の電圧との差をＶ、前記トランジスタのしきい値をＶth、しきい値Ｖthに対するマイナス側の電圧マージンをσaＶth、プラス側の電圧マージンをσbＶthとしたときに、前記抵抗変化素子は、
    ｛Ｒ2mim／（Ｒ１＋Ｒ2min）｝Ｖ＜Ｖth−σaＶth
    ｛Ｒ2max／（Ｒ１＋Ｒ2max）｝Ｖ＞Ｖth＋σbＶth
    を満たすことを特徴とする請求項１又は２記載の半導体メモリ素子。
  4. 前記抵抗変化素子は、相変化材料，イオン伝導材料，又はＣＭＲを用いて形成されることを特徴とする請求項１記載の半導体メモリ素子。
  5. 前記抵抗変化素子は、相変化材料を用いて形成され、結晶化に適した温度となる第１の電流を流して低抵抗相にすることにより抵抗値が小さくなり、第１の電流よりも大きな第２の電流を流して高抵抗相にすることにより抵抗が大きくなるものであることを特徴とする請求項１記載の半導体メモリ素子。
  6. 情報の書き込みの際は、書き込むべき情報に応じて前記第１の電源端と第２の電源端との間に前記第１又は第２の電流を流し、消去の際は、前記第１の電源端と第２の電源端との間に前記第１又は第２の電流を流し、情報の読み出しの際は、前記第１の電源端を接地電位ＶSSとし、前記第２の電源端を電源電位ＶDDとすることを特徴とする請求項５記載の半導体メモリ素子。
  7. 前記情報の書き込み及び消去は、前記第１の電源端を接地電位ＶSSとし、第２の電源端にパルス電圧を印加することによって行われることを特徴とする請求項６記載の半導体メモリ素子。
  8. 前記固定抵抗素子及び抵抗変化素子は、層間絶縁膜中に設けられたビアに埋め込まれていることを特徴とする請求項１記載の半導体メモリ素子。
  9. ＭＩＳトランジスタと、
    前記ＭＩＳトランジスタのゲートと第１の電源端との間に接続され、通電量又は通電方向によって抵抗値が変化し、且つ通電を停止しても変化した抵抗値が保持される２端子の第１の抵抗変化素子と、
    前記ＭＩＳトランジスタのゲートと第２の電源端との間に接続され、通電量又は通電方向によって抵抗値が変化し、且つ通電を停止しても変化した抵抗値が保持される２端子の第２の抵抗変化素子と、
    前記ＭＩＳトランジスタのゲートに接続されたコントロールノードと、
    を具備してなることを特徴とする半導体メモリ素子。
  10. 前記第１及び第２の抵抗変化素子は、通電量又は通電方向によって各々少なくとも２つの抵抗値を取るものであり、前記通電量又は通電方向の制御によって、前記第１の抵抗変化素子の抵抗値が小さい場合は前記第２の抵抗変化素子の抵抗値を大きくし、前記第１の抵抗変化素子の抵抗値が大きい場合は前記第２の抵抗変化素子の抵抗値を小さくすることを特徴とする請求項９記載の半導体メモリ素子。
  11. 前記第１の抵抗変化素子の抵抗値が小さく前記第２の抵抗変化素子の抵抗値が大きい場合には、前記ＭＩＳトランジスタのゲートの電位が該トランジスタのしきい値Ｖthよりも低い電圧となり、前記第１の抵抗変化素子の抵抗値が大きく前記第２の抵抗変化素子の抵抗値が小さい場合には、前記ＭＩＳトランジスタのゲート電位がしきい値Ｖthよりも高い電圧となることを特徴とする請求項１０記載の半導体メモリ素子。
  12. 前記第１及び第２の抵抗変化素子は、相変化材料，イオン伝導材料，又はＣＭＲを用いて形成されることを特徴とする請求項９記載の半導体メモリ素子。
  13. 情報の読み出し時には前記コントロールノードを解放し、情報の書き込み時及び消去時には前記コントロールノードと前記第１及び第２の電源端との間に通電することを特徴とする請求項９記載の半導体記憶装置。
  14. 前記第１及び第２の抵抗変化素子は、相変化材料を用いて形成され、結晶化に適した温度となる第１の電流を流して低抵抗相にすることにより抵抗値が小さくなり、第１の電流よりも大きな電流を流して高抵抗相にすることにより抵抗が大きくなるものであることを特徴とする請求項９記載の半導体メモリ素子。
  15. 情報の書き込みの際は、書き込むべき情報に応じて前記コントロールノードと第１及び第２の電源端との間の一方に第１の電流を、他方に第２の電流を流し、消去の際は、前記コントロールノードと第１及び第２の電源端との間の一方に第１の電流を、他方に第２の電流を流し、情報の読み出しの際は、前記コントロールノードをフローティングにし、前記第１の電源端を接地電位ＶSSとし、前記第２の電源端を電源電位ＶDDとすることを特徴とする請求項１４記載の半導体メモリ素子。
  16. 前記第１及び第２の抵抗変化素子は、層間絶縁膜中に設けられたビアに埋め込まれていることを特徴とする請求項９記載の半導体メモリ素子。
  17. 請求項１〜８の何れかに記載の半導体メモリ素子を複数個用い、各々のメモリ素子の各トランジスタを直列接続してなり、各々のメモリ素子の第１及び第２の電源端の一方がワードラインにそれぞれ接続され、他方がソースラインに共通接続されたメモリセルユニットと、
    前記メモリセルユニットのグラウンドノードと前記ソースラインとの間に接続された第１の選択トランジスタと、
    前記メモリセルユニットの電源ノードとビットラインとの間に接続された第２の選択トランジスタと、
    を具備してなることを特徴とする半導体記憶装置。
  18. 請求項９〜１６の何れかに記載の半導体メモリ素子を複数個用い、各々のメモリ素子の各トランジスタを直列接続してなり、各々メモリ素子の第１の電源端がワードラインにそれぞれ接続され、第２の電源端がソースラインに共通接続され、且つ前記コントロールノードがコントロールラインに共通接続されたメモリセルユニットと、
    前記メモリセルユニットのグラウンドノードと前記ソースラインとの間に接続された第１の選択トランジスタと、
    前記メモリセルユニットの電源ノードとビットラインとの間に接続された第２の選択トランジスタと、
    を具備してなることを特徴とする半導体記憶装置。
  19. 情報の読み出し時には前記コントロールラインを解放し、情報の書き込み時及び消去時には前記コントロールラインと前記ワードライン及びソースラインとの間に通電することを特徴とする請求項１８の半導体記憶装置。
JP2004326812A 2004-11-10 2004-11-10 半導体メモリ素子 Expired - Fee Related JP4783002B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004326812A JP4783002B2 (ja) 2004-11-10 2004-11-10 半導体メモリ素子
US11/156,582 US7274587B2 (en) 2004-11-10 2005-06-21 Semiconductor memory element and semiconductor memory device
KR1020050106895A KR20060052550A (ko) 2004-11-10 2005-11-09 반도체 메모리 소자 및 반도체 메모리 장치
CNB2005101194611A CN100524512C (zh) 2004-11-10 2005-11-10 半导体存储元件及半导体存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004326812A JP4783002B2 (ja) 2004-11-10 2004-11-10 半導体メモリ素子

Publications (2)

Publication Number Publication Date
JP2006140224A true JP2006140224A (ja) 2006-06-01
JP4783002B2 JP4783002B2 (ja) 2011-09-28

Family

ID=36316139

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004326812A Expired - Fee Related JP4783002B2 (ja) 2004-11-10 2004-11-10 半導体メモリ素子

Country Status (4)

Country Link
US (1) US7274587B2 (ja)
JP (1) JP4783002B2 (ja)
KR (1) KR20060052550A (ja)
CN (1) CN100524512C (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011172084A (ja) * 2010-02-19 2011-09-01 Toshiba Corp 半導体集積回路
WO2011158821A1 (ja) * 2010-06-16 2011-12-22 日本電気株式会社 半導体装置、および半導体装置の製造方法

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4118845B2 (ja) * 2004-07-30 2008-07-16 株式会社東芝 半導体記憶装置
TWI431761B (zh) * 2005-02-10 2014-03-21 Renesas Electronics Corp 半導體積體電路裝置
US8014199B2 (en) * 2006-05-22 2011-09-06 Spansion Llc Memory system with switch element
US20100184803A1 (en) * 2007-03-09 2010-07-22 Link Medicine Corporation Treatment of Lysosomal Storage Diseases
JP5627166B2 (ja) 2007-05-09 2014-11-19 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置の製造方法
US20090121259A1 (en) * 2007-11-13 2009-05-14 Iben Icko E T Paired magnetic tunnel junction to a semiconductor field-effect transistor
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US8411485B2 (en) 2010-06-14 2013-04-02 Crossbar, Inc. Non-volatile variable capacitive device including resistive memory cell
US9013911B2 (en) 2011-06-23 2015-04-21 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
JP5092001B2 (ja) 2010-09-29 2012-12-05 株式会社東芝 半導体集積回路
US8315079B2 (en) 2010-10-07 2012-11-20 Crossbar, Inc. Circuit for concurrent read operation and method therefor
JP5664105B2 (ja) * 2010-10-12 2015-02-04 富士通株式会社 半導体メモリおよびシステム
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US9620206B2 (en) * 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9058865B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Multi-level cell operation in silver/amorphous silicon RRAM
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9059705B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Resistive random accessed memory device for FPGA configuration
US9729155B2 (en) 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8754671B2 (en) * 2011-07-29 2014-06-17 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8674724B2 (en) * 2011-07-29 2014-03-18 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US9001552B1 (en) 2012-06-22 2015-04-07 Crossbar, Inc. Programming a RRAM method and apparatus
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US11068620B2 (en) 2012-11-09 2021-07-20 Crossbar, Inc. Secure circuit integrated with memory layer
JP6017291B2 (ja) * 2012-12-10 2016-10-26 エスアイアイ・セミコンダクタ株式会社 不揮発性メモリ回路
US8953370B2 (en) * 2013-02-21 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with decoupled read/write path
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9502468B2 (en) * 2014-03-06 2016-11-22 Infineon Technologies Ag Nonvolatile memory device having a gate coupled to resistors
KR20150132952A (ko) * 2014-05-19 2015-11-27 에스케이하이닉스 주식회사 전자 장치
US10068945B2 (en) * 2015-09-30 2018-09-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure integrated with magnetic tunneling junction and manufacturing method thereof
US9887006B1 (en) * 2016-10-24 2018-02-06 Infineon Technologies Ag Nonvolatile memory device
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
US11195581B1 (en) * 2020-07-22 2021-12-07 Macronix International Co., Ltd. Memory cell, memory array and operation method using the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000306377A (ja) * 1998-09-22 2000-11-02 Canon Inc 磁気薄膜／半導体ハイブリッド素子、該素子を用いたメモリ装置、及び情報読み出し方法
JP2001237388A (ja) * 2000-02-24 2001-08-31 Matsushita Electric Ind Co Ltd 磁気抵抗効果型記憶素子及び強誘電体効果型記憶素子
JP2001273758A (ja) * 2000-03-27 2001-10-05 Sharp Corp 磁気メモリ
JP2002329842A (ja) * 2001-04-26 2002-11-15 Canon Inc 不揮発性記憶素子とその情報読み出し方法及びその情報書き込み方法
JP2004213860A (ja) * 2002-12-30 2004-07-29 Hynix Semiconductor Inc 不揮発性メモリ装置
JP2004311015A (ja) * 2003-04-04 2004-11-04 Samsung Electronics Co Ltd 低電流高速相変化メモリ素子及びその駆動方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799630B2 (ja) * 1990-09-11 1995-10-25 株式会社東芝 スタティック型半導体記憶装置
JP3253745B2 (ja) * 1993-04-28 2002-02-04 富士通株式会社 半導体記憶装置
US6271568B1 (en) * 1997-12-29 2001-08-07 Utmc Microelectronic Systems Inc. Voltage controlled resistance modulation for single event upset immunity
JP3646508B2 (ja) 1998-03-18 2005-05-11 株式会社日立製作所 トンネル磁気抵抗効果素子、これを用いた磁気センサー及び磁気ヘッド
JP2001273785A (ja) 2000-03-29 2001-10-05 Casio Comput Co Ltd シフトレジスタ及び電子装置
US6597598B1 (en) 2002-04-30 2003-07-22 Hewlett-Packard Development Company, L.P. Resistive cross point memory arrays having a charge injection differential sense amplifier
JP4355136B2 (ja) * 2002-12-05 2009-10-28 シャープ株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP4377816B2 (ja) 2003-03-18 2009-12-02 株式会社東芝 相変化メモリ装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000306377A (ja) * 1998-09-22 2000-11-02 Canon Inc 磁気薄膜／半導体ハイブリッド素子、該素子を用いたメモリ装置、及び情報読み出し方法
JP2001237388A (ja) * 2000-02-24 2001-08-31 Matsushita Electric Ind Co Ltd 磁気抵抗効果型記憶素子及び強誘電体効果型記憶素子
JP2001273758A (ja) * 2000-03-27 2001-10-05 Sharp Corp 磁気メモリ
JP2002329842A (ja) * 2001-04-26 2002-11-15 Canon Inc 不揮発性記憶素子とその情報読み出し方法及びその情報書き込み方法
JP2004213860A (ja) * 2002-12-30 2004-07-29 Hynix Semiconductor Inc 不揮発性メモリ装置
JP2004311015A (ja) * 2003-04-04 2004-11-04 Samsung Electronics Co Ltd 低電流高速相変化メモリ素子及びその駆動方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011172084A (ja) * 2010-02-19 2011-09-01 Toshiba Corp 半導体集積回路
WO2011158821A1 (ja) * 2010-06-16 2011-12-22 日本電気株式会社 半導体装置、および半導体装置の製造方法
US9029825B2 (en) 2010-06-16 2015-05-12 Nec Corporation Semiconductor device and manufacturing method for semiconductor device
JP5794231B2 (ja) * 2010-06-16 2015-10-14 日本電気株式会社 半導体装置、および半導体装置の製造方法

Also Published As

Publication number Publication date
CN100524512C (zh) 2009-08-05
KR20060052550A (ko) 2006-05-19
CN1801392A (zh) 2006-07-12
US7274587B2 (en) 2007-09-25
JP4783002B2 (ja) 2011-09-28
US20060098473A1 (en) 2006-05-11

Similar Documents

Publication Publication Date Title
JP4783002B2 (ja) 半導体メモリ素子
JP4499740B2 (ja) 記憶素子、メモリ回路、半導体集積回路
US9042153B2 (en) Programmable resistive memory unit with multiple cells to improve yield and reliability
US7345907B2 (en) Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements
US9025357B2 (en) Programmable resistive memory unit with data and reference cells
US9251893B2 (en) Multiple-bit programmable resistive memory using diode as program selector
US9019742B2 (en) Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory
JP4684297B2 (ja) 不揮発性半導体記憶装置の書き込み方法
US7362604B2 (en) Apparatus and method for programming an array of nonvolatile memory cells including switchable resistor memory elements
US7586782B2 (en) Semiconductor memory
JP4781431B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP5214208B2 (ja) 半導体装置及びその制御方法
US20130308366A1 (en) Circuit and System of Using Junction Diode as Program Selector for One-Time Programmable Devices
US20190244666A1 (en) Methods and apparatus for memory cells that combine static ram and non volatile memory
WO2007046130A1 (ja) 半導体装置
CN102263122B (zh) 非易失性存储装置
US20180137915A1 (en) Bi-directional rram decoder-driver
TWI524341B (zh) 儲存裝置、儲存器單元以及數據寫入方法
US8149610B2 (en) Nonvolatile memory device
US7269050B2 (en) Method of programming a memory device
TWI443662B (zh) 非揮發性記憶裝置
KR20090056569A (ko) 전자이주 효과를 이용한 메모리 셀

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100316

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100517

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110614

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110708

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140715

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140715

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees