JP5794231B2 - 半導体装置、および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、特に、抵抗変化型不揮発性素子（以下では、「抵抗変化素子」と称する）を有する半導体装置およびその製造方法に関する。

半導体デバイス（特に、シリコンデバイス）は、微細化（スケーリング則：Ｍｏｏｒｅの法則）によってデバイスの集積化・低電力化が進められ、３年で４倍のペースで集積化および低電力化の開発が進められてきた。近年、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰（装置価格およびマスクセット価格）、およびデバイス寸法の物理的限界（動作限界・ばらつき限界）により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。

近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡ（Field Programmable Gate Array：ＦＰＧＡ）と呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。ＦＰＧＡは、顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。ＦＰＧＡは、抵抗変化素子を有し、顧客自身が任意に配線の電気的接続をできるようにしたものである。このようなＦＰＧＡを搭載した半導体装置を用いることで、回路の自由度を向上させることができるようになる。抵抗変化素子としては、遷移金属酸化物を用いたＲｅＲＡＭ（Resistance Random Access Memory）や、イオン伝導体を用いたＮａｎｏＢｒｉｄｇｅ（ＮＥＣ社の登録商標）などがある。

抵抗変化素子の動作特性として、ユニポーラ型とバイポーラ型の２種類がある。ユニポーラ型抵抗変化素子は、印加電圧極性に依存せず、印加電圧レベルで抵抗が変化する。バイポーラ型抵抗変化素子は、印加電圧レベルと印加電圧極性によって抵抗が変化する。バイポーラ型抵抗変化素子はＲｅＲＡＭおよびＮａｎｏＢｒｉｄｇｅ（登録商標）で用いることが可能であり、ユニポーラ型抵抗変化素子はＲｅＲＡＭで用いることが可能である。

ユニポーラ型抵抗変化素子の動作を説明する。図１Ａ〜図１Ｄはユニポーラ型抵抗変化素子の動作特性を示す図である。ここでは、ユニポーラ型抵抗変化素子は、第１電極と、第２電極と、これら２つの電極に挟まれた抵抗変化素子とを有する構成である。

第１電極に正電圧を印加すると、図１Ａに示すように、所望のセット電圧を閾値電圧として、抵抗変化素子は、ＯＦＦ状態からＯＮ状態へ遷移する。ＯＦＦ状態は２つの電極間の抵抗値が高い状態（高抵抗状態）を意味し、ＯＮ状態は２つの電極間の抵抗値が低い状態（低抵抗状態）を意味する。閾値電圧は、抵抗変化層の膜厚、組成、密度などに依存する。

続いて、ＯＮ状態の抵抗変化素子において、再び第１電極に正電圧を印加すると、図１Ｂに示すように、所望の閾値電圧（リセット電圧）において、ＯＮ状態からＯＦＦ状態へ遷移する。さらに、第１電極に正電圧の印加を続けると、セット電圧に達し、抵抗変化素子は、再びＯＦＦ状態からＯＮ状態へ遷移する。

一方、第１電極に負電圧を印加すると、図１Ｃに示すように、所望のセット電圧を閾値電圧として、ＯＦＦ状態（高抵抗状態）からＯＮ状態（低抵抗状態）へ遷移する。続いて、ＯＮ状態の抵抗変化素子において、再び第１電極に負電圧を印加すると、図１Ｄに示すように、所望の閾値電圧（リセット電圧）において、ＯＮ状態からＯＦＦ状態へ遷移する。

このように、この抵抗変化素子は、図１Ａ−図１Ｂの動作と図１Ｃ−図１Ｄの動作が対称であり、電圧の印加方向（極性）には依存せず、電圧のレベルにのみ依存して抵抗変化特性を示す。このような素子をユニポーラ型抵抗変化素子と定義する。

次に、バイポーラ型抵抗変化素子の動作を説明する。図２Ａ〜図２Ｄはバイポーラ型抵抗変化素子の動作特性を示す図である。ここでは、比較のために、バイポーラ型抵抗変化素子の構成が上述のユニポーラ型抵抗変化素子と同様であり、バイポーラ型抵抗変化素子に、ユニポーラ型抵抗変化素子の場合と同じ電圧を印加したときの電圧−電流特性を示す。

第１電極に正電圧を印加すると、図２Ａに示すように、所望のセット電圧を閾値電圧として、抵抗変化素子はＯＦＦ状態（高抵抗状態）からＯＮ状態（低抵抗状態）へ遷移する。続いて、ＯＮ状態の抵抗変化素子において、再び第１電極に正電圧を印加した場合には、ユニポーラ型抵抗変化素子で見られた抵抗変化が生じることなく、図２Ｂに示すように、抵抗変化素子はオーミックな電流−電圧特性を示す。

一方、第１電極に負電圧を印加すると（図２Ｃ）、所望のセット電圧を閾値電圧として、ＯＮ状態（低抵抗状態）からＯＦＦ状態（高抵抗状態）へ遷移する。続いて、ＯＦＦ状態の抵抗変化素子において、再び第１電極に正電圧を印加すると、図２Ｄに示すように、所望の閾値電圧（セット電圧）において、ＯＦＦ状態からＯＮ状態へ遷移する。

このように、この抵抗変化素子は、第１電極に正電圧を印加した場合にのみ、ＯＦＦ状態からＯＮ状態へ遷移し、第１電極に負電圧を印加した場合にのみ、ＯＮ状態からＯＦＦ状態への遷移が生じる。このような素子をバイポーラ型抵抗変化素子と定義する。

ここで、バイポーラ型抵抗変化素子に用いられる電極について、次のように定義する。図２Ａ〜図２Ｄで説明したように、正電圧を印加した場合にＯＦＦ状態からＯＮ状態に遷移する電極を「第１の電極」または「活性電極」と定義する。逆に正電圧を印加した場合にＯＮ状態からＯＦＦ状態に遷移する電極を「第２の電極」または「不活性電極」と定義する。

また、上述した電極の定義に基づいて、２つの抵抗変化素子を直列に接続する場合における、電極の接続の仕方を、次のように定義する。２つの抵抗変化素子の電極同士を電気的に接続する際、活性電極同士、もしくは、不活性電極同士が電気的に接続されている、または、それら２つの電極が一体化していることを、「同一極性同士の電極の接続」と定義する。

一方、電極の接続の仕方として、一方の抵抗変化素子の活性電極と他方の抵抗変化素子の不活性電極とが接続されている場合を「異種極性での電極の接続」と定義する。

上述した特性を示す可能性の高いバイポーラ型抵抗変化素子の一例が、非特許文献１に開示されている。非特許文献１には、イオン伝導体（イオンが電界などの印加によって自由に動くことのできる固体）中における金属イオン移動と電気化学反応とを利用したスイッチング素子が開示されている。非特許文献１に開示されたスイッチング素子は、イオン伝導層と、イオン伝導層を挟んで対向して設けられた第１電極および第２電極とを有する構成である。このうち、第１電極はイオン伝導層に金属イオンを供給するための役割を果たしている。第２電極からはイオン伝導層に金属イオンは供給されない。

このスイッチング素子の動作を簡単に説明する。第１電極を接地して第２電極に負電圧を印加すると、第１電極の金属が金属イオンになってイオン伝導層に溶解する。そして、イオン伝導層中の金属イオンがイオン伝導層中に金属になって析出し、析出した金属により第１電極と第２電極を接続する金属架橋が形成される。金属架橋で第１電極と第２電極が電気的に接続することで、スイッチがオン状態になる。一方、上記オン状態で第１電極を接地して第２電極に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１電極と第２電極との電気的接続が切れ、スイッチがオフ状態になる。なお、電気的接続が完全に切れる前の段階から第１電極および第２電極間の抵抗が大きくなったり、電極間容量が変化したりするなど電気特性が変化し、最終的に電気的接続が切れる。また、上記オフ状態からオン状態にするには、再び第１電極を接地して第２電極に負電圧を印加すればよい。

また、非特許文献１では、イオン伝導体を介して２個の電極が配置され、それらの間の導通状態を制御する２端子型のスイッチング素子の場合の構成および動作が開示されている。

このようなスイッチング素子は、半導体スイッチ（ＭＯＳＦＥＴなど）よりもサイズが小さく、オン抵抗が小さいという特徴がある。そのため、プログラマブルロジックデバイスへの適用に、そのスイッチング素子が有望であると考えられている。また、このスイッチング素子においては、その導通状態（オンまたはオフ）は印加電圧をオフにしてもそのまま維持されるので、不揮発性のメモリ素子としての応用も考えられる。例えば、トランジスタなどの選択素子１個とスイッチング素子１個とを含むメモリセルを基本単位として、このメモリセルを縦方向と横方向にそれぞれ複数配列する。このように配列することで、ワード線およびビット線で複数のメモリセルの中から任意のメモリセルを選択することが可能となる。そして、選択したメモリセルのスイッチング素子の導通状態をセンスし、スイッチング素子のオンまたはオフの状態から情報「１」または「０」のいずれの情報が格納されているかを読み取ることが可能な不揮発性メモリを実現できる。

上記非特許文献１を以下に示す。

Shunichi Kaeriyama et al., "A Nonvolatile Programmable Solid- Electrolyte Nanometer Switch", IEEE Journal of Solid-State Circuits, Vol.40, No.1, pp.168-176, January 2005.

上述した２端子型抵抗変化素子を半導体素子と同一基板上に設ける場合、一般的な素子の動作保障年数としては、半導体素子と同じ１０年以上が要求される。しかしながら、２端子型抵抗変化素子において、印加される電圧が閾値以下であっても、経時劣化によって、別の状態に遷移してしまう誤動作の問題があった。この誤動作による問題は、ディスターブ不良と呼ばれている。

ディスターブ不良を、具体例を用いて説明する。例えば、図２Ａにおいて、ＯＦＦ状態からＯＮ状態へ遷移するためには、抵抗変化素子にセット電圧（閾値電圧）以上の電圧を印加することが必要となる。ここでは、閾値電圧が５Ｖであるとする。また、一般的なＵＬＳＩの動作電圧は０．９〜１．２Ｖ付近である。半導体デバイスの使用開始時にＯＦＦ状態に遷移させた抵抗変化素子に、ＵＬＳＩの動作電圧として約１Ｖの電圧が印加されても、その抵抗変化素子は、ＯＦＦ状態からＯＮ状態に遷移することはない。しかし、約１Ｖの電圧が連続的に印加され続けた、ＯＦＦ状態の抵抗変化素子は、半導体素子の保障年数以下（例えば、５年間程度）で、経時劣化によりＯＦＦ状態からＯＮ状態へ遷移する誤動作が生じてしまう。

本発明の目的の一つは、高信頼性かつ高密度化が可能な抵抗変化素子を搭載した半導体装置およびその製造方法を提供することである。

本発明の一側面の半導体装置は、多層配線と、多層配線の間に設けられ、第１電極、第２電極およびこれらの電極に挟まれた抵抗変化素子膜を含む２つの抵抗変化素子と、を有し、上記２つの抵抗変化素子のそれぞれの第１電極および第２電極のうち、いずれか一方の電極種が一体化して構成され、上記２つの抵抗変化素子は信号経路中に設けられ、上記２つの抵抗変化素子の同一極性電極同士が接続され、上記２つの抵抗変化素子の未接続の２つの電極のうち、一方の電極が入力端子であり、他方の電極が出力端子である電気素子であることを特徴とする。

本発明の一側面の半導体装置の製造方法は、多層配線を有する半導体装置の製造方法であって、多層配線に含まれる配線層のうち、１つの配線層に設けられた２つの第１配線の上に、絶縁性バリア膜を形成する工程と、上記２つの第１配線から垂直方向に離れるにしたがって広くなるテーパ面を壁面に備え、これら２つの第１配線の上面の少なくとも一部を露出する第１の開口部を絶縁性バリア膜に形成する開口部工程と、少なくとも第１の開口部の底面および壁面を含む面に抵抗変化素子膜を形成する抵抗変化素子膜形成工程と、抵抗変化素子膜の上に第２電極を形成する第２電極形成工程と、多層配線のうち、上記２つの第１配線が形成された配線層とは異なる配線層により、第２電極に接続するための第２配線を形成する工程と、を有するものである。

図１Ａはユニポーラ型抵抗変化素子の動作特性を示す図である。 図１Ｂはユニポーラ型抵抗変化素子の動作特性を示す図である。 図１Ｃはユニポーラ型抵抗変化素子の動作特性を示す図である。 図１Ｄはユニポーラ型抵抗変化素子の動作特性を示す図である。 図２Ａはバイポーラ型抵抗変化素子の動作特性を示す図である。 図２Ｂはバイポーラ型抵抗変化素子の動作特性を示す図である。 図２Ｃはバイポーラ型抵抗変化素子の動作特性を示す図である。 図２Ｄはバイポーラ型抵抗変化素子の動作特性を示す図である。 図３は第１の実施形態の半導体装置に用いられる抵抗変化素子の一構成例を示す図である。 図４は第１の実施形態の半導体装置の一構成例を示す図である。 図５は図４に示した電気素子とは異なる構成の電気素子の一例を示す図である。 図６は実施例１の半導体装置の一構成例を示す図である。 図７は実施例２の半導体装置の一構成例を示す図である。 図８は実施例３の半導体装置の一構成例を示す図である。 図９は第２の実施形態の半導体装置の一構成例を示す断面図である。 図１０は第３の実施形態の半導体装置の一構成例を示す断面図である。 図１１は実施例４の半導体装置の一構成例を示す断面図である。 図１２は実施例５の半導体装置の一構成例を示す断面図である。 図１３Ａは第４の実施形態におけるクロスバースイッチの構成例を示す回路図である。 図１３Ｂは第４の実施形態におけるクロスバースイッチの他の構成例を示す回路図である。 図１４は第４の実施形態のクロスバースイッチのレイアウト図である。 図１５は第５の実施形態の半導体装置の一構成例を示す断面図である。 図１６Ａは第５の実施形態の半導体装置の製造方法を模式的に示す断面図である。 図１６Ｂは第５の実施形態の半導体装置の製造方法を模式的に示す断面図である。 図１６Ｃは第５の実施形態の半導体装置の製造方法を模式的に示す断面図である。 図１７Ａは第５の実施形態の半導体装置の製造方法を模式的に示す断面図である。 図１７Ｂは第５の実施形態の半導体装置の製造方法を模式的に示す断面図である。 図１７Ｃは第５の実施形態の半導体装置の製造方法を模式的に示す断面図である。 図１８Ａは第５の実施形態の半導体装置の製造方法を模式的に示す断面図である。 図１８Ｂは第５の実施形態の半導体装置の製造方法を模式的に示す断面図である。 図１８Ｃは第５の実施形態の半導体装置の製造方法を模式的に示す断面図である。 図１９Ａは第５の実施形態の半導体装置の製造方法を模式的に示す断面図である。 図１９Ｂは第５の実施形態の半導体装置の製造方法を模式的に示す断面図である。 図２０は実施例６の半導体装置の一構成例を示す断面図である。 図２１は実施例７の半導体装置の一構成例を示す断面図である。 図２２は実施例８の半導体装置の一構成例を示す断面図である。 図２３は実施例９の半導体装置の一構成例を示す断面図である。 図２４Ａは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図２４Ｂは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図２４Ｃは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図２５Ａは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図２５Ｂは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図２５Ｃは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図２６Ａは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図２６Ｂは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図２６Ｃは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図２７Ａは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図２７Ｂは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図２８Ａは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図２８Ｂは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図２９Ａは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図２９Ｂは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図３０Ａは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図３０Ｂは実施例９の半導体装置の製造方法を模式的に示す断面図である。 図３１は実施例９の半導体装置の書き込み動作を説明するための模式図である。 図３２Ａは図３１に示す電気素子の各端子に電圧を印加した場合の電圧−電流特性を示すグラフである。 図３２Ｂは図３１に示す電気素子の各端子に電圧を印加した場合の電圧−電流特性を示すグラフである。 図３２Ｃは図３１に示す電気素子の各端子に電圧を印加した場合の電圧−電流特性を示すグラフである。 図３３Ａは実施例９の半導体装置の信頼性に関する測定結果を示すグラフである。 図３３Ｂは実施例９の半導体装置の信頼性に関する測定結果を示すグラフである。 図３４は実施例１０の半導体装置の構成を模式的に示した部分断面図である。

（第１の実施形態）
本実施形態の半導体装置に用いられる抵抗変化素子の構成を説明する。

図３は本実施形態の半導体装置に用いられる抵抗変化素子の一構成例を示す図である。

図３に示す抵抗変化素子１００はバイポーラ型抵抗変化素子である。抵抗変化素子１００は、不活性電極１０１と、活性電極１０２と、これらの電極に挟まれた抵抗変化素子膜とを有する構成である。抵抗変化素子膜は、例えば、非特許文献１に開示されたイオン伝導体である。

次に、図３に示した抵抗変化素子１００を用いた半導体装置の構成を説明する。

図４は本実施形態の半導体装置の一構成例を示す図である。

図４に示す半導体装置は、少なくとも２つのバイポーラ型の抵抗変化素子１０３ａ、１０３ｂを含む電気素子１３１を有する。抵抗変化素子１０３ａ、１０３ｂのそれぞれは図３に示した抵抗変化素子１００に相当する。電気素子１３１は、抵抗変化素子１０３ａ、１０３ｂのそれぞれの活性電極同士が接続されており、同一極性電極同士が接続されている。電気素子１３１において、抵抗変化素子１０３ａの不活性電極が入力側となり、抵抗変化素子１０３ｂの不活性電極が出力側となる。抵抗変化素子１０３ａの不活性電極が半導体装置の入力端子１２１に接続され、抵抗変化素子１０３ｂの不活性電極が半導体装置の出力端子１２２に接続されている。

図４に示す半導体装置では、スイッチング用トランジスタ（以下では、単にトランジスタと称する）１１３が設けられ、電気素子１３１にスイッチング用トランジスタ（本実施形態では、単にトランジスタと称する）１１３が接続されている。また、図４に示すように、半導体装置に、トランジスタ１１１、１１５が設けられていてもよい。

図４に示す構成では、トランジスタ１１１、１１３、１１５はＮＭＯＳトランジスタである。トランジスタ１１３のドレイン電極が抵抗変化素子１０３ａ、１０３ｂのそれぞれの活性電極に接続されている。トランジスタ１１１のドレイン電極が入力端子１２１と抵抗変化素子１０３ａとの間に接続されている。トランジスタ１１５のドレイン電極が出力端子１２２と抵抗変化素子１０３ｂとの間に接続されている。

トランジスタ１１１のソース電極を端子Ｖ１とし、トランジスタ１１３のソース電極を端子Ｖ２とし、トランジスタ１１５のソース電極を端子Ｖ３とする。なお、図４では、トランジスタ１１１、１１３、１１５のゲート電極を図に示すことを省略している。また、ここでは、各トランジスタのドレイン電極を抵抗変化素子１０３ａ、１０３ｂと接続し、ソース電極に電圧または接地電位を印加しているが、ドレイン電極とソース電極とが入れ替わった構成であってもよい。このことは、後述する実施例１〜３についても同様である。

次に、図４に示した半導体装置のプログラミング方法を説明する。各トランジスタのゲート電極に電圧を印加して各トランジスタを低抵抗状態にさせるが、ここでは、その説明を省略する。

入力端子１２１から出力端子１２２へ電気信号を伝達する場合、抵抗変化素子１０３ａと抵抗変化素子１０３ｂの双方をＯＮ状態（低抵抗状態）へ遷移させる必要がある。この場合、端子Ｖ１および端子Ｖ３をグラウンドに接地し、端子Ｖ２に抵抗変化素子の閾値電圧（セット電圧）以上の正電圧を印加し、トランジスタ１１１、１１３、１１５を低抵抗状態にする。これにより、半導体装置に対して、所望のＯＮ状態への遷移を実現することができる。

一方、入力端子１２１から出力端子１２２への電気信号を遮断したい場合には、抵抗変化素子１０３ａと抵抗変化素子１０３ｂの双方をＯＦＦ状態（高抵抗状態）へ遷移させる必要がある。この場合、端子Ｖ２をグラウンドに接地し、端子Ｖ１と端子Ｖ３に抵抗変化素子の閾値電圧（リセット電圧）以上の正電圧を印加し、スイッチ用トランジスタ１１１、１１３、１１５を低抵抗状態にする。これにより、半導体装置に対して、所望のＯＦＦ状態への遷移を実現することができる。

次に、本実施形態の半導体装置によって、ディスターブ不良が改善されることを説明する。

ディスターブ不良はＯＦＦ状態からＯＮ状態へ誤動作によって遷移してしまう不良である。このことから、初期段階で、抵抗変化素子１０３ａおよび抵抗変化素子１０３ｂの状態が高抵抗状態であるものとする。ここで、入力端子１２１に閾値電圧（セット電圧）以下の正電圧が印加され、出力端子１２２がグラウンドに接地されているとする。

電気素子１３１の両端に電圧が印加されているが、抵抗変化素子１０３ａにはＯＦＦ状態からＯＮ状態へ遷移する方向に電圧が印加されているのに対し、抵抗変化素子１０３ｂにはＯＮ状態からＯＦＦ状態へ遷移する方向に電圧が印加されている。すなわち、抵抗変化素子１０３ａは電圧の印加方向がＯＮ状態へ遷移する方向なので、閾値電圧以下の電圧が印加された場合に誤動作してＯＮ状態へ遷移する可能性があるが、抵抗変化素子１０３ｂはＯＦＦ状態へ遷移する電圧印加方向なので、誤動作が生じない。

一方、ここで出力端子１２２に閾値電圧（セット電圧）以下の正電圧が印加され、入力端子１２１がグラウンドに接地されている場合、抵抗変化素子１０３ｂにはＯＦＦ状態からＯＮ状態へ遷移する方向に電圧が印加されているのに対し、抵抗変化素子１０３ａにはＯＮ状態からＯＦＦ状態へ遷移する方向に電圧が印加されている。すなわち、抵抗変化素子１０３ａは電圧の印加方向がＯＮ状態へ遷移する方向なので、閾値電圧以下の電圧が印加された場合に誤動作してＯＮ状態へ遷移する可能性があるが、抵抗変化素子１０３ｂはＯＦＦ状態へ遷移する電圧印加方向なので、誤動作が生じない。

また、抵抗変化素子１０３ａおよび抵抗変化素子１０３ｂに印加される電圧は、抵抗変化素子１０３ａおよび抵抗変化素子１０３ｂのそれぞれの抵抗値によって、抵抗分割されて半分程度になることからも、ディスターブ不良を防ぐことができる。

上述したように、いずれの信号形態が伝達された場合にも、入力端子１２１から出力端子１２２への信号を遮断するためには、抵抗変化素子１０３ａおよび抵抗変化素子１０３ｂのうち、少なくとも一方がＯＦＦ状態を維持できればよいため、回路として誤動作を防止することができる。このような抵抗変化素子を用いることで、半導体回路の誤動作による不良をなくし、高信頼な半導体装置を実現することができるようになる。

図４に示した、少なくとも２つのバイポーラ型の抵抗変化素子を有し、抵抗変化素子の同一極性電極同士が接続され、かつ、未接続の２つの電極から入出力がなされる電気素子１３１を、以下では、相補型抵抗変化素子と称する。

なお、図４に示した半導体装置では、抵抗変化素子１０３ａ、１０３ｂの不活性電極同士が電気的に接続された電気素子１３１を用いる場合を説明したが、電気素子１３１の代わりに、図５に示すように、電気素子１３２を用いてもよい。電気素子１３２は、抵抗変化素子１０３ａ、１０３ｂの活性電極同士が電気的に接続された構成である。抵抗変化素子１０３ａの不活性電極が入力端子１２１に接続され、抵抗変化素子１０３ｂの不活性電極が出力端子１２２に接続されている。

図５に示した半導体装置のプログラミング方法を簡単に説明する。

抵抗変化素子１０３ａと抵抗変化素子１０３ｂの双方をＯＮ状態（低抵抗状態）へ遷移させる場合、端子Ｖ２をグラウンドに接地し、端子Ｖ１および端子Ｖ３に抵抗変化素子の閾値電圧（セット電圧）以上の正電圧を印加し、トランジスタ１１１、１１３、１１５を低抵抗状態にする。一方、抵抗変化素子１０３ａと抵抗変化素子１０３ｂの双方をＯＦＦ状態（高抵抗状態）へ遷移させる場合、端子Ｖ１と端子Ｖ３をグラウンドに接地し、端子Ｖ２に抵抗変化素子の閾値電圧（リセット電圧）以上の正電圧を印加し、スイッチ用トランジスタ１１１、１１３、１１５を低抵抗状態にする。

図５に示した半導体装置の場合でも、ディスターブ不良を改善し、電気素子１３１を用いた場合と同様の効果が得られる。

本実施形態の半導体装置の実施例１を説明する。図６は実施例１の半導体装置の一構成例を示す図である。

図６に示す半導体装置は、図４に示した電気素子１３１と、トランジスタ１１１〜１１６とを有する構成である。図６に示す構成では、トランジスタ１１１、１１３、１１５は、図４および図５に示した半導体装置の場合とは異なり、ＰＭＯＳトランジスタである。トランジスタ１１１、１１３、１１５がＰＭＯＳトランジスタであることを除いて、図４および図５に示した構成と同様であるため、これらの構成についての詳細な説明を省略する。

トランジスタ１１２、１１４、１１６は、ＮＭＯＳトランジスタである。トランジスタ１１４のドレイン電極が抵抗変化素子１０３ａ、１０３ｂのそれぞれの活性電極に接続されている。トランジスタ１１２のドレイン電極が入力端子１２１と抵抗変化素子１０３ａとの間に接続されている。トランジスタ１１６のドレイン電極が出力端子１２２と抵抗変化素子１０３ｂとの間に接続されている。

トランジスタ１１２のソース電極を端子Ｖ４とし、トランジスタ１１４のソース電極を端子Ｖ５とし、トランジスタ１１６のソース電極を端子Ｖ６とする。なお、図６では、各トランジスタのゲート電極を図に示すことを省略している。

抵抗変化素子１０３ａの不活性電極には、トランジスタ１１１、トランジスタ１１２および入力端子２１が電気的に接続されている。抵抗変化素子１０３ｂの不活性電極には、トランジスタ１１５、トランジスタ１１６および出力端子１２２が電気的に接続されている。

次に、本実施例の半導体装置のプログラミング方法を説明する。図６に示す端子Ｖ１、Ｖ２、Ｖ３に抵抗変化素子の閾値電圧（セット電圧）以上の正電圧が印加され、端子Ｖ４、Ｖ５、Ｖ６がグラウンドに接地されている。

入力端子１２１から出力端子１２２へ電気信号を伝達する場合には、抵抗変化素子１０３ａと抵抗変化素子１０３ｂの双方をＯＮ状態（低抵抗状態）へ遷移させる必要がある。２つの抵抗変化素子１０３ａ、１０３ｂをＯＮ状態へ遷移させるには、トランジスタ１１１、１１２、１１５、１１６のゲート電極に“Ｈｉｇｈ”信号を入力し、トランジスタ１１３、１１４のゲート電極に“Ｌｏｗ”信号を入力する。その結果、抵抗変化素子１０３ａ、１０３ｂの活性電極には閾値（セット電圧）以上の正電圧が印加され、抵抗変化素子１０３ａ、１０３ｂの非活性電極がグラウンドに接地される。これにより、半導体装置に対して、所望のＯＮ状態への遷移を実現することができる。

一方、入力端子１２１から出力端子１２２への電気信号を遮断したい場合には、抵抗変化素子１０３ａと抵抗変化素子１０３ｂの双方をＯＦＦ状態（高抵抗状態）へ遷移させる必要がある。２つの抵抗変化素子１０３ａ、１０３ｂをＯＦＦ状態へ遷移させるには、トランジスタ１１１、１１２、１１５、１１６のゲート電極に“Ｌｏｗ”信号を入力し、トランジスタ１１３、１１４のゲート電極に“Ｈｉｇｈ”信号を入力する。その結果、抵抗変化素子１０３ａ、１０３ｂの活性電極がグラウンドに接地され、抵抗変化素子１０３ａ、１０３ｂの非活性電極には閾値（リセット電圧）以上の正電圧が印加される。これにより、半導体装置に対して、所望のＯＦＦ状態への遷移を実現することができる。

本実施形態の半導体装置の実施例２を説明する。図７は実施例２の半導体装置の一構成例を示す図である。

図７に示す半導体装置は、図４に示した電気素子１３１と、図６に示したトランジスタ１１１〜１１４、１１６とを有する構成である。本実施例では、図６に示したトランジスタ１１５を設けない代わりに、抵抗変化素子１０３ａ、１０３ｂのそれぞれの不活性電極同士を接続した構成である。

本実施例の半導体装置のプログラミング方法は、図４を参照して説明した方法と同様であるため、その詳細な説明を省略する。

図６に示した半導体装置では、２つの抵抗変化素子に対して、６個のトランジスタを用いてプログラミングする場合を説明したが、本実施例では、２つの抵抗変化素子の不活性電極同士を電気的に接続することで、スイッチング用のトランジスタ１１５を省略することが可能となる。

本実施形態の半導体装置の実施例３を説明する。図８は実施例３の半導体装置の一構成例を示す図である。

図８に示す半導体装置は、図５に示した電気素子１３２と、図６に示したトランジスタ１１１〜１１５とを有する構成である。本実施例では、図６に示したトランジスタ１１６を設けない代わりに、抵抗変化素子１０３ａ、１０３ｂのそれぞれの活性電極同士を接続した構成である。

本実施例の半導体装置のプログラミング方法を説明する。図８に示す端子Ｖ１、Ｖ２、Ｖ３に抵抗変化素子の閾値電圧（セット電圧）以上の正電圧が印加され、端子Ｖ４、Ｖ５がグラウンドに接地されている。

抵抗変化素子１０３ａと抵抗変化素子１０３ｂの双方をＯＮ状態（低抵抗状態）へ遷移させるには、トランジスタ１１１、１１２、１１５のゲート電極に“Ｌｏｗ”信号を入力し、トランジスタ１１３、１１４のゲート電極に“Ｈｉｇｈ”信号を入力すればよい。

一方、抵抗変化素子１０３ａと抵抗変化素子１０３ｂの双方をＯＦＦ状態（高抵抗状態）へ遷移させるには、トランジスタ１１１、１１２、１１５のゲート電極に“Ｈｉｇｈ”信号を入力し、トランジスタ１１３、１１４のゲート電極に“Ｌｏｗ”信号を入力すればよい。

図６に示した半導体装置では、２つの抵抗変化素子に対して、６個のトランジスタを用いてプログラミングする場合を説明したが、本実施例では、２つの抵抗変化素子の活性電極同士を電気的に接続することで、スイッチング用のトランジスタ１１６を省略することが可能となる。

（第２の実施形態）
本実施形態の半導体装置を説明する。本実施形態の半導体装置は、活性電極同士が電気的に接続された、２つの抵抗変化素子を有する。

図９は第２の実施形態の半導体装置の一構成例を示す断面図である。

本実施形態の半導体装置は、抵抗変化素子２２ａ、２２ｂと、第１配線５および第２配線１８を含む多層配線とを有する。抵抗変化素子２２ａは、下部電極と、上部電極１０ａと、これらの電極に挟まれた抵抗変化素子膜９ａとを有する。抵抗変化素子２２ｂは、下部電極と、上部電極１０ｂと、これらの電極に挟まれた抵抗変化素子膜９ｂとを有する。抵抗変化素子２２ａ、２２ｂの下部電極は図９に示す第１配線５に相当し、抵抗変化素子２２ａ、２２ｂは下部電極を共用している。抵抗変化素子２２ａ、２２ｂは、活性電極同士が接続された構成である。ここでは、第１配線５は銅配線である。

図９に示すように、半導体基板（不図示）上に層間絶縁膜２が形成され、層間絶縁膜２の上にバリア絶縁膜３および層間絶縁膜４が形成されている。層間絶縁膜４の上面からバリア絶縁膜３を貫通して層間絶縁膜２の上面に達する溝に第１配線５が設けられ、第１配線５の側面および底面がバリアメタル６で覆われている。層間絶縁膜４の上に絶縁性バリア膜７および保護絶縁膜１４が形成されている。絶縁性バリア膜７および保護絶縁膜１４には、基板の表面に対して垂直上方から見て逆テーパの溝が２つ形成されている。２つの溝のうち、一方の溝には抵抗変化素子膜９ａおよび上部電極１０ａが積層して設けられ、他方の溝には抵抗変化素子膜９ｂおよび上部電極１０ｂが積層して設けられている。

保護絶縁膜１４の上に層間絶縁膜１５、層間絶縁膜１７およびバリア絶縁膜２１が順に形成されている。層間絶縁膜１５の上面から上部電極１０ａ、１０ｂのそれぞれに達する開口が形成され、それぞれの開口にはプラグ１９が設けられている。プラグ１９の側面および底面はバリアメタル２０で覆われている。層間絶縁膜１７の上面から層間絶縁膜１５の上面に達する溝が２つ形成され、それぞれの溝に第２配線１８が設けられている。第２配線１８の側面はバリアメタル２０で覆われている。第２配線１８の底面はプラグ１９と接続され、第２配線１８の上面はバリア絶縁膜２１で覆われている。

なお、図９に示す断面図においては、プラグ１９と第１配線５との間に抵抗変化素子膜９ａ、９ｂおよび上部電極１０ａ、１０ｂが設けられているが、このような構造とは別に、プラグ１９と第１配線とが直接に接続される構造が、本実施形態の半導体装置に設けられていてもよい。

ここで、多層配線の構造を含む多層配線層について説明する。

第１配線５は、バリア絶縁膜３および層間絶縁膜４に設けられ、これらの絶縁膜で同一配線層に設けられた他の配線と絶縁性が保たれる。また、第１配線５の底面側は層間絶縁膜２によって下層配線と絶縁性が保たれ、第１配線５の上面側は絶縁性バリア膜７によって上層配線と絶縁性が保たれる。プラグ１９は、保護絶縁膜１４および層間絶縁膜１５に設けられ、これらの絶縁膜で同一導電層に設けられた他のプラグと絶縁性が保たれる。第２配線１８は、層間絶縁膜１７に設けられ、この絶縁膜で同一配線層に設けられた他の配線と絶縁性が保たれる。また、第２配線１８の底面側は層間絶縁膜１５によって第１配線と絶縁性が保たれ、第２配線１８の上面側はバリア絶縁膜２１によって上層配線と絶縁性が保たれる。

以下では、第１配線５が形成された絶縁膜、プラグ１９が形成された絶縁膜、および第２配線１８が形成された絶縁膜と、これらの配線およびプラグの絶縁性を保つための絶縁膜も含めて「多層配線層」と称する。

図９に示す構造では、層間絶縁膜２、バリア絶縁膜３、層間絶縁膜４、絶縁性バリア膜７、保護絶縁膜１４、層間絶縁膜１５、層間絶縁膜１７およびバリア絶縁膜２１が順に積層した絶縁膜積層体が多層配線層に相当する。この多層配線層では、層間絶縁膜１７に形成された配線溝に第２配線１８が埋め込まれ、層間絶縁膜１５および保護絶縁膜１４に形成された開口にプラグ１９が埋め込まれ、第２配線１８とプラグ１９とが一体となっており、第２配線１８およびプラグ１９からなる導電性一体構造の側面および底面がバリアメタル２０で覆われている。本実施形態では、抵抗変化素子２２ａ、２２ｂが多層配線層内に設けられていることになる。

本実施形態では、第１配線５を抵抗変化素子２２ａ、２２ｂの下部電極とすることで、第１配線５が抵抗変化素子２２ａ、２２ｂの下部電極を兼ねている。第１配線と下部電極を別の工程で形成する場合に比べて、工程数の増加を抑制してプロセスを簡略化するとともに、下部電極の抵抗を下げることができる。また、抵抗変化素子２２ａ、２２ｂの下部電極が一体化されているため、２つの抵抗変化素子を小型化することが可能となる。抵抗変化素子の構造を小型化することで、抵抗変化素子の高密度な配置が可能となり、高性能かつ高信頼な半導体装置を実現できる。

さらに、第１配線５を通常のＣｕダマシン配線プロセスで形成する場合、２回のリソグラフィ工程を追加するだけで、抵抗変化素子を多層配線層内に形成することができる。上述したように、下部電極の抵抗を低減し、かつ、工程数の増加を抑制するだけでなく、２回のリソグラフィ工程に必要なマスクセットを準備すればよいので、素子の低抵抗化と低コスト化を同時に達成することができる。

抵抗変化素子２２ａ、２２ｂは、抵抗変化型不揮発素子であり、例えば、イオン伝導体中における金属イオン移動と電気化学反応とを利用したスイッチング素子である。抵抗変化素子２２ａは、下部電極となる第１配線５と、プラグ１９と電気的に接続された上部電極１０ａとの間に抵抗変化素子膜９ａが介在した構成である。抵抗変化素子２２ｂは、下部電極となる第１配線５と、プラグ１９と電気的に接続された上部電極１０ｂとの間に抵抗変化素子膜９ｂが介在した構成である。抵抗変化素子２２ａ、２２ｂは、絶縁性バリア膜７に形成された開口部で抵抗変化素子膜９ａ、９ｂのそれぞれが第１配線５と直接接しており、上部電極１０ａ、１０ｂはそれぞれ別のプラグ１９とバリアメタル２０を介して電気的に接続されている。

抵抗変化素子２２ａは、下部電極もしくは上部電極１０ａに電圧を印加する、または、下部電極もしくは上部電極１０ａから電流を流すことでＯＮ／ＯＦＦの制御を行う。抵抗変化素子２２ａは、例えば、抵抗変化素子膜９ａ中への第１配線５からの金属の電界拡散を利用してＯＮ／ＯＦＦの制御を行う。抵抗変化素子２２ｂによるＯＮ／ＯＦＦ制御の動作も、抵抗変化素子２２ａと同様である。上部電極１０ａ、１０ｂおよびバリアメタル２０は同一の材料で構成されている。これらの材料を同一にすることで、プラグ１９のバリアメタル２０と上部電極１０ａ、１０ｂとが一体化し、材料が異なる場合に比べて、接触抵抗が低減し、かつ、密着性の向上により信頼性の向上を実現することができる。

半導体基板（不図示）には、ＭＯＳトランジスタなどの半導体素子（不図示）が形成されている。半導体基板として、例えば、シリコン基板、単結晶基板、ＳＯＩ（Silicon on Insulator）基板、ＴＦＴ（Thin Film Transistor）基板、液晶製造用基板等の基板を用いることが可能である。後述の半導体基板１も、この半導体基板と同様な構成であり、以下では、その説明を省略する。

層間絶縁膜２は半導体基板上に形成された絶縁膜である。層間絶縁膜２として、例えば、シリコン酸化膜、または、シリコン酸化膜よりも比誘電率の低い膜である低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いることが可能である。層間絶縁膜２は、単層に限らず、複数の絶縁膜を積層したものであってもよい。

バリア絶縁膜３は、層間絶縁膜２および層間絶縁膜４の間に設けられた、バリア性を有する絶縁膜である。バリア絶縁膜３は、第１配線５用の配線溝の加工時にエッチングストップ層としての役割を有する。バリア絶縁膜３として、例えば、ＳｉＮ膜、ＳｉＣ膜、ＳｉＣＮ膜等を用いることが可能である。バリア絶縁膜３には、第１配線５を埋め込むための配線溝が設けられ、この配線溝にバリアメタル６を介して第１配線５が埋め込まれている。バリア絶縁膜３は、配線溝のエッチング条件のエッチング選択比によっては、設けられていなくてもよい。つまり、層間絶縁膜２と層間絶縁膜４のエッチング選択比が極端に大きければ、バリア絶縁膜３がなくても、層間絶縁膜４をエッチングして第１配線５用の配線溝を形成する際、層間絶縁膜２のエッチング量が抑制されるからである。

層間絶縁膜４は、バリア絶縁膜３上に形成された絶縁膜である。層間絶縁膜４として、例えば、シリコン酸化膜または低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いることが可能である。層間絶縁膜４は、単層に限らず、複数の絶縁膜を積層したものであってもよい。層間絶縁膜４には、第１配線５を埋め込むための配線溝が設けられ、その配線溝にバリアメタル６を介して第１配線５が埋め込まれている。

第１配線５は、層間絶縁膜４およびバリア絶縁膜３に形成された配線溝にバリアメタル６を介して埋め込まれた配線である。なお、第１配線５と抵抗変化素子膜９ａ、９ｂとの間に、電極層などの導電性部材が設けられていてもよい。第１配線５と抵抗変化素子膜９ａ、９ｂとの間に電極層を形成する場合、電極層と抵抗変化素子膜９ａ、９ｂを連続工程で堆積し、連続工程で加工することで、工程を増やさずに電極層と抵抗変化素子９ａ、９ｂをすることが可能である。また、抵抗変化素子膜９ａ、９ｂの下部がコンタクトプラグを介して下層配線に接続されることはない。第１配線５には、抵抗変化素子膜９において拡散またはイオン電導可能な金属が用いられている。第１配線５として、例えば、Ｃｕ等を用いることが可能である。第１配線５は、Ａｌと合金化されていてもよい。

バリアメタル６は、第１配線５に含まれる金属が層間絶縁膜４や下層へ拡散することを防止するために配線の側面および底面を被覆する、バリア性を有する導電性膜である。バリアメタル６には、例えば、第１配線５がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属、もしくは、その窒化物等、またはそれらの積層膜を用いることができる。

絶縁性バリア膜７は、第１配線５を含む層間絶縁膜４上に形成され、第１配線５に含まれる金属（例えば、Ｃｕ）の酸化を防いだり、第１配線５に含まれる金属が層間絶縁膜１５中へ拡散するのを防いだり、電極１０ａ、１０ｂおよび抵抗変化素子膜９ａ、９ｂの加工時にエッチングストップ層としての役割を有する。絶縁性バリア膜７として、例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、およびそれらの積層構造等を用いることが可能である。絶縁性バリア膜７は、保護絶縁膜１４と同一材料であることが好ましい。

絶縁性バリア膜７は、第１配線５上に開口部を有する。絶縁性バリア膜７の開口部においては、第１配線５と抵抗変化素子膜９ａ、９ｂが接している。絶縁性バリア膜７の開口部は、第１配線５の領域内に形成されている。このような構造にすることで、凹凸の小さい第１配線５の表面上に抵抗変化素子２２ａ、２２ｂを形成することが可能となる。絶縁性バリア膜７の開口部の壁面は、第１配線５から離れるにしたがって広くなるテーパ面になっている。絶縁性バリア膜７の開口部のテーパ面は、第１配線５の上面に対し８５°以下に設定されている。このような構造にすることで、第１配線５と抵抗変化素子膜９ａ、９ｂの接続部の外周（絶縁性バリア膜７の開口部の外周部付近）における電界集中が緩和され、絶縁耐性を向上させることができる。

抵抗変化素子膜９ａ、９ｂは、上述したように、条件によって抵抗が変化する性質をもった膜である。抵抗変化素子膜９ａ、９ｂは、第１配線５（下部電極）に含まれる金属の作用（拡散またはイオン伝導など）により抵抗が変化する材料が用いられる。抵抗変化素子２２ａ、２２ｂの抵抗変化を金属イオンの析出によって行う場合には、抵抗変化素子膜９ａ、９ｂにイオン伝導可能な膜が用いられ、例えば、Ｔａを含む酸化物絶縁膜であって、Ｔａ２Ｏ５、ＴａＳｉＯ等を用いることが可能である。

また、抵抗変化素子膜９ａ、９ｂは、基板に近い側からＴａ_２Ｏ_５およびＴａＳｉＯの順に積層した積層構造であってもよい。このような積層構造とすることで、抵抗変化素子膜９ａ、９ｂをイオン伝導層として用いた場合、低抵抗時（ＯＮ時）にイオン伝導層内部に形成される金属イオン（例えば、銅イオン）よる架橋をＴａ_２Ｏ_５層で分断することで、ＯＦＦ時に金属イオンを容易に回収することが可能となり、スイッチング特性を向上させることができる。抵抗変化素子膜９ａ、９ｂは、第１配線５の上面、絶縁性バリア膜７の開口部のテーパ面、および絶縁性バリア膜７の上面にまたがって形成されている。抵抗変化素子膜９ａ、９ｂにおける、第１配線５との接続部の外周部分は、少なくとも絶縁性バリア膜７の開口部のテーパ面上に沿って配置されている。

上部電極１０ａ、１０ｂは抵抗変化素子膜９ａ、９ｂと直接接している。上部電極１０ａ、１０ｂは、第１配線５に含まれる金属よりもイオン化しにくく、抵抗変化素子膜９ａ、９ｂにおいて拡散またはイオン電導しにくい金属であって、抵抗変化素子膜９ａ、９ｂに含まれる金属成分（Ｔａ）よりも酸化の自由エネルギーの絶対値が小さい金属材料であることが好ましい。上部電極１０ａ、１０ｂとして、例えば、Ｐｔ、Ｒｕ等を用いることが可能である。また、上部電極１０ａ、１０ｂは、ＰｔまたはＲｕ等の金属材料を主成分として酸素を添加した材料であってもよく、ＰｔまたはＲｕ等の金属材料を主成分とした層と酸素を添加した層との積層構造であってもよい。

保護絶縁膜１４は、その膜形成が抵抗変化素子２２ａ、２２ｂにダメージを与えることなく、また、抵抗変化素子膜９ａ、９ｂからの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜１４として、例えば、ＳｉＮ膜またはＳｉＣＮ膜等を用いることが可能である。保護絶縁膜１４は絶縁性バリア膜７と同一材料であることが好ましい。これらの膜が同一材料である場合には、保護絶縁膜１４および絶縁性バリア膜７が一体化して、これらの膜の界面の密着性が向上し、抵抗変化素子２２ａ、２２ｂに対する保護性能が向上する。

層間絶縁膜１５は、保護絶縁膜１４上に形成された絶縁膜である。層間絶縁膜１５として、例えば、シリコン酸化膜、ＳｉＯＣ膜、または低誘電率膜（例えば、ＳｉＯＣＨ膜）などを用いることが可能である。層間絶縁膜１５は、単層に限らず、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１５は層間絶縁膜１７と同一材料であってもよい。層間絶縁膜１５には、プラグ１９を埋め込むための開口が設けられ、その開口にバリアメタル２０を介してプラグ１９が埋め込まれている。

層間絶縁膜１７は、層間絶縁膜１５上に形成された絶縁膜である。層間絶縁膜１７として、例えば、シリコン酸化膜、ＳｉＯＣ膜、または低誘電率膜（例えば、ＳｉＯＣＨ膜）などを用いることが可能である。層間絶縁膜１７は、単層に限らず、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１７は層間絶縁膜１５と同一材料であってもよい。層間絶縁膜１７には、第２配線１８を埋め込むための配線溝が設けられ、その配線溝にバリアメタル２０を介して第２配線１８が埋め込まれている。

第２配線１８は、層間絶縁膜１７に形成された配線溝にバリアメタル２０を介して埋め込まれた配線である。第２配線１８はプラグ１９と一体になっている。プラグ１９は、層間絶縁膜１５および保護絶縁膜１４に設けられた開口にバリアメタル２０を介して埋め込まれている。プラグ１９は、バリアメタル２０を介して上部電極１０ａ、１０ｂと電気的に接続されている。第２配線１８およびプラグ１９の材料として、例えば、Ｃｕを用いることが可能である。プラグ１９と上部電極１０ａとが接する領域、厳密に言うとバリアメタル２０と上部電極１０ａとが接する領域（直径Ｒ２の円とする）の面積は、開口へのめっきの埋め込み不良を抑制するため、第１配線５と抵抗変化素子膜９ａとが接する領域（直径Ｒ１の円とする）の面積よりも小さくなるように設定されている。つまり、Ｒ２＜Ｒ１の関係にある。上部電極１０ｂおよび抵抗変化素子膜９ｂについても、それらの面積の関係は、上部電極１０ａおよび抵抗変化素子膜９ａと同様である。

バリアメタル２０は、第２配線１８およびプラグ１９を含む導電性一体構造に含まれる金属が層間絶縁膜１５、１７や下層へ拡散することを防止するために導電性一体構造の側面および底面を被覆する、バリア性を有する導電性膜である。バリアメタル２０として、例えば、第２配線１８およびプラグ１９がＣｕを主成分とする金属元素を材料とする場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属、もしくはその窒化物等、またはそれらの積層膜を用いることが可能である。

バリア絶縁膜２１は、第２配線１８を含む層間絶縁膜１７上に形成され、第２配線１８に含まれる金属（例えば、Ｃｕ）の酸化を防ぐだけでなく、第２配線１８に含まれる金属が上層（不図示）に拡散するのを防ぐ役割を有する絶縁膜である。バリア絶縁膜２１として、例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、およびそれらの積層構造等を用いることが可能である。

なお、本実施形態の半導体装置の製造方法は、第１配線層、第２配線層およびこれらの配線層の配線を接続するプラグを有する多層配線層の製造方法において、第１配線層とプラグの間に抵抗変化素子膜および上部電極を形成する工程を追加すればよい。その詳細な説明は、後述の第５の実施形態と同様となるため、本実施形態ではその説明を省略する。

本実施形態によれば、抵抗変化素子の同一極性電極同士が接続され、かつ、未接続の２つの電極から入出力がなされる電気素子を有する半導体装置とすることで、閾値電圧以下の電圧が印加された場合の抵抗変化素子の誤書き込み、および誤動作を防止できるようになる。

（第３の実施形態）
本実施形態の半導体装置の構成を説明する。本実施形態の半導体装置は、不活性電極同士が電気的に接続された、２つの抵抗変化素子を有する。

図１０は第３の実施形態の半導体装置の一構成例を示す断面図である。なお、第２の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略し、第２の実施形態と異なる点を詳細に説明する。

本実施形態の半導体装置は、第２の実施形態で説明した多層配線層内に、抵抗変化素子２２ｃ、２２ｄが設けられた構成である。ただし、図１０に示す多層配線層には、バリア絶縁膜２１と層間絶縁膜１７の間にエッチングストッパ膜１６が設けられている。

抵抗変化素子２２ｃは、下部電極となる第１配線５ａと、上部電極１０と、これらの電極に挟まれた抵抗変化素子膜９とを有する。抵抗変化素子２２ｄは、下部電極となる第１配線５ｂと、上部電極１０と、これらの電極に挟まれた抵抗変化素子膜９とを有する。抵抗変化素子２２ｃ、２２ｄは、抵抗変化素子２２ａ、２２ｂと同様な構成であるため、その詳細な説明を省略する。

上部電極１０は、図９に示した抵抗変化素子２２ａ、２２ｂの上部電極１０ａ、１０ｂが一体となった構成である。抵抗変化素子２２ｃ、２２ｄの不活性電極同士が接続された構成になっている。上部電極１０の構成は、上部電極１０ａ、１０ｂと同様であるため、その詳細な説明を省略する。また、下部電極となる第１配線５ａ、５ｂは、図９に示した第１配線５が２つに分割された構成である。第１配線５ａ、５ｂの構成は、第１配線５と同様であるため、その詳細な説明を省略する。

本実施例では、抵抗変化素子２２ｃ、２２ｄが抵抗変化素子膜９を共用している。このように共用できる理由は、抵抗変化の状態がそれぞれの下部電極と上部電極との間に記録されるからである。抵抗変化素子膜９は、図９に示した抵抗変化素子膜９ａ、９ｂが一体になったものであり、その構成は、第２の実施形態で説明したのと同様であるため、その詳細な説明を省略する。

本実施形態の半導体装置では、多層配線層内に、不活性電極同士が電気的に接続された、２つの抵抗変化素子が設けられた構造により、上部電極が一体化しているため、第２の実施形態と同様な効果が得られる。

なお、本実施形態の半導体装置の製造方法は、第１配線層、第２配線層およびこれらの配線層の配線を接続するプラグを有する多層配線層の製造方法において、第１配線層とプラグの間に抵抗変化素子膜および上部電極を形成する工程を追加すればよい。その詳細な説明は、後述の第５の実施形態と同様となるため、本実施形態ではその説明を省略する。

第３の実施形態の半導体装置における実施例を説明する。本実施例の半導体装置は、不活性電極同士が電気的に接続される構造において、図１０で説明した構成よりも小型化が可能な構造である。

図１１は実施例４の半導体装置の一構成例を示す断面図である。なお、第２または第３の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。

本実施例の半導体装置は、第２の実施形態で説明した多層配線層内に、抵抗変化素子２２ｅ、２２ｆが設けられた構成である。ただし、本実施例においても、図１０と同様にバリア絶縁膜２１と層間絶縁膜１７の間にエッチングストッパ膜１６が設けられている。

抵抗変化素子２２ｅは、下部電極となる第１配線５ａと、上部電極１０と、これらの電極に挟まれた抵抗変化素子膜９とを有する。抵抗変化素子２２ｆは、下部電極となる第１配線５ｂと、上部電極１０と、これらの電極に挟まれた抵抗変化素子膜９とを有する。抵抗変化素子２２ｅ、２２ｆは、抵抗変化素子２２ａ、２２ｂと同様な構成であるため、その詳細な説明を省略する。

本実施例では、抵抗変化素子２２ｅ、２２ｆが抵抗変化素子膜９を共用しているだけでなく、抵抗変化素子膜９は絶縁性バリア膜７に設けられた開口を介して、２つの独立した活性電極と接続された構成である。

図１０に示した断面図と図１１に示す断面図を見比べると、図の左右方向について、抵抗変化素子膜９のパターンの長さは、本実施例の方が短い。また、図１０に示した構成では、２つのプラグ１９が設けられているが、本実施例ではプラグ１９の数が１つである。

本実施例の半導体装置では、抵抗変化素子２２ｅ、２２ｆの上部電極１０が一定化しているだけでなく、図１０に示した半導体装置に比べて、抵抗変化素子膜９のパターンを小さくできるので、２つの抵抗変化素子を小型化することが可能である。抵抗変化素子の構造を小型化することで、抵抗変化素子をより高密度に配置することが可能となる。

なお、本実施例の半導体装置の製造方法は、第１配線層、第２配線層およびこれらの配線層の配線を接続するプラグを有する多層配線層の製造方法において、第１配線層とプラグの間に抵抗変化素子膜および上部電極を形成する工程を追加すればよい。その詳細な説明は、後述の第５の実施形態と同様となるため、本実施形態ではその説明を省略する。

第３の実施形態の半導体装置における、別の実施例を説明する。本実施例の半導体装置は、不活性電極同士が電気的に接続される構造の一例である。

図１２は実施例５の半導体装置の一構成例を示す断面図である。なお、第２または第３の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。

本実施例の半導体装置は、第２の実施形態で説明した多層配線層内に、抵抗変化素子２２ｇ、２２ｈが設けられた構成である。ただし、本実施例においても、図１０と同様にバリア絶縁膜２１と層間絶縁膜１７の間にエッチングストッパ膜１６が設けられている。

抵抗変化素子２２ｇは、下部電極となる第１配線５ａと、上部電極１０と、これらの電極に挟まれた抵抗変化素子膜９とを有する。抵抗変化素子２２ｈは、下部電極となる第１配線５ｂと、上部電極１０と、これらの電極に挟まれた抵抗変化素子膜９とを有する。抵抗変化素子２２ｇ、２２ｈは、抵抗変化素子２２ａ、２２ｂと同様な構成であるため、その詳細な説明を省略する。

本実施例においても、抵抗変化素子２２ｇ、２２ｈが抵抗変化素子膜９を共用している。また、抵抗変化素子膜９は絶縁性バリア膜７に設けられた開口を介して、２つの独立した活性電極と接続されているが、本実施例では、その開口が層間絶縁膜４の内部にまで達している構成である。

抵抗変化素子膜９が形成される開口が層間絶縁膜４の内部にまで達する構造にすると、第１配線５ａ、５ｂの側面の上部において、バリアメタル６ａ、６ｂが抵抗変化素子膜９と接触している。そのため、第１配線５ａ、５ｂはバリアメタル６ａ、６ｂを介して抵抗変化素子膜９との間で導通可能となる。

本実施例の半導体装置では、実施例４に比べて、抵抗変化素子の下部電極および抵抗変化素子膜間の抵抗が低減する。

なお、本実施例の半導体装置の製造方法は、第１配線層、第２配線層およびこれらの配線層の配線を接続するプラグを有する多層配線層の製造方法において、第１配線層とプラグの間に抵抗変化素子膜および上部電極を形成する工程を追加すればよい。その詳細な説明は、後述の第５の実施形態と同様となるため、本実施形態ではその説明を省略する。

（第４の実施形態）
本実施形態の半導体装置は、第２の実施形成で説明した抵抗変化素子をスイッチ素子に適用したクロスバースイッチである。本実施形態のクロスバースイッチは、第２の実施形態で説明した、２つの抵抗変化素子とトランジスタを含む構成を単位としたセルが複数設けられた構成である。図５を参照して説明すると、セルは、抵抗変化素子１０３ａ、１０３ｂおよびトランジスタ１１３を有する。セルは３つの端子を有していることから、この３つの端子をＭＯＳトランジスタのソース電極（Ｓｏｕｒｃｅ）、ドレイン電極（Ｄｒａｉｎ）およびゲート電極（Ｇａｔｅ）に対応させている。

図１３Ａは本実施形態におけるクロスバースイッチの構成例を示す回路図である。

図１３Ａに示すように、セル２００ａ、２００ｂが直線状に配置されている。セル２００ａ、２００ｂの抵抗変化素子１０３ａの活性電極が配線Ｄａｉｎ１に接続されている。セル２００ａの抵抗変化素子１０３ｂの活性電極が配線Ｓｏｕｒｃｅ１に接続され、セル２００ｂの抵抗変化素子１０３ｂの活性電極が配線Ｓｏｕｒｃｅ２に接続されている。トランジスタ１１３ａ、１１３ｂのゲート電極が配線Ｇａｔｅ１に接続されている。

配線Ｄａｒｉｎ１にはトランジスタ２１３が設けられ、配線Ｇａｔｅ１にはトランジスタ２１１が設けられている。配線Ｓｏｕｒｃｅ１にはトランジスタ２２１が設けられ、配線Ｓｏｕｒｃｅ１にはトランジスタ２２１が設けられている。トランジスタ２１３が図５に示したトランジスタ１１１に相当する。トランジスタ２２１、２２３が図５に示したトランジスタ１１５に相当する。

次に、図１３Ａに示すクロスバースイッチの書き込み方法を説明する。ここでは、セル２００ａの場合を説明する。

セル２００ａの抵抗変化素子１０３ａと抵抗変化素子１０３ｂの双方をＯＮ状態（低抵抗状態）へ遷移させる場合、配線Ｇａｔｅ１をグラウンドに接地し、配線Ｄｒａｉｎ１および配線Ｓｏｕｒｃｅ１に閾値電圧（セット電圧）以上の正電圧を印加し、トランジスタ２１１、２１３、２２１をオンさせ、トランジスタ１１３ａをオンにする。一方、抵抗変化素子１０３ａと抵抗変化素子１０３ｂの双方をＯＦＦ状態（高抵抗状態）へ遷移させる場合、配線Ｄｒａｉｎ１および配線Ｓｏｕｒｃｅ１をグラウンドに接地し、配線Ｇａｔｅ１に閾値電圧（リセット電圧）以上の正電圧を印加し、スイッチ用トランジスタ２１１、２１３、２２１をオンさせ、トランジスタ１１３ａをオンにする。

セル２００ｂに書き込みを行う場合には、トランジスタ２２１の代わりにトランジスタ２２３を用い、配線２３１の代わりに配線２３３を用いて、セル２００ａの場合と同様にして、各トランジスタを動作させ、各配線に所定の電位をかければよい。

図１３Ｂは本実施形態におけるクロスバースイッチの他の構成例を示す回路図である。

図１３Ａでは、複数のセルが直線状に配置されていたが、図１３Ｂに示すクロスバースイッチでは、複数のセル２００ａ〜２００ｄが格子状に配置されている。セル２００ａ、２００ｂについては、図１３Ａで説明した構成と同様なため、ここでは、図１３Ａと異なる点について説明する。

セル２００ｃ、２００ｄの抵抗変化素子１０３ａの活性電極が配線Ｄａｉｎ２に接続されている。セル２００ｃの抵抗変化素子１０３ｂの活性電極が配線Ｓｏｕｒｃｅ１に接続され、セル２００ｂの抵抗変化素子１０３ｂの活性電極が配線Ｓｏｕｒｃｅ２に接続されている。トランジスタ１１３ｃ、１１３ｄのゲート電極が配線Ｇａｔｅ２に接続されている。

配線Ｄａｒｉｎ２にはトランジスタ２１４が設けられ、配線Ｇａｔｅ２にはトランジスタ２１１が設けられている。トランジスタ２１４が図５に示したトランジスタ１１１に相当する。配線２３１にはトランジスタ２２０が設けられ、配線２３３にはトランジスタ２２２が設けられている。トランジスタ２２０〜２２３の各ゲート電極が配線２４３で接続されている。トランジスタ２１１、２１２のゲート電極が配線２４１に接続され、トランジスタ２１３、２１４のゲート電極が配線２４２に接続されている。

また、各セルへの書き込み方法は、図１３Ａで説明した方法と同様なため、その詳細な説明を省略する。

次に、本実施形態のクロスバースイッチのレイアウトの一例を説明する。

図１４は本実施形態のクロスバースイッチのレイアウト図である。図１３Ｂに示した回路図に対応させている。ただし、抵抗変化素子のパターンにトランジスタのレイアウトを重ねると抵抗変化素子に接続された配線等のパターンが見にくくなるため、ここでは、トランジスタを図に示すことを省略している。

図１３Ｂおよび図１４の左右方向をＸ軸とし、上下方向をＹ軸とすると、図１３Ｂの回路図と図１４に示すレイアウト図では、配線方向について、Ｘ軸とＹ軸が逆になっている。図１４に示す破線枠は、図１３Ｂに示したセル２００ｂのセルサイズを示す。図１４に示すレイアウトでは、セルサイズは、約８Ｆ^２である。図１４においては、図１３Ｂに示さなかった配線２５１、２５２が配線Ｄｒａｉｎ１および配線Ｄｒａｉｎ２と同一層に設けられている。配線２５１、２５２、配線Ｄｒａｉｎ１および配線Ｄｒａｉｎ２が第２配線１８に相当する。

また、図１３Ｂに示さなかった配線２５３が配線Ｓｏｒｃｅ１および配線Ｓｏｕｒｃｅ２と同一層に設けられ、配線２５４が配線２３１、２３３と同一層に設けられている。配線Ｓｏｒｃｅ１、Ｓｏｕｒｃｅ２および配線２５３は第１配線５ａ（下部電極）に相当する。配線２５４、２３１、２３３は上部電極１０に相当する。セル２００ｂに注目すると、配線Ｄｒａｉｎ１がプラグ１９を介して抵抗変化素子１９３ａの活性電極に接続されている。この活性電極が第１配線５ｂ（下部電極）に相当する。

第２配線１８と同一層の配線２５２はプラグ１９ａを介して配線２３１（上部電極１０に相当）と接続され、配線２３１はコンタクトプラグ５３２ｂを介して、半導体基板に形成されたトランジスタ（不図示）と接続されている。また、配線Ｓｏｕｒｃｅ１もコンタクトプラグ５３２ｂを介して、半導体基板に形成されたトランジスタ（不図示）と接続されている。

なお、本実施形態では、２つの抵抗変化素子の活性電極同士を接続する構成の場合で説明したが、非活性電極同士を接続する構成に本実施形態を適用してもよい。

（第５の実施形態）
本実施形態は、第４の実施形態で説明したクロスバースイッチに用いられる抵抗変化素子に関するものである。本実施形態の半導体装置は、２つの抵抗変化素子の不活性電極同士が電気的に接続された構成である。

図１５は、本実施形態の半導体装置の一構成例を示す断面図である。なお、上述の実施形態または実施例と同様な構成については同一の符号を付し、その詳細な説明を省略し、上述の実施形態または実施例と異なる点を詳細に説明する。

本実施形態の半導体装置は、第２の実施形態で説明した多層配線層内に、抵抗変化素子２２ｉ、２２ｊが設けられた構成である。ただし、本実施形態においても、第３の実施形態と同様にバリア絶縁膜２１と層間絶縁膜１７の間にエッチングストッパ膜１６が設けられている。

抵抗変化素子２２ｉは、下部電極となる第１配線５ａと、第１上部電極１０および第２上部電極１１からなる上部電極と、下部電極および上部電極に挟まれた抵抗変化素子膜９とを有する。抵抗変化素子２２ｊは、下部電極となる第１配線５ｂと、第１上部電極１０および第２上部電極１１からなる上部電極と、下部電極および上部電極に挟まれた抵抗変化素子膜９とを有する。本実施例においても、抵抗変化素子２２ｉ、２２ｊが抵抗変化素子膜９を共用している。

本実施形態においても、抵抗変化素子膜９は絶縁性バリア膜７に設けられた開口を介して、２つの独立した活性電極と接続されているが、その開口が層間絶縁膜４の内部にまで達している構成である。この構成により、実施例５と同様な効果が得られる。

また、本実施形態では、抵抗変化素子２２ｉ、２２ｊの上部電極は、第１上部電極１０と第２上部電極１１とが順に積層された構成である。抵抗変化素子２２ｉ、２２ｊは、上部電極が２つの導電層が積層した構成であることを除いて、抵抗変化素子２２ａ、２２ｂと同様な構成であるため、その詳細な説明を省略する。

本実施形態の多層配線層では、絶縁性バリア膜７に形成された開口部において、下部電極となる第１配線５の上面、絶縁性バリア膜７の開口部の壁面、および絶縁性バリア膜７の上面に、抵抗変化素子膜９、第１上部電極１０および第２上部電極１１が順に積層して形成された抵抗変化素子２２ｉ、２２ｊが設けられている。また、この多層配線層では、第２上部電極１１上にハードマスク膜１２が形成されている。さらに、この多層配線層では、抵抗変化素子膜９、第１上部電極１０、第２上部電極１１、およびハードマスク膜１２からなる積層体の上面および側面が保護絶縁膜１４で覆われている。

なお、図１５に示す断面部分では、図１２に示したバリアメタル２０、プラグ１９および第２配線１８が表示されていないが、本実施形態の半導体装置には、バリアメタル２０、プラグ１９および第２配線１８が設けられている。

次に、本実施形態の半導体装置に用いられる構成について、上述の実施形態および実施例で説明していない点について説明する。

絶縁性バリア膜７は、保護絶縁膜１４およびハードマスク膜１２と同一材料であることが好ましい。

第１上部電極１０は、抵抗変化素子２２ｉ、２２ｊの上部電極における下層側の電極であり、抵抗変化素子膜９と直接接している。第１上部電極１０は、第１配線５ａ、５ｂに含まれる金属よりもイオン化しにくく、抵抗変化素子膜９において拡散またはイオン電導しにくい金属であって、抵抗変化素子膜９に含まれる金属成分（Ｔａ）よりも酸化の自由エネルギーの絶対値が小さい金属材料とすることが好ましい。第１上部電極１０として、例えば、Ｐｔ、Ｒｕ等を用いることが可能である。また、第１上部電極１０は、ＰｔまたはＲｕ等の金属材料を主成分として酸素を添加した材料であってもよく、ＰｔまたはＲｕ等の金属材料を主成分とした層と酸素を添加した層との積層構造であってもよい。

第２上部電極１１は、抵抗変化素子２２ｉ、２２ｊの上部電極における上層側の電極であり、第１上部電極１０上に形成されている。第２上部電極１１は、第１上部電極１０を保護する役割を有する。すなわち、第２上部電極１１が第１上部電極１０を保護することで、プロセス中の第１上部電極１０へのダメージを抑制し、抵抗変化素子２２ｉ、２２ｊのスイッチング特性を維持することができる。第２上部電極１１として、例えば、Ｔａ、Ｔｉ、Ｗ、Ａｌなどの金属、または、それらの窒化物等を用いることが可能である。

ハードマスク膜１２は、第２上部電極１１、第１上部電極１０、および抵抗変化素子膜９をエッチングする際のハードマスクとなる膜である。ハードマスク膜１２として、例えば、ＳｉＮ膜等を用いることが可能である。ハードマスク膜１２は、保護絶縁膜１４、および絶縁性バリア膜７と同一材料であることが好ましい。これらの膜を同一材料にすれば、抵抗変化素子２２ｉ、２２ｊの周囲を全て同一材料で囲むことで材料界面が一体化され、外部からの水分などの浸入を防ぐとともに、抵抗変化素子２２ｉ、２２ｊ自身からの酸素の脱離を防ぐことができる。

保護絶縁膜１４は、ハードマスク膜１２および絶縁性バリア膜７と同一材料であることが好ましい。これらの膜が同一材料である場合には、保護絶縁膜１４、絶縁性バリア膜７およびハードマスク膜１２が一体化して、これらの膜の界面の密着性が向上し、抵抗変化素子２２ｉ、２２ｊに対する保護性能が向上する。

エッチングストッパ膜１６は、層間絶縁膜１７およびバリア絶縁膜２１の間に介在した絶縁膜である。エッチングストッパ膜１６として、例えば、ＳｉＮ膜、ＳｉＣ膜、またはＳｉＣＮ膜等を用いることが可能である。なお、エッチングストッパ膜１６を、層間絶縁膜１５および層間絶縁膜１７間に設けてもよい。この場合、エッチングストッパ膜１６は、第２配線１８用の配線溝の加工時にエッチングストップ層としての役割を果たす。

次に、本実施形態の半導体装置の製造方法を説明する。ここで説明する製造方法は、上述の実施形態および実施例のそれぞれの半導体装置を製造する際の一例である。

図１６Ａから図１９Ｂは本実施形態の半導体装置の製造方法を模式的に示す断面図である。

図に示さない半導体基板に半導体素子を形成した後、この半導体基板の上に層間絶縁膜２を堆積する。層間絶縁膜２は、例えば、シリコン酸化膜であり、膜厚が３００ｎｍである。その後、層間絶縁膜２上にバリア絶縁膜３および層間絶縁膜４を順に堆積する。バリア絶縁膜３は、例えば、ＳｉＮ膜で、膜厚が３０ｎｍである。層間絶縁膜４は、例えば、シリコン酸化膜であり、膜厚が２００ｎｍである。

その後、リソグラフィ法（フォトレジスト形成、ドライエッチング、およびフォトレジスト除去を含む）を用いて、層間絶縁膜４およびバリア絶縁膜３に配線溝を形成する。続いて、形成した配線溝にバリアメタル６を介して銅を埋め込んで、第１配線５ａ、５ｂを形成する（図１６Ａ参照）。バリアメタル６は、例えば、ＴａＮ／Ｔａの積層膜であり、膜厚が５ｎｍ／５ｎｍである。層間絶縁膜２の形成から第１配線５ａ、５ｂを形成するまでの工程を、ステップＡ１とする。

ステップＡ１において、層間絶縁膜２、４は、プラズマＣＶＤ（Chemical Vapor Deposition）法によって形成することが可能である。ここで、プラズマＣＶＤ法とは、例えば、気体原料、あるいは液体原料を気化させることで減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。

ステップＡ１における第１配線５ａ、５ｂの形成方法の具体例を説明する。例えば、ＰＶＤ（Physical Vapor Deposition）法によってバリアメタル６（例えば、ＴａＮ／Ｔａの積層膜）とＣｕシード層を形成した後、電解めっき法によって銅を配線溝内に埋設する。その後、銅に対して２００℃以上の温度で熱処理を行った後、ＣＭＰ（Chemical Mechanical Polishing）法によって、配線溝内の銅以外の、余剰分の銅を除去する。このようにして、第１配線５ａ、５ｂが形成される。

この一連の、銅配線の形成方法は、説明した方法に限らず、本発明の技術分野における一般的な手法を用いることが可能である。ここで、ＣＭＰ法について簡単に説明する。ＣＭＰ法とは、研磨液をウェハ表面に流しながら、回転する研磨パッドをウェハ表面に接触させてウェハ表面を研磨することによって、多層配線形成プロセス中に生じるウェハ表面の凹凸を平坦化する方法である。ＣＭＰ法によって、溝に埋め込まれない余剰の銅を研磨することによって埋め込み配線（ダマシン配線と呼ばれている）を形成したり、層間絶縁膜を研磨することで平坦化を行ったりする。

ステップＡ１の後、第１配線５ａ、５ｂを含む層間絶縁膜４上に絶縁性バリア膜７を形成する（図１６Ｂ参照）。絶縁性バリア膜７は、例えば、ＳｉＣＮ膜であり、膜厚が３０ｎｍである。絶縁性バリア膜７は、プラズマＣＶＤ法によって形成することが可能である。絶縁性バリア膜７の膜厚は、１０ｎｍ〜５０ｎｍ程度であることが好ましい。絶縁性バリア膜７を形成する工程をステップＡ２とする。

次に、絶縁性バリア膜７上にハードマスク膜８を形成する（図１６Ｃ参照）。ハードマスク膜８は、例えば、シリコン酸化膜である。ハードマスク膜８は、絶縁性バリア膜７のドライエッチング加工において、絶縁性バリア膜７およびハードマスク膜８のエッチング選択比を大きくするという観点から、絶縁性バリア膜７とは異なる材料であることが好ましい。エッチング選択比が大きければ、ハードマスク膜８は、絶縁膜であっても導電性膜であってもよい。ハードマスク膜８として、例えば、シリコン酸化膜、シリコン窒化膜、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ等を用いてもよく、ＳｉＮ／ＳｉＯ_２の積層体を用いてもよい。ハードマスク膜８を形成する工程をステップＡ３とする。

次に、ハードマスク膜８上にフォトレジスト（不図示）を形成し、所定のマスクを用いた露光処理を行って、そのフォトレジストに開口部をパターニングする。続いて、そのフォトレジストをマスクにして、ハードマスク膜８をドライエッチングすることにより、ハードマスク膜８に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する（図１７Ａ参照）。このとき、ドライエッチングが、必ずしも絶縁性バリア膜７の上面で停止している必要はなく、絶縁性バリア膜７の内部にまで到達したところで停止してもよい。ハードマスク膜８上にフォトレジストを形成してからフォトレジストを除去するまでの工程をステップＡ４とする。

次に、図１７Ａに示すハードマスク膜８をマスクとして、ハードマスク膜８の開口部に露出する絶縁性バリア膜７をエッチバック（ドライエッチング）する。このエッチングにより、絶縁性バリア膜７に開口部１５０を形成し、開口部１５０から第１配線５ａ、５ｂのそれぞれの上面の一部を露出させる。このとき、開口部１５０は層間絶縁膜４の内部にまで達していてもよい。その後、アミン系の剥離液などで有機剥離処理を行うことで、第１配線５ａ、５ｂの露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング複生成物などを除去する（図１７Ｂ参照）。ドライエッチングから有機剥離処理までの工程をステップＡ５とする。

ステップＡ５において、図１７Ａに示したハードマスク膜８は、エッチバック中に完全に除去されることが好ましいが、絶縁材料である場合にはそのまま残存してもよい。また、開口部１５０の形状は、円形、正方形、四角形のいずれであってもよい。開口部１５０の形状が円の場合には、その直径を２０ｎｍから５００ｎｍとすることが可能であり、開口部１５０の形状が四角形の場合には、その一辺の長さを２０ｎｍから５００ｎｍとすることが可能である。

また、ステップＡ５において、絶縁性バリア膜７に対するエッチバック処理に反応性ドライエッチングを用いれば、開口部１５０の壁面をテーパ形状にすることが可能である。反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることが可能である。

次に、第１配線５ａ、５ｂの露出面および絶縁性バリア膜７の上に抵抗変化素子膜９を堆積する（図１７Ｃ参照）。抵抗変化素子膜９は、例えば、Ｓｉ_１Ｃ_３Ｏ₁、ＴａＳｉＯ、Ｔａ_２Ｏ_５、ＺｒＯ、またはＨｆＯである。また、抵抗変化素子膜９の膜厚は、例えば、６ｎｍである。抵抗変化素子膜９は、ＳｉＯｘＣｙ、ＴａＳｉＯｘ、ＴａＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＳｉＯｘ、ＴｉＯｘ、ＣｘＨｙ、ＣｘＨｙＳｉａＯｂ、または、有機膜であってもよい。ただし、添字のｘ、ｙ、ａ、ｂは１以上の整数であり、実現可能な結合状態で決まる数字とする。抵抗変化素子膜９はＰＶＤ法やＣＶＤ法を用いて形成することが可能であり、例えば、有機シリカ原料を用いたプラズマＣＶＤ法である。抵抗変化素子膜９の形成工程をステップＡ６とする。

ステップＡ６では、絶縁性バリア膜７の開口部１５０はステップＡ５の有機剥離処理によって水分などが付着しているため、抵抗変化素子膜９の堆積前に２５０℃〜３５０℃程度の温度にて、減圧下で熱処理を加えて脱ガスしておくことが好ましい。その際、銅表面を再度酸化させないよう、その熱処理を、真空下、または、窒素雰囲気で行うなどの注意が必要である。

また、ステップＡ６では、抵抗変化素子膜９の堆積前に、絶縁性バリア膜７の開口部１５０に露出する第１配線５ａ、５ｂに対して、Ｈ_２ガスを用いた、ガスクリーニング処理、または、プラズマクリーニング処理を行ってもよい。このクリーニング処理により、抵抗変化素子膜９を形成する際、第１配線５ａ、５ｂの材料である銅の酸化を抑制でき、プロセス中の銅の熱拡散（物質移動）を抑制できる。

また、ステップＡ６では、抵抗変化素子膜９の堆積前に、ＰＶＤ法を用いて薄膜のＴｉ（不図示）を基板表面に堆積することで、第１配線５ａ、５ｂの材料である銅の酸化を抑制してもよい。Ｔｉの膜厚は、例えば、２ｎｍ以下である。薄膜のＴｉ層は抵抗変化素子膜９の形成中に酸化されて、チタン酸化物となる。

また、抵抗変化素子２２ｉ、２２ｊが、抵抗変化素子膜９にイオン伝導層を用いたタイプではなく、遷移金属酸化物（例えば、ＴｉＯ、ＮｉＯ等）を用いたタイプである場合、ステップＡ６において、抵抗変化素子膜９を堆積する前に、第１配線５ａ、５ｂの上に第２下部電極（不図示）を形成してもよい。第２下部電極として、例えば、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｒｕ、ＲｕＯｘ等を用いてもよく、それらの膜の積層構造であってもよい。積層構造とは、例えば、ＴａＮ（下層）／Ｒｕ（上層）である。このとき、積層構造の合計膜厚は、抵抗変化素子膜９を絶縁性バリア膜７の内部に形成する都合上、素子段差と表面ラフネスを低減するため、絶縁性バリア膜７よりも薄いことが必要であり、好ましくは１０ｎｍ以下であるとよい。

また、ステップＡ６では、抵抗変化素子膜９を段差のある開口部１５０にカバレッジよく埋め込む必要があるため、プラズマＣＶＤ法を用いて抵抗変化素子膜９を形成することが好ましい。

次に、抵抗変化素子膜９上に第１上部電極１０を形成するための第１導電性膜１５２および第２上部電極１１を形成するための第２導電性膜１５４を順に形成する（図１８Ａ参照）。第１導電性膜１５２は、例えば、Ｒｕであり、膜厚が１０ｎｍである。第２導電性膜１５４は、例えば、Ｔａであり、膜厚が５０ｎｍである。抵抗変化素子膜９の形成時と同様に、段差のある開口部１５０にボイドを発生させることなく電極材料を埋め込むために、例えば、ＡＬＤ（Atomic Layer Deposition）法により第１導電性膜１５２を形成することが好ましい。第１導電性膜１５２がＲｕである場合、有機金属Ｒｕ原料を用いたプラズマＡＬＤ法で形成することが可能である。第１導電性膜１５２および第２導電性膜１５４を形成する工程をステップＡ７とする。

次に、第２導電性膜１５４の上にハードマスク膜１２およびハードマスク膜１３を順に形成する（図１８Ｂ参照）。ハードマスク膜１２は、例えば、ＳｉＮ膜であり、膜厚が３０ｎｍである。ハードマスク膜１３は、例えば、ＳｉＯ_２膜であり、膜厚が２００ｎｍである。ハードマスク膜１２およびハードマスク膜１３を形成する工程をステップＡ８とする。

ステップＡ８において、ハードマスク膜１２およびハードマスク膜１３は、プラズマＣＶＤ法を用いて成膜することが可能である。ハードマスク膜１２、１３は、本発明の技術分野における、一般的なプラズマＣＶＤ法を用いて形成することが可能である。また、ハードマスク膜１２とハードマスク膜１３とは異なる種類の膜であることが好ましい。一例として、ハードマスク膜１２をＳｉＮ膜とし、ハードマスク膜１３をＳｉＯ_２膜とする構成が考えられる。また、ハードマスク膜１２は、保護絶縁膜１４および絶縁性バリア膜７と同一材料であることが好ましい。その理由は、上述したように、抵抗変化素子の周囲を全て同一材料で囲むことで材料界面を一体化し、外部からの水分などの浸入を防ぐとともに、抵抗変化素子自身からの酸素の脱離を防げるからである。

ハードマスク膜１２をプラズマＣＶＤ法によって形成する場合、成膜前には反応室内を減圧下に維持する必要があり、このとき抵抗変化素子膜９から酸素が脱離すると、酸素欠陥によってイオン伝導層のリーク電流が増加する問題が生じてしまう。その問題を抑制するためには、成膜温度を３５０℃以下にするのが好ましく、成膜温度を２５０℃以下にすればより好ましい。さらに、成膜前に減圧下で抵抗変化素子膜９が成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、ハードマスク膜１２に、ＳｉＨ_４／Ｎ_２の混合ガスを高密度プラズマによって形成したＳｉＮ膜などを用いることが好ましい。

次に、ハードマスク膜１３上に抵抗変化素子部をパターニングするためのフォトレジスト（不図示）を形成し、続いて、そのフォトレジストをマスクにして、ハードマスク膜１２が表れるまでハードマスク膜１３に対してドライエッチングを行う。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する（図１８Ｃ参照）。ハードマスク膜１３上にフォトレジストを除去してからハードマスク膜１３をパターニングし、フォトレジストを除去するまでの工程をステップＡ９とする。

ステップＡ９の後、図１８Ｃに示したハードマスク膜１３をマスクにして、ハードマスク膜１２、第２導電性膜１５４、第１導電性膜１５２および抵抗変化素子膜９に対して連続的にドライエッチングを行う。これにより、第２上部電極１１および第１上部電極１０が形成される（図１９Ａ参照）。このとき、図１９Ａに示すように、ハードマスク膜１３は、ドライエッチング中に完全に除去されることが好ましいが、残存してもよい。ハードマスク膜１３をマスクにしてドライエッチングを行うことで、ハードマスク膜１２、第２上部電極１１、第１上部電極１０および抵抗変化素子膜９をパターニングする工程をステップＡ１０とする。

ステップＡ１０において、例えば、第２上部電極１１がＴａの場合には、Ｃｌ_２系ガスによるＲＩＥ（Reactive Ion Etching）で加工することが可能であり、第１上部電極１０がＲｕの場合にはＣｌ_２／Ｏ_２の混合ガスによるＲＩＥで加工することが可能である。また、抵抗変化素子膜９をエッチングする際、下面の絶縁性バリア膜７上でドライエッチングを停止させる必要がある。抵抗変化素子膜９がＴａを含む酸化物であり、絶縁性バリア膜７がＳｉＮ膜やＳｉＣＮ膜である場合には、ＣＦ_４系、ＣＦ_４／Ｃｌ_２系、ＣＦ_４／Ｃｌ_２／Ａｒ系などの混合ガスでエッチング条件を調節することで、抵抗変化素子膜９をＲＩＥで加工するとともに、絶縁性バリア膜７のエッチング量を抑制できる。このように、ハードマスク膜を用いてＲＩＥを行うハードマスクＲＩＥ法を用いることで、フォトレジストを用いるパターニング方法に比べて、抵抗変化素子部をレジスト除去の際の酸素プラズマアッシングに曝すことなく、抵抗変化素子部を加工することができる。また、加工後に酸素プラズマによって酸化処理する場合には、フォトレジストの剥離時間に依存することなく酸素プラズマを抵抗変化素子部に照射することができる。

次に、ハードマスク膜１２、第２上部電極１１、第１上部電極１０および抵抗変化素子膜９を覆う保護絶縁膜１４を絶縁性バリア膜７上に堆積する（図１９Ｂ参照）。絶縁性バリア膜７は、例えば、ＳｉＮ膜であり、膜厚が３０ｎｍである。保護絶縁膜１４を形成する工程をステップＡ１１とする。

ステップＡ１１において、保護絶縁膜１４は、プラズマＣＶＤ法によって形成することが可能であるが、成膜前には反応室内を減圧下に維持する必要があり、このとき抵抗変化素子膜９の側面から酸素が脱離し、イオン伝導層のリーク電流が増加してしまうという問題が生じる。その問題を抑制するためには、保護絶縁膜１４の成膜温度を２５０℃以下とすることが好ましい。さらに、成膜前に減圧下で抵抗変化素子膜９が成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、保護絶縁膜１４に、ＳｉＨ_４／Ｎ_２の混合ガスを高密度プラズマによって、基板温度２００℃で形成したＳｉＮ膜などを用いることが好ましい。

次に、保護絶縁膜１４上に層間絶縁膜１５および層間絶縁膜１７を順に堆積する。層間絶縁膜１５の材料は、例えば、ＳｉＯＣである。ハードマスク１７は、例えば、シリコン酸化膜である。その後、層間絶縁膜１５にプラグ（不図示）用の開口を形成し、層間絶縁膜１７に第２配線（不図示）用の配線溝を形成する。続いて、銅デュアルダマシン配線プロセスを用いて、配線溝および開口内にバリアメタル（不図示）を介して第２配線およびプラグを同時に形成する。バリアメタルは、例えば、ＴａＮ（下層）／Ｔａ（上層）の積層膜である。第２配線およびプラグの材料は、例えば、Ｃｕである。その後、第２配線を含む層間絶縁膜１７上に絶縁性バリア膜２１を堆積する（図１５参照）。絶縁性バリア膜２１は、例えば、ＳｉＮ膜である。層間絶縁膜１５を形成してから絶縁性バリア膜２１を形成するまでの工程をステップＡ１２とする。

ステップＡ１２において、第２配線（不図示）の形成は、第１配線５ａ、５ｂを形成した際に用いられたプロセスと同様のプロセスを用いることが可能である。このとき、バリアメタル（不図示）と第２上部電極１１を同一材料とすることで、プラグ（不図示）と第２上部電極１１の間の接触抵抗を低減し、素子性能を向上させることができるようになる。素子性能の向上とは、例えば、ＯＮ状態における抵抗変化素子２２ｉ、２２ｊの抵抗が低減することである。

また、ステップＡ１２において、層間絶縁膜１５および層間絶縁膜１７はプラズマＣＶＤ法で形成することが可能である。

また、ステップＡ１２において、抵抗変化素子２２ｉ、２２ｊによって形成される段差を解消するため、層間絶縁膜１５を厚く堆積し、ＣＭＰ法によって層間絶縁膜１５の上面を削り込んで平坦化することで、層間絶縁膜１５を所望の膜厚に形成してもよい。

本実施形態では、第２の実施形態と同様に、第１配線５を抵抗変化素子２２ｉ、２２ｊの下部電極とすることで、第１配線５が抵抗変化素子２２ｉ、２２ｊの下部電極を兼ねている。そのため、抵抗変化素子２２ｉ、２２ｊの小型化による高密度化を実現するとともに、相補型の抵抗変化素子を形成することができるため、信頼性を向上させることができる。

また、第１配線と下部電極を別の工程で形成する場合に比べて、工程数の増加を抑制してプロセスを簡略化するとともに、下部電極の抵抗を下げることができる。また、第１配線５を通常のＣｕダマシン配線プロセスで形成する場合、２回のリソグラフィ工程を追加するだけで、抵抗変化素子を多層配線層内に形成することができる。上述したように、下部電極の抵抗を低減し、かつ、工程数の増加を抑制するだけでなく、２回のリソグラフィ工程に必要なマスクセットを準備すればよいので、素子の低抵抗化と低コスト化を同時に達成することができる。

さらに、銅配線によって構成される最先端のデバイスの内部にも抵抗変化素子２２ｉ、２２ｊを搭載して、装置の性能を向上させることができる。

第５の実施形態の半導体装置における実施例を説明する。本実施例は、図１５には表示されていなかったプラグ１９および第２配線１８を有する部分の断面構造に関する。

図２０は実施例６の半導体装置の一構成例を示す断面図である。なお、上述の実施形態または実施例と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図２０に示すように、層間絶縁膜１５および層間絶縁膜１７には、プラグ１９および第２配線１８が設けられ、プラグ１９および第２配線１８からなる導電性一体構造の側面および底面がバリアメタル２０で覆われている。そして、プラグ１９がバリアメタル２０を介して第２上部電極１１と接触している。

図２０に示す例では、層間絶縁膜１５および層間絶縁膜１７が一体構造として表わされ、これらの膜の境界面が図に示されていない。プラグ１９および第２配線１８も、一体構造として表わされ、プラグ１９と第２配線１８の境界面が図に示されていない。

バリアメタル２０は、第２上部電極１１と同一材料であることが好ましい。例えば、バリアメタル２０がＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを第２上部電極１１の材料に用いることが好ましい。バリアメタル２０がＴｉ（下層）／Ｒｕ（上層）である場合は、下層材料であるＴｉを第２上部電極１１の材料に用いることが好ましい。

第２上部電極１１は、上述したように、バリアメタル２０と同一材料であることが好ましい。第２上部電極１１は、バリアメタル２０を介してプラグ１９と電気的に接続されている。プラグ１９と第２上部電極１１とが接する領域、厳密に言うとバリアメタル２０と第２上部電極１１とが接する領域（直径Ｒ２の円とする）の面積は、第１配線５ａ、５ｂと抵抗変化素子膜９ａとが接する領域（直径Ｒ１の円とする）の水平面の面積よりも小さくなるように設定されている。つまり、Ｒ２＜Ｒ１の関係にある。このようにすることで、第２上部電極１１とプラグ１９との接続部となる層間絶縁膜１５に形成された開口へのめっき（例えば、銅めっき）の埋め込み不良が抑制され、ボイドの発生を抑制することができるようになる。

なお、本実施例の半導体装置の製造方法は、図１６Ａから図１９Ｂを参照して説明した製造方法と同様であるため、その詳細な説明を省略する。

第５の実施形態の半導体装置における、別の実施例を説明する。本実施例の半導体装置は、抵抗変化素子の上部電極と第２配線とをプラグを介さずに接続した構成である。

図２１は実施例７の半導体装置の一構成例を示す断面図である。なお、上述の実施形態または実施例と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図２１に示すように、本実施例の半導体装置では、実施例６に比べて、第１上部電極１１および第２配線１８のそれぞれの膜厚を厚くしている。第１上部電極１１が第２配線と、プラグを介さずに、バリアメタル２０だけを介して接続されている。

本実施例によれば、プラグの形成工程を省略することが可能となる。なお、本実施例の半導体装置の製造方法は、図１６Ａから図１９Ｂを参照して説明した製造方法と同様であるため、その詳細な説明を省略する。

第５の実施形態の半導体装置における、別の実施例を説明する。本実施例の半導体装置は、抵抗変化素子の上部電極と第２配線とをプラグを介さずに接続した構成において、実施例７とは異なる構成である。

図２２は実施例８の半導体装置の一構成例を示す断面図である。なお、上述の実施形態または実施例と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図２２に示すように、本実施例の半導体装置では、実施例６に比べて、層間絶縁膜１４の膜厚を厚くすることで、層間絶縁膜１４に形成される開口が深くなっている。その開口に第１上部電極１１の材料を埋め込むことで、第１上部電極１１が第２配線と、プラグを介さずに接続されている。

本実施例においても、プラグの形成工程を省略することが可能となる。なお、本実施例の半導体装置の製造方法は、図１６Ａから図１９Ｂを参照して説明した製造方法と同様であるため、その詳細な説明を省略する。

第５の実施形態の半導体装置における、別の実施例を説明する。本実施例の半導体装置は、第２配線がプラグおよび第１配線を介して抵抗変化素子と接続された構成を含むものである。

図２３は、本実施例の半導体装置の一構成例を示す断面図であり、図１４に示したレイアウト図の線分Ａ−Ａ’における断面構造を示す図である。なお、上述の実施形態または実施例と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図２３に示すように、本実施例の半導体装置は、図１５に示した半導体装置において、第１配線５ｂがバリアメタル２０およびプラグ１９を介して第２配線１８と接続されている。第１配線５ｂにおいて、図２３に示す左右方向において、第１配線５ｂのパターンの長さが、図１５に示した第１配線５ｂよりも長くなっている。これは、第１配線５ｂを抵抗変化素子膜９に接続させるとともに、第１配線５ｂをプラグ１９に接続させるために、第１配線５ｂの上面の面積を確保するためである。

第１配線５ａの側面および底面がバリアメタル６ａで覆われ、第１配線５ｂの側面および底面がバリアメタル６ｂで覆われている。バリアメタル６ａ、６ｂは、第２の実施形態で説明したバリアメタル６と同様な構成であるため、その詳細な説明を省略する。第２配線１８は層間絶縁膜１７およびエッチングストッパ膜１６に設けられた配線溝に形成され、プラグ１９は層間絶縁膜１５に設けられた開口に形成されている。プラグ１９および第２配線１８からなる導電性一体構造は、その側面および底面がバリアメタル２０で覆われている。

次に、本実施例の半導体装置の製造方法を説明する。なお、第５の実施形態で説明した製造方法と同様な処理については、その詳細な説明を省略する。図２４Ａから図３０Ｂは実施例９の半導体装置の製造方法を模式的に示す断面図である。圧力の単位Ｔｏｒｒは、１Ｔｏｒｒ＝１３３．３Ｐａである。

図に示さない半導体基板に半導体素子を形成した後、この半導体基板の上に層間絶縁膜２を堆積する。層間絶縁膜２は、例えば、シリコン酸化膜であり、膜厚が３００ｎｍである。その後、層間絶縁膜２上にバリア絶縁膜３および層間絶縁膜４を順に堆積する。バリア絶縁膜３は、例えば、ＳｉＣＮ膜で、膜厚が３０ｎｍである。層間絶縁膜４は、例えば、シリコン酸化膜であり、膜厚が２００ｎｍである。

その後、リソグラフィ法（フォトレジスト形成、ドライエッチング、およびフォトレジスト除去を含む）を用いて、層間絶縁膜４およびバリア絶縁膜３に配線溝を形成する。続いて、形成した配線溝にバリアメタル６を介して銅を埋め込んで、第１配線５ａ、５ｂを形成する（図２４Ａ参照）。バリアメタル６は、例えば、ＴａＮ／Ｔａの積層膜であり、膜厚が５ｎｍ／５ｎｍである。

続いて、第１配線５ａ、５ｂを含む層間絶縁膜４上に絶縁性バリア膜７を形成する（図２４Ｂ参照）。絶縁性バリア膜７は、例えば、ＳｉＣＮ膜であり、膜厚が３０ｎｍである。さらに、絶縁性バリア膜７上にハードマスク膜８を形成する（図２４Ｃ参照）。ハードマスク膜８は、例えば、シリコン酸化膜である。

次に、ハードマスク膜８上にフォトレジスト（不図示）を形成し、所定のマスクを用いた露光処理を行って、そのフォトレジストに開口部をパターニングする。続いて、そのフォトレジストをマスクにして、ハードマスク膜８をドライエッチングすることにより、ハードマスク膜８に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する（図２５Ａ参照）。

次に、図２５Ａに示すハードマスク膜８をマスクとして、ハードマスク膜８の開口部に露出する絶縁性バリア膜７をエッチバック（反応性ドライエッチング）する。このエッチングにより、絶縁性バリア膜７に開口部１６０を形成し、開口部１６０から第１配線５ａ、５ｂのそれぞれの上面の一部を露出させる。その後、アミン系の剥離液などで有機剥離処理を行うことで、第１配線５ａ、５ｂの露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング複生成物などを除去する。続いて、減圧下、３５０℃の雰囲気において、基板を１分間、加熱することで、有機成分や水分を除去する。その後、Ｈ_２／Ｈｅの混合ガスによるプラズマクリーニングによって、第１配線５ａの表面の酸化物を除去する（図２５Ｂ参照）。ここまでの処理は、第５の実施形態と同様な処理が多い。詳細な説明を必要とする処理が少ないので、層間絶縁膜２の形成からプラズマクリーニングまでの処理をステップＢ１とする。

また、ステップＢ１において、絶縁性バリア膜７の開口部１６０を形成する際の反応性ドライエッチング（エッチバック）は、ガス流量ＣＦ_４／Ａｒ＝２５：５０ｓｃｃｍ、圧力４ｍＴｏｒｒ、ソース電力４００Ｗ、基板バイアス電力９０Ｗの条件で行うことが可能である。このとき、絶縁性バリア膜７の膜厚３０ｎｍに対して、５５ｎｍ相当（約８０％オーバー）のエッチングを実施することで、層間絶縁膜４の内部にまで達する開口部を形成することが可能である。

また、ステップＢ１において、減圧下、３５０℃での加熱は、スパッタリング装置内に搭載されているヒートチャンバにて行うことが可能である。

なお、ステップＢ１の処理後では、第１配線５ｂの上面は、開口部１６０において露出しているが、開口部１６０以外は絶縁性バリア膜７で覆われたままである。

次に、第１配線５ａ、５ｂの露出面および絶縁性バリア膜７の上に抵抗変化素子膜９をプラズマＣＶＤによって堆積する（図２５Ｃ参照）。抵抗変化素子膜９は、例えば、材料がＳｉＯＣやＳｉ_１Ｏ_１Ｃ_３であり、膜厚が６ｎｍである。続いて、抵抗変化素子膜９上に第１導電性膜１５２および第２導電性膜１５４を順に形成する（図２６Ａ参照）。第１導電性膜１５２は、例えば、材料がＲｕであり、膜厚が１０ｎｍである。第２導電性膜１５４は、例えば、材料がＴａであり、膜厚が５０ｎｍである。抵抗変化素子膜９の形成から第２導電性膜１５４の形成までの工程をステップＢ２とする。

ステップＢ２において、抵抗変化素子膜９の成膜工程では、化学式［化１］に示す有機シロキサン原料を流量６５ｓｃｃｍで、キャリアガスとしてＨｅを用いて成膜装置のチャンバーに導入し、ＲＦ電力８８Ｗ、温度３５０℃、圧力４．５Ｔｏｒｒの条件により、抵抗変化素子膜９を形成することが可能である。

また、ステップＢ２において、第１導電性膜１５２は、Ｒｕをターゲットとして、ＤＣパワー０．２ｋＷ、Ａｒガス、圧力２ｍＴｏｒｒの条件で、ＤＣ（Direct Current：直流）スパッタリングにより形成することが可能である。第２導電性膜１５４は、ターゲットにＴａを用いる以外は、他の条件を第１導電性膜１５２の場合と同様にして、ＤＣスパッタリングにより形成することが可能である。いずれの導電性膜も減圧下で形成されるため、抵抗変化素子膜９から酸素が脱離してしまうおそれがあるが、抵抗変化素子膜９からの酸素の脱離を抑制するために、それらの導電性膜を室温で形成している。

第１導電性膜１５２の別の形成方法を説明する。ステップＢ２において、第１導電性膜１５２は、３００℃以下の基板温度にて、ＡＬＤ法により、有機金属Ｒｕ原料を用いて形成することも可能である。有機金属Ｒｕ原料としては、例えば、エチルシクロペンタジエニルルテニウムを用いることが可能である。段差のある形状に対して埋め込みを行う必要がある場合には、段差形状の側面への被覆性を考慮して、ＤＣスパッタリング法よりもＡＬＤ法を選択することが可能である。第１導電性膜１５２にＲｕを用いる場合、Ｒｕの膜厚は１０ｎｍ以下、好ましくは２〜１０ｎｍの範囲であることが好ましい。

ＡＬＤ法において、膜内の炭素量を減少させるため、有機金属Ｒｕ原料を供給下の後に、Ｈ_２プラズマ処理を行う方法が知られている。この方法はＰＥＡＬＤ（Plasma Enhanced ALD）法と呼ばれており、第１導電性膜１５２の形成にＰＥＡＬＤ法を用いてもよい。ＰＥＡＬＤ法を用いて第１導電性膜１５２を形成する際、下地の抵抗変化素子膜９（例えば、材料がＳｉＯＣ）にダメージを与えずにＲｕ膜を形成する条件としては、Ｎ_２：Ｈ_２＝１：２の混合ガス比にてプラズマ処理を行うことが好ましい。ＲＦパワーは２００Ｗ程度にすることが好ましいが、抵抗変化素子膜９に対するダメージは、原料の供給量、チャンバーの構成などに依存する。そのため、Ｒｕ膜のシート抵抗が１００μΩｃｍ以下、好ましくは５０μΩｃｍ程度になるようにＲＦパワーを調整することが好ましい。このような条件に設定することで、Ｒｕ膜について、約０．０５ｎｍ／ｃｙｃｌｅ程度の成長速度が得られた。プラズマ処理の用いるガスは、Ｈ_２に限らず、Ｈｅ、Ａｒ、Ｎ_２のうち、いずれかを用いてもよい。

また、第１導電性膜１５２と同様に、有機Ｔａ原料を用いたＰＥＡＬＤ法により第２導電性膜１５４を形成してもよい。

一方、一般的なＡＬＤ法で形成したＲｕ膜と絶縁膜との密着性が極めて悪いことが知られている。抵抗変化素子膜９と第１導電性膜１５２との密着性を向上させるために、次のいずれかの方法を用いることが好ましい。１つ目の方法は、抵抗変化素子膜９を形成した後、基板を大気に開放することなくＰＥＡＬＤ法でＲｕを抵抗変化素子膜９の上に成長させる方法である。２つ目の方法は、基板を大気に開放することなく抵抗変化素子膜９の表面に上述のＨ_２／Ｎ_２プラズマ処理を実施した後、ＰＥＡＬＤ法にてＲｕを抵抗変化素子膜９の上に成長させる方法である。

なお、ステップＢ２の処理後では、第１配線５ｂの上面は絶縁性バリア膜７または抵抗変化素子膜９で覆われ、抵抗変化素子膜９の上には第１導電性膜１５２および第２導電性膜１５４が形成されている。

次に、第２導電性膜１５３の上にハードマスク膜１２およびハードマスク膜２３を順に形成する（図２６Ｂ参照）。ハードマスク膜１２は、例えば、ＳｉＮ膜であり、膜厚が３０ｎｍである。ハードマスク膜２３は、例えば、ＳｉＯ_２膜であり、膜厚が２００ｎｍである。ハードマスク膜１２およびハードマスク膜２３を形成する工程をステップＢ３とする。ハードマスク膜１２およびハードマスク膜２３は、プラズマＣＶＤ法を用いて成膜することが可能である。ハードマスク膜１２およびハードマスク膜２３は、本発明の技術分野における、一般的なプラズマＣＶＤ法を用いて形成することが可能である。本実施例では、成長温度を３５０℃とした。

ハードマスク膜２３は、ハードマスク膜１２をエッチングする際のハードマスクとなる膜である。ハードマスク膜２３は、ハードマスク膜１２と異なる種類の膜であることが好ましい。上述の例のように、ハードマスク膜１２がＳｉＮ膜であれば、ハードマスク膜２３をＳｉＯ_２膜とすることが可能である。

なお、ステップＢ２の処理後では、第１配線５ｂの上面は絶縁性バリア膜７または抵抗変化素子膜９で覆われ、抵抗変化素子膜９の上には第１導電性膜１５２、第２導電性膜１５４、ハードマスク膜１２およびハードマスク膜２３が形成されている。

次に、ハードマスク膜２３上に抵抗変化素子部をパターニングするためのフォトレジスト（不図示）を形成し、続いて、そのフォトレジストをマスクにして、ハードマスク膜１２が表れるまでハードマスク膜２３に対してドライエッチングを行う。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する（図２６Ｃ参照）。続いて、ハードマスク膜１３をマスクにして、ハードマスク膜１２、第２導電性膜１５４、第１導電性膜１５２および抵抗変化素子膜９に対して連続的にドライエッチングを行う。これにより、第２上部電極１１および第１上部電極１０が形成される（図２７Ａ参照）。ハードマスク膜２３上にフォトレジストを形成する工程から第２上部電極１１および第１上部電極１０を形成するまでの工程をステップＢ４とする。

ステップＢ４において、ハードマスク膜２３のドライエッチングは、ハードマスク膜１２の上面または内部で停止していることが好ましい。このとき、抵抗変化素子膜９はハードマスク膜１２によってカバーされているため、そのドライエッチング中の酸素プラズマに暴露されることはない。なお、ハードマスク膜２３のドライエッチングには、一般的な平行平板型のドライエッチング装置を用いることが可能である。

ステップＢ４において、ハードマスク膜１２、第２導電性膜１５４、第１導電性膜１５２、および抵抗変化素子膜９のそれぞれのエッチングは、平行平板型のドライエッチャーを用いることが可能である。ハードマスク膜１２（例えば、ＳｉＮ膜）に対するエッチングは、ＣＦ_４／Ａｒ＝２５／５０ｓｃｃｍ、圧力４ｍＴｏｒｒ、ソース電力４００Ｗ、基板バイアス電力９０Ｗの条件で行うことが可能である。

第２導電性膜１５４（例えば、Ｔａ膜）に対するエッチングは、Ｃｌ_２＝５０ｓｃｃｍ、圧力４ｍＴｏｒｒ、ソース電力４００Ｗ、基板バイアス電力６０Ｗの条件で行うことが可能である。第１導電性膜１５２（例えば、Ｒｕ膜）に対するエッチングは、Ｃｌ_２／Ｏ_２＝５／４０ｓｃｃｍ、圧力４ｍＴｏｒｒ、ソース電力９００Ｗ、基板バイアス電力１００Ｗの条件で行うことが可能である。

抵抗変化素子膜９（例えば、ＳｉＯＣ膜）に対するエッチングは、ＣＦ_４／Ａｒ＝１５／１５ｓｃｃｍ、圧力１０ｍＴｏｒｒ、ソース電力８００Ｗ、基板バイアス電力６０Ｗの条件で行うことが可能である。このような条件を用いることで、サブトレンチなどの発生を抑制しながら加工をすることが可能である。このとき、第１配線５ａ、５ｂ上の絶縁性バリア膜７の残膜の膜厚が４０ｎｍとなるようにエッチング条件を調節した。これらの膜のエッチングの際、図２７Ａに示すように、ハードマスク膜２３はエッチング中に完全に除去されることが好ましいが、残存してもよい。

次に、ハードマスク膜１２、第２上部電極１１、第１上部電極１０および抵抗変化素子膜９を覆う保護絶縁膜２４を絶縁性バリア膜７上に堆積する（図２７Ｂ参照）。保護絶縁膜２４を形成する工程をステップＢ５とする。

保護絶縁膜２４は、抵抗変化素子２２ｉ、２２ｊにダメージを与えることなく、さらに抵抗変化素子膜９からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜２４には、例えば、ＳｉＮ膜またはＳｉＣＮ膜等を用いることが可能である。ステップＢ５において、保護絶縁膜２４は、ＳｉＨ_４とＮ_２を原料ガスとし、基板温度２００℃にて、高密度プラズマを用いて形成することが可能である。ＮＨ_３やＨ_２などの還元系のガスを用いないため、成膜直前の成膜ガス安定化工程において、抵抗変化素子膜９（例えば、ＳｉＯＣ膜）の還元を抑制することができる。

保護絶縁膜２４は、ハードマスク膜１２および絶縁性バリア膜７と同一材料であることが好ましい。絶縁性バリア膜７、保護絶縁膜２４およびハードマスク膜１２が同一材料である場合、例えば、ＳｉＮ膜である場合、これらの膜の界面の密着性が向上することで、これらの膜が一体化して抵抗変化素子２２ｉ、２２ｊの周囲を保護する。その結果、抵抗変化素子膜９の吸湿性、耐水性、および酸素脱離耐性が向上し、素子の歩留まりと信頼性を向上することができるようになる。

次に、保護絶縁膜２４上に、プラズマＣＶＤ法を用いて層間絶縁膜１５を堆積する（図２８Ａ参照）。層間絶縁膜１５は、例えば、シリコン酸化膜であり、膜厚が５００ｎｍである。層間絶縁膜１５を形成する工程をステップＢ６とする。

次に、ＣＭＰ法を用いて層間絶縁膜１５の上面を平坦化する（図２８Ｂ参照）。ここで、層間絶縁膜１５の平坦化では、層間絶縁膜１５の頂面から約３５０ｎｍを削り取り、残膜を約１５０ｎｍとすることが可能である。このとき、層間絶縁膜１５に対するＣＭＰ処理では、一般的な、コロイダルシリカまたはセリア系のスラリーを用いて層間絶縁膜１５を研磨することが可能である。層間絶縁膜１５の上面を平坦化する工程をステップＢ７とする。

次に、層間絶縁膜１５上に層間絶縁膜１７およびエッチングストッパ膜１６を順に堆積する（図２９Ａ参照）。層間絶縁膜１７は、例えば、シリコン酸化膜であり、膜厚が３００ｎｍである。層間絶縁膜１７およびエッチングストッパ膜１６を形成する工程をステップＢ８とする。ステップＢ８において、層間絶縁膜１７は、プラズマＣＶＤ法を用いて堆積することが可能である。

次に、デュアルダマシン法による、第２配線１８およびプラグ１９の形成方法を説明する。デュアルダマシン法には、トレンチファースト法およびビアファースト法など複数のタイプがあるが、ここでは、ビアファースト法を用いて、第２配線１８およびプラグ１９を形成する方法を説明する。

ビアファースト法では、まず、プラグ１９用の開口を形成するためのフォトレジスト（不図示）をエッチングストッパ膜１６上に形成し、その後、そのフォトレジストをマスクにして、エッチングストッパ膜１６、層間絶縁膜１７および層間絶縁膜１５に対してドライエッチングを行う。これにより、エッチングストッパ膜１６および層間絶縁膜１７に開口７１ａが形成されるとともに、層間絶縁膜１５にプラグ１９用の開口７１が形成される。その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する（図２９Ｂ参照）。プラグ１９用の開口を形成するためのフォトレジストを形成してから、開口７１、７１ａを形成し、フォトレジストを除去するまでの工程をステップＢ９とする。

ステップＢ９において、ドライエッチングが絶縁性バリア膜２４で停止するように、エッチング条件と時間を調節する。

次に、第２配線１８用の配線溝を形成するためのフォトレジスト（不図示）をエッチングストッパ膜１６上に形成し、続いて、そのフォトレジストをマスクにして、エッチングストッパ膜１６および層間絶縁膜１７に対してドライエッチングを行う。これにより、エッチングストッパ膜１６および層間絶縁膜１７に第２配線１８用の仮配線溝７２ａが形成される。その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する（図３０Ａ参照）。図３０Ａに示すように、仮配線溝７２ａの底には、層間絶縁膜１７が残っている。第２配線１８用の配線溝を形成するためのフォトレジストを形成してから、仮配線溝７２ａを形成し、フォトレジストを除去するまでの工程をステップＢ１０とする。

ステップＢ１０において、開口７１の底にＡＲＣ（Anti-Reflection Coating；反射防止膜）などを埋め込んでおいてもよい。この場合、層間絶縁膜１７に対するエッチングの際、開口７１の底の突き抜けを防止することができる。

また、ステップＢ１０において、開口７１の底は保護絶縁膜２４の上面に相当し、第１配線５ｂの上面が保護絶縁膜２４および絶縁性バリア膜７で保護されているため、第１配線５ｂは酸素プラズマアッシングによる酸化ダメージを受けることがない。

次に、エッチングストッパ膜１６をマスクにして、配線溝７２ａの底の層間絶縁膜１７をエッチングするとともに、開口７１の底の保護絶縁膜２４および絶縁性バリア膜７をエッチングすることで、配線溝７２に層間絶縁膜１５を露出させ、開口７１に第１配線５ｂを露出させる（図３０Ｂ参照）。

その後、配線溝７２および開口７１内にバリアメタル２０を介して第２配線１８およびプラグ１９を同時に形成する。バリアメタル２０は、例えば、材料がＴａであり、膜厚が５ｎｍである。第２配線１８およびプラグ１９の材料は、例えば、Ｃｕである。さらに、第２配線１８およびエッチングストッパ膜１６の上に絶縁性バリア膜２１を堆積する（図２３参照）。絶縁性バリア膜２１は、例えば、ＳｉＮ膜である。配線溝７２ａの形成から絶縁性バリア膜２１を形成するまでの工程をステップＢ１１とする。

本実施例によれば、第５の実施形態と同様な効果を奏するとともに、プラグ１９および第２配線１８を形成するデュアルダマシン工程において、第１配線５ｂにプラグ１９を接続することができる。

次に、本実施例の半導体装置の書き込み動作を説明する。図３１は本実施例の半導体装置の書き込み動作を説明するための模式図である。ここでは、本実施形態の半導体装置にＭＯＳトランジスタの３つの端子を適用し、図２３に示した抵抗変化素子２２ｉの第１配線５ａをソース電極（以下では、Ｓｏｕｒｃｅと表記）とし、抵抗変化素子２２ｊの第１配線５ｂをドレイン電極（以下では、Ｄｒａｉｎと表記）とし、第１上部電極１０をゲート電極（以下では、Ｇａｔｅと表記）とする。

図４に示した電気素子１３１と対応させて説明すると、図４に示した入力端子１２１がＳｏｕｒｃｅに相当し、出力端子１２２がＤｒａｉｎに相当し、制御用の電圧が印加される端子Ｖ２がＧａｔｅに相当する。ここでは、図４に示したトランジスタ１１３が常にＯＮ状態になっているものとする。

図３２Ａ〜図３２Ｃは、図３１に示す電気素子の各端子に電圧を印加した場合の電圧−電流特性を示すグラフである。縦軸がＳｏｕｒｃｅ−Ｄｒａｉｎ間の電流を示し、横軸が２つの電極間に印加される電圧を示す。初期状態においては、抵抗変化素子２２ｉ、２２ｊは高抵抗状態であるため、Ｓｏｕｒｃｅ−Ｄｒａｉｎ間の抵抗値は、図３２Ｃに示す“ＯＦＦ１”のように、１０^８Ωである。抵抗変化素子２２ｉ、２２ｊは高抵抗状態になっている。

抵抗変化素子２２ｉ、２２ｊを高抵抗状態から低抵抗状態へ遷移させるために、Ｇａｔｅ−Ｄｒａｉｎ（以下では、ＧＤと表記する）間およびＧａｔｅ−Ｓｏｕｒｃｅ（以下では、ＧＳと表記する）間のそれぞれに電圧を印加する。Ｇａｔｅをグラウンドに固定した場合、ＳｏｕｒｃｅおよびＤｒａｉｎに正電圧を印加することで、抵抗変化素子２２ｉ、２２ｊにフォーミング動作を行うことができる。フォーミング動作を行ったときの、Ｄｒａｉｎ−Ｓｏｕｒｃｅ間の電流Ｉｄｓと、Ｇａｔｅ−Ｓｏｕｒｃｅ間の電流Ｉｇｓを、図３２Ａに示す。このとき、図３２Ａを見てわかるように、閾値電圧は２Ｖである。なお、過剰な電流が流れないように、セット電流はトランジスタによって１００ｕＡに制御されている。

続いて、抵抗変化素子２２ｉ、２２ｊが低抵抗状態へ遷移したかを確認するため、Ｓｏｕｒｃｅ−Ｄｒａｉｎ間の電圧−電流特性を測定すると、図３２Ｃに示す“ＯＮ”のように、約６００Ωであった。抵抗変化素子２２ｉ、２２ｊは低抵抗状態になっている。

一方、抵抗変化素子２２ｉ、２２ｊを低抵抗状態から高抵抗状態へ遷移させるために、ＧＤ間およびＧＳ間のそれぞれに電圧を印加する。ＳｏｕｒｃｅおよびＤｒａｉｎをグラウンドに固定した場合、Ｇａｔｅに正電圧を印加することで、抵抗変化素子２２ｉ、２２ｊにリセット動作を行うことができる。リセット動作を行ったときの、電流Ｉｄｓと電流Ｉｇｓを図３２Ｂに示す。電圧が印加されると１Ｖ付近から、それぞれの電流が減少する。つまり、抵抗値が増加している。

続いて、抵抗変化素子２２ｉ、２２ｊが高抵抗状態へ遷移したかを確認するため、Ｓｏｕｒｃｅ−Ｄｒａｉｎ間の電圧−電流特性を測定すると、図３２Ｃに示す“ＯＦＦ２”のように、約１０^８Ωであった。抵抗変化素子２２ｉ、２２ｊは高抵抗状態になっている。

以上のことから、Ｇａｔｅに電圧を印加することで、抵抗変化素子２２ｉ、２２ｊに対して、図３２Ｃに示した“ＯＦＦ１”および“ＯＦＦ２”のような高抵抗状態と、図３２Ｃに示した“ＯＮ”のような低抵抗状態との間で変化可能なだけでなく、変化させた状態を不揮発性で記録可能なことが確認できた。

次に、本実施例の半導体装置の信頼性に関する測定結果を説明する。ここで言う信頼性とは、いわゆるディスターブ特性のことである。図３３Ａおよび図３３Ｂは本実施例の半導体装置の信頼性に関する測定結果を示すグラフであり、温度１２５℃での高抵抗状態の抵抗変化素子における電流−電圧特性を示すグラフである。縦軸は電流値で、横軸は電圧値である。

図３３ＡはＤｒａｉｎ−Ｓｏｕｒｃｅ間に電圧を印加した場合の電流Ｉｄｓを示すグラフである。図３３Ａを見ると、電圧４Ｖ付近で絶縁破壊が生じていることがわかる。図３３ＢはＧａｔｅ−Ｓｏｕｒｃｅ間に電圧を印加した場合の電流Ｉｇｓを示すグラフである。図３３Ｂを見ると、電圧２Ｖ付近で、抵抗変化素子２２ｉ、２２ｊが低抵抗状態へ遷移していることがわかる。

これらの測定結果から、Ｄｒａｉｎ−Ｓｏｕｒｃｅ間の耐圧はプログラミング電圧よりも大きくなっており、信頼性が改善していることがわかる。

ここで、ディスターブ特性を改善する際に注意すべき点について述べる。Ｄｒａｉｎ−Ｓｏｕｒｃｅ間の絶縁信頼性を確保するためには、ＧＳ間およびＧＤ間のそれぞれの絶縁抵抗（オフ抵抗）ができるだけ同等であることが好ましい。これらの絶縁抵抗の値が異なると、印加される電圧の配分が不均衡になり、ＤｒａｉｎおよびＳｏｕｒｃｅのうち、どちらか一方にだけ高い電圧が印加される可能性があるためである。すなわち、図２５Ｂに示した開口部１６０は、できるだけＤｒａｉｎ−Ｓｏｕｒｃｅ間の中央に形成することが好ましい。

本実施例は、実施例６に示した半導体装置をロジックＣＭＯＳデバイスの多層配線層内に設けた構成である。

本実施例の半導体装置について図面を参照して説明する。図３４は本実施例の半導体装置の構成を模式的に示した部分断面図である。なお、上述の実施形態または実施例と同様な構成については同一の符号を付し、その詳細な説明を省略する。

本実施例の半導体装置は、半導体基板１上に設けられた半導体素子と、８層の配線層を含む多層配線層と、実施例６で説明した抵抗変化素子２２ｉ、２２ｊとを有する構成である。半導体素子は、例えば、ＭＯＳＦＥＴであり、図３４には、抵抗変化素子２２ｉ、２２ｊを選択するためのトランジスタとして選択トランジスタ７０が示されている。
以下に、本実施例の半導体装置における多層配線層の構成を説明する。

多層配線層は、半導体基板１上に、層間絶縁膜２、バリア絶縁膜３、層間絶縁膜４、絶縁性バリア膜７、保護絶縁膜１４、層間絶縁膜１５、バリア絶縁膜２１、層間絶縁膜５１４、バリア絶縁膜５２４、層間絶縁膜５１５、バリア絶縁膜５２５、層間絶縁膜５１６、バリア絶縁膜５２６、層間絶縁膜５１７、バリア絶縁膜５２７、層間絶縁膜５１８、バリア絶縁膜５２８、層間絶縁膜５１９および保護絶縁膜５２０が順に積層した絶縁積層体を有する。

層間絶縁膜２に設けられた開口には、バリアメタル５３１としてＴｉＮ膜を介してコンタクトプラグ５３２が埋め込まれている。コンタクトプラグ５３２の材料は、例えば、タングステンである。バリア絶縁膜３および層間絶縁膜４に設けられた配線溝にバリアメタル６を介して第１配線５が埋め込まれている。絶縁性バリア膜７、保護絶縁膜１４および層間絶縁膜１５に設けられた開口にはバリアメタル２０を介してプラグ１９が埋め込まれている。層間絶縁膜１５に設けられた配線溝にバリアメタル２０を介して第２配線１８が埋め込まれている。第２配線１８とプラグ１９が一体構造となっており、その一体構造の側面と底面がバリアメタル２０で覆われている。

バリア絶縁膜２１および層間絶縁膜５１４に設けられた開口にはバリアメタル５３７を介してプラグ５６２が埋め込まれている。層間絶縁膜５１４に設けられた配線溝にバリアメタル５３７を介して配線５３８が埋め込まれている。配線５３８とプラグ５６２が一体構造となっており、その一体構造の側面と底面がバリアメタル５３７で覆われている。バリア絶縁膜５２４および層間絶縁膜５１５に設けられた開口にはバリアメタル５３９を介してプラグ５６３が埋め込まれている。層間絶縁膜５１５に設けられた配線溝にバリアメタル５３９を介して配線５４０が埋め込まれている。配線５４０とプラグ５６３が一体構造となっており、その一体構造の側面と底面がバリアメタル５３９で覆われている。

バリア絶縁膜５２５および層間絶縁膜５１６に設けられた開口にはバリアメタル５４１を介してプラグ５６４が埋め込まれている。層間絶縁膜５１６に設けられた配線溝にバリアメタル５４１を介して配線５４２が埋め込まれている。配線５４２とプラグ５６４が一体構造となっており、その一体構造の側面と底面がバリアメタル５４１で覆われている。バリア絶縁膜５２６および層間絶縁膜５１７に設けられた開口にはバリアメタル５４３を介してプラグ５６５が埋め込まれている。層間絶縁膜５１７に設けられた配線溝にバリアメタル５４３を介して配線５４４が埋め込まれている。配線５４４とプラグ５６５が一体構造となっており、その一体構造の側面と底面がバリアメタル５４３で覆われている。

バリア絶縁膜５２７および層間絶縁膜５１８に設けられた開口にはバリアメタル５４５を介してプラグ５６６が埋め込まれている。層間絶縁膜５１８に設けられた配線溝にバリアメタル５４５を介して配線５４６が埋め込まれている。配線５４６とプラグ５６６が一体構造となっており、その一体構造の側面と底面がバリアメタル５４５で覆われている。バリア絶縁膜５２８および層間絶縁膜５１９に設けられた開口の上に、バリアメタル５４７およびバリアメタル５４９で挟まれた配線５４８が形成されている。そして、バリアメタル５４７、バリアメタル５４９および配線５４８を覆う保護絶縁膜５２０が層間絶縁膜５１９の上に形成されている。

選択トランジスタ７０のソース電極およびドレイン電極は、コンタクトプラグ５３２、プラグ１９、５６２〜５６６、ならびに、第１配線５、第２配線１８、および配線５３８、５４０、５４２、５４４、５４６を介して最上部の配線５４８に電気的に接続されている。

絶縁性バリア膜７は、第１配線５上にて開口部を有する。絶縁性バリア膜７の開口部の壁面は、第１配線５から離れるにしたって広くなるテーパ面となっている。

次に、抵抗変化素子２２ｉ、２２ｊについて説明する。なお、図３４に示す多層配線層全体の図では、抵抗変化素子２２ｉ、２２ｊの構成が細かくなるため、構成を示す符号を一部省略しており、ここでは、実施例６の図も参照して説明する。

多層配線層において、抵抗変化素子２２ｉ、２２ｊは、絶縁性バリア膜７に形成された開口部に、下部電極となる第１配線５ａ、５ｂ上に抵抗変化素子膜９、第１上部電極１０および第２上部電極１１が順に積層された構成である。第２上部電極１１上にはハードマスク膜１２が形成され、抵抗変化素子膜９、第１上部電極１０、第２上部電極１１およびハードマスク膜１２からなる積層体の上面および側面が保護絶縁膜１４で覆われている。

抵抗変化素子２２ｉ、２２ｊは、下部電極となる第１配線５ａ、５ｂと、プラグ１９を介して第２配線１８と電気的に接続された第１上部電極１０および第２上部電極１１との間に抵抗変化素子膜９が介在した構成となっている。抵抗変化素子膜９は、第１配線５ａ、５ｂの上面、絶縁性バリア膜７の開口部のテーパ面、および絶縁性バリア膜７の上面の上に形成されている。抵抗変化素子２２ｉ、２２ｊでは、絶縁性バリア膜７に形成された開口部の領域にて抵抗変化素子膜９と第１配線５ａ、５ｂのそれぞれが直接接しており、第２上部電極１１上にてプラグ１９と第２上部電極１１とがバリアメタル２０を介して接続されている。プラグ１９は、層間絶縁膜１５、保護絶縁膜１４およびハードマスク膜１２に形成された開口にバリアメタル２０を介して埋め込まれている。

配線５３８、５４０、５４２、５４４、５４６の材料は、例えば、銅である。プラグ５６２〜５６６の材料は、例えば、銅である。バリアメタル５３７、５３９、５４１、５４３、５４５は、例えば、Ｔａ／ＴａＮの積層膜である。また、層間絶縁膜５１４〜５１８は、例えば、比誘電率３以下のＳｉＯＣＨ膜である。第１配線５上の絶縁性バリア膜７にはＳｉＮ膜を用い、絶縁性バリア膜７以外のバリア絶縁膜５２４〜５２８には、比誘電率の低いＳｉＣＮ膜を用いることが可能である。

最上層の配線５４８の材料は、例えば、Ａｌ−Ｃｕである。バリアメタル５４７、５４９は、Ｔｉ／ＴｉＮの積層膜である。層間絶縁膜５１９は、例えば、シリコン酸化膜である。保護絶縁膜５２０は、例えば、シリコン窒化酸化膜である。

なお、本実施例の半導体装置における抵抗変化素子２２ｉ、２２ｊは、第５の実施形態、または、実施例９で説明した製造方法と同様な製造方法により形成することが可能であり、説明を省略している処理については、本発明の技術分野における一般的な手法を用いることが可能である。また、配線５３８から配線５４６までの配線およびプラグの形成方法についても、第１配線５、プラグ１９および第２配線１８と同様なため、その詳細な説明を省略する。

また、本実施例では、実施例６で説明した半導体装置と同様な構成の抵抗変化素子２２ｉ、２２ｊを適用した場合を説明したが、これに限定されるものではなく、他の実施形態または実施例で説明した抵抗変化素子を適用してもよい。

本実施例によれば、第２の実施形態と同様な効果を奏するとともに、抵抗変化素子の構造を実施例６のような構造にすることで、最先端のＵＬＳＩロジック製品の多層銅配線内部に抵抗変化素子を搭載することが可能となる。

なお、本発明の一実施形態として、信号経路中に挿入された少なくとも２つのバイポーラ型抵抗変化素子を有し、これらの抵抗変化素子の同一極性電極同士が接続され、かつ、未接続の２つの電極から入出力がなされる電気素子を有していれば、どのようなデバイスにも適用することが可能であり、その利用の可能性において何ら限定するものではない。また、相補型抵抗変化素子の構造は、他の膜との積層構造を用いることによっても本発明はなんら限定されることはない。本発明の一実施形態の構成は、少なくとも２つのバイポーラ型抵抗変化素子を有し、抵抗変化素子の同一極性電極同士が接続され、かつ、未接続の２つの電極から入出力がなされる電気素子を有していることである。

また、上述の実施形態および実施例では、バイポーラ型抵抗変化素子の場合を説明したが、ユニポーラ型の抵抗変化素子を適用しても、２つの抵抗変化素子を小型化することが可能となり、抵抗変化素子の高密度な配置が可能となる。

上記のことを、以下に、具体的に述べる。上述の実施形態および実施例では、本発明の適用例として、本願発明者によってなされた発明の背景となった利用分野であるＣＭＯＳ回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅多層配線内部に抵抗変化素子を形成する構成について説明した。しかし、本発明はその技術に限定されるものではなく、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＦＲＡＭ（Ferro Electric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Micro Electro Mechanical Systems）などの接合にも適用することができる。また、上述の実施形態および実施例では、スイッチ機能での実施例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。

また、製造後のデバイスからも本発明による抵抗変化素子の構造を確認することが可能である。具体的には、観察対象のデバイスの断面をＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡）観察することで、多層配線に銅配線が用いられていることを確認し、抵抗変化素子が搭載されている場合には、抵抗変化素子の下面が銅配線であり、銅配線が下部電極を兼ねており、２つの異なる下層配線の間に開口部を有しているかを観察することで確認することができ、本発明に記載の構造であるかを確認できる。さらに、ＴＥＭに加えＥＤＸ（Energy Dispersive X-ray Spectroscopy；エネルギー分散型Ｘ線分光法）、ＥＥＬＳ（Electron Energy-Loss Spectroscopy；電子エネルギー損失分光法）などの組成分析を行うことで、本発明に含まれる材料であるかを確認することができる。

本発明の効果の一例として、抵抗変化素子の閾値電圧以下の電圧が印加された場合の抵抗変化素子の誤書き込みおよび誤動作を防止できる。また、本発明の効果の一例として、抵抗変化素子の構造を小型化することで、抵抗変化素子の高密度な配置が可能となる。したがって、高性能かつ高信頼な半導体装置を実現できる。

以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。例えば、当業者であれば、上述の実施形態および実施例の説明を読めば、これらの実施形態および実施例に含まれる内容と等価な構成要素や技術による数多くの変更および置換が容易であるが、このような変更および置換は、本願発明のスコープに属する。

（付記１）多層配線と、前記多層配線の間に設けられ、第１電極、第２電極およびこれらの電極に挟まれた抵抗変化素子膜を含む２つの抵抗変化素子と、を有し、前記２つの抵抗変化素子のそれぞれの前記第１電極および前記第２電極のうち、いずれか一方の電極種が一体化して構成されていることを特徴とする半導体装置。

（付記２）前記２つの抵抗変化素子がバイポーラ型の抵抗変化素子であり、前記第１電極が金属イオンの供給源となる材料を含み、前記第２電極が前記第１電極よりもイオン化しにくい材料で構成され、前記抵抗変化素子膜は前記金属イオンが伝導可能なイオン伝導層であることを特徴とする付記１記載の半導体装置。

（付記３）前記２つの抵抗変化素子の前記第２電極が一体化された構成であり、前記２つの抵抗変化素子の前記第１電極が前記多層配線のいずれか１層の配線層により形成され、前記２つの抵抗変化素子の前記第１電極と前記抵抗変化素子膜との間に、１つの開口部を有する絶縁性バリア膜が設けられ、前記開口部を介して、前記抵抗変化素子膜が前記２つの抵抗変化素子の前記第１電極のそれぞれと接していることを特徴とする付記２記載の半導体装置。

（付記４）前記抵抗変化素子膜が前記２つの抵抗変化素子の前記第１電極のそれぞれの上面および側面と接していることを特徴とする付記３記載の半導体装置。

（付記５）前記イオン伝導層は、ＳｉＯｘＣｙ、ＴａＳｉＯｘ、ＴａＯｘ、ＺｒＯｘ、ＨｒＯｘ、ＳｉＯｘ、ＴｉＯｘ、ＣｘＨｙ、ＣｘＨｙＳｉａＯｂ、および有機膜のうち、いずれか１つを含むことを特徴とする付記２記載の半導体装置。

（付記６）前記第１電極の材料の主成分がＣｕであり、前記第２電極の材料の主成分がＲｕまたはＰｔであることを特徴とする付記２記載の半導体装置。

（付記７）前記絶縁性バリア膜の材料が、ＳｉＣ、ＳｉＣＮ、およびＳｉＮのうち、いずれかであることを特徴とする付記３記載の半導体装置。

（付記８）前記第２電極は、前記抵抗変化素子膜の上に第１上部電極および第２上部電極が順に積層された構成であり、前記第１上部電極の材料がＲｕまたはＰｔであり、前記第２上部電極の材料が、Ｔａ、Ｔｉ、ＴａＮ、ＴｉＮ、Ｗ、およびＡｌのうち、いずれかであることを特徴とする付記２記載の半導体装置。

（付記９）多層配線を有する半導体装置の製造方法であって、前記多層配線に含まれる配線層のうち、１つの配線層に設けられた２つの第１配線の上に、絶縁性バリア膜を形成する工程と、前記２つの第１配線から垂直方向に離れるにしたがって広くなるテーパ面を壁面に備え、該２つの第１配線の上面の少なくとも一部を露出する第１の開口部を前記絶縁性バリア膜に形成する開口部工程と、少なくとも前記第１の開口部の底面および壁面を含む面に前記抵抗変化素子膜を形成する抵抗変化素子膜形成工程と、前記抵抗変化素子膜の上に第２電極を形成する第２電極形成工程と、前記多層配線のうち、前記２つの第１配線が形成された配線層とは異なる配線層により、前記第２電極に接続するための第２配線を形成する工程と、を有することを特徴とする半導体装置の製造方法。

（付記１０）前記開口部形成工程は、前記絶縁性バリア膜上に第２の開口部を有するハードマスク膜を形成する工程と、前記ハードマスク膜をマスクとして前記第２の開口部に露出する前記絶縁性バリア膜に対して反応性ドライエッチングを行うことにより、前記絶縁性バリア膜に前記第１の開口部をする工程と、を含むものであることを特徴とする付記９記載の半導体装置の製造方法。

（付記１１）前記抵抗変化素子膜形成工程は、有機シリカ原料を用いたプラズマＣＶＤ法を含み、前記第２電極形成工程は、有機金属Ｒｕ原料を用いたプラズマＡＬＤ法を含み、前記抵抗変化素子膜形成工程と前記第２電極形成工程との間に、少なくとも前記抵抗変化素子膜が大気にさられることがないことを特徴とする付記９記載の半導体装置の製造方法。

（付記１２）前記抵抗変化素子膜形成工程と前記第２電極形成工程との間に、Ｈ_２、Ｈｅ、Ａｒ、Ｎ_２のいずれか１つのガスを用いたプラズマ処理を前記抵抗変化素子膜に対して行うことを特徴とする付記１１記載の半導体装置の製造方法。

なお、この出願は、２０１０年６月１６日に出願された日本出願の特願２０１０−１３７３６９の内容が全て取り込まれており、この日本出願を基礎として優先権を主張するものである。

２、４、１５、１７ 層間絶縁膜
３、２１ バリア絶縁膜
５、５ａ、５ｂ 第１配線
６、６ａ、６ｂ、２０ バリアメタル
７ 絶縁性バリア膜
９、９ａ、９ｂ 抵抗変化素子膜
１０ 第１上部電極（上部電極）
１１ 第２上部電極
１２ ハードマスク膜
１４、２４ 保護絶縁膜
１８ 第２配線
１９ プラグ
２２ａ〜２２ｊ、１０３ａ、１０３ｂ 抵抗変化素子
７０ 選択トランジスタ
１１１〜１１６ トランジスタ
１３１、１３２ 電気素子

Claims (9)

1. 多層配線と、
   前記多層配線の間に設けられ、第１電極、第２電極およびこれらの電極に挟まれた抵抗変化素子膜を含む２つの抵抗変化素子と、を有し、
   前記２つの抵抗変化素子のそれぞれの前記第１電極および前記第２電極のうち、いずれか一方の電極種が一体化して構成され、
   前記２つの抵抗変化素子は、
   信号経路中に設けられ、前記２つの抵抗変化素子の同一極性電極同士が接続され、該２つの抵抗変化素子の未接続の２つの電極のうち、一方の電極が入力端子であり、他方の電極が出力端子である電気素子であることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記２つの抵抗変化素子は、バイポーラ型の抵抗変化素子であり、直列に接続されていることを特徴とする半導体装置。
3. 請求項１または２記載の半導体装置において、
   前記電気素子をスイッチ素子とするクロスバースイッチを有することを特徴とする半導体装置。
4. 請求項１から３のいずれか１項記載の半導体装置において、
   前記２つの抵抗変化素子がバイポーラ型の抵抗変化素子であり、
   前記第１電極が金属イオンの供給源となる材料を含み、
   前記第２電極が前記第１電極よりもイオン化しにくい材料で構成され、
   前記抵抗変化素子膜は前記金属イオンが伝導可能なイオン伝導層であることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記２つの抵抗変化素子の前記第１電極が前記多層配線のいずれか１層の配線層により一体化して形成された構成であり、
   前記２つの抵抗変化素子の前記第１電極と前記抵抗変化素子膜との間に、２つの開口部を有する絶縁性バリア膜が設けられ、
   前記２つの抵抗変化素子の前記第１電極が前記２つの開口部を介して前記抵抗変化素子膜と接していることを特徴とする半導体装置。
6. 請求項４記載の半導体装置において、
   前記２つの抵抗変化素子の前記第２電極が一体化された構成であり、
   前記２つの抵抗変化素子の前記第１電極が前記多層配線のいずれか１層の配線層により形成され、
   前記２つの抵抗変化素子の前記第１電極と前記抵抗変化素子膜との間に、２つの開口部を有する絶縁性バリア膜が設けられ、
   前記２つの抵抗変化素子の前記第１電極のそれぞれが前記２つの開口部のそれぞれを介して前記抵抗変化素子膜と接していることを特徴とする半導体装置。
7. 請求項４記載の半導体装置において、
   前記２つの抵抗変化素子の前記第２電極が一体化された構成であり、
   前記２つの抵抗変化素子の前記第１電極が前記多層配線のいずれか１層の配線層により形成され、
   前記２つの抵抗変化素子の前記第１電極と前記抵抗変化素子膜との間に、１つの開口部を有する絶縁性バリア膜が設けられ、
   前記開口部を介して、前記抵抗変化素子膜が前記２つの抵抗変化素子の前記第１電極のそれぞれと接していることを特徴とする半導体装置。
8. 多層配線を有する半導体装置の製造方法であって、
   前記多層配線に含まれる配線層のうち、１つの配線層に設けられた２つの第１配線の上に、絶縁性バリア膜を形成する工程と、
   前記２つの第１配線から垂直方向に離れるにしたがって広くなるテーパ面を壁面に備え、該２つの第１配線の上面の少なくとも一部を露出する第１の開口部を前記絶縁性バリア膜に形成する開口部工程と、
   少なくとも前記第１の開口部の底面および壁面を含む面に前記抵抗変化素子膜を形成する抵抗変化素子膜形成工程と、
   前記抵抗変化素子膜の上に第２電極を形成する第２電極形成工程と、
   前記多層配線のうち、前記２つの第１配線が形成された配線層とは異なる配線層により、前記第２電極に接続するための第２配線を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、
   前記開口部形成工程において、該第１の開口部が、前記２つの第１配線のそれぞれの上面の一部を露出し、前記２つの第１配線が設けられた層間絶縁膜の内部にまで達する構造であることを特徴とする半導体装置の製造方法。

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