JP5382001B2 - 半導体装置及びその製造方法 - Google Patents

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Description

（関連出願についての記載）
本発明は、日本国特許出願：特願２００９−００４０３８号（２００９年１月９日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、半導体装置及びその製造方法に関し、特に、多層配線層の内部に抵抗変化型不揮発素子（以下、「抵抗変化素子」）を有するフィールドプログラマブルゲートアレイ（Field Programmable Gate Array；ＦＰＧＡ）を搭載した半導体装置及びその製造方法に関する。
半導体デバイス（特に、シリコンデバイス）は、微細化（スケーリング則：Ｍｏｏｒｅの法則）によってデバイスの集積化・低電力化が進められ、３年４倍のペースで開発が進められてきた。近年、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰（装置価格およびマスクセット価格）、およびデバイス寸法の物理的限界（動作限界・ばらつき限界）により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。
近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡと呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。ＦＰＧＡは、顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。ＦＰＧＡは、多層配線層の内部に抵抗変化素子を有し、顧客自身が任意に配線の電気的接続をできるようにしたものである。このようなＦＰＧＡを搭載した半導体装置を用いることで、回路の自由度を向上させることができるようになる。抵抗変化素子としては、遷移金属酸化物を用いたＲｅＲＡＭ（Resistance Random Access Memory）や、イオン伝導体を用いたＮａｎｏＢｒｉｄｇｅ（ＮＥＣ社の登録商標）などがある。
かかる要件を満たす可能性の高い抵抗変化素子として、イオン伝導体（イオンが電界などの印加によって自由に動くことのできる固体）中における金属イオン移動と電気化学反応とを利用したスイッチング素子が非特許文献１に開示されている。非特許文献１に開示されたスイッチング素子は、イオン伝導層、このイオン伝導層に接して対向面に設置された第１電極及び第２電極の３層から構成されている。このうち、第１電極はイオン伝導層に金属イオンを供給するための役割を果たしている。第２電極からは金属イオンは供給されない。
このスイッチング素子の動作を簡単に説明する。第１の電極を接地して第２電極に負電圧を印加すると、第１電極の金属が金属イオンになってイオン伝導層に溶解する。そして、イオン伝導層中の金属イオンがイオン伝導層中に金属になって析出し、析出した金属により第１電極と第２電極を接続する金属架橋が形成される。金属架橋で第１電極と第２電極が電気的に接続することで、スイッチがオン状態になる。一方、上記オン状態で第１電極を接地して第２電極に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１電極と第２電極との電気的接続が切れ、スイッチがオフ状態になる。なお、電気的接続が完全に切れる前の段階から第１電極および第２電極間の抵抗が大きくなったり、電極間容量が変化したりするなど電気特性が変化し、最終的に電気的接続が切れる。また、上記オフ状態からオン状態にするには、再び第１の電極を接地して第２電極に負電圧を印加すればよい。
また、非特許文献１では、イオン伝導体を介して２個の電極が配置され、それらの間の導通状態を制御する２端子型のスイッチング素子の場合の構成および動作が開示されている。さらに、非特許文献１では、この他にさらに１個の制御電極（第３電極）を配置して、その制御電極への電圧印加により、第１電極と第２電極間のイオン伝導体における導通状態を制御する３端子型のスイッチング素子が提案されている。
このようなスイッチング素子は、従来用いられてきた半導体スイッチ（ＭＯＳＦＥＴなど）よりもサイズが小さく、オン抵抗が小さいという特徴を持っている。そのため、プログラマブルロジックデバイスへの適用に有望であると考えられている。また、このスイッチング素子においては、その導通状態（オン又はオフ）は印加電圧をオフにしてもそのまま維持されるので、不揮発性のメモリ素子としての応用も考えられる。例えば、トランジスタなどの選択素子１個とスイッチング素子１個とを含むメモリセルを基本単位として、このメモリセルを縦方向と横方向にそれぞれ複数配列する。このように配列することで、ワード線およびビット線で複数のメモリセルの中から任意のメモリセルを選択することが可能となる。そして、選択したメモリセルのスイッチング素子の導通状態をセンスし、スイッチング素子のオン又はオフの状態から情報「１」又は「０」のいずれの情報が格納されているかを読み取ることが可能な不揮発性メモリを実現できる
Shunichi Kaeriyama et al., "A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch", IEEE Journal of Solid-State Circuits, Vol.40, No.1, pp.168-176, January 2005.
なお、上記特許文献ならびに非特許文献の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は、本発明によって与えられたものである。
ところで、近年の高集積化の要請により抵抗変化素子の小型化による高密度化の必要性、および工程数の簡略化の必要性が生じている。さらに同時に抵抗変化素子の性能向上（低抵抗化）と信頼性の向上の要求も高まっており、高集積化、高性能化、高信頼化を両立できる抵抗変化素子の構造および形成手法が望まれている。また、最先端のデバイスは銅配線から構成されており、最先端のデバイスに抵抗変化素子を搭載して回路性能のフィレキシビリティの向上を計る意味でも、銅配線内に抵抗変化素子を形成する手法が望まれている。
しかしならが、上記要求を満たすためには、従来技術では下記に示すような課題を有していた。第１に、従来技術では、ＵＬＳＩ（Ultra-Large Scale Integration）の多層銅配線内部にスイッチング素子を高信頼かつ高密度に配置することが実現されていなかった。第２に、抵抗変化素子を銅配線上に形成した場合には、銅配線と抵抗変化素子の接続部の外周に形成された段差によって電界集中を生じ、絶縁特性が劣化してしまうという問題を有していた。第３に、前記外周に形成された段差上に銅プラグが接続された場合には、銅プラグ底にボイドが発生する可能性が高まり、歩留まりが劣化するという問題を有していた。
本発明の主な課題は、高信頼化、高密度化、絶縁特性及び歩留まりの劣化防止が可能な抵抗変化素子を搭載した半導体装置及びその製造方法を提供することである。
本発明の第１の視点においては、半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置であって、前記抵抗変化素子は、上部電極と下部電極との間に、イオン伝導層が介在した構成であり、前記多層配線層は、少なくとも、前記下部電極を兼ねる配線と、前記上部電極と電気的に接続されたプラグと、を備え、前記下部電極を兼ねる前記配線に、前記イオン伝導層へイオン伝導可能な金属を用いることを特徴とする。
本発明の前記半導体装置において、前記下部電極を兼ねる前記配線は銅であり、前記下部電極と前記イオン伝導層との間に絶縁性バリア膜が介在し、前記絶縁性バリア膜は、開口部を有することが好ましい。
本発明の前記半導体装置において、前記開口部の壁面は、前記下部電極を兼ねる前記配線から離れるにしたがい広くなったテーパ面となっていることが好ましい。
本発明の前記半導体装置において、前記テーパ面は、前記下部電極を兼ねる前記配線の上面に対し８５°以下の角度に設定されていることが好ましい。
本発明の前記半導体装置において、前記イオン伝導層は、前記開口部において前記下部電極を兼ねる前記配線と接するとともに、前記開口部の壁面で前記絶縁性バリア膜と接することが好ましい。
本発明の前記半導体装置において、前記プラグと前記上部電極が接続する領域は、前記イオン伝導層と前記配線が接続する領域とは異なる領域に配されていることが好ましい。
本発明の前記半導体装置において、前記配線は、Ａｌと合金化、若しくは、表面がシリサイド化又は窒化されていることが好ましい。
本発明の前記半導体装置において、前記イオン伝導層は、Ｔａ、ＴａＳｉを含む酸化物であることが好ましい。
本発明の前記半導体装置において、前記イオン伝導層は、下からＴａ２Ｏ５、ＴａＳｉＯの順に積層した積層構造となっていることが好ましい。
本発明の前記半導体装置において、前記上部電極は、前記イオン伝導層側から順に第１上部電極、第２上部電極が積層した構成であり、前記第１上部電極は、前記イオン伝導層膜に係る金属成分よりも酸化の自由エネルギーの絶対値が小さい金属材料を含み、前記第２上部電極は、前記プラグと接することが好ましい。
本発明の前記半導体装置において、前記第１上部電極は、Ｐｔ、Ｒｕ、又はそれらの酸化物よりなることが好ましい。
本発明の前記半導体装置において、前記第２上部電極は、Ｔｉ、Ｔａ、Ｗ、又はそれらの窒化物よりなることが好ましい。
本発明の前記半導体装置において、前記上部電極上にハードマスク膜が配され、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体は、上面乃至側面が保護絶縁膜で覆われ、前記保護絶縁膜は、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体の外周にて前記絶縁性バリア膜と接し、前記プラグは、前記保護絶縁膜及び前記ハードマスク膜に形成された下穴を通じて前記上部電極に電気的に接続されていることが好ましい。
本発明の前記半導体装置において、前記上部電極上にハードマスク膜が配され、前記ハードマスク膜上に前記ハードマスク膜と材料が異なる第２ハードマスク膜が配され、前記第２ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体は、側面が保護絶縁膜で覆われ、前記保護絶縁膜は、前記第２ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体の外周にて前記絶縁性バリア膜と接し、前記プラグは、前記第２ハードマスク膜、及び前記ハードマスク膜に形成された下穴を通じて前記上部電極に電気的に接続されていることが好ましい。
本発明の前記半導体装置において、前記第２ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体は、上面乃至側面が保護絶縁膜で覆われ、前記保護絶縁膜は、前記第２ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体の外周にて前記絶縁性バリア膜と接し、前記プラグは、前記保護絶縁膜、前記第２ハードマスク膜、及び前記ハードマスク膜に形成された下穴を通じて前記バリアメタルを介して前記上部電極に電気的に接続されていることが好ましい。
本発明の前記半導体装置において、前記保護絶縁膜は、前記ハードマスク膜及び前記絶縁性バリア膜と同一材料で構成されていることが好ましい。
本発明の前記半導体装置において、前記多層配線層において前記抵抗変化素子と同一層又は別層に形成されるとともに、上部電極と下部電極との間に、抵抗が変化するイオン伝導層が介在した第２抵抗変化素子を備えることが好ましい。
本発明の前記半導体装置において、前記多層配線層は、少なくとも、前記第２抵抗変化素子の前記下部電極と電気的に接続された第２配線と、前記第２抵抗変化素子の前記上部電極と電気的に接続された第２プラグと、を備え、前記第２配線は、前記第２抵抗変化素子の前記下部電極を兼ねることが好ましい。
本発明の前記半導体装置において、前記第２配線は、前記プラグと一体に構成されることが好ましい。
本発明の第２の視点においては、半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置の製造方法であって、前記抵抗変化素子は、上部電極と下部電極との間に、イオン伝導層が介在した構成であり、前記多層配線層は、少なくとも、前記下部電極を兼ねる配線と、前記上部電極と電気的に接続されたプラグと、を備え、記下部電極を兼ねる前記配線に、前記イオン伝導層へイオン伝導可能な金属を用い、前記配線上に前記イオン伝導層、前記上部電極をこの順に形成する工程と、前記上部電極上にプラグを形成する工程と、を含むことを特徴とする。
本発明の前記半導体装置の製造方法において、前記イオン伝導層、前記上部電極を形成する工程の前に、前記配線上に絶縁性バリア膜を形成する工程と、前記絶縁性バリア膜上に開口部パターンを有するハードマスクを形成する工程と、前記ハードマスクをマスクとして前記開口部パターンから露出する前記絶縁性バリア膜を反応性ドライエッチングすることにより、前記絶縁性バリア膜に、前記配線に通ずるととともに壁面が前記配線から離れるにしたがい広くなったテーパ面となった開口部を形成する工程と、非反応性ガスを用いたＲＦエッチングによって前記開口部のテーパ面を所望の角度に調節する工程と、を含み、前記イオン伝導層、前記上部電極を形成する工程では、前記テーパ面上にも前記イオン伝導層を形成することが好ましい。
本発明の前記半導体装置の製造方法において、前記ハードマスクは、前記絶縁性バリア膜側から順にＳｉＮ／ＳｉＯ２が積層した積層構造となっていることが好ましい。
本発明の前記半導体装置の製造方法において、前記反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることが好ましい。
本発明の前記半導体装置の製造方法において、前記非反応性ガスは、Ｈｅ、Ａｒのいずれかであることが好ましい。
本発明の前記半導体装置の製造方法において、前記イオン伝導層、前記上部電極を形成する工程の前に、前記配線に対して、ＳｉＨ４ガスを照射する工程を有することが好ましい。
本発明の前記半導体装置の製造方法において、前記イオン伝導層、前記上部電極を形成する工程の前に、前記配線に対して、ＮＨ３又はＮ２ガスを用いたプラズマ処理を行うことが好ましい。
本発明の前記半導体装置の製造方法において、前記イオン伝導層、前記上部電極を形成する工程では、前記開口部における前記下部電極上に前記イオン伝導層、前記上部電極、ハードマスク膜をこの順に形成し、前記イオン伝導層、前記上部電極を形成する工程の後であって前記プラグを形成する工程の前に、前記ハードマスク膜、前記上部電極及び前記イオン伝導層の積層体を含む前記絶縁性バリア膜上に保護絶縁膜を形成し、前記保護絶縁膜及び前記ハードマスク膜において前記上部電極に通ずる下穴を形成する工程を含み、前記第２ハードマスク膜は、前記ハードマスク膜と異なる材料であることが好ましい。
本発明の前記半導体装置の製造方法において、前記イオン伝導層、前記上部電極を形成する工程では、前記開口部における前記下部電極上に前記イオン伝導層、前記上部電極、ハードマスク膜、第２ハードマスク膜をこの順に形成し、前記イオン伝導層、前記上部電極を形成する工程の後であって前記バリアメタルを形成する工程の前に、前記第２ハードマスク膜、前記ハードマスク膜、前記上部電極及び前記イオン伝導層の積層体を含む前記絶縁性バリア膜上に保護絶縁膜を形成する工程と、前記保護絶縁膜、前記第２ハードマスク膜、及び前記ハードマスク膜において前記上部電極に通ずる下穴を形成する工程と、を含み、前記第２ハードマスク膜は、前記ハードマスク膜と異なる材料であることが好ましい。
本発明の前記半導体装置の製造方法において、前記イオン伝導層、前記上部電極を形成する工程では、前記開口部における前記下部電極上に前記イオン伝導層、前記上部電極、ハードマスク膜、第２ハードマスク膜をこの順に形成し、前記イオン伝導層、前記上部電極を形成する工程の後であって前記バリアメタルを形成する工程の前に、前記第２ハードマスク膜、前記ハードマスク膜、前記上部電極及び前記イオン伝導層の積層体を含む前記絶縁性バリア膜上に保護絶縁膜を形成する工程と、前記第２ハードマスク膜が所定厚さにまで前記保護絶縁膜及び前記前記第２ハードマスク膜を平坦化して削り取る工程と、前記第２ハードマスク膜及び前記ハードマスク膜において前記上部電極に通ずる下穴を形成する工程と、を含み、前記第２ハードマスク膜は、前記ハードマスク膜と異なる材料であることが好ましい。
本発明の前記半導体装置の製造方法において、前記保護絶縁膜は、前記ハードマスク膜及び前記絶縁性バリア膜と同一材料であることが好ましい。
本発明の前記半導体装置の製造方法において、前記配線を形成する工程では、前記イオン伝導層の前記下部電極とならない他の配線を同時に形成し、前記プラグを形成する工程では、前記他の配線上に他のプラグを形成することが好ましい。
本発明によれば、配線を抵抗変化素子の下部電極とすることで、すなわち、配線が抵抗変化素子の下部電極を兼ねることで、抵抗変化素子の小型化による高密度化を実現するとともに、工程数を簡略化することができる。通常のＣｕダマシン配線プロセスに追加工程として、２ＰＲのマスクセットを作成するだけで、抵抗変化素子２２を搭載することができ、装置の低コスト化を同時に達成することができるようになる。また、絶縁性バリア膜の開口部の壁面をテーパ角８５°以下とすることで、配線と抵抗変化素子膜の接続部の外周（絶縁性バリア膜の開口部の外周部付近）における電界集中を緩和し、絶縁耐性を向上させることができる。さらに、銅配線によって構成される最先端のデバイスの内部にも抵抗変化素子２２を搭載して、装置の性能を向上させることができる。
本発明の実施例１に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例１に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。 本発明の実施例１に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。 本発明の実施例１に係る半導体装置の製造方法を模式的に示した第３の工程断面図である。 本発明の実施例１に係る半導体装置の製造方法を模式的に示した第４の工程断面図である。 本発明の実施例２に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例２に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。 本発明の実施例２に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。 本発明の実施例２に係る半導体装置の製造方法を模式的に示した第３の工程断面図である。 本発明の実施例２に係る半導体装置の製造方法を模式的に示した第４の工程断面図である。 本発明の実施例３に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例４に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例５に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例６に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例６に係る半導体装置の構成を模式的に示した図１４の領域Ｒの拡大断面図である。 本発明の実施例６に係る半導体装置の構成の変形例を模式的に示した部分断面図である。 本発明の実施例７に係る半導体装置における抵抗変化素子の抵抗変化特性を示した図である。
本発明の実施形態１に係る半導体装置では、半導体基板（図１の１）上の多層配線層（図１の２−７、１５−２１）の内部に抵抗変化素子（図１の２２）を有する半導体装置であって、前記抵抗変化素子（図１の２２）は、上部電極（図１の１０、１１）と下部電極（図１の５）との間に、イオン伝導層（図１の９）が介在した構成であり、前記多層配線層（図１の２−７、１５−２１）は、少なくとも、前記下部電極（図１の５）を兼ねる配線（図１の５）と、前記上部電極（図１の１０、１１）と電気的に接続されたプラグ（図１の１９）と、備え、前記下部電極（図１の５）を兼ねる前記配線（図１の５）に、前記イオン伝導層へイオン伝導可能な金属を用いる。
本発明の実施形態２に係る半導体装置の製造方法では、半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置の製造方法であって、前記抵抗変化素子は、上部電極と下部電極との間に、イオン伝導層が介在した構成であり、前記多層配線層は、少なくとも、前記下部電極を兼ねる配線と、前記上部電極と電気的に接続されたプラグと、を備え、記下部電極を兼ねる前記配線に、前記イオン伝導層へイオン伝導可能な金属を用い、前記配線上に前記イオン伝導層、前記上部電極をこの順に形成する工程（図３（Ｃ）、図４（Ａ））と、前記上部電極上にプラグを形成する工程（図１）と、を含む。
本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の構成を模式的に示した部分断面図である。
実施例１に係る半導体装置は、半導体基板１上の多層配線層の内部に抵抗変化素子２２を有する装置である。
多層配線層は、半導体基板１上にて、層間絶縁膜２、バリア絶縁膜３、層間絶縁膜４、絶縁性バリア膜７、保護絶縁膜１４、層間絶縁膜１５、エッチングストッパ膜１６、層間絶縁膜１７、及びバリア絶縁膜２１の順に積層した絶縁積層体を有する。多層配線層は、層間絶縁膜４及びバリア絶縁膜３に形成された配線溝にバリアメタル６を介して第１配線５が埋め込まれている。多層配線層は、層間絶縁膜１７及びエッチングストッパ膜１６に形成された配線溝に第２配線１８が埋め込まれており、層間絶縁膜１５、保護絶縁膜１４、及びハードマスク膜１２に形成された下穴にプラグ１９が埋め込まれており、第２配線１８とプラグ１９が一体となっており、第２配線及びプラグ１９の側面乃至底面がバリアメタル２０によって覆われている。
多層配線層は、絶縁性バリア膜７に形成された開口部にて、下部電極となる第１配線５、絶縁性バリア膜７の開口部の壁面、乃至絶縁性バリア膜７上に、抵抗変化素子膜９、第１上部電極１０、及び第２上部電極１１の順に積層した抵抗変化素子２２が形成されており、第２上部電極１１上にハードマスク膜１２が形成されており、抵抗変化素子膜９、第１上部電極１０、第２上部電極１１、及びハードマスク膜１２の積層体の上面乃至側面が保護絶縁膜１４で覆われている。第１配線５を抵抗変化素子２２の下部電極とすることで、すなわち、第１配線５が抵抗変化素子２２の下部電極を兼ねることで、工程数を簡略化しながら、電極抵抗を下げることができる。通常のＣｕダマシン配線プロセスに追加工程として、少なくとも２ＰＲのマスクセットを作成するだけで、抵抗変化素子を搭載することができ、素子の低抵抗化と低コスト化を同時に達成することができるようになる。
抵抗変化素子２２は、抵抗変化型不揮発素子であり、例えば、イオン伝導体中における金属イオン移動と電気化学反応とを利用したスイッチング素子とすることができる。抵抗変化素子２２は、下部電極となる第１配線５と、プラグ１９と電気的に接続された上部電極１０、１１と、の間に抵抗変化素子膜９が介在した構成となっている。抵抗変化素子２２は、絶縁性バリア膜７に形成された開口部の領域にて抵抗変化素子膜９と第１配線５が直接接しており、第２上部電極１１上にてプラグ１９と第２上部電極１１とがバリアメタル２０を介して電気的に接続されている。抵抗変化素子２２は、電圧の印加、あるいは電流を流すことでＯＮ／ＯＦＦの制御を行い、例えば、抵抗変化素子膜９中への第１配線５に係る金属の電界拡散を利用してＯＮ／ＯＦＦの制御を行う。第２上部電極１１及びバリアメタル２０は、同一の材料で構成されている。このようにすることで、プラグ１９のバリアメタル２０と抵抗変化素子２２の第２上部電極１１とが一体化し、接触抵抗を低減し、かつ、密着性の向上による信頼性の向上を実現することができる。
半導体基板１は、半導体素子が形成された基板である。半導体基板１には、例えば、シリコン基板、単結晶基板、ＳＯＩ（Silicon on Insulator）基板、ＴＦＴ（Thin Film Transistor）基板、液晶製造用基板等の基板を用いることができる。
層間絶縁膜２は、半導体基板１上に形成された絶縁膜である。層間絶縁膜２には、例えば、シリコン酸化膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いることができる。層間絶縁膜２は、複数の絶縁膜を積層したものであってもよい。
バリア絶縁膜３は、層間絶縁膜２、４間に介在したバリア性を有する絶縁膜である。バリア絶縁膜３は、第１配線５用の配線溝の加工時にエッチングストップ層としての役割を有する。バリア絶縁膜３には、例えば、ＳｉＮ膜、ＳｉＣ膜、ＳｉＣＮ膜等を用いることができる。バリア絶縁膜３には、第１配線５を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル６を介して第１配線５が埋め込まれている。バリア絶縁膜３は、配線溝のエッチング条件の選択によっては削除することもできる。
層間絶縁膜４は、バリア絶縁膜３上に形成された絶縁膜である。層間絶縁膜４には、例えば、シリコン酸化膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いることができる。層間絶縁膜４は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜４には、第１配線５を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル６を介して第１配線５が埋め込まれている。
第１配線５は、層間絶縁膜４及びバリア絶縁膜３に形成された配線溝にバリアメタル６を介して埋め込まれた配線である。第１配線５は、抵抗変化素子２２の下部電極を兼ね、抵抗変化素子膜９と直接接している。なお、第１配線５と抵抗変化素子膜９の間には、電極層などが挿入されていてもよい。電極層が形成される場合は、電極層と抵抗変化素子膜９は連続工程にて堆積され、連続工程にて加工される。また、抵抗変化素子膜９の下部がコンタクトプラグを介して下層配線に接続されることはない。第１配線５には、抵抗変化素子膜９において拡散、イオン電導可能な金属が用いられ、例えば、Ｃｕ等を用いることができる。第１配線５は、Ａｌと合金化されていてもよく、シリサイド化、又は窒化されていてもよい。第１配線５は、表面がシリサイド化、又は窒化されていてもよい。
バリアメタル６は、第１配線５に係る金属が層間絶縁膜４や下層へ拡散することを防止するために、配線の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル６には、例えば、第１配線５がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。
絶縁性バリア膜７は、第１配線５を含む層間絶縁膜４上に形成され、第１配線５に係る金属（例えば、Ｃｕ）の酸化を防いだり、層間絶縁膜１５中への第１配線５に係る金属の拡散を防いだり、上部電極１１、１０、及び抵抗変化素子膜９の加工時にエッチングストップ層としての役割を有する。絶縁性バリア膜７には、例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、及びそれらの積層構造等を用いることができる。絶縁性バリア膜７は、保護絶縁膜１４及びハードマスク膜１２と同一材料であることが好ましい。
絶縁性バリア膜７は、第１配線５上にて開口部を有する。絶縁性バリア膜７の開口部においては、第１配線５と抵抗変化素子膜９が接している。絶縁性バリア膜７の開口部は、第１配線５の領域内に形成されている。このようにすることで、凹凸の小さい第１配線５の表面上に抵抗変化素子２２を形成することができるようになる。絶縁性バリア膜７の開口部の壁面は、第１配線５から離れるにしたがい広くなったテーパ面となっている。絶縁性バリア膜７の開口部のテーパ面は、第１配線５の上面に対し８５°以下に設定されている。このようにすることで、第１配線５と抵抗変化素子膜９の接続部の外周（絶縁性バリア膜７の開口部の外周部付近）における電界集中が緩和され、絶縁耐性を向上させることができる。
抵抗変化素子膜９は、抵抗が変化する膜である。抵抗変化素子膜９は、第１配線５（下部電極）に係る金属の作用（拡散、イオン伝動など）により抵抗が変化する材料を用いることができ、抵抗変化素子２２の抵抗変化を金属イオンの析出によって行う場合には、イオン伝導可能な膜が用いられ、例えば、Ｔａを含む酸化物絶縁膜であって、Ｔａ２Ｏ５、ＴａＳｉＯ等を用いることができる。また、抵抗変化素子膜９は、下からＴａ２Ｏ５、ＴａＳｉＯの順に積層した積層構造とすることができる。このような積層構造とすることで、抵抗変化素子膜９をイオン伝導層として用いた場合には、低抵抗時（ＯＮ時）にイオン伝導層内部に形成される金属イオン（例えば、銅イオン）よる架橋を、Ｔａ２Ｏ５層で分断することで、ＯＦＦ時に金属イオンを容易に回収することができるようになり、スイッチング特性を向上させることができるようになる。抵抗変化素子膜９は、第１配線５、絶縁性バリア膜７の開口部のテーパ面、乃至絶縁性バリア膜７上に形成されている。抵抗変化素子膜９は、第１配線５と抵抗変化素子膜９の接続部の外周部分が少なくとも絶縁性バリア膜７の開口部のテーパ面上に沿って配設されており、第１配線５と抵抗変化素子膜９の接続部の外周部分の底面が第１配線５の上面に対し８５°以下の角度に設定されている。
第１上部電極１０は、抵抗変化素子２２の上部電極における下層側の電極であり、抵抗変化素子膜９と直接接している。第１上部電極１０には、第１配線５に係る金属よりもイオン化しにくく、抵抗変化素子膜９において拡散、イオン電導しにくい金属が用いられ、抵抗変化素子膜９に係る金属成分（Ｔａ）よりも酸化の自由エネルギーの絶対値が小さい金属材料とすることが好ましい。第１上部電極１０には、例えば、Ｐｔ、Ｒｕ等を用いることができる。また、第１上部電極１０には、Ｐｔ、Ｒｕ等の金属材料を主成分として酸素を添加してもよく、また酸素を添加した層との積層構造にしてもよい。
第２上部電極１１は、抵抗変化素子２２の上部電極における上層側の電極であり、第１上部電極１０上に形成されている。第２上部電極１１は、第１上部電極１０を保護する役割を有する。すなわち、第２上部電極１１が第１上部電極１０を保護することで、プロセス中の第１上部電極１０へのダメージを抑制し、抵抗変化素子２２のスイッチング特性を維持することができる。第２上部電極１１には、例えば、Ｔａ、Ｔｉ、Ｗあるいはそれらの窒化物等を用いることができる。第２上部電極１１は、バリアメタル２０と同一材料であることが好ましい。第２上部電極１１は、バリアメタル２０を介してプラグ１９と電気的に接続されている。第２上部電極１１とプラグ１９（厳密にはバリアメタル２０）とが接する領域の直径Ｒ２（又は面積）は、第１配線５と抵抗変化素子膜９とが接する領域の直径Ｒ１（又は面積）よりも小さくなるように設定されている。このようにすることで、第２上部電極１１とプラグ１９との接続部となる層間絶縁膜１５に形成された下穴へのめっき（例えば、銅めっき）の埋め込み不良が抑制され、ボイドの発生を抑制することができるようになる。
ハードマスク膜１２は、第２上部電極１１、第１上部電極１０、及び抵抗変化素子膜９をエッチングする際のハードマスクとなる膜である。ハードマスク膜１２には、例えば、ＳｉＮ膜等を用いることができる。ハードマスク膜１２は、保護絶縁膜１４、および絶縁性バリア膜７と同一材料であることが好ましい。すなわち、抵抗変化素子２２の周囲を全て同一材料で囲むことで材料界面が一体化され、外部からの水分などの浸入を防ぐとともに、抵抗変化素子２２自身からの脱離を防ぐことができるようになる。
保護絶縁膜１４は、抵抗変化素子２２にダメージを与えることなく、さらに抵抗変化素子膜９からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜１４には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることができる。保護絶縁膜１４は、ハードマスク膜１２及び絶縁性バリア膜７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜１４と絶縁性バリア膜７及びハードマスク膜１２とが一体化して、界面の密着性が向上し、抵抗変化素子２２をより保護することができるようになる。
層間絶縁膜１５は、保護絶縁膜１４上に形成された絶縁膜である。層間絶縁膜１５には、例えば、シリコン酸化膜、ＳｉＯＣ膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）などを用いることができる。層間絶縁膜１５は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１５は、層間絶縁膜１７と同一材料としてもよい。層間絶縁膜１５には、プラグ１９を埋め込むための下穴が形成されており、当該下穴にバリアメタル２０を介してプラグ１９が埋め込まれている。
エッチングストッパ膜１６は、層間絶縁膜１５、１７間に介在した絶縁膜である。エッチングストッパ膜１６は、第２配線１８用の配線溝の加工時にエッチングストップ層としての役割を有する。エッチングストッパ膜１６には、例えば、ＳｉＮ膜、ＳｉＣ膜、ＳｉＣＮ膜等を用いることができる。エッチングストッパ膜１６には、第２配線１８を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル２０を介して第２配線１８が埋め込まれている。エッチングストッパ膜１６は、配線溝のエッチング条件の選択によっては削除することもできる。
層間絶縁膜１７は、エッチングストッパ膜１６上に形成された絶縁膜である。層間絶縁膜１７には、例えば、シリコン酸化膜、ＳｉＯＣ膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）などを用いることができる。層間絶縁膜１７は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１７は、層間絶縁膜１５と同一材料としてもよい。層間絶縁膜１７には、第２配線１８を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル２０を介して第２配線１８が埋め込まれている。
第２配線１８は、層間絶縁膜１７及びエッチングストッパ膜１６に形成された配線溝にバリアメタル２０を介して埋め込まれた配線である。第２配線１８は、プラグ１９と一体になっている。プラグ１９は、層間絶縁膜１５、保護絶縁膜１４、及びハードマスク膜１２に形成された下穴にバリアメタル２０を介して埋め込まれている。プラグ１９は、バリアメタル２０を介して第２上部電極１１と電気的に接続されている。第２配線１８及びプラグ１９には、例えば、Ｃｕを用いることができる。プラグ１９（厳密にはバリアメタル２０）と第２上部電極１１とが接する領域の直径Ｒ２（又は面積）は、下穴へのめっきの埋め込み不良を抑制するため、第１配線５と抵抗変化素子膜９とが接する領域の直径Ｒ１（又は面積）よりも小さくなるように設定されている。
バリアメタル２０は、第２配線１８（プラグ１９を含む）に係る金属が層間絶縁膜１５、１７や下層へ拡散することを防止するために、第２配線１８及びプラグ１９の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル２０には、例えば、第２配線１８及びプラグ１９がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。バリアメタル２０は、第２上部電極１１と同一材料であることが好ましい。例えば、バリアメタル２０がＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを第２上部電極１１に用いることが好ましい。あるいは、バリアメタル２０がＴｉ（下層）／Ｒｕ（上層）である場合は、下層材料であるＴｉを第２上部電極１１に用いることが好ましい。
バリア絶縁膜２１は、第２配線１８を含む層間絶縁膜１７上に形成され、第２配線１８に係る金属（例えば、Ｃｕ）の酸化を防いだり、上層への第２配線１８に係る金属の拡散を防ぐ役割を有する絶縁膜である。バリア絶縁膜２１には、例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、及びそれらの積層構造等を用いることができる。
次に、本発明の実施例１に係る半導体装置の製造方法について図面を用いて説明する。図２〜図５は、本発明の実施例１に係る半導体装置の製造方法を模式的に示した工程断面図である。
まず、半導体基板１（例えば、半導体素子が形成された基板）上に層間絶縁膜２（例えば、シリコン酸化膜、膜厚３００ｎｍ）を堆積し、その後、層間絶縁膜２上にバリア絶縁膜３（例えば、ＳｉＮ膜、膜厚５０ｎｍ）を堆積し、その後、バリア絶縁膜３上に層間絶縁膜４（例えば、シリコン酸化膜、膜厚３００ｎｍ）を堆積し、その後、リソグラフィ法（フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む）を用いて、層間絶縁膜４及びバリア絶縁膜３に配線溝を形成し、その後、当該配線溝にバリアメタル６（例えば、ＴａＮ／Ｔａ、膜厚５ｎｍ／５ｎｍ）を介して第１配線５（例えば、銅）を埋め込む（ステップＡ１；図２（Ａ）参照）。
ステップＡ１において、層間絶縁膜２、４は、プラズマＣＶＤ法によって形成することができる。ここで、プラズマＣＶＤ（Chemical Vapor Deposition）法とは、例えば、気体原料、あるいは液体原料を気化させることで減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。
また、ステップＡ１において、第１配線５は、例えば、ＰＶＤ法によってバリアメタル６（例えば、ＴａＮ／Ｔａの積層膜）を形成し、ＰＶＤ法によるＣｕシードの形成後、電解めっき法によって銅を配線溝内に埋設し、２００℃以上の温度で熱処理処理後、ＣＭＰ法によって配線溝内以外の余剰の銅を除去することで形成することができる。このような一連の銅配線の形成方法は、当該技術分野における一般的な手法を用いることができる。ここで、ＣＭＰ（Chemical Mechanical Polishing）法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。溝に埋め込まれた余剰の銅を研磨することによって埋め込み配線（ダマシン配線）を形成したり、層間絶縁膜を研磨することで平坦化を行う。
次に、第１配線５を含む層間絶縁膜４上に絶縁性バリア膜７（例えば、ＳｉＮ膜、膜厚５０ｎｍ）を形成する（ステップＡ２；図２（Ｂ）参照）。ここで、絶縁性バリア膜７は、プラズマＣＶＤ法によって形成することができる。絶縁性バリア膜７の膜厚は、１０ｎｍ〜５０ｎｍ程度であることが好ましい。
次に、絶縁性バリア膜７上にハードマスク膜８（例えば、シリコン酸化膜）を形成する（ステップＡ３；図２（Ｃ）参照）。このとき、ハードマスク膜８は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、絶縁性バリア膜７とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。ハードマスク膜８には、例えば、シリコン酸化膜、シリコン窒化膜、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ等を用いることができ、ＳｉＮ／ＳｉＯ２の積層体を用いることができる。
次に、ハードマスク膜８上にフォトレジスト（図示せず）を用いて開口部をパターニングし、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜８に開口部パターンを形成し、その後、酸素プラズマアッシング等によってフォトレジストを剥離する（ステップＡ４；図３（Ａ）参照）。このとき、ドライエッチングは必ずしも絶縁性バリア膜７の上面で停止している必要はなく、絶縁性バリア膜７の内部にまで到達していてもよい。
次に、ハードマスク膜８（図３（Ａ）の８）をマスクとして、ハードマスク膜８の開口部から露出する絶縁性バリア膜７をエッチバック（ドライエッチング）することにより、絶縁性バリア膜７に開口部を形成して、絶縁性バリア膜７の開口部から第１配線５を露出させ、その後、アミン系の剥離液などで有機剥離処理を行うことで、第１配線５の露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング複生成物などを除去する（ステップＡ５；図３（Ｂ）参照）。
ステップＡ５において、ハードマスク膜（図３（Ａ）の８）は、エッチバック中に完全に除去されることが好ましいが、絶縁材料である場合にはそのまま残存してもよい。また、絶縁性バリア膜７の開口部の形状は円形とし、円の直径は３０ｎｍから５００ｎｍとすることができる。
また、ステップＡ５において、絶縁性バリア膜７をエッチバックでは、反応性ドライエッチングを用いることで、絶縁性バリア膜７の開口部の壁面をテーパ面とすることができる。反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることができる。
次に、非反応性ガスを用いたＲＦ（Radio Frequency；高周波）エッチングによって、第１配線５の表面の酸化物を除去するとともに、絶縁性バリア膜７の開口部のテーパ面を所望のテーパ角度（８５°以下）に調節する（ステップＡ６；図３（Ｂ）参照）。
ステップＡ６のＲＦエッチングにあたって、ステップＡ５であらかじめ反応性ドライエッチング時に絶縁性バリア膜７の開口部の壁面にテーパ面を形成しておくことで、過剰なＲＦエッチングを行うことなくテーパ角度を調整することができるようになる。非反応性ガスには、Ｈｅ、Ａｒのいずれかを用いることができる。
ここで、抵抗変化素子膜（図３（Ｃ）の９）が酸化物絶縁体である場合には、絶縁性バリア膜７の開口部の内部への埋設性が従来のメタル系スパッタリング技術に比べると、指向性を制御することが難しく、カバレッジを均一に保つことが難しい。そのため、このようなドライエッチング（ステップＡ５）とＲＦエッチング（ステップＡ６）のプロセスの双方を用いることで、下層の第１配線５へのダメージ（酸化）を防ぎながら、所望のテーパ角度α１を形成することが必要である。
例えば、ドライエッチングは、一般にＣＦ系ガスを用いて行われるが、テーパ角度α１のみを考慮してエッチング条件を設定した場合には、ＣＦ系ガスのデポが発生し、十分な開口部を形成することができない。一方、ＲＦエッチングのみでテーパ角度α１を調節しようとする場合には、絶縁性バリア膜７の開口部の底の第１配線５を過剰にエッチングすることになるため、過剰なエッチングによって第１配線５に係る金属（銅）が飛散し、絶縁性バリア膜７の表面が銅で汚染され、第１配線５の表面のラフネスを増大させ、素子の信頼性を劣化させることになる。
そこで、本願発明者らが誠意検討を行った結果、ＲＦエッチング量はプラズマＣＶＤで形成したＳｉＯ２膜換算で３ｎｍ〜１０ｎｍの範囲で行うと、ＲＦエッチング量に依存してテーパ角度が小さくなることがわかった。なお、ステップＡ５で絶縁性バリア膜７をエッチバックするプロセスを用いないと、同じテーパ角度α１を得るためには、過剰のＲＦエッチングが必要であることがわかった。例えば、ＲＦエッチングをＳｉＯ２膜換算で２０ｎｍ行うと、絶縁性バリア膜７の開口部の底の銅がエッチングされすぎてしまい、銅表面に凹みが生じ、ラフネスも悪化していることがわかった。
次に、第１配線５を含む絶縁性バリア膜７上に抵抗変化素子膜９（例えば、Ｔａ２Ｏ５、膜厚１５ｎｍ）を堆積する（ステップＡ７；図３（Ｃ）参照）。ここで、抵抗変化素子膜９は、ＰＶＤ法やＣＶＤ法を用いて形成することができる。
ステップＡ７では、絶縁性バリア膜７の開口部はステップＡ５の有機剥離処理によって水分などが付着しているため、抵抗変化素子膜９の堆積前に２５０℃〜３５０℃程度の温度にて、減圧下で熱処理を加えて脱ガスしておくことが好ましい。この際、銅表面を再度酸化させないよう、真空下、あるいは窒素雰囲気などにするなどの注意が必要である。
また、ステップＡ７では、抵抗変化素子膜９の堆積前に、絶縁性バリア膜７の開口部から露出する第１配線５に対して、３５０℃程度の減圧下でＳｉＨ４ガスを照射してもよい。このようにすることで、第１配線５の表面をシリサイド化してプロセス中の第１配線５に係る金属（例えば、銅）の拡散を抑制することができるようになる。あるいは、第１配線５を形成する際に、Ｃｕシード層に１ａｔｍ％程度のＡｌを添加しておくことで、Ｃｕ電界めっき膜のアニール中にＡｌをＣｕ内部へ拡散させることで、銅を合金化することができるようになる。このような銅の合金化、あるいはシリサイド化は、抵抗変化素子膜９と接する銅自身の物質移動を抑制（銅を安定化）させる効果があり、高温で動作させる場合の信頼性を向上させることができるようになる。
また、ステップＡ７では、抵抗変化素子膜９の堆積前に、絶縁性バリア膜７の開口部から露出する第１配線５に対して、ＮＨ３又はＮ２ガスを用いたプラズマ処理（窒化処理）を行ってもよい。このようにすることで、抵抗変化素子膜９を形成する際に第１配線５（銅）の酸化を抑制することができ、プロセス中の銅の熱拡散（物質移動）を抑制することができるようになる。
また、ステップＡ７では、抵抗変化素子膜９として、イオン伝導層を用いたタイプではなく、遷移金属酸化物（例えば、ＴｉＯ、ＮｉＯ等）を用いた抵抗変化素子膜を用いる場合には、抵抗変化素子膜９を堆積する前に、第２下部電極（図示せず；図１３の５ａに相当）を成膜してもよい。第２下部電極には、例えば、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、Ｒｕ、ＲｕＯｘ等を用いることができ、例えば、それらの積層構造（例えば、ＴａＮ（下層）／Ｒｕ（上層））であっても良い。この時、積層構造の合計膜厚は、抵抗変化素子９をビア層間絶縁膜内部に形成する都合上、素子段差と表面ラフネスを低減するため、絶縁性バリア膜７よりも薄いことが必要であり、好ましくは１０ｎｍ以下であると良い。
次に、抵抗変化素子膜９上に第１上部電極１０（例えば、Ｒｕ、膜厚１０ｎｍ）及び第２上部電極１１（例えば、Ｔａ、膜厚１５０ｎｍ）をこの順に形成する（ステップＡ８；図４（Ａ）参照）。
次に、第２上部電極１１上にハードマスク膜１２（例えば、ＳｉＮ膜、膜厚３０ｎｍ）、およびハードマスク膜１３（例えば、ＳｉＯ２膜、膜厚２００ｎｍ）をこの順に積層する（ステップＡ９；図４（Ｂ）参照）。
ステップＡ９において、ハードマスク膜１２及びハードマスク膜１３は、プラズマＣＶＤ法を用いて成膜することができる。ハードマスク膜１２、１３は当該技術分野における一般的なプラズマＣＶＤ法を用いて形成することができる。また、ハードマスク膜１２とハードマスク膜１３とは、異なる種類の膜であることが好ましく、例えば、ハードマスク膜１２をＳｉＮ膜とし、ハードマスク膜１３をＳｉＯ２膜とすることができる。このとき、ハードマスク膜１２は、後述する保護絶縁膜１４、および絶縁性バリア膜７と同一材料であることが好ましい。すなわち、抵抗変化素子の周囲を全て同一材料で囲むこと材料界面を一体化し、外部からの水分などの浸入を防ぐとともに、抵抗変化素子自身からの脱離防ぐことができるようになる。また、ハードマスク膜１２は、プラズマＣＶＤ法によって形成することができるが、成膜前には反応室内で減圧化に維持する必要があり、このとき抵抗変化素子膜９から酸素が脱離し、酸素欠陥によってイオン伝導層のリーク電流が増加するという問題が生じる。それらを抑制するためには、成膜温度を３５０℃以下、好ましくは２５０℃以下とすることが好ましい。さらに、成膜前に減圧化で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、ＳｉＨ４／Ｎ２の混合ガスを高密度プラズマによって、基板温度２００℃で形成したＳｉＮ膜などを用いることが好ましい。
次に、ハードマスク膜１３上に抵抗変化素子部をパターニングするためのフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとして、ハードマスク膜１２が表れるまでハードマスク膜１３をドライエッチングし、その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する（ステップＡ１０；図４（Ｃ）参照）。
次に、ハードマスク膜（図４（Ｃ）の１３）をマスクとして、ハードマスク膜１２、第２上部電極１１、第１上部電極１０、抵抗変化素子膜９を連続的にドライエッチングする（ステップＡ１１；図５（Ａ）参照）。このとき、ハードマスク膜（図４（Ｃ）の１３）は、エッチバック中に完全に除去されることが好ましいが、そのまま残存してもよい。
ステップＡ１１において、例えば、第２上部電極１１がＴａの場合にはＣｌ２系のＲＩＥで加工することができ、第１上部電極１０がＲｕの場合にはＣｌ２／Ｏ２の混合ガスでＲＩＥ加工することができる。また、抵抗変化素子膜９のエッチングでは、下面の絶縁性バリア膜７上でドライエッチングを停止させる必要がある。抵抗変化素子膜９がＴａを含む酸化物であり、絶縁性バリア膜７がＳｉＮ膜やＳｉＣＮ膜である場合には、ＣＦ４系、ＣＦ４／Ｃｌ２系、ＣＦ４／Ｃｌ２／Ａｒ系などの混合ガスでエッチング条件を調節することでＲＩＥ加工することができる。このようなハードマスクＲＩＥ法を用いることで、抵抗変化素子部をレジスト除去のための酸素プラズマアッシングに曝すことなく、抵抗変化素子部を加工をすることができる。また、加工後に酸素プラズマによって酸化処理する場合には、レジストの剥離時間に依存することなく酸化プラズマ処理を照射することができるようになる。
次に、ハードマスク膜１２、第２上部電極１１、第１上部電極１０、及び抵抗変化素子膜９を含む絶縁性バリア膜７上に保護絶縁膜１４（例えば、ＳｉＮ膜、３０ｎｍ）を堆積する（ステップＡ１２；図５（Ｂ）参照）。
ステップＡ１２において、保護絶縁膜１４は、プラズマＣＶＤ法によって形成することができるが、成膜前には反応室内で減圧化に維持する必要があり、このとき抵抗変化素子膜９の側面から酸素が脱離し、イオン伝導層のリーク電流が増加するという問題が生じる。それらを抑制するためには、保護絶縁膜１４の成膜温度を２５０℃以下とすることが好ましい。さらに、成膜前に減圧化で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、ＳｉＨ４／Ｎ２の混合ガスを高密度プラズマによって、基板温度２００℃で形成したＳｉＮ膜などを用いることが好ましい。
次に、保護絶縁膜１４上に、層間絶縁膜１５（例えば、シリコン酸化膜）、エッチングストッパ膜１６（例えば、ＳｉＮ膜）、層間絶縁膜１７（例えば、シリコン酸化膜）をこの順に堆積し、その後、第２配線１８用の配線溝、およびプラグ１９用の下穴を形成し、銅デュアルダマシン配線プロセスを用いて、当該配線溝及び当該下穴内にバリアメタル２０（例えば、ＴａＮ／Ｔａ）を介して第２配線１８（例えば、Ｃｕ）及びプラグ１９（例えば、Ｃｕ）を同時に形成し、その後、第２配線１８を含む層間絶縁膜１７上に絶縁性バリア膜２１（例えば、ＳｉＮ膜）を堆積する（ステップＡ１３；図１参照）。
ステップＡ１３において、第２配線１８の形成は、下層配線形成と同様のプロセスを用いることができる。このとき、バリアメタル２０と第２上部電極１１を同一材料とすることでプラグ１９と第２上部電極１１の間の接触抵抗を低減し、素子性能を向上（ＯＮ時の抵抗変化素子２２の抵抗を低減）させることができるようになる。
また、ステップＡ１３において、層間絶縁膜１５及び層間絶縁膜１７はプラズマＣＶＤ法で形成することができる。
また、ステップＡ１３において、抵抗変化素子２２によって形成される段差を解消するため、層間絶縁膜１５を厚く堆積し、ＣＭＰによって層間絶縁膜１５を削り込んで平坦化し、層間絶縁膜１５を所望の膜厚としてもよい。
実施例１によれば、第１配線５を抵抗変化素子２２の下部電極とすることで、すなわち、第１配線５が抵抗変化素子２２の下部電極を兼ねることで、抵抗変化素子２２の小型化による高密度化を実現するとともに、工程数を簡略化することができる。通常のＣｕダマシン配線プロセスに追加工程として、２ＰＲのマスクセットを作成するだけで、抵抗変化素子２２を搭載することができ、装置の低コスト化を同時に達成することができるようになる。また、絶縁性バリア膜７の開口部の壁面をテーパ角８５°以下とすることで、第１配線５と抵抗変化素子膜９の接続部の外周（絶縁性バリア膜７の開口部の外周部付近）における電界集中を緩和し、絶縁耐性を向上させることができる。さらに、銅配線によって構成される最先端のデバイスの内部にも抵抗変化素子２２を搭載して、装置の性能を向上させることができる。
本発明の実施例２に係る半導体装置について図面を用いて説明する。図６は、本発明の実施例２に係る半導体装置の構成を模式的に示した部分断面図である。
実施例１（図１参照）では、抵抗変化素子膜（図１の９）、第１上部電極（図１の１０）、第２上部電極（図１の１１）、及びハードマスク膜（図１の１２）の積層体の上面乃至側面が保護絶縁膜（図１の１４）で覆われた構成となっているが、実施例２では、抵抗変化素子膜９、第１上部電極１０、第２上部電極１１、及びハードマスク膜１２の積層体上に厚膜のハードマスク膜２３が形成されており、抵抗変化素子膜９、第１上部電極１０、第２上部電極１１、ハードマスク膜１２、及びハードマスク膜２３の側面が保護絶縁膜２４で覆われた構成となっている。保護絶縁膜２４は、ハードマスク膜２３上には形成されていないが、絶縁性バリア膜７上には形成されている。また、実施例２では、抵抗変化素子２５に電気的に接続されない配線部分（５ｂ、１８ｂ、１９ｂ）を併せ示している。第２配線１８ｂのプラグ１９ｂは、バリアメタル２０ｂを介して第１配線５ｂと電気的に接続されている。その他の構成は、実施例１と同様である。
第１配線５ａは、層間絶縁膜４及びバリア絶縁膜３に形成された配線溝にバリアメタル６ａを介して埋め込まれた配線である。第１配線５ａは、抵抗変化素子２５の下部電極を兼ね、抵抗変化素子膜９と直接接している。なお、第１配線５ａと抵抗変化素子膜９の間には、電極層などが挿入されていてもよい。電極層が形成される場合は、電極層と抵抗変化素子膜９は連続工程にて堆積され、連続工程にて加工される。第１配線５ａには、抵抗変化素子膜９において拡散、イオン電導可能な金属が用いられ、例えば、Ｃｕ等を用いることができる。第１配線５ａは、表面にＣｕＳｉが被覆されていてもよい。
第１配線５ｂは、層間絶縁膜４及びバリア絶縁膜３に形成された配線溝にバリアメタル６ｂを介して埋め込まれた配線である。第１配線５ｂは、抵抗変化素子２５と接続されず、バリアメタル２０ｂを介してプラグ１９ｂと電気的に接続されている。第１配線５ｂには、第１配線５ａと同一材料が用いられ、例えば、Ｃｕ等を用いることができる。
バリアメタル６ａ、６ｂは、第１配線５ａ、５ｂに係る金属が層間絶縁膜４や下層へ拡散することを防止するために、配線の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル６ａ、６ｂには、例えば、第１配線５ａ、５ｂがＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。
第２配線１８ａは、層間絶縁膜１７及びエッチングストッパ膜１６に形成された配線溝にバリアメタル２０ａを介して埋め込まれた配線である。第２配線１８ａは、プラグ１９ａと一体になっている。プラグ１９ａは、ハードマスク膜２３及びハードマスク膜２４に形成された下穴にバリアメタル２０ａを介して埋め込まれている。プラグ１９ａは、バリアメタル２０ａを介して第２上部電極１１と電気的に接続されている。第２配線１８ａ及びプラグ１９ａには、例えば、Ｃｕを用いることができる。プラグ１９ａ（厳密にはバリアメタル２０ａ）と第２上部電極１１とが接する領域の直径（又は面積）は、下穴へのめっきの埋め込み不良を抑制するため、第１配線５と抵抗変化素子膜９とが接する領域の直径（又は面積）よりも小さくなるように設定されている。
第２配線１８ｂは、層間絶縁膜１７及びエッチングストッパ膜１６に形成された配線溝にバリアメタル２０ｂを介して埋め込まれた配線である。第２配線１８ｂは、プラグ１９ｂと一体になっている。プラグ１９ｂは、層間絶縁膜１５、保護絶縁膜２４、及び絶縁性バリア膜７に形成された下穴にバリアメタル２０ｂを介して埋め込まれている。プラグ１９ｂは、バリアメタル２０ｂを介して第１配線５ｂと電気的に接続されている。第２配線１８ｂ及びプラグ１９ｂには、第２配線１８ａ及びプラグ１９ａと同一材料が用いられ、例えば、Ｃｕを用いることができる。
バリアメタル２０ａ、２０ｂは、第２配線１８ａ、１８ｂ（プラグ１９ａ、１９ｂを含む）に係る金属が層間絶縁膜１５、１７や下層へ拡散することを防止するために、第２配線１８ａ、１８ｂ及びプラグ１９ａ、１９ｂの側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル２０ａ、２０ｂには、例えば、第２配線１８ａ、１８ｂ及びプラグ１９ａ、１９ｂがＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。バリアメタル２０ａ、２０ｂは、第２上部電極１１と同一材料であることが好ましい。例えば、バリアメタル２０ａ、２０ｂがＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを第２上部電極１１に用いることが好ましい。あるいは、バリアメタル２０ａ、２０ｂがＴｉ（下層）／Ｒｕ（上層）である場合は、下層材料であるＴｉを第２上部電極１１に用いることが好ましい。
ハードマスク膜２３は、ハードマスク膜１２をエッチングする際のハードマスクとなる膜である。ハードマスク膜２３は、ハードマスク膜１２と異なる種類の膜であることが好ましく、例えば、ハードマスク膜１２がＳｉＮ膜であれば、ハードマスク膜２３をＳｉＯ２膜とすることができる。
保護絶縁膜２４は、抵抗変化素子２５にダメージを与えることなく、さらに抵抗変化素子膜９からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜２４には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることができる。保護絶縁膜２４は、ハードマスク膜１２及び絶縁性バリア膜７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜２４と絶縁性バリア膜７及びハードマスク膜１２が一体化して、界面の密着性が向上する。
次に、本発明の実施例２に係る半導体装置の製造方法について図面を用いて説明する。図７〜図１０は、本発明の実施例２に係る半導体装置の製造方法を模式的に示した工程断面図である。
まず、半導体基板１（例えば、半導体素子が形成された基板）上に層間絶縁膜２（例えば、シリコン酸化膜、膜厚３００ｎｍ）を堆積し、その後、層間絶縁膜２上にバリア絶縁膜３（例えば、ＳｉＮ膜、膜厚５０ｎｍ）を堆積し、その後、バリア絶縁膜３上に層間絶縁膜４（例えば、シリコン酸化膜、膜厚３００ｎｍ）を堆積し、その後、リソグラフィ法（フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む）を用いて、層間絶縁膜４、バリア絶縁膜３、及び層間絶縁膜２に配線溝を形成し、その後、当該配線溝にバリアメタル６ａ、６ｂ（例えば、ＴａＮ／Ｔａ、膜厚５ｎｍ／５ｎｍ）を介して第１配線５ａ、５ｂ（例えば、銅）を埋め込み、その後、第１配線５ａ、５ｂを含む層間絶縁膜４上に絶縁性バリア膜７（例えば、ＳｉＮ膜、膜厚５０ｎｍ）を形成し、その後、絶縁性バリア膜７上にハードマスク膜（図示せず、図２（Ｃ）の８に相当；例えば、シリコン酸化膜）を形成し、その後、ハードマスク膜（図２（Ｃ）の８に相当）上にフォトレジスト（図示せず）を用いて開口部をパターニングし、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜（図３（Ａ）の８に相当）に開口部パターンを形成し、その後、酸素プラズマアッシング等によってフォトレジストを剥離し、その後、ハードマスク膜（図３（Ａ）の８に相当）をマスクとしてハードマスク膜（図３（Ａ）の８に相当）の開口部から露出する絶縁性バリア膜７をエッチバック（反応性ドライエッチング）することにより、絶縁性バリア膜７において第１配線５ａに通ずる開口部を形成し、その後、アミン系の剥離液などで有機剥離処理を行うことで、第１配線５ａの露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング複生成物などを除去し、その後、開口部を含む絶縁性バリア膜７に減圧化でＳｉＨ４ガスを照射し、開口部から露出する第１配線５ａの表面をシリサイド化し、その後、減圧化３５０℃にて１分の加熱を行うことで、有機成分や水分を除去し、その後、非反応性ガスを用いたＲＦエッチングによって、第１配線５ａの表面の酸化物を除去するとともに、絶縁性バリア膜７の開口部のテーパ面を所望のテーパ角度（８５°以下）に調節する（ステップＢ１；図７（Ａ）参照）。
ステップＢ１において、層間絶縁膜４及びバリア絶縁膜３に配線溝の深さは、層間絶縁膜４の膜厚分に加え、層間絶縁膜４の下面からさらに７０ｎｍ程度オーバーエッチングされた深さであり、バリア絶縁膜３が貫通しており、層間絶縁膜２がその上面から２０ｎｍ程度の深さまで掘り込まれている。このように、あらかじめバリア絶縁膜３をエッチングしておくことで、配線溝の抜け性を向上させることができる。
また、ステップＢ１において、絶縁性バリア膜７の開口部の形成での反応性ドライエッチング（エッチバック）は、ＣＦ４／Ａｒ＝２５：５０ｓｃｃｍ、４ｍＴｏｒｒ、ソース４００Ｗ、基板バイアス９０Ｗの条件で行うことができる。ソースパワーを低下、あるいは基板バイアスを向上させることで、エッチング時のイオン性を向上させ、テーパ形状角度小さくすることができるようになる。このとき、絶縁性バリア膜７の開口部の底の絶縁性バリア膜７の残膜約３０ｎｍに対して、５５ｎｍ相当（約８０％オーバー）のエッチングを行った。
また、ステップＢ１において、開口部を含む絶縁性バリア膜７へのＳｉＨ４ガスの照射では、２Ｔｏｒｒ程度に保持されたリアクターに、基板温度を３５０℃に保持しながら、ＳｉＨ４を５０ｓｃｃｍ、希釈ガスとしてＮ２を３００ｓｃｃｍを１分間供給し、開口部から露出する第１配線５の表面をシリサイド化してもよい。
また、ステップＢ１において、減圧化３５０℃での加熱は、スパッタリング装置内に搭載されているヒートチャンバにて行うことができる。
また、ステップＢ１において、非反応性ガスを用いたＲＦエッチングは、ＲＦエッチングチャンバにてＡｒガスを用いて、Ａｒ＝３０ｓｃｃｍ、１０ｍＴｏｒｒ、ソース２９０Ｗ、基板バイアス１３０Ｗの条件で行った。ＲＦエッチング時間は、プラズマＣＶＤ法により形成したＳｉＯ２膜のエッチング量で定量化することができ、該ＳｉＯ２膜換算で３ｎｍとした。
なお、ステップＢ１が行われた段階では、第１配線５ｂ上は絶縁性バリア膜７で覆われたままであり、開口部以外の第１配線５ｂはＲＦエッチングされていない。
次に、第１配線５ａ、５ｂを含む絶縁性バリア膜７上に抵抗変化素子膜９（例えば、Ｔａ０．８Ｓｉ０．２Ｏｘ、膜厚１３ｎｍ）をＲＦ（Radio Frequency；高周波）スパッタリング法によって堆積し、その後、抵抗変化素子膜９上に第１上部電極１０（例えば、Ｒｕ、膜厚１０ｎｍ）及び第２上部電極１１（例えば、Ｔａ、膜厚５０ｎｍ）をこの順に形成する（ステップＢ２；図７（Ｂ）参照）。
ステップＢ２において、抵抗変化素子膜９のＲＦスパッタリングでは、Ｓｉを２０％含む酸化タンタル（Ｔａ０．８Ｓｉ０．２Ｏｘ）をターゲットとし、ＲＦ電力２ＫＷ、室温、Ａｒ／Ｏ２の混合ガス、１０ｍＴｏｒｒの条件で堆積することができる。
また、ステップＢ２において、第１上部電極１０は、ＤＣ（Direct Current；直流）スパッタリングによりＲｕをターゲットとしてＤＣパワー０．２ｋＷ、Ａｒガス、２ｍＴｏｒｒの条件で堆積することができる。また、第２上部電極１１は、同じくＤＣスパッタリングによりＴａをターゲットとして同条件で堆積することができる。いずれの上部電極１０、１１も減圧下での堆積であるため、抵抗変化素子膜９からの酸素の脱離を抑制するため、室温で堆積している。
ステップＢ２を行った段階で素子の断面をＳＥＭによって観察したところ、絶縁性バリア膜７の開口部の壁面のテーパ角度は５５°であった。また、テーパ角度は開口部径にも依存することが明らかとなり、エッチバック条件、ＲＦエッチング条件、開口部径のそれぞれのプロセスを勘案して所望のテーパ角度（８５°以下）に制御することができるようになる。
なお、ステップＢ２が行われた段階では、第１配線５ｂ上は絶縁性バリア膜７、抵抗変化素子膜９、第１上部電極１０、及び第２上部電極１１で覆われたままである。
次に、第２上部電極１１上にハードマスク膜１２（例えば、ＳｉＮ膜、膜厚３０ｎｍ）、およびハードマスク膜２３（例えば、ＳｉＯ２膜、膜厚２００ｎｍ）をこの順に積層する（ステップＢ３；図７（Ｃ）参照）。ここで、ハードマスク膜１２及びハードマスク膜２３は、プラズマＣＶＤ法を用いて成膜することができる。ハードマスク膜１２、２３は当該技術分野における一般的なプラズマＣＶＤ法を用いて形成することができる。成長温度は２００℃とした。
なお、ステップＢ２が行われた段階では、第１配線５ｂ上は絶縁性バリア膜７、抵抗変化素子膜９、第１上部電極１０、第２上部電極１１、ハードマスク膜１２、及びハードマスク膜２３で覆われたままである。
次に、ハードマスク膜２３上に抵抗変化素子部をパターニングするためのフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとして、ハードマスク膜１２が表れるまでハードマスク膜２３をドライエッチングし、その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去し、その後、ハードマスク膜２３をマスクとして、ハードマスク膜１２、第２上部電極１１、第１上部電極１０、抵抗変化素子膜９を連続的にドライエッチングする（ステップＢ４；図８（Ａ）参照）。
ステップＢ４において、ハードマスク膜２３のドライエッチングは、ハードマスク膜１２の上面又は内部で停止していることが好ましい。このとき、抵抗変化素子膜９はハードマスク膜１２によってカバーされているため、酸素プラズマ中に暴露されることはない。なお、ハードマスク膜２３のドライエッチングは、一般的な平行平板型のドライエッチング装置を用いることができる。
ステップＢ４において、ハードマスク膜１２、第２上部電極１１、第１上部電極１０、及び抵抗変化素子膜９のそれぞれのエッチングは、平行平板型のドライエッチャーを用いることができる。ハードマスク膜１２（例えば、ＳｉＮ膜）のエッチングは、ＣＦ４／Ａｒ＝２５／５０ｓｃｃｍ、４ｍＴｏｒｒ、ソース４００Ｗ、基板バイアス９０Ｗの条件で行うことができる。また、第２上部電極１１（例えば、Ｔａ）のエッチングは、Ｃｌ２＝５０ｓｃｃｍにて４ｍＴｏｒｒ、ソース４００Ｗ、基板バイアス６０Ｗの条件で行うことができる。また、第１上部電極１０（例えば、Ｒｕ）のエッチングは、Ｃｌ２／Ｏ２＝５／４０ｓｃｃｍにて４ｍＴｏｒｒ、ソース９００Ｗ、基板バイアス１００Ｗの条件で行うことができる。また、抵抗変化素子膜９（例えば、Ｔａ０．８Ｓｉ０．２Ｏｘ）のエッチングは、Ｃｌ２／ＣＦ４／Ａｒ＝４５／１５／１５ｓｃｃｍ、１０ｍＴｏｒｒ、ソース８００Ｗ、基板バイアス６０Ｗの条件で行うことができる。このような条件を用いることで、サブトレンチなどの発生を抑制しながら加工をすることができる。このとき、第１配線５ａ、５ｂ上の絶縁性バリア膜７の残膜厚は４０ｎｍとなるよう調節した。
次に、ハードマスク膜２３をマスク、ハードマスク膜１２、第２上部電極１１、第１上部電極１０、及び抵抗変化素子膜９を含む絶縁性バリア膜７上に保護絶縁膜２４（例えば、ＳｉＮ膜、３０ｎｍ）を堆積する（ステップＢ５；図８（Ｂ）参照）。
ステップＢ５において、保護絶縁膜２４は、ＳｉＨ４とＮ２を原料ガスとし、基板温度２００℃にて、高密度プラズマを用いて形成することができる。ＮＨ３やＨ２などの還元系のガスを用いないため、成膜直前の成膜ガス安定化工程において、抵抗変化素子膜９（例えば、Ｔａ０．８Ｓｉ０．２Ｏｘ）の還元を抑制することができる。このとき、第１配線５上の絶縁性バリア膜７、保護絶縁膜２４、およびハードマスク膜１２はＳｉＮ膜で同一材料であるため、抵抗変化素子の周囲を一体化して保護することで界面の密着性が向上し、吸湿性や耐水性、および酸素脱離耐性向上し、素子の歩留まりと信頼性を向上することができるようになる。
次に、保護絶縁膜２４上に、プラズマＣＶＤ法を用いて層間絶縁膜１５（例えば、シリコン酸化膜、膜厚５００ｎｍ）を堆積する（ステップＢ６；図８（Ｃ）参照）。
次に、ＣＭＰを用いて、層間絶縁膜１５を平坦化する（ステップＢ７；図９（Ａ）参照）。ここで、層間絶縁膜１５の平坦化では、層間絶縁膜１５の頂面から約３５０ｎｍを削り取り、残膜を約１５０ｎｍとすることができる。このとき、層間絶縁膜１５のＣＭＰでは、一般的な、コロイダルシリカ、あるいはセリア系のスラリーを用いて研磨することができる。なお、実施例２では、層間絶縁膜１５の平坦化によって、ハードマスク膜２３が露出し、ハードマスク膜２３及び保護絶縁膜２４も平坦化される。
次に、ハードマスク膜２３及び保護絶縁膜２４を含む層間絶縁膜１５上に、エッチングストッパ膜１６（例えば、ＳｉＮ膜、膜厚５０ｎｍ）、層間絶縁膜１７（例えば、シリコン酸化膜；膜厚３００ｎｍ）をこの順に堆積する（ステップＢ８；図９（Ｂ）参照）。
ステップＢ８において、エッチングストッパ膜１６及び層間絶縁膜１７は、プラズマＣＶＤ法を用いて堆積することができる。
次に、デュアルダマシン法のビアファースト法を用いて、第２配線（図６の１８ａ、１８ｂ）及びプラグ（図６の１９ａ、１９ｂ）を形成する。
ビアファースト法では、まず、層間絶縁膜１７上に、プラグ（図６の１９ａ、１９ｂ）用の下穴７１ａ、７１ｂを形成するためのフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとしてドライエッチングすることにより、層間絶縁膜１７、エッチングストッパ膜１６、及びハードマスク膜２３にプラグ（図６の１９ａ）用の下穴７１ａを形成するとともに、同時に、層間絶縁膜１７、エッチングストッパ膜１６、及び層間絶縁膜１５にプラグ（図６の１９ｂ）用の下穴７１ｂを形成し、その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する（ステップＢ９；図１０（Ａ）参照）。
ステップＢ９において、ドライエッチングでは、下穴７１ａの底のハードマスク膜１２、及び、下穴７１ｂの底の保護絶縁膜２４で停止するように、エッチング条件と時間を調節する。このとき、ドライエッチングでは、下穴７１ａ、７１ｂの底のハードマスク膜１２、保護絶縁膜２４上またはその内部で停止されるため、それぞれの下穴７１ａ、７１ｂを、別レチクルを用いて各々パターニングし、異なるドライエッチング条件を用いて形成してもよい。
次に、層間絶縁膜１７上に、第２配線（図６の１８ａ、１８ｂ）用の配線溝７２ａ、７２ｂを形成するためのフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとしてドライエッチングすることにより、層間絶縁膜１７及びエッチングストッパ膜１６に第２配線（図６の１８ａ、１８ｂ）用の配線溝７２ａ、７２ｂを形成し、その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する（ステップＢ１０；図１０（Ｂ）参照）。
ステップＢ１０において、下穴７１ａ、７１ｂの底にはＡＲＣ（Anti-Reflection Coating；反射防止膜）などを埋め込んでおくことで、下穴７１ａ、７１ｂの底の突き抜けを防止することができる。
また、ステップＢ１０において、下穴７１ａ、７１ｂの底はハードマスク膜１２、保護絶縁膜２４によって保護されているため、酸素プラズマアッシングによる酸化ダメージを受けることがない。
次に、下穴７１ａの底のハードマスク膜１２をエッチングするとともに、下穴７１ｂの底の保護絶縁膜２４、絶縁性バリア膜７をエッチングすることで、下穴７１ａから第２上部電極１１を露出させるとともに、下穴７１ｂから第１配線５ｂを露出させ、その後、配線溝７２ａ、７２ｂ及び下穴７１ａ、７１ｂ内にバリアメタル２０ａ、２０ｂ（例えば、Ｔａ、膜厚５ｎｍ）を介して第２配線１８ａ、１８ｂ（例えば、Ｃｕ）及びプラグ１９ａ、１９ｂ（例えば、Ｃｕ）を同時に形成し、その後、第２配線１８ａ、１８ｂを含む層間絶縁膜１７上に絶縁性バリア膜２１（例えば、ＳｉＮ膜）を堆積する（ステップＢ１１；図６参照）。
ステップＢ１１において、第２配線１８ａ、１８ｂの形成は、下層配線形成と同様のプロセスを用いることができる。このとき、プラグ１９ａの底径（図１のＲ２に相当）は、絶縁性バリア膜７の開口部径（図１のＲ１に相当）よりも小さくしておくことが好ましい。実施例２では、プラグ１９ａの底径は２４０ｎｍ、絶縁性バリア膜７の開口部径は４００ｎｍとした。また、抵抗変化素子２５の下部電極を兼ねる第１配線５ａの幅は、絶縁性バリア膜７の開口部径よりも大きいことが好ましい。さらに、バリアメタル２０ａと第２上部電極１１を同一材料とすることでプラグ１９と第２上部電極１１の間の接触抵抗を低減し、素子性能を向上（ＯＮ時の抵抗変化素子２５の抵抗を低減）させることができるようになる。
このようにして形成した抵抗変化素子２５の上部電極１０側に−５Ｖの電圧を印加することでフォーミングし、１００Ωに（低抵抗化）した。同じく上部電極１０側に０．５Ｖ電圧を印加することで１ＧΩに（高抵抗化）なることを確認した。
なお、比較例として、プラグ（１９ａに相当）の底径と、絶縁性バリア膜（７に相当）の開口部径をほぼ同一の２４０ｎｍにして形成した素子を測定したところ、十分にフォーミングされない素子が２５％程度の割合で発生した。不良素子の断面を解析したところ、プラグ（１９ａに相当）と抵抗変化素子の上部電極（１１に相当）との接続面上に段差が形成されており、段差を基点として銅の埋設不良が発生し、ボイドが形成されていることが確認された。
また、比較例として、意図的に、ハードマスク膜２３を深く掘り込んでおくことで、バリア絶縁膜エッチバック時間を５秒と短くし、かつＲＦエッチングを行わずに抵抗変化素子を形成することで、絶縁性バリア膜（７に相当）の開口部の壁面のテーパ角度を約８８°にしたところ、−５Ｖの電圧を印加してフォーミングする際に、電圧印加時にリーク電流異常を発生する比率が約半数のチップで確認され、それらのチップは十分なスイッチング動作をしなかった。
実施例２によれば、実施例１と同様な効果を奏するとともに、抵抗変化素子２５の第２上部電極１１にプラグ１９ａを接続する工程において、第１配線５ｂにもプラグ１９ｂを接続することで、工程数を削減することができるようになる。また、抵抗変化素子２５に加えて、抵抗変化素子２５に接続するプラグ１９ａの外周部もハードマスク膜２３（例えば、シリコン酸化膜）を介して保護絶縁膜２４（例えば、ＳｉＮ膜）で覆われるため、プラグ１９ａと抵抗変化素子２５の接続部が十分に保護され、信頼性を向上させることができる。
本発明の実施例３に係る半導体装置について図面を用いて説明する。図１１は、本発明の実施例３に係る半導体装置の構成を模式的に示した部分断面図である。
実施例２（図６参照）では、抵抗変化素子（図６の２５）に接続するプラグ（図６の１９ａ）の外周部がハードマスク膜（図６の２３；例えば、シリコン酸化膜）を介して保護絶縁膜（図６の２４；例えば、ＳｉＮ膜）で覆われた構成となっているが、実施例３では、ハードマスク膜２８（例えば、シリコン酸化膜）の膜厚をハードマスク膜（図６の２３）の膜厚よりも薄くし、ハードマスク膜２８上に保護絶縁膜２９（例えば、ＳｉＮ膜）が配され、抵抗変化素子３０に接続するプラグ１９がバリアメタル２０を介して保護絶縁膜２９、ハードマスク膜２８、及びハードマスク膜１２に形成された下穴に埋め込まれている。その他の構成は、実施例２と同様である。
ハードマスク膜２８は、ハードマスク膜１２をエッチングする際のハードマスクとなる膜である。ハードマスク膜２８は、ハードマスク膜１２と異なる種類の膜であることが好ましく、例えば、ハードマスク膜１２がＳｉＮ膜であれば、ハードマスク膜２８をＳｉＯ２膜とすることができる。
保護絶縁膜２９は、抵抗変化素子２６にダメージを与えることなく、さらに抵抗変化素子膜９からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜２９には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることができる。保護絶縁膜２９は、ハードマスク膜１２及び絶縁性バリア膜７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜２９と絶縁性バリア膜７及びハードマスク膜１２が一体化して、界面の密着性が向上する。保護絶縁膜２９は、エッチングストッパ膜１６と同一材料であることが好ましい。
なお、実施例３に係る半導体装置の製造方法については、実施例２のステップＢ３（図７（Ｃ）参照）にてハードマスク膜２８（図７（Ｃ）の２３に相当）の膜厚を薄くする点、及び、ステップＢ７（図９（Ａ）参照）にてＣＭＰを用いて層間絶縁膜１５を平坦化する際に保護絶縁膜２９（図９（Ａ）の２４）が露出するまでＣＭＰを行う点以外は、実施例２と同様である。
実施例３によれば、実施例１と同様な効果を奏するとともに、ハードマスク膜２８の膜厚を薄くし、かつ、ＣＭＰによる層間絶縁膜１５の研磨量を調節することで、保護絶縁膜２９上に同一材料のエッチングストッパ膜１６が形成され、プラグ１９の下穴の形成が容易になる。
本発明の実施例４に係る半導体装置について図面を用いて説明する。図１２は、本発明の実施例４に係る半導体装置の構成を模式的に示した部分断面図である。
実施例１（図１参照）では、プラグ（図１の９）が抵抗変化素子（図１の２２）の第２上部電極（図１の１１）と接する領域は、抵抗変化素子（図１の２２）の抵抗変化素子膜（図１の９）が第１配線（図１の５）と接する領域の範囲内に配されているが、実施例４では、プラグ９が抵抗変化素子３０の第２上部電極１１と接する領域は、絶縁性バリア膜７上に配され、抵抗変化素子３０の抵抗変化素子膜９が第１配線５と接する領域とは異なる領域（重ならない領域）に配されている。抵抗変化素子膜９は、絶縁性バリア膜７の開口部にて第１配線５と直接接し、開口部の脇の絶縁性バリア膜７上に引き出されている。上部電極１０、１１も抵抗変化素子膜９と同じ領域に形成されている。絶縁性バリア膜７上に形成された平坦な第２上部電極１１とプラグ１９が接続されている。
なお、実施例４に係る半導体装置の製造方法については、実施例１のステップＡ１１において、ハードマスク膜（図４（Ｃ）の１３）をマスクとしてドライエッチングすることにより、ハードマスク膜（図５（Ａ）の１２）、第２上部電極（図５（Ａ）の１１）、第１上部電極（図５（Ａ）の１０）、抵抗変化素子膜（図５（Ａ）の９）を残す領域を変更する点以外は、実施例１と同様である。
実施例４によれば、平坦な第２上部電極１１上にてプラグ１９を接続することができるようになり、プラグ１９の底へのボイドの発生を抑制することができるようになる。また、例えば、プラグ１９の底径が大きい場合にも、十分なスイッチング特性が得られるようになる。
本発明の実施例５に係る半導体装置について図面を用いて説明する。図１３は、本発明の実施例５に係る半導体装置の構成を模式的に示した部分断面図である。
実施例１（図１参照）では、抵抗変化素子膜（図１の９）が下部にて第１配線（図１の５）と直接接し、抵抗変化素子膜（図１の９）が上部にて第１上部電極（図１の１０）と直接接した構成となっているが、実施例５では、抵抗変化素子膜９が下部にてＴａＮ／Ｒｕ積層下部電極５ｃを介して第１配線５と電気的に接続され、上部にて上部抵抗変化素子膜９ａを介して第１上部電極１０と電気的に接続された構成となっている。その他の構成は、実施例１と同様である。
ＴａＮ／Ｒｕ積層下部電極５ｃは、抵抗変化素子３１において第１配線５と抵抗変化素子膜９の間に介在した電極膜であり、ＴａＮ（下部）／Ｒｕ（上部）が積層したものである。ここで、抵抗変化素子膜９において抵抗変化特性に銅を必要とせず、酸化物層内に形成されるフィラメントを利用してＯＮ／ＯＦＦを実現する場合、抵抗変化素子膜９と第１配線５の間には、銅バリア性のある材料で分断しておく必要がある。したがって、第１配線５（下部電極）に係る金属（例えば、銅）の拡散バリア性と、抵抗変化素子３１のスイッチング特性を考慮し、ＴａＮ／Ｒｕ積層下部電極５ｃを抵抗変化素子膜９と第１配線５の間に配置した。ＴａＮは抵抗変化素子中への銅の拡散を防ぎ、Ｒｕは酸化の自由エネルギーが小さいため、スイッチング特性に有利である。
上部抵抗変化素子膜９ａは、抵抗変化素子膜９の上部に配された抵抗変化素子膜である。上部抵抗変化素子膜９ａは、抵抗変化素子膜９（例えば、Ｔａ２Ｏ５）における金属成分（例えば、タンタル）よりも酸化の自由エネルギーの絶対値の大きい金属の酸化物からなる。上部抵抗変化素子膜９ａには、例えば、Ｔｉ、あるいはＮｉ等の遷移金属酸化物を用いることができる。上部抵抗変化素子膜９ａには、例えば、スパッタリング法を用いた膜厚３ｎｍのＴｉＯ膜を用いることができる。この場合、第１上部電極１０をＲｕとし、第２上部電極１１をＴａとすることができる。上部抵抗変化素子膜９ａは、電圧印加したり、電流を流したりすることで、酸化物内部に導電性のパスを形成することで、ＯＮ／ＯＦＦの制御をすることができる。なお、上部抵抗変化素子膜９ａと抵抗変化素子膜９の位置は入れ替わっていても良く、抵抗変化素子膜９を削除して上部抵抗変化素子膜９ａだけを用いても良い。
なお、実施例５に係る半導体装置の製造方法については、実施例１のステップＡ７（図３（Ｃ）参照）において第１配線５を含む絶縁性バリア膜７上にＴａＮ／Ｒｕ積層下部電極５ｃ、抵抗変化素子膜９をこの順に形成し、ステップＡ８（図４（Ａ）参照）において抵抗変化素子膜９上に上部抵抗変化素子膜９ａ、第１上部電極１０、及び第２上部電極１１をこの順に形成し、ステップＡ１１（図５（Ａ）参照）においてハードマスク膜（図４（Ｃ）の１３）をマスクとして、ハードマスク膜１２、第２上部電極１１、第１上部電極１０、上部抵抗変化素子膜９ａ、抵抗変化素子膜９、ＴａＮ／Ｒｕ積層下部電極５ｃを連続的にドライエッチングする点以外は、実施例１と同様である。
実施例５によれば、実施例１と同様な効果を奏するとともに、抵抗変化素子膜９において抵抗変化特性に銅を必要とせず、遷移金属層内に形成されるフィラメントを利用してＯＮ／ＯＦＦを実現する場合にも適用することができる。
本発明の実施例６に係る半導体装置について図面を用いて説明する。図１４は、本発明の実施例６に係る半導体装置の構成を模式的に示した部分断面図である。図１５は、本発明の実施例６に係る半導体装置の構成を模式的に示した図１４の領域Ｒの拡大断面図である。図１６は、本発明の実施例６に係る半導体装置の構成の変形例を模式的に示した部分断面図である。
実施例６では、半導体基板１上に半導体素子として選択トランジスタ７０（ＭＯＳＦＥＴ）が形成され、選択トランジスタ７０を含む半導体基板１上に多層配線層（２〜８、１４〜２１、３２〜６８）が形成され、多層配線層（２〜７、１４〜２１、３２〜６８）の内部に実施例１と同様な抵抗変化素子２２を組み込んだものである。抵抗変化素子２２の周辺の構成は、実施例１と同様である。
多層配線層（２〜７、１４〜２１、３２〜６８）は、半導体基板１上にて、層間絶縁膜２、バリア絶縁膜３、層間絶縁膜４、絶縁性バリア膜７、保護絶縁膜１４、層間絶縁膜１５、エッチングストッパ膜１６、層間絶縁膜１７、バリア絶縁膜２１、層間絶縁膜３２、エッチングストッパ膜３３、層間絶縁膜３４、バリア絶縁膜３７、層間絶縁膜３８、エッチングストッパ膜３９、層間絶縁膜４０、バリア絶縁膜４３、層間絶縁膜４４、エッチングストッパ膜４５、層間絶縁膜４６、バリア絶縁膜４９、層間絶縁膜５０、エッチングストッパ膜５１、層間絶縁膜５２、バリア絶縁膜５５、層間絶縁膜５６、エッチングストッパ膜５７、層間絶縁膜５８、バリア絶縁膜６１、層間絶縁膜６２、及び保護絶縁膜６３の順に積層した絶縁積層体を有する。
多層配線層は、層間絶縁膜２に形成された下穴にバリアメタル６８を介してプラグ６７が埋め込まれている。多層配線層は、層間絶縁膜４及びバリア絶縁膜３に形成された配線溝にバリアメタル６を介して第１配線５が埋め込まれている。多層配線層は、エッチングストッパ膜１６及び層間絶縁膜１７に形成された配線溝に第２配線１８が埋め込まれており、層間絶縁膜１５、保護絶縁膜１４、及びハードマスク膜１２に形成された下穴にプラグ１９´が埋め込まれており、第２配線１８とプラグ１９´が一体となっており、第２配線及びプラグ１９´の側面と底面がバリアメタル２０によって覆われている。多層配線層は、層間絶縁膜３２及びバリア絶縁膜２１に形成された下穴、及び、層間絶縁膜３４及びエッチングストッパ膜３３に形成された配線溝にバリアメタル３６を介して配線３５が埋め込まれている。多層配線層は、層間絶縁膜３８及びバリア絶縁膜３７に形成された下穴、及び、層間絶縁膜４０及びエッチングストッパ膜３９に形成された配線溝にバリアメタル４２を介して配線４１が埋め込まれている。多層配線層は、層間絶縁膜４４及びバリア絶縁膜４３に形成された下穴、及び、層間絶縁膜４６及びエッチングストッパ膜４５に形成された配線溝にバリアメタル４８を介して配線４７が埋め込まれている。多層配線層は、層間絶縁膜５０及びバリア絶縁膜４９に形成された下穴、及び、層間絶縁膜５２及びエッチングストッパ膜５１に形成された配線溝にバリアメタル５４を介して配線５３が埋め込まれている。多層配線層は、層間絶縁膜５６及びバリア絶縁膜５５に形成された下穴、及び、層間絶縁膜５８及びエッチングストッパ膜５７に形成された配線溝にバリアメタル６０を介して配線５９が埋め込まれている。多層配線層は、層間絶縁膜６２及びバリア絶縁膜６１に形成された下穴にバリアメタル６５を介して配線６４が埋め込まれており、層間絶縁膜６２上にバリアメタル６５を介して配線６４が形成されており、配線６４上にバリアメタル６６が形成されており、バリアメタル６６、配線６４、及びバリアメタル６５を含む層間絶縁膜６２上に保護絶縁膜６３が形成されている。
選択トランジスタ７０のソース／ドレイン電極は、対応するプラグ６７、第１配線５、プラグ１９´、第２配線１８、配線３５、４１、４７、５３、５９を介して最上部の配線６４に電気的に接続されている。
絶縁性バリア膜７は、第１配線５上にて開口部を有する。絶縁性バリア膜７の開口部の壁面は、第１配線５から離れるにしたがい広くなったテーパ面となっている。絶縁性バリア膜７の開口部のテーパ面は、第１配線５の上面に対し８５°以下に設定されている。
多層配線層は、絶縁性バリア膜７に形成された開口部にて、下部電極となる第１配線５上に抵抗変化素子膜９、第１上部電極１０、及び第２上部電極１１の順に積層した抵抗変化素子２２が形成されており、第２上部電極１１上にハードマスク膜１２が形成されており、抵抗変化素子膜９、第１上部電極１０、第２上部電極１１、及びハードマスク膜１２の積層体の上面乃至側面が保護絶縁膜１４で覆われている。
抵抗変化素子２２は、下部電極となる第１配線５と、プラグ１９を介して第２配線１８と電気的に接続された上部電極１０、１１と、の間に抵抗変化素子膜９が介在した構成となっている。抵抗変化素子膜９は、第１配線５、絶縁性バリア膜７の開口部のテーパ面、乃至絶縁性バリア膜７上に形成されている。抵抗変化素子２２は、絶縁性バリア膜７に形成された開口部の領域にて抵抗変化素子膜９と第１配線５が直接接しており、第２上部電極１１上にてプラグ１９と第２上部電極１１とがバリアメタル２０を介して接続されている。プラグ１９は、層間絶縁膜１５、保護絶縁膜１４、及びハードマスク膜１２に形成された下穴にバリアメタル２０を介して埋め込まれている。
配線（プラグを含む；５、１８、１９、１９´、３５、４１、４７、５３、５９）には銅を用いることができる。最上層の配線６４にはＡｌを用いることができる。プラグ６７にはタングステンを用いることができる。バリアメタル（６、２０、３６、４２、４８、５４、６０）にはＴａ／ＴａＮ積層体を用いることができる。バリアメタル６５、６６にはＴｉ／ＴｉＮ積層体を用いることができる。バリアメタル６８にはＴｉＮを用いることができる。層間絶縁膜（２、４、１５、１７、３２、３４、３８、４０、４４、４６、５０、５２、５６、５８）には比誘電率３以下のＳｉＯＣＨ膜を用いることができる。層間絶縁膜６２にはシリコン酸化膜を用いることができる。保護絶縁膜６３にはシリコン窒化酸化膜を用いることができる。第１配線５上の絶縁性バリア膜７にはＳｉＮを用い、絶縁性バリア膜７以外の絶縁性バリア膜（バリア絶縁膜、エッチングストッパ膜を含む；３、１６、２１、３３、３７、４３、４９、５５、６１）には比誘電率の低いＳｉＣＮ膜を用いることができる。
抵抗変化素子２２において、下部電極となる第１配線１９には銅を用い、抵抗変化素子膜９にはＴａＳｉＯを用い、第１上部電極１０にはＲｕを用い、第２上部電極１１にはＴａＮを用い、第２上部電極１１上のハードマスク膜１２にはＳｉＮ膜を用い、ハードマスク膜１２を含む抵抗変化素子２２を覆う保護絶縁膜１４には高密度プラズマＣＶＤにより形成したＳｉＮ膜を用いることができる。
実施例６に係る半導体装置の製造方法は、抵抗変化素子２２の周辺については実施例１と同様な製造方法により作成することができ、その他の部分については当該技術分野における一般的な手法を用いることができる。
なお、実施例６では、実施例１に係る半導体装置と同様な構成の抵抗変化素子２２を適用した例を説明したが、これに限定されるものではなく、実施例２〜５に係る半導体装置と同様な構成の抵抗変化素子を適用することもできる。
また、実施例６では、抵抗変化素子２２を多層配線層の内部に一層形成した例を説明したが、図１６に示すように、抵抗変化素子２２、２２´を多層配線層の内部にて垂直方向に複数層形成することもできる。図１６では、抵抗変化素子２２´の下部電極は、第２配線１８と電気的に接続され、抵抗変化素子２２´の上部電極は配線３５のプラグと電気的に接続され、第２配線１８は抵抗変化素子２２´の下部電極を兼ねている。なお、複数の抵抗変化素子は別層だけでなく同一層に形成してもよい。最先端のＵＬＳＩでは５層以上の銅配線を用いてトランジスタ間を接続することが多く、配線層数が多い場合には１０層以上となる。本発明では配線の上部になら、どの層にも少ない工程数で抵抗変化素子を形成することができるようになるため、図１６のように複数の抵抗変化素子２２、２２´を形成することができる。このような積層構造は、前述のＦＰＧＡ用のスイッチング素子としてだけでなく、大規模なメモリ量を実現するメモリ素子構造としても、有効である。
実施例６によれば、実施例１と同様な効果を奏するとともに、抵抗変化素子２２上のプラグ（図１５の１９）と、抵抗変化素子２２の領域外の同一層のプラグ（図１４の１９´）とを同時に形成することで、工程の簡略化を図ることができる。また、実施例６のような構造とすることで、最先端のＵＬＳＩロジック内部に抵抗変化素子を搭載することができるようになる。
本発明の実施例７に係る半導体装置について図面を用いて説明する。図１７は、本発明の実施例７に係る半導体装置における抵抗変化素子の抵抗変化特性を示した図である。
実施例７では、実施例５（図１３参照）の構造において、ＴａＮ／Ｒｕ積層下部電極５ｃの膜厚を５ｎｍとし、ＮｉＯ膜からなる抵抗変化素子膜９の膜厚５ｎｍとしたものである。このとき、ＮｉＯ膜は、３００℃に加熱された基板上で、Ｎｉをターゲットした反応性スパッタ法によって形成することができる。さらに、Ｒｕからなる第１上部電極１０を１０ｎｍとし、Ｔａからなる第２上部電極１１の膜厚を５０ｎｍとする。いずれの電極１０、１１もＤＣスパッタリングを用いて形成することができる。すなわち、下層の第１配線５（銅配線）が下部電極を兼ねる構造において、第１配線５の上には下から順に、ＴａＮ、Ｒｕ、ＮｉＯ、Ｒｕが積層された構造となる。
実施例７の構造の抵抗変化素子の抵抗変化特性を図１７に示す。４Ｖまでの電圧印加によって低抵抗状態（ＯＮ状態）へ遷移し、−３Ｖの電圧印加によって高抵抗状態へ遷移することを確認した。上記動作はいわゆるバイポーラ動作であるが、同一極性の電圧印加（ユニポーラ動作）においても抵抗変化特性を示すことを確認した。
なお、本発明は、銅多層配線内に抵抗変化素子を形成する場合、低抵抗かつ高信頼な素子の形成に関するものであれば、あらゆるものに適用することが可能であり、その利用の可能性において何ら限定するものではない。また、抵抗変化素子の構造は、他の膜との積層構造を用いることによっても本発明はなんら限定されることはない。本発明の構成は、銅配線が抵抗変化素子の下部電極、あるいは下部電極と一体化し、かつ抵抗変化素子の上面は銅プラグによって接続されていることである。
幾つかの好適な実施例に関連付けして本発明を説明したが、これら実施形態および実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではないことが理解できる。
例えば、本願発明者によってなされた発明の背景となった利用分野であるＣＭＯＳ回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅配線上部に抵抗変化素子を形勢する例について説明したが、本発明はそれに限定されるものではなく、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＦＲＡＭ（Ferro Electric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Micro Electro Mechanical Systems）などの接合にも適用することができる。また、本発明ではスイッチ機能での実施例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。
また、できあがりからも本発明による基板の接合方法を確認することができる。具体的には、デバイスの断面をＴＥＭ（Transmission Electron Microscope；透過型電子顕微鏡）観察することで、多層配線に銅配線が用いられていることを確認し、抵抗変化素子が搭載されている場合には、抵抗変化素子の下面が銅配線であり、銅配線が下部電極を兼ねているかを観察することで確認することができ、本発明に記載の構造であるかを確認できる。上部電極に接続するが銅プラグが直接接続しているかを観察することでも確認することができる。さらにＴＥＭに加えＥＤＸ（Energy Dispersive X-ray Spectroscopy；エネルギー分散型Ｘ線分光法）、ＥＥＬＳ（Electron Energy-Loss Spectroscopy；電子エネルギー損失分光法）などの組成分析を行うことで、使用材用の確認をすることができる。さらに、同じく組成分析を行うことで、銅配線上の絶縁性バリア膜と抵抗変化素子の保護膜が同一材料であるかを特定することができる。
本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲および精神に該当するものであることは明白である。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１ 半導体基板
２ 層間絶縁膜
３ バリア絶縁膜
４ 層間絶縁膜
５、５ａ、５ｂ 第１配線（配線、下部電極）
５ｃ ＴａＮ／Ｒｕ積層下部電極（第２下部電極）
６、６ａ、６ｂ バリアメタル
７ 絶縁性バリア膜
８ ハードマスク膜（ハードマスク）
９ 抵抗変化素子膜
９ａ 上部抵抗変化素子膜（第２抵抗変化素子膜）
１０ 第１上部電極
１１ 第２上部電極
１２ ハードマスク膜
１３、２３、２８ ハードマスク膜（第２ハードマスク膜）
１４、１４´、２４、２９ 保護絶縁膜
１５ 層間絶縁膜
１６ エッチングストッパ膜
１７ 層間絶縁膜
１８、１８ａ、１８ｂ 第２配線
１９、１９ａ、１９ｂ プラグ
２０、２０ａ、２０ｂ バリアメタル
２１ バリア絶縁膜
２２、２２´、２５、２６、３０、３１ 抵抗変化素子
３２、３４ 層間絶縁膜
３３ エッチングストッパ膜
３５ 配線
３６ バリアメタル
３７ バリア絶縁膜
３８、４０ 層間絶縁膜
３９ エッチングストッパ膜
４１ 配線
４２ バリアメタル
４３ バリア絶縁膜
４４、４６ 層間絶縁膜
４５ エッチングストッパ膜
４７ 配線
４８ バリアメタル
４９ バリア絶縁膜
５０、５２ 層間絶縁膜
５１ エッチングストッパ膜
５３ 配線
５４ バリアメタル
５５ バリア絶縁膜
５６、５８ 層間絶縁膜
５７ エッチングストッパ膜
５９ 配線
６０ バリアメタル
６１ バリア絶縁膜
６２ 層間絶縁膜
６３ 保護絶縁膜
６４ 配線
６５、６６ バリアメタル
６７ プラグ
６８ バリアメタル
７０ 選択トランジスタ
７１ａ、７１ｂ 下穴
７２ａ、７２ｂ 配線溝
α１ テーパ角度
Ｒ１ 開口部底径
Ｒ２ プラグ底径

Claims (31)

  1. 半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置であって、
    前記抵抗変化素子は、上部電極と下部電極との間に、イオン伝導層が介在した構成であり、
    前記多層配線層は、少なくとも、前記下部電極を兼ねる配線と、前記上部電極と電気的に接続されたプラグと、を備え、
    前記下部電極を兼ねる前記配線に、前記イオン伝導層へイオン伝導可能な金属を用いることを特徴とする半導体装置。
  2. 前記下部電極を兼ねる前記配線は銅であり、
    前記下部電極と前記イオン伝導層との間に絶縁性バリア膜が介在し、
    前記絶縁性バリア膜は、開口部を有することを特徴とする請求項１記載の半導体装置。
  3. 前記開口部の壁面は、前記下部電極を兼ねる前記配線から離れるにしたがい広くなったテーパ面となっていることを特徴とする請求項２記載の半導体装置。
  4. 前記テーパ面は、前記下部電極を兼ねる前記配線の上面に対し８５°以下の角度に設定されていることを特徴とする請求項３記載の半導体装置。
  5. 前記イオン伝導層は、前記開口部において前記下部電極を兼ねる前記配線と接するとともに、前記開口部の壁面で前記絶縁性バリア膜と接することを特徴とする請求項３又は４記載の半導体装置。
  6. 前記プラグと前記上部電極が接続する領域は、前記イオン伝導層と前記配線が接続する領域とは異なる領域に配されていることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
  7. 前記配線は、Ａｌと合金化、若しくは、表面がシリサイド化又は窒化されていることを特徴とする請求項１記載の半導体装置。
  8. 前記イオン伝導層は、Ｔａ、ＴａＳｉを含む酸化物であることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
  9. 前記イオン伝導層は、下からＴａ２Ｏ５、ＴａＳｉＯの順に積層した積層構造となっていることを特徴とする請求項８記載の半導体装置。
  10. 前記上部電極は、前記イオン伝導層側から順に第１上部電極、第２上部電極が積層した構成であり、
    前記第１上部電極は、前記イオン伝導層に係る金属成分よりも酸化の自由エネルギーの絶対値が小さい金属材料を含み、
    前記第２上部電極は、前記プラグと接することを特徴とする請求項１乃至９のいずれか一に記載の半導体装置。
  11. 前記第１上部電極は、Ｐｔ、Ｒｕ、又はそれらの酸化物よりなることを特徴とする請求項１０記載の半導体装置。
  12. 前記第２上部電極は、Ｔｉ、Ｔａ、Ｗ、又はそれらの窒化物よりなることを特徴とする請求候１０又は１１記載の半導体装置。
  13. 前記上部電極上にハードマスク膜が配され、
    前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体は、上面乃至側面が保護絶縁膜で覆われ、
    前記保護絶縁膜は、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体の外周にて前記絶縁性バリア膜と接し、
    前記プラグは、前記保護絶縁膜及び前記ハードマスク膜に形成された下穴を通じて前記上部電極に電気的に接続されていることを特徴とする請求項２乃至１２のいずれか一に記載の半導体装置。
  14. 前記上部電極上にハードマスク膜が配され、
    前記ハードマスク膜上に前記ハードマスク膜と材料が異なる第２ハードマスク膜が配され、
    前記第２ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体は、側面が保護絶縁膜で覆われ、
    前記保護絶縁膜は、前記第２ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体の外周にて前記絶縁性バリア膜と接し、
    前記プラグは、前記第２ハードマスク膜、及び前記ハードマスク膜に形成された下穴を通じて前記上部電極に電気的に接続されていることを特徴とする請求項２乃至１２のいずれか一に記載の半導体装置。
  15. 前記第２ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体は、上面乃至側面が保護絶縁膜で覆われ、
    前記保護絶縁膜は、前記第２ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体の外周にて前記絶縁性バリア膜と接し、
    前記プラグは、前記保護絶縁膜、前記第２ハードマスク膜、及び前記ハードマスク膜に形成された下穴を通じて前記バリアメタルを介して前記上部電極に電気的に接続されていることを特徴とする請求項１４記載の半導体装置。
  16. 前記保護絶縁膜は、前記ハードマスク膜及び前記絶縁性バリア膜と同一材料で構成されていることを特徴とする請求項１３乃至１５のいずれか一に半導体装置。
  17. 前記多層配線層において前記抵抗変化素子と同一層又は別層に形成されるとともに、上部電極と下部電極との間に、抵抗が変化するイオン伝導層が介在した第２抵抗変化素子を備えることを特徴とする、請求項１乃至１６のいずれか一に記載の半導体装置。
  18. 前記多層配線層は、少なくとも、前記第２抵抗変化素子の前記下部電極と電気的に接続された第２配線と、前記第２抵抗変化素子の前記上部電極と電気的に接続された第２プラグと、を備え、
    前記第２配線は、前記第２抵抗変化素子の前記下部電極を兼ねることを特徴とする請求項１７記載の半導体装置。
  19. 前記第２配線は、前記プラグと一体に構成されることを特徴とする請求項１８記載の半導体装置。
  20. 半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置の製造方法であって、
    前記抵抗変化素子は、上部電極と下部電極との間に、イオン伝導層が介在した構成であり、
    前記多層配線層は、少なくとも、前記下部電極を兼ねる配線と、前記上部電極と電気的に接続されたプラグと、を備え、
    記下部電極を兼ねる前記配線に、前記イオン伝導層へイオン伝導可能な金属を用い、
    前記配線上に前記イオン伝導層、前記上部電極をこの順に形成する工程と、
    前記上部電極上にプラグを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  21. 前記イオン伝導層、前記上部電極を形成する工程の前に、
    前記配線上に絶縁性バリア膜を形成する工程と、
    前記絶縁性バリア膜上に開口部パターンを有するハードマスクを形成する工程と、
    前記ハードマスクをマスクとして前記開口部パターンから露出する前記絶縁性バリア膜を反応性ドライエッチングすることにより、前記絶縁性バリア膜に、前記配線に通ずるととともに壁面が前記配線から離れるにしたがい広くなったテーパ面となった開口部を形成する工程と、
    非反応性ガスを用いたＲＦエッチングによって前記開口部のテーパ面を所望の角度に調節する工程と、
    を含み、
    前記イオン伝導層、前記上部電極を形成する工程では、前記テーパ面上にも前記イオン伝導層を形成することを特徴とする請求項２０記載の半導体装置の製造方法。
  22. 前記ハードマスクは、前記絶縁性バリア膜側から順にＳｉＮ／ＳｉＯ２が積層した積層構造となっていることを特徴とする請求項２１記載の半導体装置の製造方法。
  23. 前記反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることを特徴とする請求項２１又は２２に記載の半導体装置の製造方法。
  24. 前記非反応性ガスは、Ｈｅ、Ａｒのいずれかであることを特徴とする請求項２１乃至２３のいずれか一に記載の半導体装置の製造方法。
  25. 前記イオン伝導層、前記上部電極を形成する工程の前に、前記配線に対して、ＳｉＨ４ガスを照射する工程を有することを特徴とする請求項２０乃至２４のいずれか一に記載の半導体装置の製造方法。
  26. 前記イオン伝導層、前記上部電極を形成する工程の前に、前記配線に対して、ＮＨ３又はＮ２ガスを用いたプラズマ処理を行うことを特徴とする請求項２０乃至２４のいずれか一に記載の半導体装置の製造方法。
  27. 前記イオン伝導層、前記上部電極を形成する工程では、前記開口部における前記下部電極上に前記イオン伝導層、前記上部電極、ハードマスク膜をこの順に形成し、
    前記イオン伝導層、前記上部電極を形成する工程の後であって前記プラグを形成する工程の前に、前記ハードマスク膜、前記上部電極及び前記イオン伝導層の積層体を含む前記絶縁性バリア膜上に保護絶縁膜を形成し、前記保護絶縁膜及び前記ハードマスク膜において前記上部電極に通ずる下穴を形成する工程を含み、
    前記第２ハードマスク膜は、前記ハードマスク膜と異なる材料であることを特徴とする請求項２１乃至２６のいずれか一に記載の半導体装置の製造方法。
  28. 前記イオン伝導層、前記上部電極を形成する工程では、前記開口部における前記下部電極上に前記イオン伝導層、前記上部電極、ハードマスク膜、第２ハードマスク膜をこの順に形成し、
    前記イオン伝導層、前記上部電極を形成する工程の後であって前記バリアメタルを形成する工程の前に、前記第２ハードマスク膜、前記ハードマスク膜、前記上部電極及び前記イオン伝導層の積層体を含む前記絶縁性バリア膜上に保護絶縁膜を形成する工程と、前記保護絶縁膜、前記第２ハードマスク膜、及び前記ハードマスク膜において前記上部電極に通ずる下穴を形成する工程と、を含み、
    前記第２ハードマスク膜は、前記ハードマスク膜と異なる材料であることを特徴とする請求項２１乃至２６のいずれか一に記載の半導体装置の製造方法。
  29. 前記イオン伝導層、前記上部電極を形成する工程では、前記開口部における前記下部電極上に前記イオン伝導層、前記上部電極、ハードマスク膜、第２ハードマスク膜をこの順に形成し、
    前記イオン伝導層、前記上部電極を形成する工程の後であって前記バリアメタルを形成する工程の前に、前記第２ハードマスク膜、前記ハードマスク膜、前記上部電極及び前記イオン伝導層の積層体を含む前記絶縁性バリア膜上に保護絶縁膜を形成する工程と、前記第２ハードマスク膜が所定厚さにまで前記保護絶縁膜及び前記前記第２ハードマスク膜を平坦化して削り取る工程と、前記第２ハードマスク膜及び前記ハードマスク膜において前記上部電極に通ずる下穴を形成する工程と、を含み、
    前記第２ハードマスク膜は、前記ハードマスク膜と異なる材料であることを特徴とする請求項２１乃至２６のいずれか一に記載の半導体装置の製造方法。
  30. 前記保護絶縁膜は、前記ハードマスク膜及び前記絶縁性バリア膜と同一材料であることを特徴とする請求項２７乃至２９のいずれか一に記載の半導体装置の製造方法。
  31. 前記配線を形成する工程では、前記イオン伝導層の前記下部電極とならない他の配線を同時に形成し、
    前記プラグを形成する工程では、前記他の配線上に他のプラグを形成することを特徴とする請求項２０記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10340452B2 (en) 2015-12-07 2019-07-02 Nec Corporation Variable resistance element, semiconductor device, and manufacturing method of semiconductor device
US10797105B2 (en) 2016-07-01 2020-10-06 Nec Corporation Semiconductor device and method for producing semiconductor device
US10923534B2 (en) 2016-08-04 2021-02-16 Nec Corporation Rectifying element and switching element having the rectifying element
US12127485B2 (en) 2019-01-08 2024-10-22 Nanobridge Semiconductor, Inc. Switching element and method for manufacturing same

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186877A (ja) * 2009-02-12 2010-08-26 Renesas Electronics Corp 半導体装置およびその製造方法
US9059028B2 (en) 2009-06-25 2015-06-16 Nec Corporation Semiconductor device and method for manufacturing same
US9059402B2 (en) 2009-06-25 2015-06-16 Nec Corporation Resistance-variable element and method for manufacturing the same
JP2012089643A (ja) * 2010-10-19 2012-05-10 Sony Corp 記憶装置の製造方法、並びに記憶素子および記憶装置
CN103168359B (zh) * 2010-12-03 2016-05-04 松下知识产权经营株式会社 非易失性存储元件和非易失性存储装置及它们的制造方法
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
JP5548170B2 (ja) * 2011-08-09 2014-07-16 株式会社東芝 抵抗変化メモリおよびその製造方法
JP6112106B2 (ja) * 2012-03-16 2017-04-12 日本電気株式会社 抵抗変化素子、その抵抗変化素子を有する半導体装置、その半導体装置の製造方法およびその抵抗変化素子を用いたプログラミング方法
US9605487B2 (en) 2012-04-11 2017-03-28 Baker Hughes Incorporated Methods for forming instrumented cutting elements of an earth-boring drilling tool
US9212546B2 (en) 2012-04-11 2015-12-15 Baker Hughes Incorporated Apparatuses and methods for obtaining at-bit measurements for an earth-boring drilling tool
US8742390B1 (en) * 2012-11-12 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible RRAM structure and process
US9231197B2 (en) 2012-11-12 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible RRAM structure and process
US8963114B2 (en) * 2013-03-06 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. One transistor and one resistive (1T1R) random access memory (RRAM) structure with dual spacers
US8981564B2 (en) * 2013-05-20 2015-03-17 Invensas Corporation Metal PVD-free conducting structures
US9112148B2 (en) 2013-09-30 2015-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with laterally offset BEVA/TEVA
US9129956B2 (en) * 2013-12-11 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Device having multiple-layer pins in memory MUX1 layout
US9484196B2 (en) 2014-02-25 2016-11-01 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
US9577010B2 (en) 2014-02-25 2017-02-21 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US11223014B2 (en) 2014-02-25 2022-01-11 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
KR102247017B1 (ko) * 2014-03-03 2021-04-30 에스케이하이닉스 주식회사 전자 장치
JP6282505B2 (ja) * 2014-03-26 2018-02-21 ルネサスエレクトロニクス株式会社 半導体装置
US10249819B2 (en) 2014-04-03 2019-04-02 Micron Technology, Inc. Methods of forming semiconductor structures including multi-portion liners
US10319908B2 (en) * 2014-05-01 2019-06-11 Crossbar, Inc. Integrative resistive memory in backend metal layers
JP6662289B2 (ja) * 2014-05-29 2020-03-11 日本電気株式会社 半導体装置およびその製造方法
US9595670B1 (en) * 2014-07-21 2017-03-14 Crossbar, Inc. Resistive random access memory (RRAM) cell and method for forming the RRAM cell
US9397180B1 (en) * 2015-04-24 2016-07-19 Texas Instruments Incorporated Low resistance sinker contact
US10305034B2 (en) 2015-06-11 2019-05-28 Nec Corporation Variable resistance element and method for producing variable resistance element
US10700276B2 (en) * 2016-04-22 2020-06-30 The Institute of Microelectronics of Chinese Academy of Sciences Preparation method of Cu-based resistive random access memory, and memory
JP6602279B2 (ja) * 2016-09-20 2019-11-06 株式会社東芝 メムキャパシタ、ニューロ素子およびニューラルネットワーク装置
WO2018190241A1 (ja) 2017-04-11 2018-10-18 日本電気株式会社 スイッチ回路とこれを用いた半導体装置およびスイッチ方法
US10297747B2 (en) * 2017-04-21 2019-05-21 Everpsin Technologies, Inc. Apparatus and methods for integrating magnetoresistive devices
US10163781B1 (en) 2017-05-31 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of forming the same
KR20200014745A (ko) * 2017-05-31 2020-02-11 소니 세미컨덕터 솔루션즈 가부시키가이샤 메모리 장치 및 메모리 장치의 제조 방법
US10115769B1 (en) * 2017-06-13 2018-10-30 Macronix International Co., Ltd. Resistive random access memory device and method for manufacturing the same
KR102606236B1 (ko) 2017-11-28 2023-11-24 삼성전자주식회사 반도체 기억 소자
US11075339B2 (en) 2018-10-17 2021-07-27 Cerfe Labs, Inc. Correlated electron material (CEM) devices with contact region sidewall insulation
US11180989B2 (en) 2018-07-03 2021-11-23 Baker Hughes Holdings Llc Apparatuses and methods for forming an instrumented cutting for an earth-boring drilling tool
US10584581B2 (en) 2018-07-03 2020-03-10 Baker Hughes, A Ge Company, Llc Apparatuses and method for attaching an instrumented cutting element to an earth-boring drilling tool
US10903418B2 (en) * 2018-11-19 2021-01-26 International Business Machines Corporation Low resistance electrode for high aspect ratio confined PCM cell in BEOL
US11258012B2 (en) * 2018-12-19 2022-02-22 Tokyo Electron Limited Oxygen-free plasma etching for contact etching of resistive random access memory
US20200259083A1 (en) * 2019-02-08 2020-08-13 Arm Limited Method for fabrication of a cem device
US10833268B2 (en) * 2019-02-27 2020-11-10 International Business Machines Corporation Resistive memory crossbar array with a multilayer hardmask
US11342379B2 (en) * 2019-05-10 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Trench formation scheme for programmable metallization cell to prevent metal redeposit
KR102732300B1 (ko) * 2019-07-17 2024-11-19 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11183503B2 (en) 2019-07-31 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell having top and bottom electrodes defining recesses
US20220059550A1 (en) * 2019-07-31 2022-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with offset interconnect via
US11127688B2 (en) * 2019-08-22 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11195810B2 (en) 2019-08-23 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure and method of forming same
US11362267B2 (en) * 2019-12-19 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device having resistance switching element surrounding top electrode and integrated circuit device including the same
US11177213B2 (en) * 2020-01-28 2021-11-16 International Business Machines Corporation Embedded small via anti-fuse device
US11088154B1 (en) 2020-02-11 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric device and methods of fabrication thereof
CN112736198B (zh) * 2020-12-31 2023-06-02 上海集成电路装备材料产业创新中心有限公司 一种阻变存储器及其制备方法
US11569444B2 (en) * 2021-03-30 2023-01-31 International Business Machines Corporation Three-dimensional confined memory cell with decoupled read-write
US11568927B2 (en) * 2021-03-30 2023-01-31 International Business Machines Corporation Two-terminal non-volatile memory cell for decoupled read and write operations
KR102835381B1 (ko) * 2021-05-12 2025-07-18 주식회사 디비하이텍 저항 변화 메모리 장치 및 그 제조 방법
JP7653885B2 (ja) * 2021-09-29 2025-03-31 ルネサスエレクトロニクス株式会社 半導体装置
US12402329B2 (en) * 2021-11-03 2025-08-26 International Business Machines Corporation Top via containing random-access memory cross-bar array
US20230157187A1 (en) * 2021-11-15 2023-05-18 Taiwan Semiconductor Manufacturing Company Limited Resistive memory device with enhanced local electric field and methods of forming the same
KR20230135384A (ko) * 2022-03-16 2023-09-25 주식회사 디비하이텍 저항 변화 메모리 장치 및 그 제조 방법
TW202517129A (zh) * 2023-10-03 2025-04-16 聯華電子股份有限公司 半導體元件及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008001712A1 (en) * 2006-06-26 2008-01-03 Nec Corporation Switching element, semiconductor device, rewritable logical integrated circuit, and memory element
WO2008047711A1 (en) * 2006-10-16 2008-04-24 Panasonic Corporation Non-volatile storage element array, and its manufacturing method
JP2008244090A (ja) * 2007-03-27 2008-10-09 Nec Corp スイッチング素子およびスイッチング素子の製造方法
WO2008149605A1 (ja) * 2007-06-04 2008-12-11 Nec Corporation 抵抗変化素子およびこれを備えた半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481866B1 (ko) * 2002-11-01 2005-04-11 삼성전자주식회사 상변환 기억소자 및 그 제조방법
JP2006319028A (ja) 2005-05-11 2006-11-24 Nec Corp スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子
JP4894757B2 (ja) * 2005-07-29 2012-03-14 富士通株式会社 抵抗記憶素子及び不揮発性半導体記憶装置
EP1986246B1 (en) * 2006-02-09 2013-10-09 NEC Corporation Switching device, rewritable logic integrated circuit, and memory device
US7772581B2 (en) * 2006-09-11 2010-08-10 Macronix International Co., Ltd. Memory device having wide area phase change element and small electrode contact area
US7608851B2 (en) * 2007-05-08 2009-10-27 International Business Machines Corporation Switch array circuit and system using programmable via structures with phase change materials
KR20090081153A (ko) * 2008-01-23 2009-07-28 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
US7928569B2 (en) * 2008-08-14 2011-04-19 International Business Machines Corporation Redundant barrier structure for interconnect and wiring applications, design structure and method of manufacture

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008001712A1 (en) * 2006-06-26 2008-01-03 Nec Corporation Switching element, semiconductor device, rewritable logical integrated circuit, and memory element
WO2008047711A1 (en) * 2006-10-16 2008-04-24 Panasonic Corporation Non-volatile storage element array, and its manufacturing method
JP2008244090A (ja) * 2007-03-27 2008-10-09 Nec Corp スイッチング素子およびスイッチング素子の製造方法
WO2008149605A1 (ja) * 2007-06-04 2008-12-11 Nec Corporation 抵抗変化素子およびこれを備えた半導体装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JPN6010019655; Ｔ．ＳＡＫＡＭＯＴＯ，ｅｔ　ａｌ: 'Ａ　Ｔａ２Ｏ５　ｓｏｌｉｄ-ｅｌｅｃｔｒｏｌｙｔｅ　ｓｗｉｔｃｈ　ｗｉｔｈ　ｉｍｐｒｏｖｅｄ　ｒｅｌｉａｂｉｌｉｔｙ' ２００７　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ , 2007, ｐ．３８-３９ *
JPN6010019656; Ｍｉｃｈａｅｌ　Ｎ．Ｋｏｚｉｃｋｉ，ｅｔ　ａｌ: 'Ｎａｎｏｓｃａｌｅ　Ｍｅｍｏｒｙ　Ｅｌｅｍｅｎｔｓ　Ｂａｓｅｄ　ｏｎ　Ｓｏｌｉｄ-Ｓｔａｔｅ　Ｅｌｅｃｒｏｌｙｔｅｓ' ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＯＮ　ＮＡＮＯＴＥＣＨＮＯＬＯＧＹ Ｖｏｌ．４，Ｎｏ．３, 200505, ｐ．３３１-３３８ *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10340452B2 (en) 2015-12-07 2019-07-02 Nec Corporation Variable resistance element, semiconductor device, and manufacturing method of semiconductor device
US10797105B2 (en) 2016-07-01 2020-10-06 Nec Corporation Semiconductor device and method for producing semiconductor device
US10923534B2 (en) 2016-08-04 2021-02-16 Nec Corporation Rectifying element and switching element having the rectifying element
US12127485B2 (en) 2019-01-08 2024-10-22 Nanobridge Semiconductor, Inc. Switching element and method for manufacturing same

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