JP5382001B2 - 半導体装置及びその製造方法 - Google Patents

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Description

(関連出願についての記載)
本発明は、日本国特許出願:特願2009−004038号(2009年1月9日出願)の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、半導体装置及びその製造方法に関し、特に、多層配線層の内部に抵抗変化型不揮発素子(以下、「抵抗変化素子」)を有するフィールドプログラマブルゲートアレイ(Field Programmable Gate Array;FPGA)を搭載した半導体装置及びその製造方法に関する。
半導体デバイス(特に、シリコンデバイス)は、微細化(スケーリング則:Mooreの法則)によってデバイスの集積化・低電力化が進められ、3年4倍のペースで開発が進められてきた。近年、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のゲート長は20nm以下となり、リソグラフィプロセスの高騰(装置価格およびマスクセット価格)、およびデバイス寸法の物理的限界(動作限界・ばらつき限界)により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。
近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてFPGAと呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。FPGAは、顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。FPGAは、多層配線層の内部に抵抗変化素子を有し、顧客自身が任意に配線の電気的接続をできるようにしたものである。このようなFPGAを搭載した半導体装置を用いることで、回路の自由度を向上させることができるようになる。抵抗変化素子としては、遷移金属酸化物を用いたReRAM(Resistance Random Access Memory)や、イオン伝導体を用いたNanoBridge(NEC社の登録商標)などがある。
かかる要件を満たす可能性の高い抵抗変化素子として、イオン伝導体(イオンが電界などの印加によって自由に動くことのできる固体)中における金属イオン移動と電気化学反応とを利用したスイッチング素子が非特許文献1に開示されている。非特許文献1に開示されたスイッチング素子は、イオン伝導層、このイオン伝導層に接して対向面に設置された第1電極及び第2電極の3層から構成されている。このうち、第1電極はイオン伝導層に金属イオンを供給するための役割を果たしている。第2電極からは金属イオンは供給されない。
このスイッチング素子の動作を簡単に説明する。第1の電極を接地して第2電極に負電圧を印加すると、第1電極の金属が金属イオンになってイオン伝導層に溶解する。そして、イオン伝導層中の金属イオンがイオン伝導層中に金属になって析出し、析出した金属により第1電極と第2電極を接続する金属架橋が形成される。金属架橋で第1電極と第2電極が電気的に接続することで、スイッチがオン状態になる。一方、上記オン状態で第1電極を接地して第2電極に正電圧を印加すると、金属架橋の一部が切れる。これにより、第1電極と第2電極との電気的接続が切れ、スイッチがオフ状態になる。なお、電気的接続が完全に切れる前の段階から第1電極および第2電極間の抵抗が大きくなったり、電極間容量が変化したりするなど電気特性が変化し、最終的に電気的接続が切れる。また、上記オフ状態からオン状態にするには、再び第1の電極を接地して第2電極に負電圧を印加すればよい。
また、非特許文献1では、イオン伝導体を介して2個の電極が配置され、それらの間の導通状態を制御する2端子型のスイッチング素子の場合の構成および動作が開示されている。さらに、非特許文献1では、この他にさらに1個の制御電極(第3電極)を配置して、その制御電極への電圧印加により、第1電極と第2電極間のイオン伝導体における導通状態を制御する3端子型のスイッチング素子が提案されている。
このようなスイッチング素子は、従来用いられてきた半導体スイッチ(MOSFETなど)よりもサイズが小さく、オン抵抗が小さいという特徴を持っている。そのため、プログラマブルロジックデバイスへの適用に有望であると考えられている。また、このスイッチング素子においては、その導通状態(オン又はオフ)は印加電圧をオフにしてもそのまま維持されるので、不揮発性のメモリ素子としての応用も考えられる。例えば、トランジスタなどの選択素子1個とスイッチング素子1個とを含むメモリセルを基本単位として、このメモリセルを縦方向と横方向にそれぞれ複数配列する。このように配列することで、ワード線およびビット線で複数のメモリセルの中から任意のメモリセルを選択することが可能となる。そして、選択したメモリセルのスイッチング素子の導通状態をセンスし、スイッチング素子のオン又はオフの状態から情報「1」又は「0」のいずれの情報が格納されているかを読み取ることが可能な不揮発性メモリを実現できる
Shunichi Kaeriyama et al., "A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch", IEEE Journal of Solid-State Circuits, Vol.40, No.1, pp.168-176, January 2005.
なお、上記特許文献ならびに非特許文献の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は、本発明によって与えられたものである。
ところで、近年の高集積化の要請により抵抗変化素子の小型化による高密度化の必要性、および工程数の簡略化の必要性が生じている。さらに同時に抵抗変化素子の性能向上(低抵抗化)と信頼性の向上の要求も高まっており、高集積化、高性能化、高信頼化を両立できる抵抗変化素子の構造および形成手法が望まれている。また、最先端のデバイスは銅配線から構成されており、最先端のデバイスに抵抗変化素子を搭載して回路性能のフィレキシビリティの向上を計る意味でも、銅配線内に抵抗変化素子を形成する手法が望まれている。
しかしならが、上記要求を満たすためには、従来技術では下記に示すような課題を有していた。第1に、従来技術では、ULSI(Ultra-Large Scale Integration)の多層銅配線内部にスイッチング素子を高信頼かつ高密度に配置することが実現されていなかった。第2に、抵抗変化素子を銅配線上に形成した場合には、銅配線と抵抗変化素子の接続部の外周に形成された段差によって電界集中を生じ、絶縁特性が劣化してしまうという問題を有していた。第3に、前記外周に形成された段差上に銅プラグが接続された場合には、銅プラグ底にボイドが発生する可能性が高まり、歩留まりが劣化するという問題を有していた。
本発明の主な課題は、高信頼化、高密度化、絶縁特性及び歩留まりの劣化防止が可能な抵抗変化素子を搭載した半導体装置及びその製造方法を提供することである。
本発明の第1の視点においては、半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置であって、前記抵抗変化素子は、上部電極と下部電極との間に、イオン伝導層が介在した構成であり、前記多層配線層は、少なくとも、前記下部電極を兼ねる配線と、前記上部電極と電気的に接続されたプラグと、を備え、記下部電極を兼ねる前記配線に、前記イオン伝導層へイオン伝導可能な金属を用いることを特徴とする。
本発明の前記半導体装置において、前記下部電極を兼ねる前記配線は銅であり、前記下部電極と前記イオン伝導層との間に絶縁性バリア膜が介在し、前記絶縁性バリア膜は、開口部を有することが好ましい。
本発明の前記半導体装置において、前記開口部の壁面は、前記下部電極を兼ねる前記配線から離れるにしたがい広くなったテーパ面となっていることが好ましい。
本発明の前記半導体装置において、前記テーパ面は、前記下部電極を兼ねる前記配線の上面に対し85°以下の角度に設定されていることが好ましい。
本発明の前記半導体装置において、前記イオン伝導層は、前記開口部において前記下部電極を兼ねる前記配線と接するとともに、前記開口部の壁面で前記絶縁性バリア膜と接することが好ましい。
本発明の前記半導体装置において、前記プラグと前記上部電極が接続する領域は、前記イオン伝導層と前記配線が接続する領域とは異なる領域に配されていることが好ましい。
本発明の前記半導体装置において、前記配線は、Alと合金化、若しくは、表面がシリサイド化又は窒化されていることが好ましい。
本発明の前記半導体装置において、前記イオン伝導層は、Ta、TaSiを含む酸化物であることが好ましい。
本発明の前記半導体装置において、前記イオン伝導層は、下からTa、TaSiOの順に積層した積層構造となっていることが好ましい。
本発明の前記半導体装置において、前記上部電極は、前記イオン伝導層側から順に第1上部電極、第2上部電極が積層した構成であり、前記第1上部電極は、前記イオン伝導層膜に係る金属成分よりも酸化の自由エネルギーの絶対値が小さい金属材料を含み、前記第2上部電極は、前記プラグと接することが好ましい。
本発明の前記半導体装置において、前記第1上部電極は、Pt、Ru、又はそれらの酸化物よりなることが好ましい。
本発明の前記半導体装置において、前記第2上部電極は、Ti、Ta、W、又はそれらの窒化物よりなることが好ましい。
本発明の前記半導体装置において、前記上部電極上にハードマスク膜が配され、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体は、上面乃至側面が保護絶縁膜で覆われ、前記保護絶縁膜は、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体の外周にて前記絶縁性バリア膜と接し、前記プラグは、前記保護絶縁膜及び前記ハードマスク膜に形成された下穴を通じて前記上部電極に電気的に接続されていることが好ましい。
本発明の前記半導体装置において、前記上部電極上にハードマスク膜が配され、前記ハードマスク膜上に前記ハードマスク膜と材料が異なる第2ハードマスク膜が配され、前記第2ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体は、側面が保護絶縁膜で覆われ、前記保護絶縁膜は、前記第2ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体の外周にて前記絶縁性バリア膜と接し、前記プラグは、前記第2ハードマスク膜、及び前記ハードマスク膜に形成された下穴を通じて前記上部電極に電気的に接続されていることが好ましい。
本発明の前記半導体装置において、前記第2ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体は、上面乃至側面が保護絶縁膜で覆われ、前記保護絶縁膜は、前記第2ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体の外周にて前記絶縁性バリア膜と接し、前記プラグは、前記保護絶縁膜、前記第2ハードマスク膜、及び前記ハードマスク膜に形成された下穴を通じて前記バリアメタルを介して前記上部電極に電気的に接続されていることが好ましい。
本発明の前記半導体装置において、前記保護絶縁膜は、前記ハードマスク膜及び前記絶縁性バリア膜と同一材料で構成されていることが好ましい。
本発明の前記半導体装置において、前記多層配線層において前記抵抗変化素子と同一層又は別層に形成されるとともに、上部電極と下部電極との間に、抵抗が変化するイオン伝導層が介在した第2抵抗変化素子を備えることが好ましい。
本発明の前記半導体装置において、前記多層配線層は、少なくとも、前記第2抵抗変化素子の前記下部電極と電気的に接続された第2配線と、前記第2抵抗変化素子の前記上部電極と電気的に接続された第2プラグと、を備え、前記第2配線は、前記第2抵抗変化素子の前記下部電極を兼ねることが好ましい。
本発明の前記半導体装置において、前記第2配線は、前記プラグと一体に構成されることが好ましい。
本発明の第2の視点においては、半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置の製造方法であって、前記抵抗変化素子は、上部電極と下部電極との間に、イオン伝導層が介在した構成であり、前記多層配線層は、少なくとも、前記下部電極を兼ねる配線と、前記上部電極と電気的に接続されたプラグと、を備え、記下部電極を兼ねる前記配線に、前記イオン伝導層へイオン伝導可能な金属を用い、前記配線上に前記イオン伝導層前記上部電極をこの順に形成する工程と、前記上部電極上にプラグを形成する工程と、を含むことを特徴とする。
本発明の前記半導体装置の製造方法において、前記イオン伝導層、前記上部電極を形成する工程の前に、前記配線上に絶縁性バリア膜を形成する工程と、前記絶縁性バリア膜上に開口部パターンを有するハードマスクを形成する工程と、前記ハードマスクをマスクとして前記開口部パターンから露出する前記絶縁性バリア膜を反応性ドライエッチングすることにより、前記絶縁性バリア膜に、前記配線に通ずるととともに壁面が前記配線から離れるにしたがい広くなったテーパ面となった開口部を形成する工程と、非反応性ガスを用いたRFエッチングによって前記開口部のテーパ面を所望の角度に調節する工程と、を含み、前記イオン伝導層、前記上部電極を形成する工程では、前記テーパ面上にも前記イオン伝導層を形成することが好ましい。
本発明の前記半導体装置の製造方法において、前記ハードマスクは、前記絶縁性バリア膜側から順にSiN/SiOが積層した積層構造となっていることが好ましい。
本発明の前記半導体装置の製造方法において、前記反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることが好ましい。
本発明の前記半導体装置の製造方法において、前記非反応性ガスは、HeArのいずれかであることが好ましい。
本発明の前記半導体装置の製造方法において、前記イオン伝導層、前記上部電極を形成する工程の前に、前記配線に対して、SiHガスを照射する工程を有することが好ましい。
本発明の前記半導体装置の製造方法において、前記イオン伝導層、前記上部電極を形成する工程の前に、前記配線に対して、NH又はNガスを用いたプラズマ処理を行うことが好ましい。
本発明の前記半導体装置の製造方法において、前記イオン伝導層、前記上部電極を形成する工程では、前記開口部における前記下部電極上に前記イオン伝導層、前記上部電極、ハードマスク膜をこの順に形成し、前記イオン伝導層、前記上部電極を形成する工程の後であって前記プラグを形成する工程の前に、前記ハードマスク膜、前記上部電極及び前記イオン伝導層の積層体を含む前記絶縁性バリア膜上に保護絶縁膜を形成し、前記保護絶縁膜及び前記ハードマスク膜において前記上部電極に通ずる下穴を形成する工程を含み、前記第2ハードマスク膜は、前記ハードマスク膜と異なる材料であることが好ましい。
本発明の前記半導体装置の製造方法において、前記イオン伝導層、前記上部電極を形成する工程では、前記開口部における前記下部電極上に前記イオン伝導層、前記上部電極、ハードマスク膜、第2ハードマスク膜をこの順に形成し、前記イオン伝導層、前記上部電極を形成する工程の後であって前記バリアメタルを形成する工程の前に、前記第2ハードマスク膜、前記ハードマスク膜、前記上部電極及び前記イオン伝導層の積層体を含む前記絶縁性バリア膜上に保護絶縁膜を形成する工程と、前記保護絶縁膜、前記第2ハードマスク膜、及び前記ハードマスク膜において前記上部電極に通ずる下穴を形成する工程と、を含み、前記第2ハードマスク膜は、前記ハードマスク膜と異なる材料であることが好ましい。
本発明の前記半導体装置の製造方法において、前記イオン伝導層、前記上部電極を形成する工程では、前記開口部における前記下部電極上に前記イオン伝導層、前記上部電極、ハードマスク膜、第2ハードマスク膜をこの順に形成し、前記イオン伝導層、前記上部電極を形成する工程の後であって前記バリアメタルを形成する工程の前に、前記第2ハードマスク膜、前記ハードマスク膜、前記上部電極及び前記イオン伝導層の積層体を含む前記絶縁性バリア膜上に保護絶縁膜を形成する工程と、前記第2ハードマスク膜が所定厚さにまで前記保護絶縁膜及び前記前記第2ハードマスク膜を平坦化して削り取る工程と、前記第2ハードマスク膜及び前記ハードマスク膜において前記上部電極に通ずる下穴を形成する工程と、を含み、前記第2ハードマスク膜は、前記ハードマスク膜と異なる材料であることが好ましい。
本発明の前記半導体装置の製造方法において、前記保護絶縁膜は、前記ハードマスク膜及び前記絶縁性バリア膜と同一材料であることが好ましい。
本発明の前記半導体装置の製造方法において、前記配線を形成する工程では、前記イオン伝導層の前記下部電極とならない他の配線を同時に形成し、前記プラグを形成する工程では、前記他の配線上に他のプラグを形成することが好ましい。
本発明によれば、配線を抵抗変化素子の下部電極とすることで、すなわち、配線が抵抗変化素子の下部電極を兼ねることで、抵抗変化素子の小型化による高密度化を実現するとともに、工程数を簡略化することができる。通常のCuダマシン配線プロセスに追加工程として、2PRのマスクセットを作成するだけで、抵抗変化素子22を搭載することができ、装置の低コスト化を同時に達成することができるようになる。また、絶縁性バリア膜の開口部の壁面をテーパ角85°以下とすることで、配線と抵抗変化素子膜の接続部の外周(絶縁性バリア膜の開口部の外周部付近)における電界集中を緩和し、絶縁耐性を向上させることができる。さらに、銅配線によって構成される最先端のデバイスの内部にも抵抗変化素子22を搭載して、装置の性能を向上させることができる。
本発明の実施例1に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例1に係る半導体装置の製造方法を模式的に示した第1の工程断面図である。 本発明の実施例1に係る半導体装置の製造方法を模式的に示した第2の工程断面図である。 本発明の実施例1に係る半導体装置の製造方法を模式的に示した第3の工程断面図である。 本発明の実施例1に係る半導体装置の製造方法を模式的に示した第4の工程断面図である。 本発明の実施例2に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例2に係る半導体装置の製造方法を模式的に示した第1の工程断面図である。 本発明の実施例2に係る半導体装置の製造方法を模式的に示した第2の工程断面図である。 本発明の実施例2に係る半導体装置の製造方法を模式的に示した第3の工程断面図である。 本発明の実施例2に係る半導体装置の製造方法を模式的に示した第4の工程断面図である。 本発明の実施例3に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例4に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例5に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例6に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例6に係る半導体装置の構成を模式的に示した図14の領域Rの拡大断面図である。 本発明の実施例6に係る半導体装置の構成の変形例を模式的に示した部分断面図である。 本発明の実施例7に係る半導体装置における抵抗変化素子の抵抗変化特性を示した図である。
本発明の実施形態1に係る半導体装置では、半導体基板(図1の1)上の多層配線層(図1の2−7、15−21)の内部に抵抗変化素子(図1の22)を有する半導体装置であって、前記抵抗変化素子(図1の22)は、上部電極(図1の10、11)と下部電極(図1の5)との間に、イオン伝導層(図1の9)が介在した構成であり、前記多層配線層(図1の2−7、15−21)は、少なくとも、前記下部電極(図1の5)を兼ねる配線(図1の5)と、前記上部電極(図1の10、11)と電気的に接続されたプラグ(図1の19)と、備え、前記下部電極(図1の5)を兼ねる前記配線(図1の5)に、前記イオン伝導層へイオン伝導可能な金属を用いる
本発明の実施形態2に係る半導体装置の製造方法では、半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置の製造方法であって、前記抵抗変化素子は、上部電極と下部電極との間に、イオン伝導層が介在した構成であり、前記多層配線層は、少なくとも、前記下部電極を兼ねる配線と、前記上部電極と電気的に接続されたプラグと、を備え、記下部電極を兼ねる前記配線に、前記イオン伝導層へイオン伝導可能な金属を用い、前記配線上に前記イオン伝導層前記上部電極をこの順に形成する工程(図3(C)、図4(A))と、前記上部電極上にプラグを形成する工程(図1)と、を含む。
本発明の実施例1に係る半導体装置について図面を用いて説明する。図1は、本発明の実施例1に係る半導体装置の構成を模式的に示した部分断面図である。
実施例1に係る半導体装置は、半導体基板1上の多層配線層の内部に抵抗変化素子22を有する装置である。
多層配線層は、半導体基板1上にて、層間絶縁膜2、バリア絶縁膜3、層間絶縁膜4、絶縁性バリア膜7、保護絶縁膜14、層間絶縁膜15、エッチングストッパ膜16、層間絶縁膜17、及びバリア絶縁膜21の順に積層した絶縁積層体を有する。多層配線層は、層間絶縁膜4及びバリア絶縁膜3に形成された配線溝にバリアメタル6を介して第1配線5が埋め込まれている。多層配線層は、層間絶縁膜17及びエッチングストッパ膜16に形成された配線溝に第2配線18が埋め込まれており、層間絶縁膜15、保護絶縁膜14、及びハードマスク膜12に形成された下穴にプラグ19が埋め込まれており、第2配線18とプラグ19が一体となっており、第2配線及びプラグ19の側面乃至底面がバリアメタル20によって覆われている。
多層配線層は、絶縁性バリア膜7に形成された開口部にて、下部電極となる第1配線5、絶縁性バリア膜7の開口部の壁面、乃至絶縁性バリア膜7上に、抵抗変化素子膜9、第1上部電極10、及び第2上部電極11の順に積層した抵抗変化素子22が形成されており、第2上部電極11上にハードマスク膜12が形成されており、抵抗変化素子膜9、第1上部電極10、第2上部電極11、及びハードマスク膜12の積層体の上面乃至側面が保護絶縁膜14で覆われている。第1配線5を抵抗変化素子22の下部電極とすることで、すなわち、第1配線5が抵抗変化素子22の下部電極を兼ねることで、工程数を簡略化しながら、電極抵抗を下げることができる。通常のCuダマシン配線プロセスに追加工程として、少なくとも2PRのマスクセットを作成するだけで、抵抗変化素子を搭載することができ、素子の低抵抗化と低コスト化を同時に達成することができるようになる。
抵抗変化素子22は、抵抗変化型不揮発素子であり、例えば、イオン伝導体中における金属イオン移動と電気化学反応とを利用したスイッチング素子とすることができる。抵抗変化素子22は、下部電極となる第1配線5と、プラグ19と電気的に接続された上部電極10、11と、の間に抵抗変化素子膜9が介在した構成となっている。抵抗変化素子22は、絶縁性バリア膜7に形成された開口部の領域にて抵抗変化素子膜9と第1配線5が直接接しており、第2上部電極11上にてプラグ19と第2上部電極11とがバリアメタル20を介して電気的に接続されている。抵抗変化素子22は、電圧の印加、あるいは電流を流すことでON/OFFの制御を行い、例えば、抵抗変化素子膜9中への第1配線5に係る金属の電界拡散を利用してON/OFFの制御を行う。第2上部電極11及びバリアメタル20は、同一の材料で構成されている。このようにすることで、プラグ19のバリアメタル20と抵抗変化素子22の第2上部電極11とが一体化し、接触抵抗を低減し、かつ、密着性の向上による信頼性の向上を実現することができる。
半導体基板1は、半導体素子が形成された基板である。半導体基板1には、例えば、シリコン基板、単結晶基板、SOI(Silicon on Insulator)基板、TFT(Thin Film Transistor)基板、液晶製造用基板等の基板を用いることができる。
層間絶縁膜2は、半導体基板1上に形成された絶縁膜である。層間絶縁膜2には、例えば、シリコン酸化膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜(例えば、SiOCH膜)等を用いることができる。層間絶縁膜2は、複数の絶縁膜を積層したものであってもよい。
バリア絶縁膜3は、層間絶縁膜2、4間に介在したバリア性を有する絶縁膜である。バリア絶縁膜3は、第1配線5用の配線溝の加工時にエッチングストップ層としての役割を有する。バリア絶縁膜3には、例えば、SiN膜、SiC膜、SiCN膜等を用いることができる。バリア絶縁膜3には、第1配線5を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル6を介して第1配線5が埋め込まれている。バリア絶縁膜3は、配線溝のエッチング条件の選択によっては削除することもできる。
層間絶縁膜4は、バリア絶縁膜3上に形成された絶縁膜である。層間絶縁膜4には、例えば、シリコン酸化膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜(例えば、SiOCH膜)等を用いることができる。層間絶縁膜4は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜4には、第1配線5を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル6を介して第1配線5が埋め込まれている。
第1配線5は、層間絶縁膜4及びバリア絶縁膜3に形成された配線溝にバリアメタル6を介して埋め込まれた配線である。第1配線5は、抵抗変化素子22の下部電極を兼ね、抵抗変化素子膜9と直接接している。なお、第1配線5と抵抗変化素子膜9の間には、電極層などが挿入されていてもよい。電極層が形成される場合は、電極層と抵抗変化素子膜9は連続工程にて堆積され、連続工程にて加工される。また、抵抗変化素子膜9の下部がコンタクトプラグを介して下層配線に接続されることはない。第1配線5には、抵抗変化素子膜9において拡散、イオン電導可能な金属が用いられ、例えば、Cu等を用いることができる。第1配線5は、Alと合金化されていてもよく、シリサイド化、又は窒化されていてもよい。第1配線5は、表面がシリサイド化、又は窒化されていてもよい。
バリアメタル6は、第1配線5に係る金属が層間絶縁膜4や下層へ拡散することを防止するために、配線の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル6には、例えば、第1配線5がCuを主成分とする金属元素からなる場合には、タンタル(Ta)、窒化タンタル(TaN)、窒化チタン(TiN)、炭窒化タングステン(WCN)のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。
絶縁性バリア膜7は、第1配線5を含む層間絶縁膜4上に形成され、第1配線5に係る金属(例えば、Cu)の酸化を防いだり、層間絶縁膜15中への第1配線5に係る金属の拡散を防いだり、上部電極11、10、及び抵抗変化素子膜9の加工時にエッチングストップ層としての役割を有する。絶縁性バリア膜7には、例えば、SiC膜、SiCN膜、SiN膜、及びそれらの積層構造等を用いることができる。絶縁性バリア膜7は、保護絶縁膜14及びハードマスク膜12と同一材料であることが好ましい。
絶縁性バリア膜7は、第1配線5上にて開口部を有する。絶縁性バリア膜7の開口部においては、第1配線5と抵抗変化素子膜9が接している。絶縁性バリア膜7の開口部は、第1配線5の領域内に形成されている。このようにすることで、凹凸の小さい第1配線5の表面上に抵抗変化素子22を形成することができるようになる。絶縁性バリア膜7の開口部の壁面は、第1配線5から離れるにしたがい広くなったテーパ面となっている。絶縁性バリア膜7の開口部のテーパ面は、第1配線5の上面に対し85°以下に設定されている。このようにすることで、第1配線5と抵抗変化素子膜9の接続部の外周(絶縁性バリア膜7の開口部の外周部付近)における電界集中が緩和され、絶縁耐性を向上させることができる。
抵抗変化素子膜9は、抵抗が変化する膜である。抵抗変化素子膜9は、第1配線5(下部電極)に係る金属の作用(拡散、イオン伝動など)により抵抗が変化する材料を用いることができ、抵抗変化素子22の抵抗変化を金属イオンの析出によって行う場合には、イオン伝導可能な膜が用いられ、例えば、Taを含む酸化物絶縁膜であって、Ta、TaSiO等を用いることができる。また、抵抗変化素子膜9は、下からTa、TaSiOの順に積層した積層構造とすることができる。このような積層構造とすることで、抵抗変化素子膜9をイオン伝導層として用いた場合には、低抵抗時(ON時)にイオン伝導層内部に形成される金属イオン(例えば、銅イオン)よる架橋を、Ta層で分断することで、OFF時に金属イオンを容易に回収することができるようになり、スイッチング特性を向上させることができるようになる。抵抗変化素子膜9は、第1配線5、絶縁性バリア膜7の開口部のテーパ面、乃至絶縁性バリア膜7上に形成されている。抵抗変化素子膜9は、第1配線5と抵抗変化素子膜9の接続部の外周部分が少なくとも絶縁性バリア膜7の開口部のテーパ面上に沿って配設されており、第1配線5と抵抗変化素子膜9の接続部の外周部分の底面が第1配線5の上面に対し85°以下の角度に設定されている。
第1上部電極10は、抵抗変化素子22の上部電極における下層側の電極であり、抵抗変化素子膜9と直接接している。第1上部電極10には、第1配線5に係る金属よりもイオン化しにくく、抵抗変化素子膜9において拡散、イオン電導しにくい金属が用いられ、抵抗変化素子膜9に係る金属成分(Ta)よりも酸化の自由エネルギーの絶対値が小さい金属材料とすることが好ましい。第1上部電極10には、例えば、Pt、Ru等を用いることができる。また、第1上部電極10には、Pt、Ru等の金属材料を主成分として酸素を添加してもよく、また酸素を添加した層との積層構造にしてもよい。
第2上部電極11は、抵抗変化素子22の上部電極における上層側の電極であり、第1上部電極10上に形成されている。第2上部電極11は、第1上部電極10を保護する役割を有する。すなわち、第2上部電極11が第1上部電極10を保護することで、プロセス中の第1上部電極10へのダメージを抑制し、抵抗変化素子22のスイッチング特性を維持することができる。第2上部電極11には、例えば、Ta、Ti、Wあるいはそれらの窒化物等を用いることができる。第2上部電極11は、バリアメタル20と同一材料であることが好ましい。第2上部電極11は、バリアメタル20を介してプラグ19と電気的に接続されている。第2上部電極11とプラグ19(厳密にはバリアメタル20)とが接する領域の直径R2(又は面積)は、第1配線5と抵抗変化素子膜9とが接する領域の直径R1(又は面積)よりも小さくなるように設定されている。このようにすることで、第2上部電極11とプラグ19との接続部となる層間絶縁膜15に形成された下穴へのめっき(例えば、銅めっき)の埋め込み不良が抑制され、ボイドの発生を抑制することができるようになる。
ハードマスク膜12は、第2上部電極11、第1上部電極10、及び抵抗変化素子膜9をエッチングする際のハードマスクとなる膜である。ハードマスク膜12には、例えば、SiN膜等を用いることができる。ハードマスク膜12は、保護絶縁膜14、および絶縁性バリア膜7と同一材料であることが好ましい。すなわち、抵抗変化素子22の周囲を全て同一材料で囲むことで材料界面が一体化され、外部からの水分などの浸入を防ぐとともに、抵抗変化素子22自身からの脱離を防ぐことができるようになる。
保護絶縁膜14は、抵抗変化素子22にダメージを与えることなく、さらに抵抗変化素子膜9からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜14には、例えば、SiN膜、SiCN膜等を用いることができる。保護絶縁膜14は、ハードマスク膜12及び絶縁性バリア膜7と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜14と絶縁性バリア膜7及びハードマスク膜12とが一体化して、界面の密着性が向上し、抵抗変化素子22をより保護することができるようになる。
層間絶縁膜15は、保護絶縁膜14上に形成された絶縁膜である。層間絶縁膜15には、例えば、シリコン酸化膜、SiOC膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜(例えば、SiOCH膜)などを用いることができる。層間絶縁膜15は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜15は、層間絶縁膜17と同一材料としてもよい。層間絶縁膜15には、プラグ19を埋め込むための下穴が形成されており、当該下穴にバリアメタル20を介してプラグ19が埋め込まれている。
エッチングストッパ膜16は、層間絶縁膜15、17間に介在した絶縁膜である。エッチングストッパ膜16は、第2配線18用の配線溝の加工時にエッチングストップ層としての役割を有する。エッチングストッパ膜16には、例えば、SiN膜、SiC膜、SiCN膜等を用いることができる。エッチングストッパ膜16には、第2配線18を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル20を介して第2配線18が埋め込まれている。エッチングストッパ膜16は、配線溝のエッチング条件の選択によっては削除することもできる。
層間絶縁膜17は、エッチングストッパ膜16上に形成された絶縁膜である。層間絶縁膜17には、例えば、シリコン酸化膜、SiOC膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜(例えば、SiOCH膜)などを用いることができる。層間絶縁膜17は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜17は、層間絶縁膜15と同一材料としてもよい。層間絶縁膜17には、第2配線18を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル20を介して第2配線18が埋め込まれている。
第2配線18は、層間絶縁膜17及びエッチングストッパ膜16に形成された配線溝にバリアメタル20を介して埋め込まれた配線である。第2配線18は、プラグ19と一体になっている。プラグ19は、層間絶縁膜15、保護絶縁膜14、及びハードマスク膜12に形成された下穴にバリアメタル20を介して埋め込まれている。プラグ19は、バリアメタル20を介して第2上部電極11と電気的に接続されている。第2配線18及びプラグ19には、例えば、Cuを用いることができる。プラグ19(厳密にはバリアメタル20)と第2上部電極11とが接する領域の直径R2(又は面積)は、下穴へのめっきの埋め込み不良を抑制するため、第1配線5と抵抗変化素子膜9とが接する領域の直径R1(又は面積)よりも小さくなるように設定されている。
バリアメタル20は、第2配線18(プラグ19を含む)に係る金属が層間絶縁膜15、17や下層へ拡散することを防止するために、第2配線18及びプラグ19の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル20には、例えば、第2配線18及びプラグ19がCuを主成分とする金属元素からなる場合には、タンタル(Ta)、窒化タンタル(TaN)、窒化チタン(TiN)、炭窒化タングステン(WCN)のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。バリアメタル20は、第2上部電極11と同一材料であることが好ましい。例えば、バリアメタル20がTaN(下層)/Ta(上層)の積層構造である場合には、下層材料であるTaNを第2上部電極11に用いることが好ましい。あるいは、バリアメタル20がTi(下層)/Ru(上層)である場合は、下層材料であるTiを第2上部電極11に用いることが好ましい。
バリア絶縁膜21は、第2配線18を含む層間絶縁膜17上に形成され、第2配線18に係る金属(例えば、Cu)の酸化を防いだり、上層への第2配線18に係る金属の拡散を防ぐ役割を有する絶縁膜である。バリア絶縁膜21には、例えば、SiC膜、SiCN膜、SiN膜、及びそれらの積層構造等を用いることができる。
次に、本発明の実施例1に係る半導体装置の製造方法について図面を用いて説明する。図2〜図5は、本発明の実施例1に係る半導体装置の製造方法を模式的に示した工程断面図である。
まず、半導体基板1(例えば、半導体素子が形成された基板)上に層間絶縁膜2(例えば、シリコン酸化膜、膜厚300nm)を堆積し、その後、層間絶縁膜2上にバリア絶縁膜3(例えば、SiN膜、膜厚50nm)を堆積し、その後、バリア絶縁膜3上に層間絶縁膜4(例えば、シリコン酸化膜、膜厚300nm)を堆積し、その後、リソグラフィ法(フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む)を用いて、層間絶縁膜4及びバリア絶縁膜3に配線溝を形成し、その後、当該配線溝にバリアメタル6(例えば、TaN/Ta、膜厚5nm/5nm)を介して第1配線5(例えば、銅)を埋め込む(ステップA1;図2(A)参照)。
ステップA1において、層間絶縁膜2、4は、プラズマCVD法によって形成することができる。ここで、プラズマCVD(Chemical Vapor Deposition)法とは、例えば、気体原料、あるいは液体原料を気化させることで減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。
また、ステップA1において、第1配線5は、例えば、PVD法によってバリアメタル6(例えば、TaN/Taの積層膜)を形成し、PVD法によるCuシードの形成後、電解めっき法によって銅を配線溝内に埋設し、200℃以上の温度で熱処理処理後、CMP法によって配線溝内以外の余剰の銅を除去することで形成することができる。このような一連の銅配線の形成方法は、当該技術分野における一般的な手法を用いることができる。ここで、CMP(Chemical Mechanical Polishing)法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。溝に埋め込まれた余剰の銅を研磨することによって埋め込み配線(ダマシン配線)を形成したり、層間絶縁膜を研磨することで平坦化を行う。
次に、第1配線5を含む層間絶縁膜4上に絶縁性バリア膜7(例えば、SiN膜、膜厚50nm)を形成する(ステップA2;図2(B)参照)。ここで、絶縁性バリア膜7は、プラズマCVD法によって形成することができる。絶縁性バリア膜7の膜厚は、10nm〜50nm程度であることが好ましい。
次に、絶縁性バリア膜7上にハードマスク膜8(例えば、シリコン酸化膜)を形成する(ステップA3;図2(C)参照)。このとき、ハードマスク膜8は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、絶縁性バリア膜7とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。ハードマスク膜8には、例えば、シリコン酸化膜、シリコン窒化膜、TiN、Ti、Ta、TaN等を用いることができ、SiN/SiOの積層体を用いることができる。
次に、ハードマスク膜8上にフォトレジスト(図示せず)を用いて開口部をパターニングし、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜8に開口部パターンを形成し、その後、酸素プラズマアッシング等によってフォトレジストを剥離する(ステップA4;図3(A)参照)。このとき、ドライエッチングは必ずしも絶縁性バリア膜7の上面で停止している必要はなく、絶縁性バリア膜7の内部にまで到達していてもよい。
次に、ハードマスク膜8(図3(A)の8)をマスクとして、ハードマスク膜8の開口部から露出する絶縁性バリア膜7をエッチバック(ドライエッチング)することにより、絶縁性バリア膜7に開口部を形成して、絶縁性バリア膜7の開口部から第1配線5を露出させ、その後、アミン系の剥離液などで有機剥離処理を行うことで、第1配線5の露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング複生成物などを除去する(ステップA5;図3(B)参照)。
ステップA5において、ハードマスク膜(図3(A)の8)は、エッチバック中に完全に除去されることが好ましいが、絶縁材料である場合にはそのまま残存してもよい。また、絶縁性バリア膜7の開口部の形状は円形とし、円の直径は30nmから500nmとすることができる。
また、ステップA5において、絶縁性バリア膜7をエッチバックでは、反応性ドライエッチングを用いることで、絶縁性バリア膜7の開口部の壁面をテーパ面とすることができる。反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることができる。
次に、非反応性ガスを用いたRF(Radio Frequency;高周波)エッチングによって、第1配線5の表面の酸化物を除去するとともに、絶縁性バリア膜7の開口部のテーパ面を所望のテーパ角度(85°以下)に調節する(ステップA6;図3(B)参照)。
ステップA6のRFエッチングにあたって、ステップA5であらかじめ反応性ドライエッチング時に絶縁性バリア膜7の開口部の壁面にテーパ面を形成しておくことで、過剰なRFエッチングを行うことなくテーパ角度を調整することができるようになる。非反応性ガスには、He、Arのいずれかを用いることができる。
ここで、抵抗変化素子膜(図3(C)の9)が酸化物絶縁体である場合には、絶縁性バリア膜7の開口部の内部への埋設性が従来のメタル系スパッタリング技術に比べると、指向性を制御することが難しく、カバレッジを均一に保つことが難しい。そのため、このようなドライエッチング(ステップA5)とRFエッチング(ステップA6)のプロセスの双方を用いることで、下層の第1配線5へのダメージ(酸化)を防ぎながら、所望のテーパ角度α1を形成することが必要である。
例えば、ドライエッチングは、一般にCF系ガスを用いて行われるが、テーパ角度α1のみを考慮してエッチング条件を設定した場合には、CF系ガスのデポが発生し、十分な開口部を形成することができない。一方、RFエッチングのみでテーパ角度α1を調節しようとする場合には、絶縁性バリア膜7の開口部の底の第1配線5を過剰にエッチングすることになるため、過剰なエッチングによって第1配線5に係る金属(銅)が飛散し、絶縁性バリア膜7の表面が銅で汚染され、第1配線5の表面のラフネスを増大させ、素子の信頼性を劣化させることになる。
そこで、本願発明者らが誠意検討を行った結果、RFエッチング量はプラズマCVDで形成したSiO膜換算で3nm〜10nmの範囲で行うと、RFエッチング量に依存してテーパ角度が小さくなることがわかった。なお、ステップA5で絶縁性バリア膜7をエッチバックするプロセスを用いないと、同じテーパ角度α1を得るためには、過剰のRFエッチングが必要であることがわかった。例えば、RFエッチングをSiO膜換算で20nm行うと、絶縁性バリア膜7の開口部の底の銅がエッチングされすぎてしまい、銅表面に凹みが生じ、ラフネスも悪化していることがわかった。
次に、第1配線5を含む絶縁性バリア膜7上に抵抗変化素子膜9(例えば、Ta、膜厚15nm)を堆積する(ステップA7;図3(C)参照)。ここで、抵抗変化素子膜9は、PVD法やCVD法を用いて形成することができる。
ステップA7では、絶縁性バリア膜7の開口部はステップA5の有機剥離処理によって水分などが付着しているため、抵抗変化素子膜9の堆積前に250℃〜350℃程度の温度にて、減圧下で熱処理を加えて脱ガスしておくことが好ましい。この際、銅表面を再度酸化させないよう、真空下、あるいは窒素雰囲気などにするなどの注意が必要である。
また、ステップA7では、抵抗変化素子膜9の堆積前に、絶縁性バリア膜7の開口部から露出する第1配線5に対して、350℃程度の減圧下でSiHガスを照射してもよい。このようにすることで、第1配線5の表面をシリサイド化してプロセス中の第1配線5に係る金属(例えば、銅)の拡散を抑制することができるようになる。あるいは、第1配線5を形成する際に、Cuシード層に1atm%程度のAlを添加しておくことで、Cu電界めっき膜のアニール中にAlをCu内部へ拡散させることで、銅を合金化することができるようになる。このような銅の合金化、あるいはシリサイド化は、抵抗変化素子膜9と接する銅自身の物質移動を抑制(銅を安定化)させる効果があり、高温で動作させる場合の信頼性を向上させることができるようになる。
また、ステップA7では、抵抗変化素子膜9の堆積前に、絶縁性バリア膜7の開口部から露出する第1配線5に対して、NH又はNガスを用いたプラズマ処理(窒化処理)を行ってもよい。このようにすることで、抵抗変化素子膜9を形成する際に第1配線5(銅)の酸化を抑制することができ、プロセス中の銅の熱拡散(物質移動)を抑制することができるようになる。
また、ステップA7では、抵抗変化素子膜9として、イオン伝導層を用いたタイプではなく、遷移金属酸化物(例えば、TiO、NiO等)を用いた抵抗変化素子膜を用いる場合には、抵抗変化素子膜9を堆積する前に、第2下部電極(図示せず;図13の5aに相当)を成膜してもよい。第2下部電極には、例えば、Ti、TiN、W、WN、Ta、TaN、Ru、RuO等を用いることができ、例えば、それらの積層構造(例えば、TaN(下層)/Ru(上層))であっても良い。この時、積層構造の合計膜厚は、抵抗変化素子9をビア層間絶縁膜内部に形成する都合上、素子段差と表面ラフネスを低減するため、絶縁性バリア膜7よりも薄いことが必要であり、好ましくは10nm以下であると良い。
次に、抵抗変化素子膜9上に第1上部電極10(例えば、Ru、膜厚10nm)及び第2上部電極11(例えば、Ta、膜厚150nm)をこの順に形成する(ステップA8;図4(A)参照)。
次に、第2上部電極11上にハードマスク膜12(例えば、SiN膜、膜厚30nm)、およびハードマスク膜13(例えば、SiO膜、膜厚200nm)をこの順に積層する(ステップA9;図4(B)参照)。
ステップA9において、ハードマスク膜12及びハードマスク膜13は、プラズマCVD法を用いて成膜することができる。ハードマスク膜12、13は当該技術分野における一般的なプラズマCVD法を用いて形成することができる。また、ハードマスク膜12とハードマスク膜13とは、異なる種類の膜であることが好ましく、例えば、ハードマスク膜12をSiN膜とし、ハードマスク膜13をSiO膜とすることができる。このとき、ハードマスク膜12は、後述する保護絶縁膜14、および絶縁性バリア膜7と同一材料であることが好ましい。すなわち、抵抗変化素子の周囲を全て同一材料で囲むこと材料界面を一体化し、外部からの水分などの浸入を防ぐとともに、抵抗変化素子自身からの脱離防ぐことができるようになる。また、ハードマスク膜12は、プラズマCVD法によって形成することができるが、成膜前には反応室内で減圧化に維持する必要があり、このとき抵抗変化素子膜9から酸素が脱離し、酸素欠陥によってイオン伝導層のリーク電流が増加するという問題が生じる。それらを抑制するためには、成膜温度を350℃以下、好ましくは250℃以下とすることが好ましい。さらに、成膜前に減圧化で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、SiH/Nの混合ガスを高密度プラズマによって、基板温度200℃で形成したSiN膜などを用いることが好ましい。
次に、ハードマスク膜13上に抵抗変化素子部をパターニングするためのフォトレジスト(図示せず)を形成し、その後、当該フォトレジストをマスクとして、ハードマスク膜12が表れるまでハードマスク膜13をドライエッチングし、その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する(ステップA10;図4(C)参照)。
次に、ハードマスク膜(図4(C)の13)をマスクとして、ハードマスク膜12、第2上部電極11、第1上部電極10、抵抗変化素子膜9を連続的にドライエッチングする(ステップA11;図5(A)参照)。このとき、ハードマスク膜(図4(C)の13)は、エッチバック中に完全に除去されることが好ましいが、そのまま残存してもよい。
ステップA11において、例えば、第2上部電極11がTaの場合にはCl系のRIEで加工することができ、第1上部電極10がRuの場合にはCl/Oの混合ガスでRIE加工することができる。また、抵抗変化素子膜9のエッチングでは、下面の絶縁性バリア膜7上でドライエッチングを停止させる必要がある。抵抗変化素子膜9がTaを含む酸化物であり、絶縁性バリア膜7がSiN膜やSiCN膜である場合には、CF系、CF/Cl系、CF/Cl/Ar系などの混合ガスでエッチング条件を調節することでRIE加工することができる。このようなハードマスクRIE法を用いることで、抵抗変化素子部をレジスト除去のための酸素プラズマアッシングに曝すことなく、抵抗変化素子部を加工をすることができる。また、加工後に酸素プラズマによって酸化処理する場合には、レジストの剥離時間に依存することなく酸化プラズマ処理を照射することができるようになる。
次に、ハードマスク膜12、第2上部電極11、第1上部電極10、及び抵抗変化素子膜9を含む絶縁性バリア膜7上に保護絶縁膜14(例えば、SiN膜、30nm)を堆積する(ステップA12;図5(B)参照)。
ステップA12において、保護絶縁膜14は、プラズマCVD法によって形成することができるが、成膜前には反応室内で減圧化に維持する必要があり、このとき抵抗変化素子膜9の側面から酸素が脱離し、イオン伝導層のリーク電流が増加するという問題が生じる。それらを抑制するためには、保護絶縁膜14の成膜温度を250℃以下とすることが好ましい。さらに、成膜前に減圧化で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、SiH/Nの混合ガスを高密度プラズマによって、基板温度200℃で形成したSiN膜などを用いることが好ましい。
次に、保護絶縁膜14上に、層間絶縁膜15(例えば、シリコン酸化膜)、エッチングストッパ膜16(例えば、SiN膜)、層間絶縁膜17(例えば、シリコン酸化膜)をこの順に堆積し、その後、第2配線18用の配線溝、およびプラグ19用の下穴を形成し、銅デュアルダマシン配線プロセスを用いて、当該配線溝及び当該下穴内にバリアメタル20(例えば、TaN/Ta)を介して第2配線18(例えば、Cu)及びプラグ19(例えば、Cu)を同時に形成し、その後、第2配線18を含む層間絶縁膜17上に絶縁性バリア膜21(例えば、SiN膜)を堆積する(ステップA13;図1参照)。
ステップA13において、第2配線18の形成は、下層配線形成と同様のプロセスを用いることができる。このとき、バリアメタル20と第2上部電極11を同一材料とすることでプラグ19と第2上部電極11の間の接触抵抗を低減し、素子性能を向上(ON時の抵抗変化素子22の抵抗を低減)させることができるようになる。
また、ステップA13において、層間絶縁膜15及び層間絶縁膜17はプラズマCVD法で形成することができる。
また、ステップA13において、抵抗変化素子22によって形成される段差を解消するため、層間絶縁膜15を厚く堆積し、CMPによって層間絶縁膜15を削り込んで平坦化し、層間絶縁膜15を所望の膜厚としてもよい。
実施例1によれば、第1配線5を抵抗変化素子22の下部電極とすることで、すなわち、第1配線5が抵抗変化素子22の下部電極を兼ねることで、抵抗変化素子22の小型化による高密度化を実現するとともに、工程数を簡略化することができる。通常のCuダマシン配線プロセスに追加工程として、2PRのマスクセットを作成するだけで、抵抗変化素子22を搭載することができ、装置の低コスト化を同時に達成することができるようになる。また、絶縁性バリア膜7の開口部の壁面をテーパ角85°以下とすることで、第1配線5と抵抗変化素子膜9の接続部の外周(絶縁性バリア膜7の開口部の外周部付近)における電界集中を緩和し、絶縁耐性を向上させることができる。さらに、銅配線によって構成される最先端のデバイスの内部にも抵抗変化素子22を搭載して、装置の性能を向上させることができる。
本発明の実施例2に係る半導体装置について図面を用いて説明する。図6は、本発明の実施例2に係る半導体装置の構成を模式的に示した部分断面図である。
実施例1(図1参照)では、抵抗変化素子膜(図1の9)、第1上部電極(図1の10)、第2上部電極(図1の11)、及びハードマスク膜(図1の12)の積層体の上面乃至側面が保護絶縁膜(図1の14)で覆われた構成となっているが、実施例2では、抵抗変化素子膜9、第1上部電極10、第2上部電極11、及びハードマスク膜12の積層体上に厚膜のハードマスク膜23が形成されており、抵抗変化素子膜9、第1上部電極10、第2上部電極11、ハードマスク膜12、及びハードマスク膜23の側面が保護絶縁膜24で覆われた構成となっている。保護絶縁膜24は、ハードマスク膜23上には形成されていないが、絶縁性バリア膜7上には形成されている。また、実施例2では、抵抗変化素子25に電気的に接続されない配線部分(5b、18b、19b)を併せ示している。第2配線18bのプラグ19bは、バリアメタル20bを介して第1配線5bと電気的に接続されている。その他の構成は、実施例1と同様である。
第1配線5aは、層間絶縁膜4及びバリア絶縁膜3に形成された配線溝にバリアメタル6aを介して埋め込まれた配線である。第1配線5aは、抵抗変化素子25の下部電極を兼ね、抵抗変化素子膜9と直接接している。なお、第1配線5aと抵抗変化素子膜9の間には、電極層などが挿入されていてもよい。電極層が形成される場合は、電極層と抵抗変化素子膜9は連続工程にて堆積され、連続工程にて加工される。第1配線5aには、抵抗変化素子膜9において拡散、イオン電導可能な金属が用いられ、例えば、Cu等を用いることができる。第1配線5aは、表面にCuSiが被覆されていてもよい。
第1配線5bは、層間絶縁膜4及びバリア絶縁膜3に形成された配線溝にバリアメタル6bを介して埋め込まれた配線である。第1配線5bは、抵抗変化素子25と接続されず、バリアメタル20bを介してプラグ19bと電気的に接続されている。第1配線5bには、第1配線5aと同一材料が用いられ、例えば、Cu等を用いることができる。
バリアメタル6a、6bは、第1配線5a、5bに係る金属が層間絶縁膜4や下層へ拡散することを防止するために、配線の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル6a、6bには、例えば、第1配線5a、5bがCuを主成分とする金属元素からなる場合には、タンタル(Ta)、窒化タンタル(TaN)、窒化チタン(TiN)、炭窒化タングステン(WCN)のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。
第2配線18aは、層間絶縁膜17及びエッチングストッパ膜16に形成された配線溝にバリアメタル20aを介して埋め込まれた配線である。第2配線18aは、プラグ19aと一体になっている。プラグ19aは、ハードマスク膜23及びハードマスク膜24に形成された下穴にバリアメタル20aを介して埋め込まれている。プラグ19aは、バリアメタル20aを介して第2上部電極11と電気的に接続されている。第2配線18a及びプラグ19aには、例えば、Cuを用いることができる。プラグ19a(厳密にはバリアメタル20a)と第2上部電極11とが接する領域の直径(又は面積)は、下穴へのめっきの埋め込み不良を抑制するため、第1配線5と抵抗変化素子膜9とが接する領域の直径(又は面積)よりも小さくなるように設定されている。
第2配線18bは、層間絶縁膜17及びエッチングストッパ膜16に形成された配線溝にバリアメタル20bを介して埋め込まれた配線である。第2配線18bは、プラグ19bと一体になっている。プラグ19bは、層間絶縁膜15、保護絶縁膜24、及び絶縁性バリア膜7に形成された下穴にバリアメタル20bを介して埋め込まれている。プラグ19bは、バリアメタル20bを介して第1配線5bと電気的に接続されている。第2配線18b及びプラグ19bには、第2配線18a及びプラグ19aと同一材料が用いられ、例えば、Cuを用いることができる。
バリアメタル20a、20bは、第2配線18a、18b(プラグ19a、19bを含む)に係る金属が層間絶縁膜15、17や下層へ拡散することを防止するために、第2配線18a、18b及びプラグ19a、19bの側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル20a、20bには、例えば、第2配線18a、18b及びプラグ19a、19bがCuを主成分とする金属元素からなる場合には、タンタル(Ta)、窒化タンタル(TaN)、窒化チタン(TiN)、炭窒化タングステン(WCN)のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。バリアメタル20a、20bは、第2上部電極11と同一材料であることが好ましい。例えば、バリアメタル20a、20bがTaN(下層)/Ta(上層)の積層構造である場合には、下層材料であるTaNを第2上部電極11に用いることが好ましい。あるいは、バリアメタル20a、20bがTi(下層)/Ru(上層)である場合は、下層材料であるTiを第2上部電極11に用いることが好ましい。
ハードマスク膜23は、ハードマスク膜12をエッチングする際のハードマスクとなる膜である。ハードマスク膜23は、ハードマスク膜12と異なる種類の膜であることが好ましく、例えば、ハードマスク膜12がSiN膜であれば、ハードマスク膜23をSiO膜とすることができる。
保護絶縁膜24は、抵抗変化素子25にダメージを与えることなく、さらに抵抗変化素子膜9からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜24には、例えば、SiN膜、SiCN膜等を用いることができる。保護絶縁膜24は、ハードマスク膜12及び絶縁性バリア膜7と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜24と絶縁性バリア膜7及びハードマスク膜12が一体化して、界面の密着性が向上する。
次に、本発明の実施例2に係る半導体装置の製造方法について図面を用いて説明する。図7〜図10は、本発明の実施例2に係る半導体装置の製造方法を模式的に示した工程断面図である。
まず、半導体基板1(例えば、半導体素子が形成された基板)上に層間絶縁膜2(例えば、シリコン酸化膜、膜厚300nm)を堆積し、その後、層間絶縁膜2上にバリア絶縁膜3(例えば、SiN膜、膜厚50nm)を堆積し、その後、バリア絶縁膜3上に層間絶縁膜4(例えば、シリコン酸化膜、膜厚300nm)を堆積し、その後、リソグラフィ法(フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む)を用いて、層間絶縁膜4、バリア絶縁膜3、及び層間絶縁膜2に配線溝を形成し、その後、当該配線溝にバリアメタル6a、6b(例えば、TaN/Ta、膜厚5nm/5nm)を介して第1配線5a、5b(例えば、銅)を埋め込み、その後、第1配線5a、5bを含む層間絶縁膜4上に絶縁性バリア膜7(例えば、SiN膜、膜厚50nm)を形成し、その後、絶縁性バリア膜7上にハードマスク膜(図示せず、図2(C)の8に相当;例えば、シリコン酸化膜)を形成し、その後、ハードマスク膜(図2(C)の8に相当)上にフォトレジスト(図示せず)を用いて開口部をパターニングし、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜(図3(A)の8に相当)に開口部パターンを形成し、その後、酸素プラズマアッシング等によってフォトレジストを剥離し、その後、ハードマスク膜(図3(A)の8に相当)をマスクとしてハードマスク膜(図3(A)の8に相当)の開口部から露出する絶縁性バリア膜7をエッチバック(反応性ドライエッチング)することにより、絶縁性バリア膜7において第1配線5aに通ずる開口部を形成し、その後、アミン系の剥離液などで有機剥離処理を行うことで、第1配線5aの露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング複生成物などを除去し、その後、開口部を含む絶縁性バリア膜7に減圧化でSiHガスを照射し、開口部から露出する第1配線5aの表面をシリサイド化し、その後、減圧化350℃にて1分の加熱を行うことで、有機成分や水分を除去し、その後、非反応性ガスを用いたRFエッチングによって、第1配線5aの表面の酸化物を除去するとともに、絶縁性バリア膜7の開口部のテーパ面を所望のテーパ角度(85°以下)に調節する(ステップB1;図7(A)参照)。
ステップB1において、層間絶縁膜4及びバリア絶縁膜3に配線溝の深さは、層間絶縁膜4の膜厚分に加え、層間絶縁膜4の下面からさらに70nm程度オーバーエッチングされた深さであり、バリア絶縁膜3が貫通しており、層間絶縁膜2がその上面から20nm程度の深さまで掘り込まれている。このように、あらかじめバリア絶縁膜3をエッチングしておくことで、配線溝の抜け性を向上させることができる。
また、ステップB1において、絶縁性バリア膜7の開口部の形成での反応性ドライエッチング(エッチバック)は、CF/Ar=25:50sccm、4mTorr、ソース400W、基板バイアス90Wの条件で行うことができる。ソースパワーを低下、あるいは基板バイアスを向上させることで、エッチング時のイオン性を向上させ、テーパ形状角度小さくすることができるようになる。このとき、絶縁性バリア膜7の開口部の底の絶縁性バリア膜7の残膜約30nmに対して、55nm相当(約80%オーバー)のエッチングを行った。
また、ステップB1において、開口部を含む絶縁性バリア膜7へのSiHガスの照射では、2Torr程度に保持されたリアクターに、基板温度を350℃に保持しながら、SiHを50sccm、希釈ガスとしてNを300sccmを1分間供給し、開口部から露出する第1配線5の表面をシリサイド化してもよい。
また、ステップB1において、減圧化350℃での加熱は、スパッタリング装置内に搭載されているヒートチャンバにて行うことができる。
また、ステップB1において、非反応性ガスを用いたRFエッチングは、RFエッチングチャンバにてArガスを用いて、Ar=30sccm、10mTorr、ソース290W、基板バイアス130Wの条件で行った。RFエッチング時間は、プラズマCVD法により形成したSiO膜のエッチング量で定量化することができ、該SiO膜換算で3nmとした。
なお、ステップB1が行われた段階では、第1配線5b上は絶縁性バリア膜7で覆われたままであり、開口部以外の第1配線5bはRFエッチングされていない。
次に、第1配線5a、5bを含む絶縁性バリア膜7上に抵抗変化素子膜9(例えば、Ta0.8Si0.2、膜厚13nm)をRF(Radio Frequency;高周波)スパッタリング法によって堆積し、その後、抵抗変化素子膜9上に第1上部電極10(例えば、Ru、膜厚10nm)及び第2上部電極11(例えば、Ta、膜厚50nm)をこの順に形成する(ステップB2;図7(B)参照)。
ステップB2において、抵抗変化素子膜9のRFスパッタリングでは、Siを20%含む酸化タンタル(Ta0.8Si0.2)をターゲットとし、RF電力2KW、室温、Ar/Oの混合ガス、10mTorrの条件で堆積することができる。
また、ステップB2において、第1上部電極10は、DC(Direct Current;直流)スパッタリングによりRuをターゲットとしてDCパワー0.2kW、Arガス、2mTorrの条件で堆積することができる。また、第2上部電極11は、同じくDCスパッタリングによりTaをターゲットとして同条件で堆積することができる。いずれの上部電極10、11も減圧下での堆積であるため、抵抗変化素子膜9からの酸素の脱離を抑制するため、室温で堆積している。
ステップB2を行った段階で素子の断面をSEMによって観察したところ、絶縁性バリア膜7の開口部の壁面のテーパ角度は55°であった。また、テーパ角度は開口部径にも依存することが明らかとなり、エッチバック条件、RFエッチング条件、開口部径のそれぞれのプロセスを勘案して所望のテーパ角度(85°以下)に制御することができるようになる。
なお、ステップB2が行われた段階では、第1配線5b上は絶縁性バリア膜7、抵抗変化素子膜9、第1上部電極10、及び第2上部電極11で覆われたままである。
次に、第2上部電極11上にハードマスク膜12(例えば、SiN膜、膜厚30nm)、およびハードマスク膜23(例えば、SiO膜、膜厚200nm)をこの順に積層する(ステップB3;図7(C)参照)。ここで、ハードマスク膜12及びハードマスク膜23は、プラズマCVD法を用いて成膜することができる。ハードマスク膜12、23は当該技術分野における一般的なプラズマCVD法を用いて形成することができる。成長温度は200℃とした。
なお、ステップB2が行われた段階では、第1配線5b上は絶縁性バリア膜7、抵抗変化素子膜9、第1上部電極10、第2上部電極11、ハードマスク膜12、及びハードマスク膜23で覆われたままである。
次に、ハードマスク膜23上に抵抗変化素子部をパターニングするためのフォトレジスト(図示せず)を形成し、その後、当該フォトレジストをマスクとして、ハードマスク膜12が表れるまでハードマスク膜23をドライエッチングし、その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去し、その後、ハードマスク膜23をマスクとして、ハードマスク膜12、第2上部電極11、第1上部電極10、抵抗変化素子膜9を連続的にドライエッチングする(ステップB4;図8(A)参照)。
ステップB4において、ハードマスク膜23のドライエッチングは、ハードマスク膜12の上面又は内部で停止していることが好ましい。このとき、抵抗変化素子膜9はハードマスク膜12によってカバーされているため、酸素プラズマ中に暴露されることはない。なお、ハードマスク膜23のドライエッチングは、一般的な平行平板型のドライエッチング装置を用いることができる。
ステップB4において、ハードマスク膜12、第2上部電極11、第1上部電極10、及び抵抗変化素子膜9のそれぞれのエッチングは、平行平板型のドライエッチャーを用いることができる。ハードマスク膜12(例えば、SiN膜)のエッチングは、CF/Ar=25/50sccm、4mTorr、ソース400W、基板バイアス90Wの条件で行うことができる。また、第2上部電極11(例えば、Ta)のエッチングは、Cl=50sccmにて4mTorr、ソース400W、基板バイアス60Wの条件で行うことができる。また、第1上部電極10(例えば、Ru)のエッチングは、Cl/O=5/40sccmにて4mTorr、ソース900W、基板バイアス100Wの条件で行うことができる。また、抵抗変化素子膜9(例えば、Ta0.8Si0.2)のエッチングは、Cl/CF/Ar=45/15/15sccm、10mTorr、ソース800W、基板バイアス60Wの条件で行うことができる。このような条件を用いることで、サブトレンチなどの発生を抑制しながら加工をすることができる。このとき、第1配線5a、5b上の絶縁性バリア膜7の残膜厚は40nmとなるよう調節した。
次に、ハードマスク膜23をマスク、ハードマスク膜12、第2上部電極11、第1上部電極10、及び抵抗変化素子膜9を含む絶縁性バリア膜7上に保護絶縁膜24(例えば、SiN膜、30nm)を堆積する(ステップB5;図8(B)参照)。
ステップB5において、保護絶縁膜24は、SiHとNを原料ガスとし、基板温度200℃にて、高密度プラズマを用いて形成することができる。NHやHなどの還元系のガスを用いないため、成膜直前の成膜ガス安定化工程において、抵抗変化素子膜9(例えば、Ta0.8Si0.2)の還元を抑制することができる。このとき、第1配線5上の絶縁性バリア膜7、保護絶縁膜24、およびハードマスク膜12はSiN膜で同一材料であるため、抵抗変化素子の周囲を一体化して保護することで界面の密着性が向上し、吸湿性や耐水性、および酸素脱離耐性向上し、素子の歩留まりと信頼性を向上することができるようになる。
次に、保護絶縁膜24上に、プラズマCVD法を用いて層間絶縁膜15(例えば、シリコン酸化膜、膜厚500nm)を堆積する(ステップB6;図8(C)参照)。
次に、CMPを用いて、層間絶縁膜15を平坦化する(ステップB7;図9(A)参照)。ここで、層間絶縁膜15の平坦化では、層間絶縁膜15の頂面から約350nmを削り取り、残膜を約150nmとすることができる。このとき、層間絶縁膜15のCMPでは、一般的な、コロイダルシリカ、あるいはセリア系のスラリーを用いて研磨することができる。なお、実施例2では、層間絶縁膜15の平坦化によって、ハードマスク膜23が露出し、ハードマスク膜23及び保護絶縁膜24も平坦化される。
次に、ハードマスク膜23及び保護絶縁膜24を含む層間絶縁膜15上に、エッチングストッパ膜16(例えば、SiN膜、膜厚50nm)、層間絶縁膜17(例えば、シリコン酸化膜;膜厚300nm)をこの順に堆積する(ステップB8;図9(B)参照)。
ステップB8において、エッチングストッパ膜16及び層間絶縁膜17は、プラズマCVD法を用いて堆積することができる。
次に、デュアルダマシン法のビアファースト法を用いて、第2配線(図6の18a、18b)及びプラグ(図6の19a、19b)を形成する。
ビアファースト法では、まず、層間絶縁膜17上に、プラグ(図6の19a、19b)用の下穴71a、71bを形成するためのフォトレジスト(図示せず)を形成し、その後、当該フォトレジストをマスクとしてドライエッチングすることにより、層間絶縁膜17、エッチングストッパ膜16、及びハードマスク膜23にプラグ(図6の19a)用の下穴71aを形成するとともに、同時に、層間絶縁膜17、エッチングストッパ膜16、及び層間絶縁膜15にプラグ(図6の19b)用の下穴71bを形成し、その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する(ステップB9;図10(A)参照)。
ステップB9において、ドライエッチングでは、下穴71aの底のハードマスク膜12、及び、下穴71bの底の保護絶縁膜24で停止するように、エッチング条件と時間を調節する。このとき、ドライエッチングでは、下穴71a、71bの底のハードマスク膜12、保護絶縁膜24上またはその内部で停止されるため、それぞれの下穴71a、71bを、別レチクルを用いて各々パターニングし、異なるドライエッチング条件を用いて形成してもよい。
次に、層間絶縁膜17上に、第2配線(図6の18a、18b)用の配線溝72a、72bを形成するためのフォトレジスト(図示せず)を形成し、その後、当該フォトレジストをマスクとしてドライエッチングすることにより、層間絶縁膜17及びエッチングストッパ膜16に第2配線(図6の18a、18b)用の配線溝72a、72bを形成し、その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する(ステップB10;図10(B)参照)。
ステップB10において、下穴71a、71bの底にはARC(Anti-Reflection Coating;反射防止膜)などを埋め込んでおくことで、下穴71a、71bの底の突き抜けを防止することができる。
また、ステップB10において、下穴71a、71bの底はハードマスク膜12、保護絶縁膜24によって保護されているため、酸素プラズマアッシングによる酸化ダメージを受けることがない。
次に、下穴71aの底のハードマスク膜12をエッチングするとともに、下穴71bの底の保護絶縁膜24、絶縁性バリア膜7をエッチングすることで、下穴71aから第2上部電極11を露出させるとともに、下穴71bから第1配線5bを露出させ、その後、配線溝72a、72b及び下穴71a、71b内にバリアメタル20a、20b(例えば、Ta、膜厚5nm)を介して第2配線18a、18b(例えば、Cu)及びプラグ19a、19b(例えば、Cu)を同時に形成し、その後、第2配線18a、18bを含む層間絶縁膜17上に絶縁性バリア膜21(例えば、SiN膜)を堆積する(ステップB11;図6参照)。
ステップB11において、第2配線18a、18bの形成は、下層配線形成と同様のプロセスを用いることができる。このとき、プラグ19aの底径(図1のR2に相当)は、絶縁性バリア膜7の開口部径(図1のR1に相当)よりも小さくしておくことが好ましい。実施例2では、プラグ19aの底径は240nm、絶縁性バリア膜7の開口部径は400nmとした。また、抵抗変化素子25の下部電極を兼ねる第1配線5aの幅は、絶縁性バリア膜7の開口部径よりも大きいことが好ましい。さらに、バリアメタル20aと第2上部電極11を同一材料とすることでプラグ19と第2上部電極11の間の接触抵抗を低減し、素子性能を向上(ON時の抵抗変化素子25の抵抗を低減)させることができるようになる。
このようにして形成した抵抗変化素子25の上部電極10側に−5Vの電圧を印加することでフォーミングし、100Ωに(低抵抗化)した。同じく上部電極10側に0.5V電圧を印加することで1GΩに(高抵抗化)なることを確認した。
なお、比較例として、プラグ(19aに相当)の底径と、絶縁性バリア膜(7に相当)の開口部径をほぼ同一の240nmにして形成した素子を測定したところ、十分にフォーミングされない素子が25%程度の割合で発生した。不良素子の断面を解析したところ、プラグ(19aに相当)と抵抗変化素子の上部電極(11に相当)との接続面上に段差が形成されており、段差を基点として銅の埋設不良が発生し、ボイドが形成されていることが確認された。
また、比較例として、意図的に、ハードマスク膜23を深く掘り込んでおくことで、バリア絶縁膜エッチバック時間を5秒と短くし、かつRFエッチングを行わずに抵抗変化素子を形成することで、絶縁性バリア膜(7に相当)の開口部の壁面のテーパ角度を約88°にしたところ、−5Vの電圧を印加してフォーミングする際に、電圧印加時にリーク電流異常を発生する比率が約半数のチップで確認され、それらのチップは十分なスイッチング動作をしなかった。
実施例2によれば、実施例1と同様な効果を奏するとともに、抵抗変化素子25の第2上部電極11にプラグ19aを接続する工程において、第1配線5bにもプラグ19bを接続することで、工程数を削減することができるようになる。また、抵抗変化素子25に加えて、抵抗変化素子25に接続するプラグ19aの外周部もハードマスク膜23(例えば、シリコン酸化膜)を介して保護絶縁膜24(例えば、SiN膜)で覆われるため、プラグ19aと抵抗変化素子25の接続部が十分に保護され、信頼性を向上させることができる。
本発明の実施例3に係る半導体装置について図面を用いて説明する。図11は、本発明の実施例3に係る半導体装置の構成を模式的に示した部分断面図である。
実施例2(図6参照)では、抵抗変化素子(図6の25)に接続するプラグ(図6の19a)の外周部がハードマスク膜(図6の23;例えば、シリコン酸化膜)を介して保護絶縁膜(図6の24;例えば、SiN膜)で覆われた構成となっているが、実施例3では、ハードマスク膜28(例えば、シリコン酸化膜)の膜厚をハードマスク膜(図6の23)の膜厚よりも薄くし、ハードマスク膜28上に保護絶縁膜29(例えば、SiN膜)が配され、抵抗変化素子30に接続するプラグ19がバリアメタル20を介して保護絶縁膜29、ハードマスク膜28、及びハードマスク膜12に形成された下穴に埋め込まれている。その他の構成は、実施例2と同様である。
ハードマスク膜28は、ハードマスク膜12をエッチングする際のハードマスクとなる膜である。ハードマスク膜28は、ハードマスク膜12と異なる種類の膜であることが好ましく、例えば、ハードマスク膜12がSiN膜であれば、ハードマスク膜28をSiO膜とすることができる。
保護絶縁膜29は、抵抗変化素子26にダメージを与えることなく、さらに抵抗変化素子膜9からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜29には、例えば、SiN膜、SiCN膜等を用いることができる。保護絶縁膜29は、ハードマスク膜12及び絶縁性バリア膜7と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜29と絶縁性バリア膜7及びハードマスク膜12が一体化して、界面の密着性が向上する。保護絶縁膜29は、エッチングストッパ膜16と同一材料であることが好ましい。
なお、実施例3に係る半導体装置の製造方法については、実施例2のステップB3(図7(C)参照)にてハードマスク膜28(図7(C)の23に相当)の膜厚を薄くする点、及び、ステップB7(図9(A)参照)にてCMPを用いて層間絶縁膜15を平坦化する際に保護絶縁膜29(図9(A)の24)が露出するまでCMPを行う点以外は、実施例2と同様である。
実施例3によれば、実施例1と同様な効果を奏するとともに、ハードマスク膜28の膜厚を薄くし、かつ、CMPによる層間絶縁膜15の研磨量を調節することで、保護絶縁膜29上に同一材料のエッチングストッパ膜16が形成され、プラグ19の下穴の形成が容易になる。
本発明の実施例4に係る半導体装置について図面を用いて説明する。図12は、本発明の実施例4に係る半導体装置の構成を模式的に示した部分断面図である。
実施例1(図1参照)では、プラグ(図1の9)が抵抗変化素子(図1の22)の第2上部電極(図1の11)と接する領域は、抵抗変化素子(図1の22)の抵抗変化素子膜(図1の9)が第1配線(図1の5)と接する領域の範囲内に配されているが、実施例4では、プラグ9が抵抗変化素子30の第2上部電極11と接する領域は、絶縁性バリア膜7上に配され、抵抗変化素子30の抵抗変化素子膜9が第1配線5と接する領域とは異なる領域(重ならない領域)に配されている。抵抗変化素子膜9は、絶縁性バリア膜7の開口部にて第1配線5と直接接し、開口部の脇の絶縁性バリア膜7上に引き出されている。上部電極10、11も抵抗変化素子膜9と同じ領域に形成されている。絶縁性バリア膜7上に形成された平坦な第2上部電極11とプラグ19が接続されている。
なお、実施例4に係る半導体装置の製造方法については、実施例1のステップA11において、ハードマスク膜(図4(C)の13)をマスクとしてドライエッチングすることにより、ハードマスク膜(図5(A)の12)、第2上部電極(図5(A)の11)、第1上部電極(図5(A)の10)、抵抗変化素子膜(図5(A)の9)を残す領域を変更する点以外は、実施例1と同様である。
実施例4によれば、平坦な第2上部電極11上にてプラグ19を接続することができるようになり、プラグ19の底へのボイドの発生を抑制することができるようになる。また、例えば、プラグ19の底径が大きい場合にも、十分なスイッチング特性が得られるようになる。
本発明の実施例5に係る半導体装置について図面を用いて説明する。図13は、本発明の実施例5に係る半導体装置の構成を模式的に示した部分断面図である。
実施例1(図1参照)では、抵抗変化素子膜(図1の9)が下部にて第1配線(図1の5)と直接接し、抵抗変化素子膜(図1の9)が上部にて第1上部電極(図1の10)と直接接した構成となっているが、実施例5では、抵抗変化素子膜9が下部にてTaN/Ru積層下部電極5cを介して第1配線5と電気的に接続され、上部にて上部抵抗変化素子膜9aを介して第1上部電極10と電気的に接続された構成となっている。その他の構成は、実施例1と同様である。
TaN/Ru積層下部電極5cは、抵抗変化素子31において第1配線5と抵抗変化素子膜9の間に介在した電極膜であり、TaN(下部)/Ru(上部)が積層したものである。ここで、抵抗変化素子膜9において抵抗変化特性に銅を必要とせず、酸化物層内に形成されるフィラメントを利用してON/OFFを実現する場合、抵抗変化素子膜9と第1配線5の間には、銅バリア性のある材料で分断しておく必要がある。したがって、第1配線5(下部電極)に係る金属(例えば、銅)の拡散バリア性と、抵抗変化素子31のスイッチング特性を考慮し、TaN/Ru積層下部電極5cを抵抗変化素子膜9と第1配線5の間に配置した。TaNは抵抗変化素子中への銅の拡散を防ぎ、Ruは酸化の自由エネルギーが小さいため、スイッチング特性に有利である。
上部抵抗変化素子膜9aは、抵抗変化素子膜9の上部に配された抵抗変化素子膜である。上部抵抗変化素子膜9aは、抵抗変化素子膜9(例えば、Ta)における金属成分(例えば、タンタル)よりも酸化の自由エネルギーの絶対値の大きい金属の酸化物からなる。上部抵抗変化素子膜9aには、例えば、Ti、あるいはNi等の遷移金属酸化物を用いることができる。上部抵抗変化素子膜9aには、例えば、スパッタリング法を用いた膜厚3nmのTiO膜を用いることができる。この場合、第1上部電極10をRuとし、第2上部電極11をTaとすることができる。上部抵抗変化素子膜9aは、電圧印加したり、電流を流したりすることで、酸化物内部に導電性のパスを形成することで、ON/OFFの制御をすることができる。なお、上部抵抗変化素子膜9aと抵抗変化素子膜9の位置は入れ替わっていても良く、抵抗変化素子膜9を削除して上部抵抗変化素子膜9aだけを用いても良い。
なお、実施例5に係る半導体装置の製造方法については、実施例1のステップA7(図3(C)参照)において第1配線5を含む絶縁性バリア膜7上にTaN/Ru積層下部電極5c、抵抗変化素子膜9をこの順に形成し、ステップA8(図4(A)参照)において抵抗変化素子膜9上に上部抵抗変化素子膜9a、第1上部電極10、及び第2上部電極11をこの順に形成し、ステップA11(図5(A)参照)においてハードマスク膜(図4(C)の13)をマスクとして、ハードマスク膜12、第2上部電極11、第1上部電極10、上部抵抗変化素子膜9a、抵抗変化素子膜9、TaN/Ru積層下部電極5cを連続的にドライエッチングする点以外は、実施例1と同様である。
実施例5によれば、実施例1と同様な効果を奏するとともに、抵抗変化素子膜9において抵抗変化特性に銅を必要とせず、遷移金属層内に形成されるフィラメントを利用してON/OFFを実現する場合にも適用することができる。
本発明の実施例6に係る半導体装置について図面を用いて説明する。図14は、本発明の実施例6に係る半導体装置の構成を模式的に示した部分断面図である。図15は、本発明の実施例6に係る半導体装置の構成を模式的に示した図14の領域Rの拡大断面図である。図16は、本発明の実施例6に係る半導体装置の構成の変形例を模式的に示した部分断面図である。
実施例6では、半導体基板1上に半導体素子として選択トランジスタ70(MOSFET)が形成され、選択トランジスタ70を含む半導体基板1上に多層配線層(2〜8、14〜21、32〜68)が形成され、多層配線層(2〜7、14〜21、32〜68)の内部に実施例1と同様な抵抗変化素子22を組み込んだものである。抵抗変化素子22の周辺の構成は、実施例1と同様である。
多層配線層(2〜7、14〜21、32〜68)は、半導体基板1上にて、層間絶縁膜2、バリア絶縁膜3、層間絶縁膜4、絶縁性バリア膜7、保護絶縁膜14、層間絶縁膜15、エッチングストッパ膜16、層間絶縁膜17、バリア絶縁膜21、層間絶縁膜32、エッチングストッパ膜33、層間絶縁膜34、バリア絶縁膜37、層間絶縁膜38、エッチングストッパ膜39、層間絶縁膜40、バリア絶縁膜43、層間絶縁膜44、エッチングストッパ膜45、層間絶縁膜46、バリア絶縁膜49、層間絶縁膜50、エッチングストッパ膜51、層間絶縁膜52、バリア絶縁膜55、層間絶縁膜56、エッチングストッパ膜57、層間絶縁膜58、バリア絶縁膜61、層間絶縁膜62、及び保護絶縁膜63の順に積層した絶縁積層体を有する。
多層配線層は、層間絶縁膜2に形成された下穴にバリアメタル68を介してプラグ67が埋め込まれている。多層配線層は、層間絶縁膜4及びバリア絶縁膜3に形成された配線溝にバリアメタル6を介して第1配線5が埋め込まれている。多層配線層は、エッチングストッパ膜16及び層間絶縁膜17に形成された配線溝に第2配線18が埋め込まれており、層間絶縁膜15、保護絶縁膜14、及びハードマスク膜12に形成された下穴にプラグ19´が埋め込まれており、第2配線18とプラグ19´が一体となっており、第2配線及びプラグ19´の側面と底面がバリアメタル20によって覆われている。多層配線層は、層間絶縁膜32及びバリア絶縁膜21に形成された下穴、及び、層間絶縁膜34及びエッチングストッパ膜33に形成された配線溝にバリアメタル36を介して配線35が埋め込まれている。多層配線層は、層間絶縁膜38及びバリア絶縁膜37に形成された下穴、及び、層間絶縁膜40及びエッチングストッパ膜39に形成された配線溝にバリアメタル42を介して配線41が埋め込まれている。多層配線層は、層間絶縁膜44及びバリア絶縁膜43に形成された下穴、及び、層間絶縁膜46及びエッチングストッパ膜45に形成された配線溝にバリアメタル48を介して配線47が埋め込まれている。多層配線層は、層間絶縁膜50及びバリア絶縁膜49に形成された下穴、及び、層間絶縁膜52及びエッチングストッパ膜51に形成された配線溝にバリアメタル54を介して配線53が埋め込まれている。多層配線層は、層間絶縁膜56及びバリア絶縁膜55に形成された下穴、及び、層間絶縁膜58及びエッチングストッパ膜57に形成された配線溝にバリアメタル60を介して配線59が埋め込まれている。多層配線層は、層間絶縁膜62及びバリア絶縁膜61に形成された下穴にバリアメタル65を介して配線64が埋め込まれており、層間絶縁膜62上にバリアメタル65を介して配線64が形成されており、配線64上にバリアメタル66が形成されており、バリアメタル66、配線64、及びバリアメタル65を含む層間絶縁膜62上に保護絶縁膜63が形成されている。
選択トランジスタ70のソース/ドレイン電極は、対応するプラグ67、第1配線5、プラグ19´、第2配線18、配線35、41、47、53、59を介して最上部の配線64に電気的に接続されている。
絶縁性バリア膜7は、第1配線5上にて開口部を有する。絶縁性バリア膜7の開口部の壁面は、第1配線5から離れるにしたがい広くなったテーパ面となっている。絶縁性バリア膜7の開口部のテーパ面は、第1配線5の上面に対し85°以下に設定されている。
多層配線層は、絶縁性バリア膜7に形成された開口部にて、下部電極となる第1配線5上に抵抗変化素子膜9、第1上部電極10、及び第2上部電極11の順に積層した抵抗変化素子22が形成されており、第2上部電極11上にハードマスク膜12が形成されており、抵抗変化素子膜9、第1上部電極10、第2上部電極11、及びハードマスク膜12の積層体の上面乃至側面が保護絶縁膜14で覆われている。
抵抗変化素子22は、下部電極となる第1配線5と、プラグ19を介して第2配線18と電気的に接続された上部電極10、11と、の間に抵抗変化素子膜9が介在した構成となっている。抵抗変化素子膜9は、第1配線5、絶縁性バリア膜7の開口部のテーパ面、乃至絶縁性バリア膜7上に形成されている。抵抗変化素子22は、絶縁性バリア膜7に形成された開口部の領域にて抵抗変化素子膜9と第1配線5が直接接しており、第2上部電極11上にてプラグ19と第2上部電極11とがバリアメタル20を介して接続されている。プラグ19は、層間絶縁膜15、保護絶縁膜14、及びハードマスク膜12に形成された下穴にバリアメタル20を介して埋め込まれている。
配線(プラグを含む;5、18、19、19´、35、41、47、53、59)には銅を用いることができる。最上層の配線64にはAlを用いることができる。プラグ67にはタングステンを用いることができる。バリアメタル(6、20、36、42、48、54、60)にはTa/TaN積層体を用いることができる。バリアメタル65、66にはTi/TiN積層体を用いることができる。バリアメタル68にはTiNを用いることができる。層間絶縁膜(2、4、15、17、32、34、38、40、44、46、50、52、56、58)には比誘電率3以下のSiOCH膜を用いることができる。層間絶縁膜62にはシリコン酸化膜を用いることができる。保護絶縁膜63にはシリコン窒化酸化膜を用いることができる。第1配線5上の絶縁性バリア膜7にはSiNを用い、絶縁性バリア膜7以外の絶縁性バリア膜(バリア絶縁膜、エッチングストッパ膜を含む;3、16、21、33、37、43、49、55、61)には比誘電率の低いSiCN膜を用いることができる。
抵抗変化素子22において、下部電極となる第1配線19には銅を用い、抵抗変化素子膜9にはTaSiOを用い、第1上部電極10にはRuを用い、第2上部電極11にはTaNを用い、第2上部電極11上のハードマスク膜12にはSiN膜を用い、ハードマスク膜12を含む抵抗変化素子22を覆う保護絶縁膜14には高密度プラズマCVDにより形成したSiN膜を用いることができる。
実施例6に係る半導体装置の製造方法は、抵抗変化素子22の周辺については実施例1と同様な製造方法により作成することができ、その他の部分については当該技術分野における一般的な手法を用いることができる。
なお、実施例6では、実施例1に係る半導体装置と同様な構成の抵抗変化素子22を適用した例を説明したが、これに限定されるものではなく、実施例2〜5に係る半導体装置と同様な構成の抵抗変化素子を適用することもできる。
また、実施例6では、抵抗変化素子22を多層配線層の内部に一層形成した例を説明したが、図16に示すように、抵抗変化素子22、22´を多層配線層の内部にて垂直方向に複数層形成することもできる。図16では、抵抗変化素子22´の下部電極は、第2配線18と電気的に接続され、抵抗変化素子22´の上部電極は配線35のプラグと電気的に接続され、第2配線18は抵抗変化素子22´の下部電極を兼ねている。なお、複数の抵抗変化素子は別層だけでなく同一層に形成してもよい。最先端のULSIでは5層以上の銅配線を用いてトランジスタ間を接続することが多く、配線層数が多い場合には10層以上となる。本発明では配線の上部になら、どの層にも少ない工程数で抵抗変化素子を形成することができるようになるため、図16のように複数の抵抗変化素子22、22´を形成することができる。このような積層構造は、前述のFPGA用のスイッチング素子としてだけでなく、大規模なメモリ量を実現するメモリ素子構造としても、有効である。
実施例6によれば、実施例1と同様な効果を奏するとともに、抵抗変化素子22上のプラグ(図15の19)と、抵抗変化素子22の領域外の同一層のプラグ(図14の19´)とを同時に形成することで、工程の簡略化を図ることができる。また、実施例6のような構造とすることで、最先端のULSIロジック内部に抵抗変化素子を搭載することができるようになる。
本発明の実施例7に係る半導体装置について図面を用いて説明する。図17は、本発明の実施例7に係る半導体装置における抵抗変化素子の抵抗変化特性を示した図である。
実施例7では、実施例5(図13参照)の構造において、TaN/Ru積層下部電極5cの膜厚を5nmとし、NiO膜からなる抵抗変化素子膜9の膜厚5nmとしたものである。このとき、NiO膜は、300℃に加熱された基板上で、Niをターゲットした反応性スパッタ法によって形成することができる。さらに、Ruからなる第1上部電極10を10nmとし、Taからなる第2上部電極11の膜厚を50nmとする。いずれの電極10、11もDCスパッタリングを用いて形成することができる。すなわち、下層の第1配線5(銅配線)が下部電極を兼ねる構造において、第1配線5の上には下から順に、TaN、Ru、NiO、Ruが積層された構造となる。
実施例7の構造の抵抗変化素子の抵抗変化特性を図17に示す。4Vまでの電圧印加によって低抵抗状態(ON状態)へ遷移し、−3Vの電圧印加によって高抵抗状態へ遷移することを確認した。上記動作はいわゆるバイポーラ動作であるが、同一極性の電圧印加(ユニポーラ動作)においても抵抗変化特性を示すことを確認した。
なお、本発明は、銅多層配線内に抵抗変化素子を形成する場合、低抵抗かつ高信頼な素子の形成に関するものであれば、あらゆるものに適用することが可能であり、その利用の可能性において何ら限定するものではない。また、抵抗変化素子の構造は、他の膜との積層構造を用いることによっても本発明はなんら限定されることはない。本発明の構成は、銅配線が抵抗変化素子の下部電極、あるいは下部電極と一体化し、かつ抵抗変化素子の上面は銅プラグによって接続されていることである。
幾つかの好適な実施例に関連付けして本発明を説明したが、これら実施形態および実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではないことが理解できる。
例えば、本願発明者によってなされた発明の背景となった利用分野であるCMOS回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅配線上部に抵抗変化素子を形勢する例について説明したが、本発明はそれに限定されるものではなく、例えば、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)、フラッシュメモリ、FRAM(Ferro Electric Random Access Memory)、MRAM(Magnetic Random Access Memory)、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、MEMS(Micro Electro Mechanical Systems)などの接合にも適用することができる。また、本発明ではスイッチ機能での実施例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。
また、できあがりからも本発明による基板の接合方法を確認することができる。具体的には、デバイスの断面をTEM(Transmission Electron Microscope;透過型電子顕微鏡)観察することで、多層配線に銅配線が用いられていることを確認し、抵抗変化素子が搭載されている場合には、抵抗変化素子の下面が銅配線であり、銅配線が下部電極を兼ねているかを観察することで確認することができ、本発明に記載の構造であるかを確認できる。上部電極に接続するが銅プラグが直接接続しているかを観察することでも確認することができる。さらにTEMに加えEDX(Energy Dispersive X-ray Spectroscopy;エネルギー分散型X線分光法)、EELS(Electron Energy-Loss Spectroscopy;電子エネルギー損失分光法)などの組成分析を行うことで、使用材用の確認をすることができる。さらに、同じく組成分析を行うことで、銅配線上の絶縁性バリア膜と抵抗変化素子の保護膜が同一材料であるかを特定することができる。
本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲および精神に該当するものであることは明白である。
本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
1 半導体基板
2 層間絶縁膜
3 バリア絶縁膜
4 層間絶縁膜
5、5a、5b 第1配線(配線、下部電極)
5c TaN/Ru積層下部電極(第2下部電極)
6、6a、6b バリアメタル
7 絶縁性バリア膜
8 ハードマスク膜(ハードマスク)
9 抵抗変化素子膜
9a 上部抵抗変化素子膜(第2抵抗変化素子膜)
10 第1上部電極
11 第2上部電極
12 ハードマスク膜
13、23、28 ハードマスク膜(第2ハードマスク膜)
14、14´、24、29 保護絶縁膜
15 層間絶縁膜
16 エッチングストッパ膜
17 層間絶縁膜
18、18a、18b 第2配線
19、19a、19b プラグ
20、20a、20b バリアメタル
21 バリア絶縁膜
22、22´、25、26、30、31 抵抗変化素子
32、34 層間絶縁膜
33 エッチングストッパ膜
35 配線
36 バリアメタル
37 バリア絶縁膜
38、40 層間絶縁膜
39 エッチングストッパ膜
41 配線
42 バリアメタル
43 バリア絶縁膜
44、46 層間絶縁膜
45 エッチングストッパ膜
47 配線
48 バリアメタル
49 バリア絶縁膜
50、52 層間絶縁膜
51 エッチングストッパ膜
53 配線
54 バリアメタル
55 バリア絶縁膜
56、58 層間絶縁膜
57 エッチングストッパ膜
59 配線
60 バリアメタル
61 バリア絶縁膜
62 層間絶縁膜
63 保護絶縁膜
64 配線
65、66 バリアメタル
67 プラグ
68 バリアメタル
70 選択トランジスタ
71a、71b 下穴
72a、72b 配線溝
α1 テーパ角度
R1 開口部底径
R2 プラグ底径

Claims (31)

  1. 半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置であって、
    前記抵抗変化素子は、上部電極と下部電極との間に、イオン伝導層が介在した構成であり
    前記多層配線層は、少なくとも、前記下部電極を兼ねる配線と、前記上部電極と電気的に接続されたプラグと、を備え、
    記下部電極を兼ねる前記配線に、前記イオン伝導層へイオン伝導可能な金属を用いることを特徴とする半導体装置。
  2. 前記下部電極を兼ねる前記配線は銅であり、
    前記下部電極と前記イオン伝導層との間に絶縁性バリア膜が介在し、
    前記絶縁性バリア膜は、開口部を有することを特徴とする請求項1記載の半導体装置。
  3. 前記開口部の壁面は、前記下部電極を兼ねる前記配線から離れるにしたがい広くなったテーパ面となっていることを特徴とする請求項2記載の半導体装置。
  4. 前記テーパ面は、前記下部電極を兼ねる前記配線の上面に対し85°以下の角度に設定されていることを特徴とする請求項3記載の半導体装置。
  5. 前記イオン伝導層は、前記開口部において前記下部電極を兼ねる前記配線と接するとともに、前記開口部の壁面で前記絶縁性バリア膜と接することを特徴とする請求項3又は4記載の半導体装置。
  6. 前記プラグと前記上部電極が接続する領域は、前記イオン伝導層と前記配線が接続する領域とは異なる領域に配されていることを特徴とする請求項1乃至のいずれか一に記載の半導体装置。
  7. 前記配線は、Alと合金化、若しくは、表面がシリサイド化又は窒化されていることを特徴とする請求項記載の半導体装置。
  8. 前記イオン伝導層は、Ta、TaSiを含む酸化物であることを特徴とする請求項1乃至のいずれか一に記載の半導体装置。
  9. 前記イオン伝導層は、下からTa、TaSiOの順に積層した積層構造となっていることを特徴とする請求項記載の半導体装置。
  10. 前記上部電極は、前記イオン伝導層側から順に第1上部電極、第2上部電極が積層した構成であり、
    前記第1上部電極は、前記イオン伝導層に係る金属成分よりも酸化の自由エネルギーの絶対値が小さい金属材料を含み、
    前記第2上部電極は、前記プラグと接することを特徴とする請求項1乃至のいずれか一に記載の半導体装置。
  11. 前記第1上部電極は、Pt、Ru、又はそれらの酸化物よりなることを特徴とする請求項10記載の半導体装置。
  12. 前記第2上部電極は、Ti、Ta、W、又はそれらの窒化物よりなることを特徴とする請求候10又は11記載の半導体装置。
  13. 前記上部電極上にハードマスク膜が配され、
    前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体は、上面乃至側面が保護絶縁膜で覆われ、
    前記保護絶縁膜は、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体の外周にて前記絶縁性バリア膜と接し、
    前記プラグは、前記保護絶縁膜及び前記ハードマスク膜に形成された下穴を通じて前記上部電極に電気的に接続されていることを特徴とする請求項乃至12のいずれか一に記載の半導体装置。
  14. 前記上部電極上にハードマスク膜が配され、
    前記ハードマスク膜上に前記ハードマスク膜と材料が異なる第2ハードマスク膜が配され、
    前記第2ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体は、側面が保護絶縁膜で覆われ、
    前記保護絶縁膜は、前記第2ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体の外周にて前記絶縁性バリア膜と接し、
    前記プラグは、前記第2ハードマスク膜、及び前記ハードマスク膜に形成された下穴を通じて前記上部電極に電気的に接続されていることを特徴とする請求項乃至12のいずれか一に記載の半導体装置。
  15. 前記第2ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体は、上面乃至側面が保護絶縁膜で覆われ、
    前記保護絶縁膜は、前記第2ハードマスク膜、前記ハードマスク膜、前記上部電極、及び前記イオン伝導層の積層体の外周にて前記絶縁性バリア膜と接し、
    前記プラグは、前記保護絶縁膜、前記第2ハードマスク膜、及び前記ハードマスク膜に形成された下穴を通じて前記バリアメタルを介して前記上部電極に電気的に接続されていることを特徴とする請求項14記載の半導体装置。
  16. 前記保護絶縁膜は、前記ハードマスク膜及び前記絶縁性バリア膜と同一材料で構成されていることを特徴とする請求項13乃至15のいずれか一に半導体装置。
  17. 前記多層配線層において前記抵抗変化素子と同一層又は別層に形成されるとともに、上部電極と下部電極との間に、抵抗が変化するイオン伝導層が介在した第2抵抗変化素子を備えることを特徴とする、請求項1乃至16のいずれか一に記載の半導体装置。
  18. 前記多層配線層は、少なくとも、前記第2抵抗変化素子の前記下部電極と電気的に接続された第2配線と、前記第2抵抗変化素子の前記上部電極と電気的に接続された第2プラグと、を備え、
    前記第2配線は、前記第2抵抗変化素子の前記下部電極を兼ねることを特徴とする請求項17記載の半導体装置。
  19. 前記第2配線は、前記プラグと一体に構成されることを特徴とする請求項18記載の半導体装置。
  20. 半導体基板上の多層配線層の内部に抵抗変化素子を有する半導体装置の製造方法であって、
    前記抵抗変化素子は、上部電極と下部電極との間に、イオン伝導層が介在した構成であり、
    前記多層配線層は、少なくとも、前記下部電極を兼ねる配線と、前記上部電極と電気的に接続されたプラグと、を備え、
    記下部電極を兼ねる前記配線に、前記イオン伝導層へイオン伝導可能な金属を用い、
    前記配線上に前記イオン伝導層前記上部電極をこの順に形成する工程と、
    前記上部電極上にプラグを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  21. 前記イオン伝導層、前記上部電極を形成する工程の前に、
    前記配線上に絶縁性バリア膜を形成する工程と、
    前記絶縁性バリア膜上に開口部パターンを有するハードマスクを形成する工程と、
    前記ハードマスクをマスクとして前記開口部パターンから露出する前記絶縁性バリア膜を反応性ドライエッチングすることにより、前記絶縁性バリア膜に、前記配線に通ずるととともに壁面が前記配線から離れるにしたがい広くなったテーパ面となった開口部を形成する工程と、
    非反応性ガスを用いたRFエッチングによって前記開口部のテーパ面を所望の角度に調節する工程と、
    を含み、
    前記イオン伝導層、前記上部電極を形成する工程では、前記テーパ面上にも前記イオン伝導層を形成することを特徴とする請求項20記載の半導体装置の製造方法。
  22. 前記ハードマスクは、前記絶縁性バリア膜側から順にSiN/SiOが積層した積層構造となっていることを特徴とする請求項21記載の半導体装置の製造方法。
  23. 前記反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることを特徴とする請求項21又は22に記載の半導体装置の製造方法。
  24. 前記非反応性ガスは、HeArのいずれかであることを特徴とする請求項21乃至23のいずれか一に記載の半導体装置の製造方法。
  25. 前記イオン伝導層、前記上部電極を形成する工程の前に、前記配線に対して、SiHガスを照射する工程を有することを特徴とする請求項20乃至24のいずれか一に記載の半導体装置の製造方法。
  26. 前記イオン伝導層、前記上部電極を形成する工程の前に、前記配線に対して、NH又はNガスを用いたプラズマ処理を行うことを特徴とする請求項20乃至24のいずれか一に記載の半導体装置の製造方法。
  27. 前記イオン伝導層、前記上部電極を形成する工程では、前記開口部における前記下部電極上に前記イオン伝導層、前記上部電極、ハードマスク膜をこの順に形成し、
    前記イオン伝導層、前記上部電極を形成する工程の後であって前記プラグを形成する工程の前に、前記ハードマスク膜、前記上部電極及び前記イオン伝導層の積層体を含む前記絶縁性バリア膜上に保護絶縁膜を形成し、前記保護絶縁膜及び前記ハードマスク膜において前記上部電極に通ずる下穴を形成する工程を含み、
    前記第2ハードマスク膜は、前記ハードマスク膜と異なる材料であることを特徴とする請求項21乃至26のいずれか一に記載の半導体装置の製造方法。
  28. 前記イオン伝導層、前記上部電極を形成する工程では、前記開口部における前記下部電極上に前記イオン伝導層、前記上部電極、ハードマスク膜、第2ハードマスク膜をこの順に形成し、
    前記イオン伝導層、前記上部電極を形成する工程の後であって前記バリアメタルを形成する工程の前に、前記第2ハードマスク膜、前記ハードマスク膜、前記上部電極及び前記イオン伝導層の積層体を含む前記絶縁性バリア膜上に保護絶縁膜を形成する工程と、前記保護絶縁膜、前記第2ハードマスク膜、及び前記ハードマスク膜において前記上部電極に通ずる下穴を形成する工程と、を含み、
    前記第2ハードマスク膜は、前記ハードマスク膜と異なる材料であることを特徴とする請求項21乃至26のいずれか一に記載の半導体装置の製造方法。
  29. 前記イオン伝導層、前記上部電極を形成する工程では、前記開口部における前記下部電極上に前記イオン伝導層、前記上部電極、ハードマスク膜、第2ハードマスク膜をこの順に形成し、
    前記イオン伝導層、前記上部電極を形成する工程の後であって前記バリアメタルを形成する工程の前に、前記第2ハードマスク膜、前記ハードマスク膜、前記上部電極及び前記イオン伝導層の積層体を含む前記絶縁性バリア膜上に保護絶縁膜を形成する工程と、前記第2ハードマスク膜が所定厚さにまで前記保護絶縁膜及び前記前記第2ハードマスク膜を平坦化して削り取る工程と、前記第2ハードマスク膜及び前記ハードマスク膜において前記上部電極に通ずる下穴を形成する工程と、を含み、
    前記第2ハードマスク膜は、前記ハードマスク膜と異なる材料であることを特徴とする請求項21乃至26のいずれか一に記載の半導体装置の製造方法。
  30. 前記保護絶縁膜は、前記ハードマスク膜及び前記絶縁性バリア膜と同一材料であることを特徴とする請求項27乃至29のいずれか一に記載の半導体装置の製造方法。
  31. 前記配線を形成する工程では、前記イオン伝導層の前記下部電極とならない他の配線を同時に形成し、
    前記プラグを形成する工程では、前記他の配線上に他のプラグを形成することを特徴とする請求項20記載の半導体装置の製造方法。
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