WO2012073503A1 - 不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法 - Google Patents

不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法 Download PDF

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敦史 姫野
空田　晴之
早川　幸夫
三河　巧
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パナソニック株式会社
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Definitions

  • the present invention relates to a resistance change type nonvolatile memory element having a resistance change element whose resistance value changes by application of an electric pulse, a nonvolatile memory device using a plurality of the nonvolatile memory elements, and a method for manufacturing the same.
  • the resistance change element is an element that has a property that the resistance value reversibly changes by an electrical signal, and that can store information corresponding to the resistance value in a nonvolatile manner.
  • this resistance change type memory a resistance change layer whose resistance value changes is used as a memory element, and an electric pulse (for example, a voltage pulse) is applied to the resistance change layer to change its resistance value from a high resistance state to a low resistance state. Or from a low resistance state to a high resistance state.
  • an electric pulse for example, a voltage pulse
  • the resistance change type memory performs data storage.
  • the two values of the low resistance state and the high resistance state are clearly distinguished, the low resistance state and the high resistance state are stably changed at high speed, and these two values are held in a nonvolatile manner. It is necessary to
  • Patent Document 1 discloses that a resistance change phenomenon is stabilized by selectively generating an oxidation reaction and a reduction reaction at an electrode interface in contact with a transition metal oxide layer having a high oxygen content. Yes.
  • FIG. 23 is a cross-sectional view showing a variable resistance nonvolatile memory device 50 having the nonvolatile memory element 55 described in Patent Document 1.
  • a first wiring 61 is formed on a substrate 60, and a first interlayer insulating layer 62 is formed so as to cover the first wiring 61.
  • a first plug 64 connected to the first wiring 61 is formed so as to penetrate the first interlayer insulating layer 62.
  • a nonvolatile memory element 55 is formed on the first interlayer insulating layer 62 so as to cover the first plug 64.
  • the nonvolatile memory element 55 includes a lower electrode 65, a resistance change layer 66, and an upper electrode 67.
  • a second interlayer insulating layer 68 is formed so as to cover the nonvolatile memory element 55.
  • a second plug 70 is formed so as to penetrate the second interlayer insulating layer 68. The second plug 70 connects the upper electrode 67 and the second wiring 71.
  • the resistance change layer 66 has a stacked structure of a first resistance change layer 66x and a second resistance change layer 66y.
  • the first variable resistance layer 66x and the second variable resistance layer 66y are made of the same kind of transition metal oxide.
  • the oxygen content of the transition metal oxide forming the second resistance change layer 66y is higher than the oxygen content of the transition metal oxide forming the first resistance change layer 66x.
  • Non-Patent Document 1 discloses a nonvolatile memory composed of 1T1R (one transistor and one resistance) type memory cell using a transition metal oxide as a resistance change layer.
  • the transition metal oxide thin film is usually an insulator. Therefore, in order to change the resistance value in pulses, the resistance change layer breaks (initial break) in the initial state, thereby forming a conductive path that can switch the resistance value between the high resistance state and the low resistance state.
  • “Initial breakdown” means that the resistance change layer after manufacture reversibly transitions between a high resistance state and a low resistance state according to the applied voltage value (or polarity of the applied voltage). It is a process to change to a state that can be done.
  • the initial breakdown is a voltage (initial breakdown voltage) larger than the write voltage for a manufactured resistance change layer having a very high resistance value or a nonvolatile memory element including the resistance change layer. Is applied. By this initial break, the resistance change layer can reversibly transition between the high resistance state and the low resistance state, and the resistance value thereof decreases.
  • the conventional nonvolatile memory element has a problem that the initial breakdown voltage varies due to the formation of a leak path in the wiring formation process.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a nonvolatile memory element, a nonvolatile memory device, and a method for manufacturing the nonvolatile memory element that can prevent the formation of a leak path in a wiring formation process. .
  • a nonvolatile memory element includes an oxygen-deficient transition metal sandwiched between a first electrode, a second electrode, the first electrode, and the second electrode.
  • a non-volatile memory element including a variable resistance layer that changes to a first metal wiring, a plug formed on the first metal wiring and connected to the first metal wiring, A stacked body including one electrode, the second electrode, and the variable resistance layer, and formed on the plug, the plug being connected to one of the first electrode and the second electrode; and on the stacked body And is directly connected to the other of the first electrode and the second electrode.
  • a part of a lower surface of the second metal wiring is formed from an upper surface of the multilayer body. Present on the lower side.
  • the sidewall of the stacked body including the resistance change element is covered with the sidewall protective layer. Accordingly, the nonvolatile memory element according to one embodiment of the present invention can prevent a leak path from being formed between the second metal wiring and the resistance change layer in the wiring formation process.
  • the sidewall protective layer may include any of oxide, nitride, and oxynitride.
  • the sidewall protective layer may include any of silicon nitride, aluminum oxide, and titanium oxide.
  • the variable resistance layer includes the first variable resistance layer made of the transition metal oxide and the transition metal oxide, and has an oxygen content higher than that of the first variable resistance layer. You may have a 2nd resistance change layer.
  • the variable resistance layer includes the first variable resistance layer made of the transition metal oxide and the transition metal oxide, and has an oxygen content higher than that of the first variable resistance layer.
  • a second variable resistance layer formed on the sidewalls of the first variable resistance layer and the second variable resistance layer, and made of the transition metal oxide, containing oxygen from the first variable resistance layer. And a resistive layer having a high rate.
  • the resistance change layer may include any of oxygen-deficient tantalum oxide, oxygen-deficient hafnium oxide, and oxygen-deficient zirconium oxide.
  • the second electrode includes a metal selected from iridium, platinum, palladium, copper, and tungsten, a combination of these metals, or an alloy of these metals.
  • a trapezoidal shape with an angle of less than 90 degrees formed by an extension line of the upper surface of the laminated body and the side wall of the laminate may be used.
  • the cross-sectional shape of the stacked body is trapezoidal.
  • the sidewall protective layer is formed using plasma CVD or sputtering, which is inferior in step coverage as compared with low pressure CVD (Chemical Vapor Deposition)
  • the cross-sectional shape is rectangular
  • a sidewall protective layer is easily formed on the side surface of the laminate. Therefore, the side surface of the multilayer body including the resistance change element can be covered without interruption by the sidewall protective layer.
  • the film thickness formed on the shoulder portion at the upper end of the laminated body tends to be thick, so-called overhang shape tends to occur.
  • the side wall protective layer is formed in the overhang shape on the shoulder portion at the upper end of the laminated body in the process of forming the second metal wiring and the side surface of the resistance change layer. This is effective in preventing the formation of a leak path due to contact.
  • the nonvolatile memory element according to one embodiment of the present invention can further suppress oxidation from the side surface of the resistance change layer and further prevent formation of a leak path between the second metal wiring and the side surface of the resistance change layer.
  • the nonvolatile memory device is a nonvolatile memory device including a plurality of the nonvolatile memory elements, and the nonvolatile memory device includes the first metal wiring in a first direction.
  • Each set of the plug and the laminate is formed, and the sidewall protective layer covers the sidewalls of the plurality of laminates.
  • the sidewall protective layer may be formed separately for each of the plurality of stacked bodies.
  • the sidewall protective layer is formed separately for each stacked body including the resistance change element, the sidewall protective layer does not exist in a region where the stacked body is not formed. Therefore, the dry etching process when forming the lead-out contact for connecting the first metal wiring and the second metal wiring in the region where the stacked body is not provided is facilitated.
  • the stacked body is further formed between the first electrode and the resistance change layer, and is sandwiched between the semiconductor layer connected to the first electrode, the semiconductor layer, and the resistance change layer.
  • An intermediate electrode wherein the first electrode, the semiconductor layer, and the intermediate electrode constitute a diode element, and the intermediate electrode, the resistance change layer, and the second electrode constitute a resistance change element. Also good.
  • the nonvolatile memory device can realize a variable resistance nonvolatile memory device that has a large capacity and can be highly integrated without providing a switching element such as a transistor.
  • the diode element has a non-linearity in which the electric resistance is very high when the applied voltage is lower than the critical voltage, and on the other hand, when the voltage exceeds the critical voltage, the electric resistance sharply decreases and a large current flows. It is defined as a two-terminal element having electrical resistance characteristics.
  • an MSM (Metal-Semiconductor-Metal) diode As a two-terminal element having such characteristics, for example, an MSM (Metal-Semiconductor-Metal) diode, an MIM (Metal-Insulator-Metal) diode, or a varistor is known.
  • MSM Metal-Semiconductor-Metal
  • MIM Metal-Insulator-Metal
  • a laminate including a resistance change element and a diode element is covered with a side wall protective layer.
  • a side wall protective layer it can suppress that a semiconductor layer is oxidized from a side wall part by the film-forming process or heat processing of the interlayer insulation layer in a manufacturing process. Therefore, it can suppress that the effective cross-sectional area of a diode element shrinks. Therefore, a decrease in current capacity that can be passed through the diode element can be prevented, so that a nonvolatile memory device including a diode element having a high current capacity can be realized.
  • the semiconductor layer may include nitrogen-deficient silicon nitride.
  • the stacked body further includes a semiconductor layer formed between the first electrode and the resistance change layer and connected to the first electrode and the resistance change layer, the first electrode and the resistance Both the change layers may be made of a material having a higher work function than the semiconductor layer.
  • the nonvolatile memory device can realize a variable resistance nonvolatile memory device that has a large capacity and can be highly integrated without providing a switching element such as a transistor.
  • a laminate including a resistance change element and a diode element is covered with a side wall protective layer.
  • a side wall protective layer it can suppress that a semiconductor layer is oxidized from a side wall part by the film-forming process or heat processing of the interlayer insulation layer in a manufacturing process. Therefore, it can suppress that the effective cross-sectional area of a diode element shrinks. Therefore, a decrease in current capacity that can be passed through the diode element can be prevented, so that a nonvolatile memory device including a diode element having a high current capacity can be realized.
  • the laminate can be composed of four layers, the laminate can be simplified and thinned. Thereby, the influence of the parasitic resistance can be reduced, so that the current density can be easily controlled.
  • the processing accuracy can be increased, dimensional variations can be reduced. Therefore, variation in current density flowing in the stacked body can be reduced, so that a decrease in yield of the nonvolatile memory device can be prevented and reliability can be improved.
  • a part of the lower surface of the second metal wiring may be present below the upper surface of the resistance change layer.
  • a method for manufacturing a nonvolatile memory element includes an oxygen-deficient transition metal oxide sandwiched between a first electrode and a second electrode, the first electrode, and the second electrode. And reversibly changing between a high resistance state and a low resistance state having a resistance value lower than that of the high resistance state, based on an electrical signal applied between the first electrode and the second electrode.
  • a method of manufacturing a nonvolatile memory element including a resistance change layer, the first step of forming a first metal wiring, and a plug connected to the first metal wiring on the first metal wiring And the first electrode, the second electrode, and the variable resistance layer on the plug, and the plug is connected to one of the first electrode and the second electrode.
  • a third step of forming a laminate and covering the side walls of the laminate A fourth step of forming a sidewall protective layer having an oxygen barrier property, and a fifth step of forming a second metal wiring directly connected to the other of the first electrode and the second electrode on the laminate. And a part of the lower surface of the second metal wiring exists below the upper surface of the stacked body.
  • the side wall of the resistance change layer is covered with the side wall protective layer by such a manufacturing method.
  • the step of forming the second metal wiring even if the bottom of the wiring trench for embedding and forming the second metal wiring is deeply dug up to the depth at which the side wall of the resistance change layer is exposed. It is possible to prevent the second metal wiring from coming into contact with the resistance change layer.
  • the second metal wiring is originally in contact with only the upper electrode (for example, the second electrode). Therefore, it is possible to prevent formation of a leak path through which current flows from the second metal wiring to the resistance change layer without passing through the upper electrode.
  • a sufficient breakdown voltage is applied to the variable resistance layer, so that the initial breakdown rate and yield of the variable resistance element can be increased. Therefore, it is possible to manufacture a highly reliable nonvolatile semiconductor memory device having excellent resistance change characteristic reproducibility.
  • the nonvolatile memory element since the side wall of the laminate is covered with the side wall protective layer, the resistance change layer is oxidized from the side surface by the film formation process and the heat treatment process of the interlayer insulating layer in the manufacturing process after the resistance change element is formed. Can be suppressed. Thereby, it can suppress that the effective cross-sectional area of a resistance change layer varies. Accordingly, the nonvolatile memory element according to one embodiment of the present invention can suppress variations in the initial breakdown voltage, and thus can suppress a decrease in yield.
  • a method for manufacturing a nonvolatile memory device is a method for manufacturing a nonvolatile memory device including a plurality of the nonvolatile memory elements, including the method for manufacturing the nonvolatile memory element.
  • the side walls of the plurality of stacked bodies are covered. Wherein forming the sidewall protective layer.
  • the fourth step may include a step of forming the sidewall protective layer and a step of removing the sidewall protective layer other than the sidewall portion of the stacked body.
  • the sidewall protective layer is formed separately for each stacked body including the resistance change element. Thereby, a side wall protective layer does not exist in the area
  • the present invention can be realized not only as such a nonvolatile memory element and a nonvolatile memory device, but also as a semiconductor integrated circuit (LSI) that realizes such a nonvolatile memory element or a nonvolatile memory device.
  • LSI semiconductor integrated circuit
  • the present invention can provide a nonvolatile memory element, a nonvolatile memory device, and a manufacturing method thereof that can prevent the formation of a leak path in the wiring forming process.
  • FIG. 1 is a cross-sectional view showing a configuration example of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 2 is a cross-sectional view showing the method for manufacturing the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 3 is a cross-sectional view showing the method for manufacturing the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 4 is a cross-sectional view showing the method for manufacturing the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 5 is a cross-sectional view showing the method for manufacturing the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 1 is a cross-sectional view showing a configuration example of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 2 is a cross-sectional view showing the method for manufacturing the nonvolatile memory element according to Embodiment 1
  • FIG. 6 is a cross-sectional view showing the method for manufacturing the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 7 is a cross-sectional view showing the method for manufacturing the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 8 is a cross-sectional view showing the method for manufacturing the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 9 is a cross-sectional view showing the method for manufacturing the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 10 is a cross-sectional view showing the method for manufacturing the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 10 is a cross-sectional view showing the method for manufacturing the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 11 is a cross-sectional view showing the method for manufacturing the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 12 is a cross-sectional view showing the method for manufacturing the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 13 is a cross-sectional view showing a modification of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 14 is a plan view showing a configuration example of the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 15 is a cross-sectional view illustrating a configuration example of the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 16 is a cross-sectional view showing a configuration example of the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 17 is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 18 is a cross-sectional view illustrating the method for manufacturing the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 19 is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 20 is a cross-sectional view illustrating the method for manufacturing the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 21 is a cross-sectional view showing a configuration example of the nonvolatile memory device according to Embodiment 3 of the present invention.
  • FIG. 22 is a cross-sectional view showing a configuration example of a nonvolatile memory device according to a modification of the embodiment of the present invention.
  • FIG. 23 is a cross-sectional view showing a configuration example of a conventional nonvolatile memory element.
  • FIG. 24 is a structural cross-sectional view for explaining a problem of a conventional nonvolatile memory element.
  • the conductive path formed by the initial break is considered to have a filament-like shape.
  • the cross-sectional area of the horizontal cross section of the conductive path is considerably smaller than the cross-sectional area of the horizontal cross section of the variable resistance element.
  • the conventional nonvolatile memory element has a problem that the initial breakdown voltage necessary for forming the conductive path varies among the plurality of variable resistance elements.
  • the initial breakdown voltage changes sensitively depending on the dimensions of the resistance change element. Therefore, in the variable resistance element using such an electrode material, the variation in the initial breakdown voltage between the variable resistance elements is particularly large.
  • the oxygen-deficient transition metal oxide constituting the resistance change layer is easily oxidized. Therefore, by oxidation of the resistance change layer by heat, plasma, raw material gas, etc. in the film formation process of the interlayer insulation layer for covering the resistance change layer, and oxygen diffusion from the interlayer insulation layer to the resistance change layer by the subsequent heat treatment The resistance change layer is oxidized from the side. Thereby, an insulating oxide layer is formed around the side surface of the resistance change layer.
  • the conventional nonvolatile memory element has the first problem that the initial breakdown voltage varies due to variations in the effective cross-sectional area of the variable resistance layer.
  • the wiring width of the upper layer wiring 71 is reduced. Even if the electrode width is smaller than the electrode width of the upper electrode 67 of the variable resistance element and no misalignment occurs, considering the wiring longitudinal direction of the upper wiring 71 (direction parallel to the paper surface of FIG. 24), Depending on the film thickness variation of the interlayer insulating layer 68, the bottom position of the wiring trench to be formed may be lowered and deeply dug to a depth at which the side wall of the resistance change layer 65 is exposed (FIG. 24). In this case, there is a concern that a leak path in which a current flows directly from the upper layer wiring to the resistance change layer without passing through the upper electrode of the resistance change element.
  • the conventional nonvolatile memory element has the second problem that the initial breakdown voltage varies due to the formation of a leak path in the wiring formation process.
  • variable resistance element and the manufacturing method thereof according to the embodiment of the present invention described below suppress variations in effective cross-sectional area of the variable resistance layer and prevent the formation of a leak path in the wiring formation process.
  • variations in the initial breakdown voltage can be suppressed.
  • variable resistance nonvolatile memory element hereinafter also simply referred to as a nonvolatile memory element
  • manufacturing method thereof will be described with reference to the drawings.
  • the description with the same reference numerals may be omitted.
  • the drawings schematically show each component for easy understanding, and shapes and dimensions are not accurate.
  • each of the embodiments described below shows a preferred specific example of the present invention.
  • the numerical values, shapes, materials, constituent elements, arrangement positions and connecting forms of the constituent elements, steps, order of steps, and the like shown in the following embodiments are merely examples, and are not intended to limit the present invention.
  • the present invention is limited only by the claims. Therefore, among the constituent elements in the following embodiments, constituent elements that are not described in the independent claims indicating the highest concept of the present invention are not necessarily required to achieve the object of the present invention. It will be described as constituting a preferred form.
  • FIG. 1 is a cross-sectional view showing a configuration example of the nonvolatile memory element 10 according to Embodiment 1 of the present invention.
  • nonvolatile memory element 10 a portion called a memory cell array or a memory main body in a general semiconductor memory device is shown as a nonvolatile memory element 10.
  • the nonvolatile memory element 10 may further include a drive circuit for driving the memory cell array in addition to such a memory cell array.
  • the nonvolatile memory element 10 changes a desired resistance state of the resistance change element 114 by supplying an electric pulse for data writing from the drive circuit to the memory cell array. Further, the nonvolatile memory element 10 reads a desired resistance state of the variable resistance element 114 by supplying an electric pulse for reading data from the drive circuit to the memory cell array.
  • the first interlayer insulating layer 101 is formed on a semiconductor substrate (not shown) on which transistors and the like are formed, and is made of, for example, silicon oxide.
  • the first metal wiring 103 is formed in the first interlayer insulating layer 101 and is, for example, a copper wiring. Note that the first metal wiring 103 may be made of a metal other than copper (for example, aluminum).
  • the first liner layer 104 is formed on the first interlayer insulating layer 101 including the first metal wiring 103, and is made of, for example, silicon nitride (film thickness 30 to 200 nm).
  • the second interlayer insulating layer 105 is formed on the first liner layer 104, and is made of, for example, silicon oxide (film thickness: 100 to 500 nm).
  • the plug 107 (with a diameter of 50 to 200 nm) is formed in the first liner layer 104 and the second interlayer insulating layer 105, and is electrically connected to the first metal wiring 103.
  • the resistance change element 114 is formed on the second interlayer insulating layer 105 and connected to the plug 107.
  • the resistance change element 114 is formed as a dot-shaped stacked body 150.
  • the resistance change element 114 includes a first electrode 108, a resistance change layer 113, and a second electrode 111.
  • the resistance change layer 113 is sandwiched between the first electrode 108 and the second electrode 111. Further, the resistance change layer 113 is made of an oxygen-deficient transition metal oxide, and based on an electrical signal applied between the first electrode 108 and the second electrode 111, the high resistance state and the high resistance It reversibly changes between a low resistance state having a resistance value lower than that of the state. In addition, the resistance change layer 113 has a stacked configuration of the first resistance change layer 109 and the second resistance change layer 110.
  • the sidewall protective layer 115 is formed on the sidewall portion of the resistance change element 114 and the second interlayer insulating layer 105 so as to cover the sidewall of the multilayer body 150.
  • the sidewall protective layer 115 is made of, for example, silicon nitride (film thickness 20 to 50 nm).
  • the sidewall protective layer 115 is made of oxide, nitride, or oxynitride (eg, aluminum oxide or titanium oxide) having insulating properties and oxygen barrier properties in addition to silicon nitride. May be.
  • the third interlayer insulating layer 116 is formed on the second interlayer insulating layer 105 including the resistance change element 114 and the sidewall protective layer 115.
  • the second metal wiring 119 is formed in the third interlayer insulating layer 116 and above the stacked body 150.
  • the second metal wiring 119 is directly connected to the second electrode 111 constituting the resistance change element 114.
  • the second metal wiring 119 includes a metal portion and a third barrier metal layer 117 formed of a conductive material.
  • the third barrier metal layer 117 is formed on the outer periphery of the metal portion.
  • the upper surface of the stacked body 150 is, for example, a portion of the upper surface of the stacked body 150 that is located on the uppermost side in the vertical direction (the direction perpendicular to the main surface of the semiconductor substrate).
  • the upper surface of the stacked body 150 may be an average value of the positions in the vertical direction of the upper surface of the stacked body 150, or may be a portion positioned on the lowermost side in the vertical direction on the upper surface of the stacked body.
  • the lower surface of the second metal wiring 119 is the lower surface of the third barrier metal layer 117 included in the second metal wiring 119. For example, in FIG. 1, a part of the lower surface of the second metal wiring 119 exists below the upper surface of the second electrode 111 and above the lower surface.
  • the resistance change layer 113 is composed of an oxygen-deficient transition metal oxide (for example, an oxygen-deficient tantalum oxide).
  • An oxygen-deficient transition metal oxide is a state where the composition x of oxygen O is stoichiometrically stable when M is the transition metal and O is the transition metal oxide and MO x is the transition metal oxide.
  • An oxide with a composition usually less than that of an insulator.
  • Ta 2 O 5 is in a stoichiometrically stable state. Therefore, when 0 ⁇ x ⁇ 2.5, it can be said that it is an oxygen-deficient tantalum oxide.
  • the electrical resistance value reversibly changes in accordance with the application of a predetermined electrical pulse having a different polarity, and stable rewriting characteristics. It is possible to realize a nonvolatile memory element using the resistance change phenomenon.
  • the basic configuration, manufacturing method, and operation characteristics of such a resistance change element are described in detail in, for example, Patent Document 2 that is a related patent.
  • the resistance change layer is not limited to the oxygen-deficient tantalum oxide described above, but may be another oxygen-deficient transition metal oxide, such as hafnium oxide or zirconium oxide. I do not care.
  • hafnium oxide assuming that the composition of hafnium oxide is HfO x , about 0.9 ⁇ x ⁇ 1.6 is preferable, and when zirconium oxide is used, the composition of zirconium oxide is Assuming ZrO x , about 0.9 ⁇ x ⁇ 1.4 is preferable. By adopting such a composition range, a stable resistance changing operation can be realized.
  • the resistance change layer 113 may be formed of a stacked body of the first resistance change layer 109 and the second resistance change layer 110, and in this case, the second resistance change The layer 110 is connected to the second electrode 111, and the oxygen content rate of the second resistance change layer 110 is higher than the oxygen content rate of the first resistance change layer 109.
  • the oxygen content of the first resistance change layer 109 is 44.4 to 65.5 tm%.
  • the oxygen content of the second resistance change layer 110 is 67.7 to 71.4 atm% (when expressed as TaO y , 2.1 ⁇ y ⁇ 2.5).
  • the transition metal oxide layer has a stacked structure of tantalum oxide.
  • the transition metal oxide layer has, for example, a stacked structure of hafnium oxide or zirconium oxide.
  • a laminated structure or the like may be used.
  • the composition of the first hafnium oxide is HfO x and the composition of the second hafnium oxide is HfO y , 0.9 ⁇ x ⁇ 1.6
  • y is about 1.8 ⁇ y ⁇ 2.0
  • the thickness of the second hafnium oxide is 3 nm or more and 4 nm or less.
  • the composition of the first zirconium oxide is ZrO x and the composition of the second zirconium oxide is ZrO y , 0.9 ⁇ x ⁇ 1.4 It is preferable that y is about 1.9 ⁇ y ⁇ 2.0, and the film thickness of the second zirconium oxide is 1 nm or more and 5 nm or less.
  • a first hafnium oxide layer is formed on the lower electrode by a so-called reactive sputtering method using an Hf target and sputtering in argon gas and oxygen gas.
  • the second hafnium oxide layer can be formed by exposing the surface of the first hafnium oxide layer to a plasma of argon gas and oxygen gas after forming the first hafnium oxide layer.
  • the oxygen content of the first hafnium oxide layer can be easily adjusted by changing the flow ratio of oxygen gas to argon gas during reactive sputtering, as in the case of the tantalum oxide described above. This treatment can be performed at room temperature without particularly heating the substrate.
  • the film thickness of the second hafnium oxide layer can be easily adjusted by the exposure time of argon gas and oxygen gas to the plasma.
  • the composition of the first hafnium oxide layer is expressed as HfO x and the composition of the second hafnium oxide layer is expressed as HfO y , 0.9 ⁇ x ⁇ 1.6, 1.8 ⁇ y ⁇ 2.0
  • the thickness of the second hafnium oxide layer can realize stable resistance change characteristics in the range of 3 nm to 4 nm.
  • a first zirconium oxide layer is formed on the lower electrode by so-called reactive sputtering using Zr as a target and sputtering in argon gas and oxygen gas.
  • the second zirconium oxide layer can be formed by exposing the surface of the first zirconium oxide layer to a plasma of argon gas and oxygen gas after forming the first zirconium oxide layer.
  • the oxygen content of the first zirconium oxide layer can be easily adjusted by changing the flow ratio of oxygen gas to argon gas during reactive sputtering, as in the case of the tantalum oxide described above. This treatment can be performed at room temperature without particularly heating the substrate.
  • the film thickness of the second zirconium oxide layer can be easily adjusted by the exposure time of the argon gas and oxygen gas to the plasma.
  • the composition of the first zirconium oxide layer is expressed as ZrO x and the composition of the second zirconium oxide layer is expressed as ZrO y , 0.9 ⁇ x ⁇ 1.4, 1.9 ⁇ y ⁇ 2.0
  • a stable resistance change characteristic can be realized when the thickness of the second zirconium oxide layer is in the range of 1 nm to 5 nm.
  • a noble metal material such as iridium or platinum for the second electrode 111 included in the resistance change element 114.
  • the standard electrode potential for iridium and platinum is about 1.2 eV.
  • the standard electrode potential is one index of the ease of oxidation. If this value is large, it means that it is difficult to oxidize, and if it is small, it means that it is easily oxidized.
  • the oxidation reaction occurs on the resistance change layer side as the difference in standard electrode potential between the metals constituting the electrode and the resistance change layer increases, the resistance change easily occurs. Further, as this difference becomes smaller, resistance change hardly occurs due to an oxidation reaction in the electrode. From these facts, it is presumed that the ease of oxidation of the resistance change layer at the interface between the electrode and the resistance change layer plays a major role in the mechanism of the resistance change phenomenon.
  • the standard electrode potential of tantalum is about ⁇ 0.6 eV, which is lower than the standard electrode potential of iridium and platinum. Therefore, the second electrode 111 and the resistance change layer 113 (second resistance change layer) made of iridium or platinum are used. Oxidation and reduction reactions of the oxygen-deficient tantalum oxide take place at the interface with the layer 110). As a result, oxygen is exchanged in the resistance change layer 113 and between the resistance change layer 113 and the second electrode 111, thereby causing a resistance change phenomenon.
  • examples of materials having a higher standard electrode potential than tantalum include iridium, platinum, palladium, copper, and tungsten.
  • the first electrode 108 is made of a material that has a standard electrode potential lower than or equal to that of tantalum and is less likely to change in resistance, thereby providing stable memory characteristics.
  • tantalum, tantalum nitride, titanium, titanium nitride, titanium-aluminum nitride, or the like can be used for the first electrode 108.
  • the resistance change layer 113 a transition metal oxide such as an oxygen-deficient tantalum oxide is used, and a stacked structure including the first resistance change layer 109 and the second resistance change layer 110 is used.
  • the oxygen content rate of the second resistance change layer 110 is set higher than the oxygen content rate of the first resistance change layer 109, the resistance change element 114 is provided by the presence of the second resistance change layer 110.
  • the initial resistance is very high. Therefore, in order to obtain resistance change characteristics, an electric pulse (initial breakdown voltage) higher than a voltage used for normal resistance change is applied to the resistance change layer 113 in the initial state, thereby changing the conductive path to the resistance change layer 113. It is necessary to form (break down) inside. Such processing is called an initial break.
  • the resistance change layer 110 In the initial breakdown, by applying an initial breakdown voltage to the resistance change layer 113, a current is passed through the second resistance change layer 110 that is a high oxygen content layer (ie, high resistance layer) of the resistance change layer 113. Thus, the resistance value of the second resistance change layer 110 is changed from a very high initial resistance value (1 ⁇ 10 6 to 1 ⁇ 10 8 ⁇ ) to a low resistance value (1 ⁇ 10 2 to 1 ⁇ 10). 4 ⁇ ).
  • the conductive path formed by the initial break has a filament-like shape, and its diameter is considered to be about 10 nm.
  • the inventors have earnestly researched and found that the formation of the conductive path by the initial break treatment greatly depends on the current density flowing in the resistance change layer.
  • characteristics such as retention (data retention) characteristics and endurance (data rewrite resistance) characteristics vary for each nonvolatile memory element.
  • an appropriate initial break voltage cannot be set for all the nonvolatile memory elements, the yield of the nonvolatile memory elements is further reduced. Specifically, if the initial break voltage is too high, the resistance value indicating data “0” becomes low, and the resistance cannot be changed to the high resistance side indicating data “1”. This may cause an endurance failure that prevents rewriting. On the contrary, if the initial break voltage is too low, the resistance value indicating data “0” becomes high. As a result, there is a possibility that a retention failure (data cannot be held) in which data is rewritten due to a change to the high resistance side indicating data “1” having a higher resistance value during data holding.
  • the resistance change layer 113 is oxidized from the side wall by oxygen plasma, a material gas, or the like in the film formation process of the third interlayer insulating layer. Furthermore, oxygen diffusion from the third interlayer insulating layer to the resistance change layer 113 occurs by the heat treatment in the subsequent process. Thereby, it is considered that the resistance change layer 113 is oxidized from the side wall.
  • an insulating oxide layer is formed around the resistance change layer 113 by such unintentional oxidation from the side wall of the resistance change layer 113, the effective cross-sectional area of the resistance change element 114 through which current flows during the initial break is increased. to shrink. Further, the effective cross-sectional area of the variable resistance element 114 varies between the variable resistance elements 114 and within the wafer surface.
  • silicon nitride for the sidewall protective layer 115.
  • the sidewall protective layer 115 made of silicon nitride functions as a barrier film such as moisture and oxygen. Therefore, by covering the resistance change element 114 with the sidewall protective layer 115, the resistance change layer 113 is oxidized from the sidewall portion by the source gas, oxygen plasma, and the like during the formation of the third interlayer insulating layer 116, Further, the oxygen contained in the third interlayer insulating layer 116 can be prevented from diffusing into the resistance change layer 113 by the subsequent heat treatment. Therefore, since the resistance change layer 113 can be prevented from being oxidized from the side wall portion, it is possible to suppress a change in the effective cross-sectional area of the resistance change layer 113 that contributes to the resistance change operation.
  • 2 to 12 are cross-sectional views showing a method for manufacturing the nonvolatile memory element 10 according to the first embodiment. The manufacturing method is demonstrated using these.
  • a first metal wiring 103 is formed on a semiconductor substrate on which transistors and the like are formed in advance, and is connected to the first metal wiring 103 on the first metal wiring 103.
  • Plug 107 is formed.
  • a first interlayer insulating layer 101 made of silicon oxide is formed on a semiconductor substrate using plasma CVD or the like.
  • a wiring trench for embedding and forming the first metal wiring 103 in the first interlayer insulating layer 101 is formed by photolithography and dry etching.
  • a first barrier metal layer 102 for example, a laminated structure of tantalum nitride (5 to 40 nm) and tantalum (5 to 40 nm)
  • copper (50 to 300 nm) serving as a seed layer of wiring material, and Is deposited using a sputtering method or the like.
  • silicon nitride is deposited to a thickness of about 30 to 200 nm using plasma CVD or the like, thereby forming the first liner layer 104 covering the first interlayer insulating layer 101 and the first metal wiring 103.
  • a second interlayer insulating layer 105 is further deposited on the first liner layer 104. If necessary, the level difference on the surface is reduced by the CMP method. Subsequently, a contact hole for embedding and forming the plug 107 connected to the first metal wiring 103 is formed at a predetermined position on the first metal wiring 103 by photolithography and dry etching. Thereafter, a second barrier metal layer 106 made of tantalum nitride (5 to 40 nm) and tantalum (5 to 40 nm) is formed on the second interlayer insulating layer 105 including the formed contact hole, and a wiring material is formed. Copper (50 to 300 nm) is deposited by sputtering or the like.
  • the plug 107 is formed by filling all the contact holes with the second barrier metal layer 106 and copper by further depositing copper using copper as a seed by electrolytic plating or the like. Thereafter, excess copper and the second barrier metal layer 106 on the surface are removed by CMP, and the surface of the second interlayer insulating layer 105 and the surface of the plug 107 are flattened.
  • a laminated body 150 including the resistance change element 114 is formed on the upper surface of the plug 107.
  • a first electrode layer 108a (film thickness is 30 nm) made of tantalum nitride is formed on the second interlayer insulating layer 105 including the plug 107, and an oxygen-deficient tantalum oxide.
  • the resistance change thin film 113a (film thickness is 50 nm) and the second electrode layer 111a containing iridium (film thickness is 50 nm) are deposited so as to be stacked horizontally in this order.
  • any one of tantalum nitride, titanium nitride, and titanium-aluminum nitride which is a conductive film used as a hard mask at the time of dry etching, is formed on the second electrode layer 111a containing the noble metal (
  • titanium-aluminum nitride may be deposited so as to be stacked horizontally (not shown).
  • the first electrode layer, the second electrode layer, and the conductive hard mask are formed by sputtering or the like.
  • the resistance change thin film 113a is formed by a so-called reactive sputtering method in which tantalum is used as a target and sputtering is performed in an argon and oxygen gas atmosphere.
  • the oxygen concentration in the layer is controlled to 44.4 to 65.5 atom% by adjusting the flow rate of oxygen.
  • the resistivity of the resistance change thin film 113a can be adjusted to 0.5 to 20 m ⁇ ⁇ cm (for example, the resistance change thin film 113a having a resistivity of about 2 m ⁇ ⁇ cm can be formed by setting the oxygen concentration to 60 atm%).
  • the 2 O 5 layer may be formed in a thickness range of 2 to 12 nm.
  • the horizontally laminated film is processed by photolithography and dry etching to be connected to the plug 107 and connected to each other in a dot shape (one side is 100 to 400 nm, for example, one side is A laminated body 150 (resistance change element 114) having a horizontal cross-sectional shape of 250 nm is formed.
  • a sidewall protective layer 115 (having a film thickness of 50 nm) made of silicon nitride is deposited on the second interlayer insulating layer 105 including the stacked body 150 by using plasma CVD. To do.
  • low pressure CVD As a method of forming a silicon nitride film having good step coverage on the convex portion, low pressure CVD is usually used. Low pressure CVD can deposit a thin film with good step coverage because of the long mean free process of reactive molecules. However, low pressure CVD cannot be used after wiring formation because the film is formed at a high temperature of 650 to 800 ° C. in the film forming chamber.
  • the sidewall protective layer 115 made of silicon nitride using plasma CVD that can be formed at a lower temperature (250 to 400 ° C.) than low pressure CVD.
  • the etching mechanism is mainly physical when the dot-shaped laminate 150 is processed by dry etching. Because of sputtering, the reaction product of etching or a mixture of sputter-etched noble metals is likely to be redeposited on the sides of the photoresist. Thereby, after removing the photoresist, a fence-like etching residue is easily formed on the side surface and the upper surface of the stacked body 150.
  • the photoresist side portion is eroded while etching the reaction product or the mixture of the noble metal adhering to the photoresist and the side portion of the laminate 150 during the etching process.
  • the cross-sectional shape of the laminated body 150 has a side wall taper angle (an angle formed by the extended line of the upper surface of the laminated body 150 and the side wall of the laminated body 150) of 90 °. It is processed into a trapezoidal shape that is less than that (that is, a forward tapered shape; the width of the upper surface of the laminate 150 is smaller than the width of the bottom surface of the laminate 150).
  • the cross-sectional shape of the laminated body 150 is a trapezoid whose side wall taper angle is less than 90 °, a resistance change element is included even when using plasma CVD, which has inferior step coverage as compared with low pressure CVD.
  • a sidewall protective layer 115 made of silicon nitride can be formed so as to conformally coat the sidewalls of the dot-shaped laminate 150.
  • conformal means shape adaptability and indicates that the sidewall protective layer 115 having a substantially uniform film thickness can be formed without gaps and without being cut off on the upper surface and side surfaces of the laminate 150.
  • the sidewall protective layer 115 made of silicon nitride may be formed by sputtering.
  • a method of sputtering in a mixed gas atmosphere of argon and nitrogen using polycrystalline silicon as a target a so-called reactive sputtering method may be used.
  • the side wall protective layer 115 is formed on the side wall portion of the stacked body 150, particularly at least the side wall of the resistance change layer 113, the resistance change layer 113 which is the object of the present invention is oxidized from the side wall. Prevention of leakage path formation due to contact between the side surface of the resistance change layer 113 and the second metal wiring 119 can be achieved. Therefore, the effect of sufficiently forming the sidewall protective layer 115 can be expected even when sputter film formation having inferior step coverage is used.
  • the second metal wiring 119 connected to the second electrode 111 is formed in the third interlayer insulating layer 116 and on the stacked body 150 including the resistance change element 114. Form.
  • a third interlayer insulating layer 116 made of silicon oxide or the like is formed on the sidewall protective layer 115 by using plasma CVD or the like for embedding the second metal wiring. accumulate.
  • a wiring groove 119a and a contact hole 118a are formed in the third interlayer insulating layer 116 by photolithography and dry etching.
  • the wiring groove 119a is formed so that the second electrode 111 is exposed, and is used for embedding the second metal wiring 119.
  • the contact hole 118 a is formed at a predetermined position where the stacked body 150 is not provided on the first metal wiring 103, and is used for forming a lead contact 118 connected to the first metal wiring 103.
  • the contact hole 118a is first formed by the first photolithography and dry etching, and then the wiring groove 119a is formed by the second photolithography and dry etching.
  • the wiring groove 119a is first formed. It can be formed.
  • the side wall portion of the multilayer body 150 including the resistance change element 114 is covered with the side wall protective layer 115 made of silicon nitride. Thereby, even when the wiring groove 119a is deeply dug, the side wall protective layer 115 is present on the side surface of the resistance change layer 113, so that the resistance change layer 113 can be prevented from being exposed in the wiring groove 119a. .
  • the third interlayer insulating layer 116 made of silicon oxide is etched to expose the sidewall protective layer 115 made of silicon nitride at the bottom of the wiring trench 119a.
  • the step of removing the silicon oxide by dry etching and exposing the sidewall protective layer 115 includes, for example, a chamber pressure of 2.1 Pa and an etching gas of C 5 F 8 , O 2, and Ar of 17 sccm.
  • the flow rate is / 23 sccm / 500 sccm.
  • the etching rate of silicon nitride is as low as 1/20 that of silicon oxide.
  • the sidewall protective layer 115 remains almost unetched on the upper surface and the side surface of the resistance change layer 113. It is possible to prevent the wiring groove 119a from being exposed.
  • the sidewall protective layer 115 exposed at the bottom of the wiring groove 119a is removed by etching, and the wiring groove 119a is formed so that the second electrode 111 is exposed.
  • the etching gas for example, if CHF 3 , O 2 and Ar are used as the etching gas at a flow rate of 40 sccm / 15 sccm / 500 sccm, the silicon nitride etching rate is twice that of silicon oxide. About big. Therefore, the sidewall protective layer 115 on the second electrode 111 can be surely removed, and the region where the bottom of the wiring groove 119a is in contact with the third interlayer insulating layer 116 is not dug deeper.
  • the etching rate in the ion incident direction (vertical direction) is overwhelmingly faster than the etching rate in the other direction (lateral direction). . Therefore, when the sidewall protective layer 115 on the second electrode 111 is removed, only the sidewall protective layer 115 on the second electrode 111 is removed, and the sidewall protective layer 115 on the sidewall portion of the resistance change element 114 is hardly etched. . Thereby, even if the wiring groove 119a is dug deeply, the resistance change layer 113 is not exposed in the wiring groove 119a.
  • RIE reactive ion etching
  • the wiring groove 119a is formed by etching until the hard mask is exposed at the bottom of the wiring groove 119a.
  • the hard mask may be completely removed at this time. Further, since the parasitic resistance can be reduced when the hard mask is completely removed as compared with the case where the hard mask is left, variation in contact resistance can be reduced.
  • the third barrier metal layer 117 (for example, tantalum) is formed in the contact hole 118a and the wiring groove 119a using the same conditions as those for the step of embedding the first metal wiring 103.
  • a nitride (5 to 40 nm) and a laminated structure composed of tantalum (5 to 40 nm) and copper (50 to 300 nm) as a seed layer are deposited using a sputtering method or the like.
  • the copper is further deposited by using the copper of the seed layer as a seed by electrolytic plating or the like, thereby filling all the wiring grooves 119a with copper of the wiring material.
  • excess copper and the third barrier metal layer 117 on the surface are removed by CMP, and the surface of the third interlayer insulating layer 116 and the surface of the second metal wiring 119 are flattened. Thereby, the second metal wiring 119 is formed.
  • a second liner layer 120 covering the second metal wiring 119 is formed by depositing a silicon nitride layer of about 30 to 200 nm, for example, about 50 nm using plasma CVD or the like.
  • the second electrode 111 of the resistance change element 114 is formed of iridium, but the present invention is not limited to this.
  • the second electrode 111 may be formed of any metal of platinum, copper, tungsten, iridium, and palladium, or a combination or alloy of these metals.
  • FIG. 13 is a cross-sectional view showing a nonvolatile memory element 10A that is a modification of the nonvolatile memory element 10 according to Embodiment 1 of the present invention.
  • the nonvolatile memory element 10A is different from the nonvolatile memory element 10 in the configuration of the resistance change layer 113A included in the resistance change element 114A (stacked body 150A).
  • the resistance change layer 113A further includes a resistance layer 112 formed on the side walls of the first resistance change layer 109 and the second resistance change layer 110.
  • the resistance layer 112 is formed of an insulating transition metal oxide having a higher oxygen content than that of the first resistance change layer 109 (Ta 2 O 5 substantially having a stoichiometric ratio in this embodiment). Has been.
  • the current density that flows during the initial break is determined based on the cross-sectional areas of the first resistance change layer 109 and the second resistance change layer 110 that are surrounded by the insulating resistance layer 112.
  • the effective cross-sectional area through which a current flows during the initial break of the resistance change element 114A can be reduced.
  • the current density flowing through the resistance change element 114A increases, so that the initial break voltage can be reduced.
  • electrical defects are reduced by reducing variations in the current density flowing through the resistance change element 114A. Thereby, it is possible to prevent the yield of the nonvolatile memory element 10A from decreasing and improve the reliability.
  • the resistance layer 112 can be formed as follows. In the process shown in FIG. 4, after the resistance change element 114 is formed as the dot-shaped stacked body 150, the side surface of the stacked body 150 is oxidized. Thus, the resistance layer 112 is formed around the side surface of the resistance change region (the first resistance change layer 109 and the second resistance change layer 110) of the resistance change layer 113.
  • the resistance layer 112 that is an insulating region is formed around the first resistance change layer 109 and the second resistance change layer 110, and thus the resistance change element 114A
  • the effective area of the horizontal cross section can be easily reduced.
  • the oxygen concentration is 67.7 to 71.4 atm% close to the stoichiometric ratio, and the insulating property is high.
  • a method for forming the resistance layer 112 made of Ta 2 O 5 RTA or plasma oxidation may be used.
  • the controllability of the film thickness in the horizontal direction with respect to the stacked body 150A of the resistance layer 112, that is, the controllability of the reduction amount of the effective dimension of the resistance change element 114A can be improved.
  • the sidewall of the resistance change element 114A (laminated body 150A) is covered with the sidewall protective layer 115, thereby forming the interlayer insulating layer after the resistance change element 114A is formed and the resistance layer 112 by heat treatment.
  • the change in the film thickness can be prevented. Therefore, fluctuations in the effective area of the horizontal cross section that contributes to the resistance change of the resistance change element 114A can be prevented.
  • Embodiment 2 of the present invention a case where the present invention is applied to a nonvolatile memory device 20 further including a diode element will be described.
  • FIG. 14 is a plan view showing a configuration example of the nonvolatile memory device 20 according to Embodiment 2 of the present invention.
  • 15 and 16 are cross-sectional views showing a configuration example of the nonvolatile memory device 20 according to Embodiment 2 of the present invention.
  • a cross-sectional view of the AA plane in FIG. 14 as viewed in the direction of the arrow corresponds to FIG. 15, and a cross-sectional view of the cross section of the plane along line BB in FIG. 14 corresponds to FIG. .
  • the nonvolatile memory device 20 includes a plurality of first metal wirings 103 formed in a stripe shape in parallel with each other and in parallel with each other. And a plurality of second metal wirings 119 formed in a stripe shape.
  • a plug 107 and a stacked body 150B including a resistance change element 114B and a diode element 123 are respectively formed at positions where the plurality of first metal wirings 103 and the plurality of second metal wirings 119 intersect. ing.
  • the variable resistance element is described as a stacked body.
  • the variable resistance element and the diode element are defined as a stacked body.
  • the first metal wiring 103 and the second metal wiring 119 are orthogonal to each other; however, the first metal wiring 103 and the second metal wiring 119 are not necessarily orthogonal to each other. What is necessary is just to arrange
  • the diode element (current control element) has a threshold voltage in each of the positive applied voltage region and the negative applied voltage region, and is conductive when the absolute value of the applied voltage is larger than the absolute value of each threshold voltage.
  • Non-linear characteristics that turn off when the applied voltage value is in the other region (when the absolute value of the applied voltage is smaller than the absolute value of the corresponding threshold). Have.
  • the configuration of the multilayer body 150B is different from that of the multilayer body 150A with respect to the configuration of the nonvolatile memory element 10A shown in FIG.
  • the stacked body 150B includes a resistance change element 114B and a diode element 123.
  • the stacked body 150B includes the first electrode 108, the semiconductor layer 121, the intermediate electrode 122, the resistance change layer 113A, and the second electrode 111 stacked in this order.
  • the semiconductor layer 121 is formed between the first electrode 108 and the resistance change layer 113 ⁇ / b> A, and is connected to the first electrode 108.
  • the intermediate electrode 122 is sandwiched between the semiconductor layer 121 and the resistance change layer 113A.
  • the diode element 123 includes the first electrode 108, the semiconductor layer 121, and the intermediate electrode 122. Further, the resistance change element 114 ⁇ / b> B includes the intermediate electrode 122, the resistance change layer 113 ⁇ / b> A, and the second electrode 111.
  • a sidewall protective layer 115 made of silicon nitride is formed on the sidewall portion of the stacked body 150B and the second interlayer insulating layer 105.
  • nitrogen-deficient silicon nitride is used for the semiconductor layer 121 constituting the diode element 123
  • tantalum nitride is used for the first electrode 108 and the intermediate electrode 122.
  • the nitrogen-deficient silicon nitride is a composition in which the composition z of nitrogen N is less than the stoichiometrically stable state when the silicon nitride is expressed as SiN z (0 ⁇ z).
  • Nitride Since Si 3 N 4 is in a stoichiometrically stable state, it can be said that it is a nitrogen-deficient silicon nitride when 0 ⁇ z ⁇ 1.33.
  • tantalum nitride is used as the electrode material, SiN z exhibits semiconductor characteristics when 0 ⁇ z ⁇ 0.85. Therefore, by using such a material, an MSM (Metal-Semiconductor-Metal) diode capable of turning on and off a voltage and current sufficient for resistance change can be configured.
  • MSM Metal-Semiconductor-Metal
  • a film of nitrogen-deficient silicon nitride for example, a method of using a polycrystalline silicon as a target and sputtering in a mixed gas atmosphere of argon and nitrogen, a so-called reactive sputtering method is used.
  • the pressure is 0.08 to 2 Pa
  • the substrate temperature is 20 to 300 ° C.
  • the flow rate ratio of nitrogen gas ratio of the flow rate of nitrogen to the total flow rate of argon and nitrogen
  • the DC power is set to 100 to 1300 W.
  • the film formation time is adjusted so that the thickness of the nitrogen-deficient silicon nitride is 5 to 20 nm.
  • the work function of tantalum nitride is 4.6 eV, which is sufficiently higher than the electron affinity of silicon of 3.8 eV. Therefore, the interface between the first electrode 108 and the semiconductor layer 121, and the semiconductor layer 121 and the intermediate electrode 122 A Schottky barrier is formed at the interface.
  • the electrode material of the MSM diode is preferably tantalum, tantalum nitride, titanium, titanium nitride, tungsten, tungsten nitride, or the like.
  • the intermediate electrode 122 functions not only as an upper electrode of the diode element 123 but also as a lower electrode of the resistance change element 114B. Therefore, it is desirable to use tantalum, tantalum nitride, titanium, or titanium nitride for the intermediate electrode 122.
  • the diode element 123 is formed on the lower layer side of the stack having a trapezoidal shape with a taper angle of less than 90 °. Therefore, the cross-sectional area of the diode element 123 can be made larger than the cross-sectional area of the resistance change element 114B. Thereby, since the allowable current of the diode element 123 can be increased, it is possible to suppress the destruction of the diode when the resistance of the resistance change element 114B changes.
  • the semiconductor layer 121 constituting the diode element 123 is also separated from the side wall portion by the film formation process and heat treatment of the interlayer insulating layer after the stacked body 150B is formed. There is a problem that oxidation proceeds. As a result, the effective cross-sectional area of the diode element 123 is reduced, so that the current capacity is reduced.
  • the semiconductor layer 121 can be prevented from being oxidized from the side wall by covering the side wall of the multilayer body 150B including the diode element 123 with the side wall protective layer 115. Thereby, since reduction of the effective area of the diode element 123 can be prevented, a reduction in the current capacity of the diode element 123 can be prevented.
  • 17 to 20 are cross-sectional views of the process of forming the stacked body 150B in the method for manufacturing the nonvolatile memory device 20 according to the second embodiment. The manufacturing method is demonstrated using these.
  • the first metal wiring 103 and the plug 107 are formed in the same manner as the method for manufacturing the nonvolatile memory element 10 of the first embodiment.
  • the electrode layer 111a is stacked.
  • a dot-shaped mask 125 for processing the laminated body into a dot shape is formed at a position corresponding to each plug 107 using a general exposure process and, if necessary, an etching process.
  • a hard mask made of a photoresist mask, aluminum titanium nitride, or the like is preferably used.
  • the second electrode layer 111a and the resistance change thin film 113a are processed into the same dot shape as the mask 125 by dry etching.
  • an insulating resistance layer 112 is formed on the side surfaces of the first resistance change layer 109 and the second resistance change layer 110 by using a plasma oxidation method. Thereby, the cross-sectional area of the effective resistance change element 114B through which a current flows during the initial break is reduced. At this time, since the semiconductor thin film 121a is covered with the intermediate electrode layer 122a, the semiconductor thin film 121a is not exposed to the plasma oxidation process for reducing the cross-sectional area of the resistance change element 114B.
  • the intermediate electrode layer 122a, the semiconductor thin film 121a, and the first electrode layer 108a on the lower layer side of the stacked body 150B are processed into the same dot shape as the mask 125 by dry etching, and finally, The mask 125 is removed.
  • the mask 125 is removed by ashing or wet etching, and when a hard mask is used, the mask 125 may be further removed by dry etching.
  • the resistance change element can be obtained using the plasma oxidation method without reducing the effective cross-sectional area of the diode element 123. Only the effective cross-sectional area through which current flows during the initial break of 114B can be reduced.
  • FIG. 21 is a cross-sectional view showing a configuration example of the nonvolatile memory device 30 according to Embodiment 3 of the present invention.
  • the non-volatile memory device 30 according to the third embodiment of the present invention has substantially the same structure as the non-volatile memory device 20 according to the second embodiment, but the upper electrode of the diode element 123 and the lower part of the resistance change element 114B. In this configuration, the intermediate electrode 122 functioning as an electrode is omitted from the configuration of the second embodiment.
  • the nonvolatile memory device 30 according to the third embodiment of the present invention has the sidewall protective layer 115C formed separately for each stacked body 150C.
  • a Schottky barrier is formed at the interface between the first electrode 108 and the semiconductor layer 121.
  • a material having a work function higher than that of the semiconductor layer 121 for the resistance change layer 113A (first resistance change layer 109) the resistance change layer 113A (first resistance change layer 109) and A Schottky barrier is also formed at the interface with the semiconductor layer 121.
  • the variable resistance element 114C and the diode element 123C can be realized with a four-layer stacked configuration of the first electrode 108, the semiconductor layer 121, the variable resistance layer 113A, and the second electrode 111.
  • the stacked body 150C including the resistance change element 114C and the diode element 123C is simplified and thinned as compared with the nonvolatile memory device 20 illustrated in FIGS.
  • the influence of the parasitic resistance can be reduced, so that the current density can be easily controlled.
  • the processing accuracy can be increased, dimensional variations can be reduced. Therefore, electrical defects are reduced by reducing variations in current density flowing through the stacked body 150C. Thereby, it is possible to prevent a decrease in the yield of the nonvolatile memory device 30 and improve the reliability.
  • the laminated body 150C can be thinned by omitting the intermediate electrode 122, the step coverage of the side wall protective layer 115C formed on the side wall of the laminated body 150C is improved. Thereby, the side wall protective layer 115C can be formed without causing breakage in the side wall of the multilayer body 150C. Therefore, the resistance change layer 113A can be further suppressed from being oxidized from the side wall.
  • oxygen-deficient tantalum oxide for the resistance change layer 113A
  • nitrogen-deficient silicon nitride for the semiconductor layer 121.
  • the work function of tantalum alone is 4.2 eV
  • the work function of tantalum oxide (Ta 2 O 5 ) completely oxidized to a stoichiometric composition is 5.4 eV. Therefore, it is presumed that the work function of the oxygen-deficient tantalum oxide used for the resistance change layer 113A shows a value between 4.2 and 5.4 eV. Therefore, the work function of the oxygen-deficient tantalum oxide is also higher than the electron affinity of silicon, and a Schottky barrier is also formed at the interface between the resistance change layer 113A (first resistance change layer 109) and the semiconductor layer 121.
  • the diode element 123C functions as an MSM diode.
  • the resistance change layer 113A including the resistance layer 112 has been described.
  • the sidewall protective layer 115C is formed separately for each stacked body 150C, but this can be formed as follows.
  • a stacked body 150 including a resistance change element 114 is formed, and a sidewall protective layer 115 is formed thereon. After that, by performing etch back, the sidewall protective layer 115 other than the sidewall portion of the stacked body 150C (on the second electrode 111 and the second interlayer insulating layer 105) is removed.
  • the etching rate in the ion incident direction (longitudinal direction) is not so. It is overwhelmingly faster than the etching rate in the (lateral direction). Therefore, the sidewall protective layer 115C can be left only on the sidewall portion of the stacked body 150C.
  • the sidewall protective layer 115C does not exist in a region where the stacked body 150C is not formed. That is, there is no sidewall protective layer 115C made of silicon nitride between the second interlayer insulating layer 105 made of silicon oxide and the third interlayer insulating layer 116 made of silicon oxide. . Therefore, the dry etching process performed when forming the contact hole 118a for embedding the lead contact 118 in a predetermined position where the stacked body 150C is not provided is facilitated.
  • a part of the lower surface of the second metal wiring 119 exists below the upper surface of the second electrode 111 and above the lower surface, but below the lower surface of the second electrode 111. May be present. In other words, a part of the lower surface of the second metal wiring 119 may exist below the upper surface of the resistance change layer 113.
  • FIG. 22 is a cross-sectional view of the nonvolatile memory device 40 showing an example in which the present invention is applied to the configuration of FIG.
  • the nonvolatile memory device 40 illustrated in FIG. 22 includes a sidewall protective layer 115 in addition to the configuration illustrated in FIG.
  • the configuration and function of the sidewall protective layer 115 are the same as those in the above-described embodiment.
  • the sidewall protective layer 115 is formed on the sidewall portion of the multilayer body so as to cover the sidewall of the multilayer body (nonvolatile memory element 55).
  • a part of the lower surface of the second metal wiring 119 exists below the upper surface of the resistance change layer 113 and above the lower surface.
  • a leak path is formed between the second metal wiring 71 and the resistance change layer 66.
  • the formation of the leak path can be prevented by providing the sidewall protective layer 115.
  • the transition metal oxide as the resistance change layer has been described with respect to tantalum oxide, hafnium oxide, and zirconium oxide.
  • the transition metal oxide sandwiched between the upper and lower electrodes The layer only needs to include an oxide layer of tantalum, hafnium, zirconium, or the like as the main resistance change layer that exhibits resistance change, and may contain, for example, a trace amount of other elements. It is also possible to intentionally include a small amount of other elements by fine adjustment of the resistance value, and such a case is also included in the scope of the present invention. For example, if nitrogen is added to the resistance change layer, the resistance value of the resistance change layer increases and the reactivity of resistance change can be improved.
  • the variable resistance layer includes the first oxygen-deficient transition metal oxide having the composition represented by MO x . 1 and a second region containing a second oxygen-deficient transition metal oxide having a composition represented by MO y (where x ⁇ y), These regions and the second region do not prevent inclusion of a predetermined impurity (for example, an additive for adjusting the resistance value) in addition to the transition metal oxide having the corresponding composition.
  • a predetermined impurity for example, an additive for adjusting the resistance value
  • an unintended trace element may be mixed into the resistive film due to residual gas or outgassing from the vacuum vessel wall. Naturally, it is also included in the scope of the present invention when mixed into the film.
  • nonvolatile memory element is typically realized as an LSI which is an integrated circuit. These may be individually made into one chip, or may be made into one chip so as to include a part or all of them.
  • the present invention can be applied to a variable resistance nonvolatile memory element, a nonvolatile memory device, and a manufacturing method thereof. Further, the present invention is useful for various electronic devices using a nonvolatile memory element and a nonvolatile memory device.
  • Nonvolatile memory element 10, 10A Nonvolatile memory element 20, 30, 40 Nonvolatile memory device 101 First interlayer insulating layer 102 First barrier metal layer 103 First metal wiring 104 First liner layer 105 Second interlayer insulating layer 106 Second barrier metal layer 107 Plug 108 First electrode 108a First electrode layer 109 First variable resistance layer 109a First variable resistance thin film 110 Second variable resistance layer 110a Second variable resistance thin film 111 Second electrode 111a Second electrode layer 112 Resistance layer 113, 113A Resistance change layer 113a Resistance change thin film 114, 114A, 114B, 114C Resistance change element 115, 115C Side wall protective layer 116 Third interlayer insulating layer 117 Third barrier metal layer 118 Lead-out contact 118a Contact hole 119 Second metal wiring 119a Wiring groove 120 Second liner layer 121 Semiconductor layer 121a Semiconductor thin film 122 Intermediate electrode 122a Intermediate electrode layer 123, 123C Diode element 125 Mask 150, 150A, 150B, 150C Laminate

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Abstract

　本発明に係る不揮発性記憶素子（１０）は、第１の金属配線（１０３）と、第１の金属配線（１０３）上に形成され、第１の金属配線（１０３）に接続されるプラグ（１０７）と、第１電極（１０８）と第２電極（１１１）と抵抗変化層（１１３）とを含み、プラグ（１０７）上に形成され、プラグ（１０７）が第１電極（１０８）と接続されている積層体（１５０）と、積層体（１５０）上に形成され、第２電極（１１１）と直接接続される第２の金属配線（１１９）と、積層体（１５０）の側壁を被覆し、絶縁性かつ酸素バリア性を有する側壁保護層（１１５）とを備え、記第２の金属配線（１１９）の下面の一部は、積層体（１５０）の上面より下側に存在する。

Description

不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法
　本発明は、電気パルスの印加により抵抗値が変化する抵抗変化素子を有する抵抗変化型の不揮発性記憶素子、ならびに当該不揮発性記憶素子を複数用いた不揮発性記憶装置、及びそれらの製造方法に関する。
　近年、デジタル技術の進展に伴って携帯情報機器及び情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。さらに、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、抵抗変化素子を用いた抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を、不揮発的に記憶することが可能な素子のことをいう。
　この抵抗変化型メモリは、抵抗値が変化する抵抗変化層を記憶素子として用い、電気的パルス（例えば電圧パルス）を当該抵抗変化層に印加によって、その抵抗値を高抵抗状態から低抵抗状態へ、又は低抵抗状態から高抵抗状態へと変化させる。これにより、抵抗変化型メモリは、データ記憶を行う。この場合、低抵抗状態及び高抵抗状態の２値を明確に区別し、また低抵抗状態と高抵抗状態との間を高速に安定して変化させ、かつ、これら２値が不揮発的に保持されることが必要である。
　このような不揮発性記憶素子の一例として、酸素含有率の異なる遷移金属酸化物を積層した抵抗変化層を用いた不揮発性記憶素子が提案されている。例えば、特許文献１には、酸素含有率の高い遷移金属酸化層と接触する電極界面に酸化反応と還元反応とを選択的に発生させることで、抵抗変化現象を安定化することが開示されている。
　図２３は、特許文献１に記載の不揮発性記憶素子５５を有する抵抗変化型の不揮発性記憶装置５０を示す断面図である。図２３に示される不揮発性記憶装置５０においては、基板６０上に第１の配線６１が形成され、この第１の配線６１を被覆して、第１の層間絶縁層６２が形成されている。また、第１の層間絶縁層６２を貫通するように、第１の配線６１に接続される第１のプラグ６４が形成されている。さらに、第１のプラグ６４を被覆するように、第１の層間絶縁層６２上に不揮発性記憶素子５５が形成されている。この不揮発性記憶素子５５は、下部電極６５、抵抗変化層６６及び上部電極６７で構成される。また、この不揮発性記憶素子５５を被覆するように、第２の層間絶縁層６８が形成されている。また、この第２の層間絶縁層６８を貫通するように、第２のプラグ７０が形成されている。当該第２のプラグ７０は上部電極６７と第２の配線７１とを接続している。
　抵抗変化層６６は第１の抵抗変化層６６ｘと第２の抵抗変化層６６ｙとの積層構造である。第１の抵抗変化層６６ｘと第２の抵抗変化層６６ｙとは同種の遷移金属酸化物で構成される。また、第２の抵抗変化層６６ｙを形成する遷移金属酸化物の酸素含有率は、第１の抵抗変化層６６ｘを形成する遷移金属酸化物の酸素含有率より高い。
　このような構造とすることで、不揮発性記憶素子５５に電圧を印加した場合には、酸素含有率が高く、より高い抵抗値を示す第２の抵抗変化層６６ｙにほとんどの電圧が印加される。また、第２の抵抗変化層６６ｙ近傍では、反応に寄与できる酸素も豊富に存在する。よって、上部電極６７と第２の抵抗変化層６６ｙとの界面近傍で、選択的に酸化又は還元の反応が起こるので、安定に抵抗変化を実現できる。
　また、非特許文献１には、遷移金属酸化物を抵抗変化層として用いた１Ｔ１Ｒ（１トランジスタ１抵抗）型メモリセルで構成された不揮発性メモリが開示されている。遷移金属酸化物薄膜は、通常絶縁体である。よって、抵抗値をパルス変化させるために、初期状態において抵抗変化層のブレイク（初期ブレイク）を行うことで、高抵抗状態と低抵抗状態との間で抵抗値を切り替え可能な導電パスを形成する。なお、「初期ブレイク（ｉｎｉｔｉａｌ　ｂｒｅａｋｄｏｗｎ）」とは、製造後の抵抗変化層を、印加する電圧値（又は、印加する電圧の極性）に応じて高抵抗状態と低抵抗状態とを可逆的に遷移できる状態に変化させる処理である。具体的には、初期ブレイクとは、極めて高い抵抗値をもつ製造後の抵抗変化層、又は、抵抗変化層を含む不揮発性記憶素子に対して、書き込み電圧よりも大きな電圧（初期ブレイクダウン電圧）を印加することである。この初期ブレイクにより、抵抗変化層は、高抵抗状態と低抵抗状態とが可逆的に遷移可能になるとともに、その抵抗値が低下する。
国際公開第２００８／１４９４８４号 国際公開第２００８／０５９７０１号
Ｉ．Ｇ．Ｂａｅｋ　ｅｔ　ａｌ．，ＩＥＤＭ２００４，ｐ．５８７
　しかしながら、図２３の構成において、抵抗変化素子の上部電極と上層配線とを、プラグを介さずに直接接続する構造とした場合には、上層配線から抵抗変化素子の上部電極を介さずに、抵抗変化層に直接電流が流れるリークパスが形成されるという懸念がある。
　このような、上部電極を介さずに抵抗変化層へ電流が流れるリークパスが形成されると、抵抗変化層に十分なブレイクダウン電圧が印加されない。これにより、抵抗変化素子が初期ブレイクされない場合が発生するので、初期ブレイク率が低下する。結果として、歩留りが低下する。
　このように、従来の不揮発性記憶素子では、配線形成工程において、リークパスが形成されることにより、初期ブレイクダウン電圧がばらつくという課題を有する。
　本発明は、上記の課題を解決するためになされたものであり、配線形成工程におけるリークパスの形成を防止できる不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法を提供することを目的とする。
　上記目的を達成するために、本発明の一形態に係る不揮発性記憶素子は、第１電極及び第２電極と、前記第１電極と前記第２電極とに挟持され、酸素不足型の遷移金属酸化物で構成され、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを含む不揮発性記憶素子であって、第１の金属配線と、前記第１の金属配線上に形成され、前記第１の金属配線に接続されるプラグと、前記第１電極と前記第２電極と前記抵抗変化層とを含み、前記プラグ上に形成され、前記プラグが前記第１電極及び前記第２電極の一方と接続されている積層体と、前記積層体上に形成され、前記第１電極及び前記第２電極の他方と直接接続される第２の金属配線と、前記積層体の側壁を被覆し、絶縁性かつ酸素バリア性を有する側壁保護層とを備え、前記第２の金属配線の下面の一部は、前記積層体の上面より下側に存在する。
　この構成によれば、本発明の一形態に係る不揮発性記憶素子では、抵抗変化素子を含む積層体の側壁が側壁保護層で被覆されている。これにより、本発明の一形態に係る不揮発性記憶素子は、配線形成工程において、第２の金属配線と抵抗変化層との間にリークパスが形成されることを防止できる。
　また、前記側壁保護層は、酸化物、窒化物、及び酸窒化物のいずれかを含んでもよい。
　また、前記側壁保護層は、シリコン窒化物、アルミニウム酸化物、及びチタン酸化物のいずれかを含んでもよい。
　また、前記抵抗変化層は、前記遷移金属酸化物で構成されている第１の抵抗変化層と、前記遷移金属酸化物で構成されており、前記第１の抵抗変化層より酸素含有率が高い第２の抵抗変化層とを有してもよい。
　また、前記抵抗変化層は、前記遷移金属酸化物で構成されている第１の抵抗変化層と、前記遷移金属酸化物で構成されており、前記第１の抵抗変化層より酸素含有率が高い第２の抵抗変化層と、前記第１の抵抗変化層及び前記第２の抵抗変化層の側壁に形成され、前記遷移金属酸化物で構成されており、前記第１の抵抗変化層より酸素含有率の高い抵抗層とを有してもよい。
　また、前記抵抗変化層は、酸素不足型タンタル酸化物、酸素不足型ハフニウム酸化物、及び酸素不足型ジルコニウム酸化物のいずれかを含んでもよい。
　この構成によれば、初期ブレイク時に電流が流れる、抵抗変化層の実効的な断面積を縮小できる。その結果、抵抗変化層に流れる電流密度が高くなるので、初期ブレイク電圧を低減できる。さらに、抵抗変化層に流れる電流密度のばらつきが低減されることによって、不揮発性記憶素子の歩留りの低下を防止できるとともに信頼性を向上できる。
　また、前記第２電極は、イリジウム、白金、パラジウム、銅、及びタングステンのいずれかの金属、もしくはこれらの金属の組み合わせ又はこれらの金属の合金を含み、前記積層体の断面形状は、前記積層体の上面の延長線と前記積層体の側壁がなす角度９０度未満の台形状であってもよい。
　この構成によれば、本発明の一形態に係る不揮発性記憶素子では、積層体の断面形状は台形状である。これにより、例えば、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）に比べて、ステップカバレッジ性に劣るプラズマＣＶＤ又はスパッタを用いて側壁保護層を成膜する場合においても、断面形状が矩形状の場合に比べて、積層体の側面に側壁保護層が成膜されやすくなる。よって、抵抗変化素子を含む積層体の側面を側壁保護層によって断切れなく被覆できる。
　特に、スパッタを用いた場合には、積層体の上端の肩部分に成膜される膜厚が厚くなる、所謂オーバーハング形状になりやすい。しかし、むしろこのように積層体の上端の肩部分に側壁保護層がオーバーハング状に形成される方が、第２の金属配線を形成する工程において、第２の金属配線と抵抗変化層側面とが接触することによるリークパスの形成の防止に効果的である。
　これらにより、本発明の一形態に係る不揮発性記憶素子は、抵抗変化層の側面からの酸化をさらに抑制できるとともに、第２の金属配線と抵抗変化層側面とのリークパスの形成をさらに防止できる。
　また、本発明の一形態に係る不揮発記憶装置は、前記不揮発性記憶素子を複数備えた不揮発性記憶装置であって、前記不揮発性記憶装置は、前記第１の金属配線を含む、第１方向に延設されている複数の第１の金属配線と、前記第２の金属配線を含む、前記第１方向と交差する第２方向に延設されている複数の第２の金属配線と、前記プラグを含む、複数のプラグと、前記積層体を含む、ドット形状の複数の積層体とを備え、前記複数の第１の金属配線と前記複数の第２の金属配線との立体交差点の各々に、前記プラグと前記積層体との組の各々が形成されており、前記側壁保護層は、前記複数の積層体の側壁を被覆する。
　また、前記側壁保護層は、前記複数の積層体毎に分離して形成されていてもよい。
　この構成によれば、側壁保護層が抵抗変化素子を含む積層体ごとに分離して形成されるため、積層体が形成されていない領域には、側壁保護層が存在しない。したがって、積層体を設けていない領域に、第１の金属配線と第２の金属配線とを接続するための引き出しコンタクトを形成する際のドライエッチング工程が容易になる。
　また、前記積層体は、さらに、前記第１電極と前記抵抗変化層との間に形成され、前記第１電極に接続される半導体層と、前記半導体層と前記抵抗変化層とに挟持される中間電極とを備え、前記第１電極と前記半導体層と前記中間電極とは、ダイオード素子を構成し、前記中間電極と前記抵抗変化層と前記第２電極とは、抵抗変化素子を構成してもよい。
　この構成によれば、隣接する抵抗変化素子の書き込みディスターブの発生を確実に回避できる。これにより、本発明の一形態に係る不揮発性記憶装置は、トランジスタ等のスイッチング素子を配置することなく、大容量かつ高集積化が可能な抵抗変化型の不揮発性記憶装置を実現できる。
　なお、本明細書では、ダイオード素子を、印加電圧が臨界電圧以下では電気抵抗が非常に高く、その一方で、臨界電圧を超えると電気抵抗が急激に低下することで大電流が流れるという非線形の電気抵抗特性を有する二端子素子と定義する。
　このような特性を備える二端子素子としては、例えば、ＭＳＭ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｍｅｔａｌ）ダイオード、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）ダイオード、あるいは、バリスタ等が知られている。
　さらに、抵抗変化素子及びダイオード素子を含む積層体が側壁保護層により被覆されている。これにより、製造工程における層間絶縁層の成膜処理又は熱処理によって、半導体層が側壁部分から酸化されることを抑制できる。よって、ダイオード素子の実効的な断面積が縮小することを抑制できる。そのため、ダイオード素子に流すことのできる電流容量の低下を防止できるので、高い電流容量を持つダイオード素子を備える不揮発性記憶装置を実現できる。
　また、前記半導体層は、窒素不足型シリコン窒化物を含んでもよい。
　また、前記積層体は、さらに、前記第１電極と前記抵抗変化層との間に形成され、前記第１電極及び前記抵抗変化層に接続される半導体層を備え、前記第１電極及び前記抵抗変化層は、共に、前記半導体層よりも高い仕事関数を有する材料で構成されていてもよい。
　この構成によれば、隣接する抵抗変化素子の書き込みディスターブの発生を確実に回避できる。これにより、本発明の一形態に係る不揮発性記憶装置は、トランジスタ等のスイッチング素子を配することなく、大容量かつ高集積化が可能な抵抗変化型の不揮発性記憶装置を実現できる。
　さらに、抵抗変化素子及びダイオード素子を含む積層体が側壁保護層により被覆されている。これにより、製造工程における層間絶縁層の成膜処理又は熱処理によって、半導体層が側壁部分から酸化されることを抑制できる。よって、ダイオード素子の実効的な断面積が縮小することを抑制できる。そのため、ダイオード素子に流すことのできる電流容量の低下を防止できるので、高い電流容量を持つダイオード素子を備える不揮発性記憶装置を実現できる。
　さらに、積層体を４層で構成できるので、当該積層体を単純化及び薄膜化できる。これにより、寄生抵抗の影響を小さくできるので、電流密度を制御しやすくできる。また、加工精度も高くできるので、寸法ばらつきを小さくできる。従って、積層体に流れる電流密度のばらつきを低減できるので、不揮発性記憶装置の歩留りの低下を防止できるとともに信頼性を向上できる。
　また、前記第２の金属配線の下面の一部は、前記抵抗変化層の上面より下側に存在してもよい。
　この構成によれば、側壁保護層がない場合には、第２の金属配線と抵抗変化層との間にリークパスが形成されてしまうような場合であっても、当該リークパスの形成を防止できる。
　また、本発明の一形態に係る不揮発性記憶素子の製造方法は、第１電極及び第２電極と、前記第１電極と前記第２電極とに挟持され、酸素不足型の遷移金属酸化物で構成され、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを含む不揮発性記憶素子の製造方法であって、第１の金属配線を形成する第１工程と、前記第１の金属配線上に、前記第１の金属配線に接続されるプラグを形成する第２工程と、前記プラグ上に、前記第１電極と前記第２電極と前記抵抗変化層とを含み、前記プラグが前記第１電極及び前記第２電極の一方と接続されている積層体を形成する第３工程と、前記積層体の側壁を被覆し、絶縁性かつ酸素バリア性を有する側壁保護層を形成する第４工程と、前記積層体上に、前記第１電極及び前記第２電極の他方と直接接続される第２の金属配線を形成する第５工程とを含み、前記第２の金属配線の下面の一部は、前記積層体の上面より下側に存在する。
　このような製造方法により、抵抗変化層の側壁が側壁保護層で被覆される。これにより、第２の金属配線を形成する工程において、第２の金属配線を埋め込み形成するための配線溝の底部が、抵抗変化層の側壁が露出する深さにまで深く掘れ込んでしまっても、第２の金属配線が抵抗変化層と接触することを防止できる。なお、第２の金属配線は、本来、上部電極（例えば、第２電極）のみに接する。したがって、第２の金属配線から上部電極を介さずに抵抗変化層へ電流が流れるリークパスの形成を防止できる。これにより、抵抗変化層に十分なブレイクダウン電圧が印加されるので、抵抗変化素子の初期ブレイク率及び歩留りが高くできる。よって、抵抗変化特性の再現性に優れ、かつ高信頼性の不揮発性半導体記憶装置を製造できる。
　さらに、積層体の側壁が側壁保護層で被覆されていることにより、抵抗変化素子形成後の製造工程における層間絶縁層の成膜工程及び熱処理工程によって、抵抗変化層が側面から酸化されることを抑制できる。これにより、抵抗変化層の実効的な断面積がばらつくことを抑制できる。これにより、本発明の一形態に係る不揮発性記憶素子は、初期ブレイクダウン電圧のばらつきを抑制できるので、歩留りの低下を抑制できる。
　また、本発明の一形態に係る不揮発性記憶装置の製造方法は、前記不揮発性記憶素子の製造方法を含む、前記不揮発性記憶素子を複数備えた不揮発性記憶装置の製造方法であって、前記１工程において、前記第１の金属配線を含む、第１方向に延設されている複数の第１の金属配線を形成し、前記第５工程において、前記第２の金属配線を含む、前記第１方向と交差する第２方向に延設されている複数の第２の金属配線を形成し、前記第２工程において、前記複数の第１の金属配線と前記複数の第２の金属配線との立体交差点となる位置の各々に、前記プラグを含む複数のプラグの各々を形成し、前記第３工程において、前記位置の各々に、前記積層体を含む複数の積層体の各々を形成し、前記第４工程では、前記複数の積層体の側壁を被覆する前記側壁保護層を形成する。
　また、前記第４工程は、前記側壁保護層を成膜する工程と、前記積層体の側壁部分以外の前記側壁保護層を除去する工程とを含んでもよい。
　このような製造方法により、側壁保護層が抵抗変化素子を含む積層体ごとに分離して形成される。これにより、積層体が形成されていない領域には、側壁保護層が存在しない。したがって、積層体を設けていない領域に、第１の金属配線と第２の金属配線とを接続するための引き出しコンタクトを形成する際のドライエッチング工程が容易になる。
　なお、本発明は、このような不揮発性記憶素子及び不揮発性記憶装置として実現できるだけでなく、このような不揮発性記憶素子又は不揮発性記憶装置を実現する半導体集積回路（ＬＳＩ）として実現できる。
　以上より、本発明は、配線形成工程におけるリークパスの形成を防止できる不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法を提供できる。
図１は、本発明の実施の形態１に係る不揮発性記憶素子の構成例を示す断面図である。 図２は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図である。 図３は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図である。 図４は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図である。 図５は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図である。 図６は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図である。 図７は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図である。 図８は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図である。 図９は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図である。 図１０は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図である。 図１１は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図である。 図１２は、本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図である。 図１３は、本発明の実施の形態１に係る不揮発性記憶素子の変形例を示す断面図である。 図１４は、本発明の実施の形態２に係る不揮発性記憶装置の構成例を示す平面図である。 図１５は、本発明の実施の形態２に係る不揮発性記憶装置の構成例を示す断面図である。 図１６は、本発明の実施の形態２に係る不揮発性記憶装置の構成例を示す断面図である。 図１７は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。 図１８は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。 図１９は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。 図２０は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。 図２１は、本発明の実施の形態３に係る不揮発性記憶装置の構成例を示す断面図である。 図２２は、本発明の実施の形態の変形例に係る不揮発性記憶装置の構成例を示す断面図である。 図２３は、従来の不揮発性記憶素子の構成例を示す断面図である。 図２４は、従来の不揮発性記憶素子の課題を説明するための構造断面図である。
　抵抗変化型の不揮発性記憶素子（以下、単に不揮発性記憶素子とも言う）において、初期ブレイクにより形成される導電パスは、フィラメントのような形状を有していると考えられる。導電パスの水平な断面の断面積は抵抗変化素子の水平な断面の断面積よりかなり小さい。しかも、この導電パスが抵抗変化層の何れの場所にできるか特定できない。
　これにより、従来の不揮発性記憶素子では、導電パスを形成するために必要な初期ブレイクダウン電圧が複数の抵抗変化素子間でばらつくという問題がある。
　例えば、電極材料として、イリジウム、又はイリジウムと他の貴金属との合金を用いた場合、抵抗変化素子の寸法によって初期ブレイクダウン電圧が敏感に変化することが分かった。よって、このような電極材料を用いた抵抗変化素子においては、抵抗変化素子間の初期ブレイクダウン電圧のばらつきが特に大きくなる。
　また、抵抗変化層を構成する酸素不足型の遷移金属酸化物は酸化されやすい。よって、抵抗変化層を被覆するための層間絶縁層の成膜工程における熱、プラズマ、及び原料ガス等による抵抗変化層の酸化、並びにその後の熱処理による層間絶縁層から抵抗変化層への酸素拡散によって、抵抗変化層は側面から酸化される。これにより、抵抗変化層の側面周囲に絶縁性の酸化層が形成される。
　このような製造工程における抵抗変化層の側壁からの酸化は制御性が悪いので、抵抗変化素子間でその酸化量がばらつく。そのため、抵抗変化層の初期ブレイク時に電流が流れる実効的な断面積がばらつくことにより、初期ブレイクダウン電圧のばらつきが大きくなる。
　このように、従来の不揮発性記憶素子では、抵抗変化層の実効的な断面積のばらつきにより、初期ブレイクダウン電圧がばらつくという第１の課題を有する。
　さらに、図２３の構成において、抵抗変化素子の上部電極６７と上層配線７１とを、プラグ７０を介さずに直接接続する構造とした場合には、上述したように、以下のような課題がある。
　抵抗変化素子５５上に形成される層間絶縁層６８中に、抵抗変化素子の上部電極６７に接続する上層配線７１を埋め込み形成するための配線溝を形成する工程において、上層配線７１の配線幅が抵抗変化素子の上部電極６７の電極幅よりも小さく、かつアライメントずれが起こっていなくても、上層配線７１の配線長手方向（図２４の紙面に平行な方向）を考えると、抵抗変化素子５５上の層間絶縁層６８の膜厚ばらつきによって、形成される配線溝の底部の位置が下がり、抵抗変化層６５の側壁を露出させる深さにまで深く掘れ込む場合がある（図２４）。この場合、上層配線から抵抗変化素子の上部電極を介さずに、抵抗変化層に直接電流が流れるリークパスが形成されるという懸念がある。
　このような、上部電極を介さずに抵抗変化層へ電流が流れるリークパスが形成されると、抵抗変化層に十分なブレイクダウン電圧が印加されない。これにより、抵抗変化素子が初期ブレイクされない場合が発生するので、初期ブレイク率が低下する。結果として、歩留りが低下する。
　このように、従来の不揮発性記憶素子では、配線形成工程において、リークパスが形成されることにより、初期ブレイクダウン電圧がばらつくという第２の課題を有する。
　そこで、以下で説明する本発明の実施の形態に係る抵抗変化素子とその製造方法は、抵抗変化層の実効的な断面積のばらつきを抑制するとともに、配線形成工程におけるリークパスの形成を防止することで、初期ブレイクダウン電圧のばらつきを抑制できる。
　以下、本発明の実施の形態に係る抵抗変化型の不揮発性記憶素子（以下、単に不揮発性記憶素子とも言う）とその製造方法について、図面を参照しながら説明する。なお、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状及び寸法などについては正確な表示ではない。
　また、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
　（実施の形態１）
　図１は、本発明の実施の形態１に係る不揮発性記憶素子１０の構成例を示す断面図である。
　図１では、一般的な半導体記憶装置においてメモリセルアレイ又はメモリ本体部などと呼ばれる部分が、不揮発性記憶素子１０として示されている。なお、不揮発性記憶素子１０は、さらに、このようなメモリセルアレイとともに、メモリセルアレイを駆動するための駆動回路を備えていてもよい。
　不揮発性記憶素子１０は、駆動回路からメモリセルアレイにデータ書き込み用の電気パルスを供給することで所望の抵抗変化素子１１４の抵抗状態を変更する。また、不揮発性記憶素子１０は、駆動回路からメモリセルアレイにデータ読み出し用の電気パルスを供給することで所望の抵抗変化素子１１４の抵抗状態を読み出す。
　第１の層間絶縁層１０１は、トランジスタなどが形成されている半導体基板（図示せず）上に形成されており、例えば、シリコン酸化物で構成される。
　第１の金属配線１０３は、第１の層間絶縁層１０１中に形成されており、例えば、銅配線である。なお、第１の金属配線１０３は、銅以外の他の金属（例えばアルミニウム）等で構成されてもよい。
　第１のライナー層１０４は、第１の金属配線１０３を含む第１の層間絶縁層１０１上に形成されており、例えば、シリコン窒化物（膜厚３０～２００ｎｍ）で構成される。
　第２の層間絶縁層１０５は、第１のライナー層１０４上に形成されており、例えば、シリコン酸化物（膜厚１００～５００ｎｍ）で構成される。
　プラグ１０７（直径５０～２００ｎｍ）は、これら第１のライナー層１０４及び第２の層間絶縁層１０５中に形成されており、第１の金属配線１０３と電気的に接続されている。
　抵抗変化素子１１４は、第２の層間絶縁層１０５上に形成されるとともに、プラグ１０７と接続されている。この抵抗変化素子１１４は、ドット形状の積層体１５０として形成されている。
　また、抵抗変化素子１１４は、第１電極１０８と、抵抗変化層１１３と、第２電極１１１とを含む。
　抵抗変化層１１３は、第１電極１０８と第２電極１１１とに挟持されている。また、抵抗変化層１１３は、酸素不足型の遷移金属酸化物で構成され、第１電極１０８と第２電極１１１との間に与えられる電気的信号に基づいて、高抵抗状態と、当該高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する。また、抵抗変化層１１３は、第１の抵抗変化層１０９と第２の抵抗変化層１１０との積層構成となっている。
　側壁保護層１１５は、積層体１５０の側壁を被覆するように抵抗変化素子１１４の側壁部分及び第２の層間絶縁層１０５上に形成されている。この側壁保護層１１５は、例えば、シリコン窒化物（膜厚２０～５０ｎｍ）で構成される。なお、側壁保護層１１５にはシリコン窒化物以外に、絶縁性を有し、かつ酸素バリア性を有する酸化物、窒化物、又は酸窒化物（例えば、アルミニウム酸化物又はチタン酸化物等）を用いてもよい。
　第３の層間絶縁層１１６は、抵抗変化素子１１４及び側壁保護層１１５を含む第２の層間絶縁層１０５上に形成されている。
　第２の金属配線１１９は、第３の層間絶縁層１１６中、かつ積層体１５０の上方に形成されている。また、第２の金属配線１１９は、抵抗変化素子１１４を構成する第２電極１１１と直接接続される。ここで、第２の金属配線１１９は、金属部分と、導電性材料で形成された第３のバリアメタル層１１７を含む。この第３のバリアメタル層１１７は、金属部分の外周部に形成されている。
　また、第２の金属配線１１９の下面の一部は、積層体１５０の上面（第２電極１１１の上面）より下側に存在する。ここで、積層体１５０の上面とは、例えば、積層体１５０の上面のうち垂直方向（半導体基板の主面に垂直な方向）に最も上側に位置する部分である。なお、積層体１５０の上面とは、積層体１５０の上面の垂直方向の位置の平均値であってもよいし、積層体の上面のうち垂直方向に最も下側に位置する部分であってもよい。また、第２の金属配線１１９の下面とは、第２の金属配線１１９に含まれる第３のバリアメタル層１１７の下面である。例えば、図１では、第２の金属配線１１９の下面の一部は、第２電極１１１の上面より下側、かつ、下面より上側に存在する。
　ここで、抵抗変化層１１３は、酸素不足型の遷移金属酸化物（例えば、酸素不足型のタンタル酸化物）で構成される。また、酸素不足型の遷移金属酸化物とは、遷移金属をＭ、酸素をＯとして遷移金属酸化物をＭＯxと表記した場合に、酸素Ｏの組成ｘが化学量論的に安定な状態（通常は絶縁体）よりも少ない組成（通常は半導体）であるときの酸化物である。遷移金属がタンタルである場合、Ｔａ2Ｏ5が化学量論的に安定な状態であるので、０＜ｘ＜２．５の場合、酸素不足型のタンタル酸化物であるといえる。上記した酸素不足型タンタル酸化物を用いて構成される抵抗変化層１１３を用いることにより、極性が異なる所定の電気パルスの印加に応じて、電気抵抗値が可逆的に変化し、安定した書き換え特性を有する、抵抗変化現象を利用した不揮発性記憶素子を実現することができる。このような抵抗変化素子の基本的な構成、製造方法及び動作特性については、例えば、関連特許である特許文献２に詳細に説明されている。
　なお、抵抗変化層には、上述した酸素不足型のタンタル酸化物に限らず、酸素不足型の他の遷移金属酸化物を用いてもよく、例えば、ハフニウム酸化物又はジルコニウム酸化物を用いても構わない。ハフニウム酸化物を用いる場合には、ハフニウム酸化物の組成をＨｆＯxとすると、０．９≦ｘ≦１．６程度が好ましく、また、ジルコニウム酸化物を用いる場合には、ジルコニウム酸化物の組成をＺｒＯxとすると、０．９≦ｘ≦１．４程度が好ましい。このような組成範囲とすることにより、安定した抵抗変化動作を実現できる。
　また、本実施の形態のように、抵抗変化層１１３が第１の抵抗変化層１０９と第２の抵抗変化層１１０との積層体で構成されてもよく、その場合は、第２の抵抗変化層１１０が第２電極１１１と接続され、第２の抵抗変化層１１０の酸素含有率は第１の抵抗変化層１０９の酸素含有率よりも高い。
　なお、抵抗変化層１１３がこのような２層の積層体で構成される場合の、製造方法及び抵抗変化素子の動作特性については、例えば、関連特許である特許文献１で詳細に説明されている。
　例えば、第１の抵抗変化層１０９と第２の抵抗変化層１１０とにタンタル酸化物を用いた場合には、第１の抵抗変化層１０９の酸素含有率は、４４．４～６５．５ｔｍ％（ＴａＯxと表記したときに、０．８≦ｘ≦１．９）、第２の抵抗変化層１１０の酸素含有率は、６７．７～７１．４ａｔｍ％（ＴａＯyと表記したときに、２．１≦ｙ＜２．５）としてもよい。第２電極１１１と接続される第２の抵抗変化層１１０の酸素含有率を第１の抵抗変化層１０９の酸素含有率よりも高く設計することにより、第２の抵抗変化層１１０と第２電極１１１との界面近傍での酸化、及び還元による抵抗変化が発現しやすくなる。これにより、低電圧駆動が可能で、かつ安定した抵抗変化特性を持つ抵抗変化素子１１４を実現できる。
　なお、ここでは、遷移金属酸化物層が、タンタル酸化物の積層構造で構成されている例を説明したが、当該遷移金属酸化物層は、例えば、ハフニウム酸化物の積層構造又はジルコニウム酸化物の積層構造などであってもよい。
　ハフニウム酸化物の積層構造を採用する場合は、第１のハフニウム酸化物の組成をＨｆＯxとし、第２のハフニウム酸化物の組成をＨｆＯyとすると、０．９≦ｘ≦１．６程度であって、ｙが１．８＜ｙ＜２．０程度で、第２のハフニウム酸化物の膜厚は３ｎｍ以上、４ｎｍ以下であることが好ましい。
　また、ジルコニウム酸化物の積層構造を採用する場合は、第１のジルコニウム酸化物の組成をＺｒＯxとし、第２のジルコニウム酸化物の組成をＺｒＯyとすると、０．９≦ｘ≦１．４程度であって、ｙが１．９＜ｙ＜２．０程度で、第２のジルコニウム酸化物の膜厚は１ｎｍ以上、５ｎｍ以下であることが好ましい。
　また、ハフニウム酸化物の場合は、Ｈｆターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、下部電極の上に第１のハフニウム酸化物層を形成する。第２のハフニウム酸化物層は、この第１のハフニウム酸化物層を形成後に、アルゴンガスと酸素ガスとのプラズマに第１のハフニウム酸化物層の表面を暴露することにより形成できる。第１のハフニウム酸化物層の酸素含有率は、上述したタンタル酸化物の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整できる。なお、この処理は、基板を特に加熱することなく室温で行える。
　また、第２のハフニウム酸化物層の膜厚は、アルゴンガスと酸素ガスとのプラズマへの暴露時間により容易に調整できる。第１のハフニウム酸化物層の組成をＨｆＯx、第２のハフニウム酸化物層の組成をＨｆＯyと表した場合、０．９≦ｘ≦１．６、１．８＜ｙ＜２．０、第２のハフニウム酸化物層の膜厚は３ｎｍ以上４ｎｍ以下の範囲で安定した抵抗変化特性を実現できる。
　ジルコニウム酸化物の場合は、Ｚｒをターゲットに用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、下部電極の上に第１のジルコニウム酸化物層を形成する。第２のジルコニウム酸化物層は、この第１のジルコニウム酸化物層を形成後に、アルゴンガスと酸素ガスとのプラズマに第１のジルコニウム酸化物層の表面を暴露することにより形成できる。第１のジルコニウム酸化物層の酸素含有率は、上述したタンタル酸化物の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整できる。なお、この処理は、基板を特に加熱することなく室温で行える。
　また、第２のジルコニウム酸化物層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整できる。第１のジルコニウム酸化物層の組成をＺｒＯx、第２のジルコニウム酸化物層の組成をＺｒＯyと表した場合、０．９≦ｘ≦１．４、１．９＜ｙ＜２．０、第２のジルコニウム酸化物層の膜厚は１ｎｍ以上５ｎｍ以下の範囲で安定した抵抗変化特性を実現できる。
　また、抵抗変化素子１１４に含まれる第２電極１１１にはイリジウム又は白金等の貴金属材料を用いることが好ましい。イリジウム及び白金の標準電極電位は約１．２ｅＶである。一般に標準電極電位は、酸化し易さの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすいことを意味する。また、電極と抵抗変化層とを構成する金属間の標準電極電位の差が大きいほど酸化反応が抵抗変化層側で起こるため抵抗変化が起こりやすい。また、この差が小さくなるにつれて、電極中での酸化反応により抵抗変化が起こりにくい。これらのことから、電極と抵抗変化層との界面での、抵抗変化層の酸化しやすさが抵抗変化現象のメカニズムに大きな役割を果たしていると推測される。
　よって、タンタルの標準電極電位は約－０．６ｅＶで、イリジウム及び白金の標準電極電位よりも低いことから、イリジウム又は白金で構成される第２電極１１１と抵抗変化層１１３（第２の抵抗変化層１１０）との界面で、酸素不足型タンタル酸化物の酸化及び還元反応が起こる。これにより、抵抗変化層１１３内、及び抵抗変化層１１３と第２電極１１１との間で酸素の授受が行われることにより、抵抗変化現象が発現する。
　また、タンタルより標準電極電位が高い材料としては、イリジウム、白金、パラジウム、銅、及びタングステン等が挙げられる。
　また、抵抗変化する極性を安定化させるために、第１電極１０８には、タンタルよりも標準電極電位が低いか又は同等の値を示す、抵抗変化が起こりにくい材料を用いることで安定なメモリ特性を実現できる。具体的には、第１電極１０８に、タンタル、タンタル窒化物、チタン、チタン窒化物、又はチタン－アルミニウム窒化物等を用いることができる。
　ここで、抵抗変化層１１３として、酸素不足型のタンタル酸化物等の遷移金属酸化物を用い、かつ第１の抵抗変化層１０９及び第２の抵抗変化層１１０で構成される積層構成を用いた場合、第２の抵抗変化層１１０の酸素含有率は第１の抵抗変化層１０９の酸素含有率よりも高く設定されているので、この第２の抵抗変化層１１０の存在により、抵抗変化素子１１４の初期の抵抗は非常に高くなる。よって、抵抗変化特性を得るためには、初期の状態の抵抗変化層１１３に通常抵抗変化に用いる電圧より高い電気的パルス（初期ブレイクダウン電圧）を印加することにより、導電パスを抵抗変化層１１３内に形成する（ブレイクダウンさせる）必要がある。このような処理は初期ブレイクと呼ばれている。
　初期ブレイクにおいては、抵抗変化層１１３に初期ブレイクダウン電圧を印加することにより、抵抗変化層１１３の高酸素含有率層（すなわち高抵抗層）である第２の抵抗変化層１１０に電流を流すことにより、当該第２の抵抗変化層１１０の抵抗値を非常に高い初期抵抗値（１×１０6～１×１０8Ω）から抵抗変化が可能な低い抵抗値（１×１０2～１×１０4Ω）に調整する。
　ここで、初期ブレイクにより形成される導電パスは、フィラメントのような形状を有しており、その直径は、１０ｎｍ程度であると考えられる。
　また、初期ブレイク処理による導電パスの形成は、発明者らが鋭意研究の末、抵抗変化層に流れる電流密度に大きく依存するという新たな知見を得た。
　従って、抵抗変化素子の電流が流れる実効的な素子寸法及び面積のばらつきが生じると、導電パスが形成される初期ブレイクダウン電圧が複数の抵抗変化素子間でばらつくという問題が生じる。
　つまり、一様な初期ブレイクダウン電圧を印加しても、各抵抗変化素子に流れる電流密度がばらつくことにより、初期ブレイクされるものと、されないものとが発生する。すなわち初期ブレイク率が低下することで、歩留りが低下する。
　さらに、リテンション（データ保持）特性及びエンデュランス（データ書き換え耐性）特性といった特性が不揮発性記憶素子ごとに変化する。これにより、全ての不揮発性記憶素子に対して適切な初期ブレイク電圧を設定することができないので、不揮発性記憶素子の歩留りをさらに下げてしまうこととなる。具体的には、初期ブレイク電圧が高過ぎるとデータ“０”を示す抵抗値が低くなるため、データ“１”を示す高抵抗側へ抵抗変化できなくなる。これにより、再書込みができなくなるエンデュランス不良が発生するおそれがある。逆に、初期ブレイク電圧が低すぎるとデータ“０”を示す抵抗値が高くなる。これにより、データ保持中に抵抗値がより高いデータ“１”を示す高抵抗側へ変動してデータが書き換わるリテンション不良（データ保持不可）が発生するおそれがある。
　以上のように、各抵抗変化素子の、電流が流れる実効的な素子寸法及び面積のばらつきに起因して、初期ブレイクを行う際に素子に流れる電流密度、すなわち電流が流れる断面の実効的な面積がばらつくことが不良の原因となる。これにより、不揮発性記憶素子の歩留りの低下及び信頼性劣化が生じる。
　この抵抗変化素子１１４の実効的な素子寸法及び面積のばらつきの原因として以下の原因が挙げられる。まず、第３の層間絶縁層の成膜工程における酸素プラズマ又は材料ガス等により、抵抗変化層１１３が側壁から酸化することが挙げられる。さらに、その後の工程の熱処理により、第３の層間絶縁層から抵抗変化層１１３への酸素拡散が発生する。これにより、抵抗変化層１１３が側壁から酸化することも一因と考えられる。このような意図しない抵抗変化層１１３の側壁からの酸化によって、抵抗変化層１１３周囲に絶縁性の酸化層が形成されると、初期ブレイク時に電流が流れる実効的な抵抗変化素子１１４の断面積が縮小する。さらにその実効的な抵抗変化素子１１４の断面積は、各抵抗変化素子１１４間及びウェハー面内でばらついてしまう。
　そこで、本発明では、特に、抵抗変化素子１１４形成後の工程による抵抗変化層１１３の側壁からの酸化を防止することを目的に、抵抗変化層１１３を含む積層体１５０の側面を被覆する側壁保護層１１５を形成する。これにより、抵抗変化素子１１４の電流が流れる実効的な素子寸法及び面積の変化を防止できる。その結果、抵抗変化素子１１４に流れる電流密度のばらつきが低減されるので、電気的な不良が減少する。これにより、不揮発性記憶素子１０の歩留りの低下を防止するとともに信頼性を向上できる。
　また、この側壁保護層１１５にはシリコン窒化物を用いることが望ましい。
　シリコン窒化物で構成される側壁保護層１１５は水分及び酸素等のバリア膜として機能する。そのため、抵抗変化素子１１４を側壁保護層１１５で被覆することによって、第３の層間絶縁層１１６成膜時における原料ガス及び酸素プラズマ等により、抵抗変化層１１３が側壁部分からの酸化されること、及び、さらにその後の熱処理により、第３の層間絶縁層１１６に含まれる酸素が抵抗変化層１１３へ拡散することを防止できる。したがって、抵抗変化層１１３が側壁部分から酸化することを防止できるので、抵抗変化動作に寄与する、抵抗変化層１１３の実効的な断面積が変化することを抑制できる。
　次に、図２から図１２は、本実施の形態１に係る不揮発性記憶素子１０の製造方法を示す断面図である。これらを用いて、その製造方法について説明する。
　はじめに、図２に示すように、トランジスタなどが予め形成されている半導体基板上に第１の金属配線１０３を形成し、第１の金属配線１０３上に、第１の金属配線１０３と接続されるプラグ１０７を形成する。
　具体的には、半導体基板上に、プラズマＣＶＤ等を用いてシリコン酸化物で構成される第１の層間絶縁層１０１を形成する。続いて、第１の層間絶縁層１０１に第１の金属配線１０３を埋め込み形成するための配線溝をフォトリソグラフィー及びドライエッチングにより形成する。この配線溝内に第１のバリアメタル層１０２（例えば、タンタル窒化物（５～４０ｎｍ）及びタンタル（５～４０ｎｍ）の積層構造）と、配線材料のシード層となる銅（５０～３００ｎｍ）とを、スパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅のシード層上に銅をさらに堆積させることで、配線溝を全て配線材料の銅で充填する。その後、堆積した銅のうち表面の余分な銅をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法によって除去しながら第１の層間絶縁層１０１の表面と第１の金属配線１０３の表面とを平坦にする。これにより、第１の金属配線１０３が形成される。
　その後、プラズマＣＶＤ等を用いてシリコン窒化物を３０～２００ｎｍ程度堆積させることで、第１の層間絶縁層１０１及び第１の金属配線１０３上を覆う第１のライナー層１０４を形成する。
　次に、第１のライナー層１０４上に第２の層間絶縁層１０５をさらに堆積させる。必要であればＣＭＰ法により表面の段差緩和を行う。続いて、フォトリソグラフィー及びドライエッチングにより第１の金属配線１０３上の所定の位置に、第１の金属配線１０３に接続されるプラグ１０７を埋め込み形成するためのコンタクトホールを形成する。その後、形成されたコンタクトホールを含む第２の層間絶縁層１０５上に、タンタル窒化物（５～４０ｎｍ）及びタンタル（５～４０ｎｍ）で構成される第２のバリアメタル層１０６と、配線材料の銅（５０～３００ｎｍ）とをスパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることでコンタクトホールを全て第２のバリアメタル層１０６と銅とで満たすことで、プラグ１０７を形成する。その後、ＣＭＰ法によって表面の余分な銅及び第２のバリアメタル層１０６を除去するとともに、第２の層間絶縁層１０５の表面とプラグ１０７の表面とを平坦にする。
　次に、図３及び図４に示すように、プラグ１０７の上面に、抵抗変化素子１１４を含む積層体１５０を形成する。
　まず、図３に示すように、プラグ１０７を含む第２の層間絶縁層１０５上に、タンタル窒化物で構成される第１電極層１０８ａ（膜厚は３０ｎｍ）、酸素不足型のタンタル酸化物で構成される抵抗変化薄膜１１３ａ（膜厚は５０ｎｍ）、及びイリジウムを含む第２電極層１１１ａ（膜厚は５０ｎｍ）がこの順に水平に積層するように堆積させる。
　また、この時、貴金属を含む第２電極層１１１ａ上に、ドライエッチング時のハードマスクとして用いられる導電性の膜である、タンタル窒化物、チタン窒化物、及びチタン－アルミニウム窒化物のいずれか（例えばチタン－アルミニウム窒化物）を水平に積層するように堆積してもよい（図示せず）。
　ここで、第１電極層、第２電極層、及び導電性のハードマスク（図示せず）はスパッタ法等を用いて形成する。
　抵抗変化薄膜１１３ａは、タンタルをターゲットとして用いて、アルゴン及び酸素ガス雰囲気中でスパッタリングする、所謂、反応性スパッタ法を用いて形成する。ここで、酸素の流量を調整することにより、層内の酸素濃度を４４．４～６５．５ａｔｏｍ％に制御する。これにより、抵抗変化薄膜１１３ａの抵抗率を０．５～２０ｍΩ・ｃｍに調整できる（例えば酸素濃度を６０ａｔｍ％とすることにより約２ｍΩ・ｃｍの抵抗率を有する抵抗変化薄膜１１３ａを形成できる）。さらに、抵抗変化薄膜１１３ａに酸化処理を行い、上記酸素不足型の抵抗変化薄膜１１３ａ（第１の抵抗変化薄膜１０９ａ）の最表面層に酸素含有率のより高い第２の抵抗変化薄膜１１０ａとしてＴａ2Ｏ5層を膜厚２～１２ｎｍの範囲で形成してもよい。
　次に、図４に示すように、水平に積層した積層膜をフォトリソグラフィーとドライエッチングとにより加工することにより、プラグ１０７に接続され、互いに独立したドット形状（一辺が１００～４００ｎｍ、例えば一辺が２５０ｎｍの水平な断面矩形状）の積層体１５０（抵抗変化素子１１４）を形成する。
　次に、図５に示すように、積層体１５０を含む第２の層間絶縁層１０５上に、プラズマＣＶＤを用いて、シリコン窒化物で構成される側壁保護層１１５（膜厚は５０ｎｍ）を堆積する。
　ここで、凸部に対してステップカバレッジ性が良いシリコン窒化物を成膜する方法としては、通常、減圧ＣＶＤが用いられる。減圧ＣＶＤは、反応分子の平均自由工程が長いためステップカバレッジの良い薄膜を堆積できる。しかし、減圧ＣＶＤでは成膜チャンバー内の温度が６５０～８００℃の高温下で成膜するため、配線形成後には用いることができない。
　そこで、本実施の形態では、減圧ＣＶＤに比べて低い温度（２５０～４００℃）で成膜できるプラズマＣＶＤを用いてシリコン窒化物から構成される側壁保護層１１５を成膜することが望ましい。
　また、イリジウム又は白金等の貴金属は蒸気圧の高いガス種を用いた形成が難しい。よって、本実施の形態のように抵抗変化素子１１４の電極材料にイリジウム又は白金等の貴金属を用いると、ドット形状の積層体１５０をドライエッチングで形状加工する際に、エッチングのメカニズムは主として物理的スパッタリングによるので、フォトレジストの側部にエッチングによる反応生成物又はスパッタエッチングされた貴金属の混合物が再付着されやすい。これにより、フォトレジスト除去後に、積層体１５０の側面及び上面にフェンス状のエッチング残渣が形成されやすい。
　そこで、貴金属を含む積層体１５０の加工においては、エッチングプロセス中にフォトレジスト及び積層体１５０の側部に付着する反応生成物又は貴金属の混合物をエッチングしながら、フォトレジスト側部を浸食することで、エッチング後の残渣（フェンス）の発生を防止するために、積層体１５０の断面形状を、側壁のテーパ角（積層体１５０の上面の延長線と積層体１５０の側壁がなす角度）が９０°未満（つまり順テーパ形状；積層体１５０の上面の幅が積層体１５０の底面の幅より小さい状態）の台形状に加工する。
　このように積層体１５０の断面形状が側壁のテーパ角が９０°未満の台形状になっているため、減圧ＣＶＤに比べて、ステップカバレッジ性が劣るプラズマＣＶＤを用いても、抵抗変化素子を含むドット形状の積層体１５０の側壁をコンフォーマルに被膜するようにシリコン窒化物から構成される側壁保護層１１５を成膜できる。ここで、コンフォーマルとは形状適応性という意味であり、積層体１５０の上面及び側面に隙間なく、また断切れなく、ほぼ均一な膜厚の側壁保護層１１５を成膜できることを指している。
　また、スパッタリングを用いて、シリコン窒化物から構成される側壁保護層１１５を成膜してもよい。シリコン窒化物のスパッタによる成膜には、例えば、多結晶シリコンをターゲットとして用いて、アルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、所謂、反応性スパッタ法を用いるとよい。
　スパッタによる成膜は、ＣＶＤに比べてステップカバレッジ性が劣るので、図６に示すように、積層体１５０の上端の肩部分に膜厚が厚く成膜される、オーバーハング形状になりやすい。しかし、本実施の形態では、積層体１５０の側壁部分、特に少なくとも抵抗変化層１１３の側壁に側壁保護層１１５が成膜されていれば、本発明の目的である抵抗変化層１１３が側壁から酸化されることの防止、及び抵抗変化層１１３側面と第２の金属配線１１９とが接触することによるリークパス形成の防止を達成できる。そのため、ステップカバレッジ性に劣るスパッタ成膜を用いても、十分に側壁保護層１１５を形成することの効果が期待できる。
　この後、図７～図１２に示すように、第３の層間絶縁層１１６中、かつ抵抗変化素子１１４を含む積層体１５０の上に、第２電極１１１と接続される第２の金属配線１１９を形成する。
　まず、図７に示すように、側壁保護層１１５上に、第２の金属配線を埋め込み形成するための、プラズマＣＶＤ等を用いてシリコン酸化物等で構成される第３の層間絶縁層１１６を堆積する。
　そして、図８に示す工程において、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１６中に配線溝１１９ａ及びコンタクトホール１１８ａを形成する。この配線溝１１９ａは、第２電極１１１が露出するように形成され、第２の金属配線１１９を埋め込み形成するために用いられる。また、コンタクトホール１１８ａは、第１の金属配線１０３上に積層体１５０を設けていない所定の位置に形成され、第１の金属配線１０３に接続される引き出しコンタクト１１８を形成するために用いられる。
　一般的には、１回目のフォトリソグラフィー及びドライエッチングによりコンタクトホール１１８ａを先に形成しておいてから、２回目のフォトリソグラフィー及びドライエッチングにより配線溝１１９ａを形成するが、配線溝１１９ａを先に形成しても差し支えない。ここで、抵抗変化素子１１４を含む積層体１５０の側壁部分が、シリコン窒化物で構成される側壁保護層１１５で被覆されている。これにより、配線溝１１９ａが深く掘れ込んでしまった場合にも、抵抗変化層１１３の側面には側壁保護層１１５が存在するため、抵抗変化層１１３が配線溝１１９ａ内に露出することを防止できる。
　ここで、配線溝１１９ａを形成する工程の詳細について説明する。
　はじめに、シリコン酸化物で構成される第３の層間絶縁層１１６をエッチングし、配線溝１１９ａ底部にシリコン窒化物から構成される側壁保護層１１５を露出させる。
　本実施の形態では、シリコン酸化物をドライエッチングによって除去し、側壁保護層１１５を露出させる工程には、例えば、チャンバー圧力２．１Ｐａとして、エッチングガスとしてＣ5Ｆ8、Ｏ2及びＡｒを１７ｓｃｃｍ／２３ｓｃｃｍ／５００ｓｃｃｍの流量で用いる。この場合、シリコン窒化物のエッチングレートは、シリコン酸化物のそれと比べて１／２０と小さい。
　したがって、図９に示すように配線溝１１９ａが深く掘れ込んでしまっても、抵抗変化層１１３の上面及び側面には側壁保護層１１５がほとんどエッチングされずに残るため、抵抗変化層１１３の側面が配線溝１１９ａ内に露出することを防止できる。
　次に、図１０に示すように、配線溝１１９ａ底部に露出した側壁保護層１１５をエッチングによって除去し、第２電極１１１が露出するように配線溝１１９ａを形成する。この場合には、例えば、エッチングガスとしてＣＨＦ3、Ｏ2及びＡｒを４０ｓｃｃｍ／１５ｓｃｃｍ／５００ｓｃｃｍの流量で用いると、今度は逆にシリコン窒化物のエッチングレートが、シリコン酸化物のそれと比べて２倍程度大きい。そのため、第２電極１１１上の側壁保護層１１５を確実に除去することができ、かつ配線溝１１９ａ底部が第３の層間絶縁層１１６と接している領域がより深く掘れ込むこともない。
　また、一般的に、反応性イオンエッチング（ＲＩＥ）を用いたドライエッチングプロセスでは、イオン入射方向（縦方向）へのエッチング速度が、そうでない方向（横方向）へのエッチング速度より圧倒的に速い。よって、第２電極１１１上の側壁保護層１１５を除去する際に、第２電極１１１上の側壁保護層１１５のみが除去されて、抵抗変化素子１１４の側壁部分の側壁保護層１１５はエッチングされにくい。これにより、配線溝１１９ａが深く掘れ過ぎたとしても、抵抗変化層１１３が配線溝１１９ａ内に露出しない。
　そのため、第２の金属配線１１９から、第２電極１１１を介さずに、抵抗変化層１１３にリーク電流が流れることを防止できる。第２の金属配線１１９から第２電極１１１を介さずに、抵抗変化層１１３、特に第１の抵抗変化層１０９に直接、電流が流れるパスが形成されると、第２の抵抗変化層１１０に初期ブレイク電圧が十分に印加されない。これにより、初期ブレイク率が低下することで、歩留りが低下する。
　また、第２電極１１１上に導電性のハードマスク（図示せず）を形成した場合は、配線溝１１９ａの底部にハードマスクが露出するまでエッチングを行うことで配線溝１１９ａを形成する。ハードマスクはこのときに完全に除去してしまってもよい。また、ハードマスクを残す場合に比べて、完全にハードマスクを除去した方が寄生抵抗を小さくできるので、コンタクト抵抗のばらつきを小さくできる。
　続いて、図１１に示すように、第１の金属配線１０３を埋め込み形成する工程と同様の条件を用いて、コンタクトホール１１８ａ及び配線溝１１９ａ内に、第３のバリアメタル層１１７（例えば、タンタル窒化物（５～４０ｎｍ）及びタンタル（５～４０ｎｍ）で構成される積層構造）と、シード層としての銅（５０～３００ｎｍ）と、をスパッタ法等を用いて堆積する。さらに、電解めっき法等により、シード層の銅をシードとして銅をさらに堆積させることで配線溝１１９ａを全て配線材料の銅で充填する。そして、ＣＭＰ法によって表面の余分な銅と第３のバリアメタル層１１７とを除去するとともに第３の層間絶縁層１１６の表面と第２の金属配線１１９の表面とを平坦にする。これにより、第２の金属配線１１９が形成される。
　その後、図１２に示すように、プラズマＣＶＤ等を用いて窒化シリコン層を３０～２００ｎｍ、例えば５０ｎｍ程度堆積させることで、第２の金属配線１１９を覆う第２のライナー層１２０を形成する。
　なお、本実施の形態においては、抵抗変化素子１１４の第２電極１１１をイリジウムで形成しているが、本発明はこれに限られない。例えば、第２電極１１１を、白金、銅、タングステン、イリジウム、及びパラジウムのいずれかの金属、もしくはこれらの金属の組み合わせ又は合金で形成してもよい。このような合金で抵抗変化層１１３の高酸化層（第２の抵抗変化層１１０）側の電極を形成することにより、初期抵抗値の低下及びばらつきを抑えつつ、初期ブレイクダウン電圧を低く抑えることができる。
　また、図１３は、本発明の実施の形態１に係る不揮発性記憶素子１０の変形例である不揮発性記憶素子１０Ａを示す断面図である。不揮発性記憶素子１０Ａは、不揮発性記憶素子１０に対して、抵抗変化素子１１４Ａ（積層体１５０Ａ）に含まれる抵抗変化層１１３Ａの構成が抵抗変化層１１３と異なる。抵抗変化層１１３Ａは、抵抗変化層１１３の構成に加え、さらに、第１の抵抗変化層１０９及び第２の抵抗変化層１１０の側壁部分に形成されている抵抗層１１２を含む。
　抵抗層１１２は、第１の抵抗変化層１０９より酸素含有率の高い絶縁性の遷移金属酸化物（本実施の形態においては実質的に化学量論比で構成されるＴａ2Ｏ5）で形成されている。
　上記構成により、初期ブレイク時に流れる電流密度は、周囲を絶縁性の抵抗層１１２に囲まれた第１の抵抗変化層１０９及び第２の抵抗変化層１１０の断面積に基づいて定まる。これにより、抵抗変化素子１１４Ａの初期ブレイク時に電流が流れる実効的な断面積を縮小できる。その結果、抵抗変化素子１１４Ａに流れる電流密度が高くなるので、初期ブレイク電圧を低減できる。さらに、抵抗変化素子１１４Ａに流れる電流密度のばらつきが低減されることによって電気的な不良が減少する。これにより、不揮発性記憶素子１０Ａの歩留りの低下を防止できるとともに信頼性を向上できる。
　ここで、抵抗層１１２は、以下のように形成できる。図４に示す工程において、抵抗変化素子１１４をドット形状の積層体１５０として形成した後、この積層体１５０の側面を酸化する。これにより、抵抗変化層１１３の抵抗変化領域（第１の抵抗変化層１０９及び第２の抵抗変化層１１０）の側面周囲に抵抗層１１２が形成される。
　このように抵抗変化層１１３の側面を酸化することで第１の抵抗変化層１０９及び第２の抵抗変化層１１０の周囲に絶縁領域である抵抗層１１２が形成されるため、抵抗変化素子１１４Ａの水平な断面の実効面積を容易に小さくできる。
　また、第１の抵抗変化層１０９及び第２の抵抗変化層１１０の側壁部分を酸化させることで、酸素濃度が化学量論比に近い６７．７～７１．４ａｔｍ％であり、絶縁性の高いＴａ2Ｏ5から構成される抵抗層１１２を形成する方法としては、ＲＴＡ又はプラズマ酸化法を用いるとよい。ＲＴＡ又はプラズマ酸化法を用いることで、抵抗層１１２の積層体１５０Ａに対して水平方向の膜厚の制御性、つまり抵抗変化素子１１４Ａの実効寸法の縮小量の制御性を向上できる。
　また、抵抗層１１２を形成後に、抵抗変化素子１１４Ａ（積層体１５０Ａ）の側壁を側壁保護層１１５で被覆することで、抵抗変化素子１１４Ａ形成後の層間絶縁層の成膜及び熱処理による抵抗層１１２の膜厚の変化を防止できる。よって、抵抗変化素子１１４Ａの抵抗変化に寄与する水平な断面の実効面積の変動を防止できる。
　（実施の形態２）
　本発明の実施の形態２では、ダイオード素子をさらに備える不揮発性記憶装置２０に、本発明を適用した場合について説明する。
　図１４は、本発明の実施の形態２に係る不揮発性記憶装置２０の構成例を示す平面図である。また、図１５及び図１６は、本発明の実施の形態２に係る不揮発性記憶装置２０の構成例を示す断面図である。図１４中のＡ－Ａ面の断面を矢印方向に見た断面図が図１５に相当し、図１４中のＢ－Ｂで面の断面を矢印方向に見た断面図が図１６に相当する。
　本発明の実施の形態２に係る不揮発性記憶装置２０は、図１４の平面図に示すように、互いに平行してストライプ形状に形成された複数の第１の金属配線１０３と、互いに平行してストライプ形状に形成された複数の第２の金属配線１１９とを備える。また、複数の第１の金属配線１０３と複数の第２の金属配線１１９とが交差する位置の各々に、プラグ１０７と、抵抗変化素子１１４Ｂ及びダイオード素子１２３を含む積層体１５０Ｂとが各々形成されている。なお、上述した実施の形態１においては、抵抗変化素子を積層体と記述したが、本実施の形態２では、抵抗変化素子とダイオード素子とを含めて積層体として定義することとする。
　なお、図１４では第１の金属配線１０３と第２の金属配線１１９とが直交するとしているが、必ずしも直交している必要はなく、第１の金属配線１０３と第２の金属配線１１９とは交差するように配置されていればよい。この点については、以下に述べる第３の実施の形態についても同様である。
　ここで、ダイオード素子（電流制御素子）は、正の印加電圧領域と負の印加電圧領域とにそれぞれ閾値電圧を有し、印加電圧の絶対値がそれぞれの閾値電圧の絶対値より大きい場合に導通（オン）状態となり、印加電圧の値がそれ以外の領域の場合（印加電圧の絶対値が対応するそれぞれの閾値の絶対値より小さい場合）に遮断（オフ）状態となるような非線形の特性を有する。
　また、図１３と同様の要素には、同一の符号を付しており、以下では、実施の形態１との相違点を主に説明する。また、以下では、図１３に示す構成に対して、ダイオード素子１２３を加えた構成を説明するが、図１に示す構成に対して同様の構成を適用してもよい。
　図１５及び図１６に示す本実施の形態２に係る不揮発性記憶装置２０は、図１３に示す不揮発性記憶素子１０Ａの構成に対して、積層体１５０Ｂの構成が積層体１５０Ａと異なる。具体的には、積層体１５０Ｂは、抵抗変化素子１１４Ｂと、ダイオード素子１２３とを含む。また、積層体１５０Ｂは、この順に積層された第１電極１０８と、半導体層１２１と、中間電極１２２と、抵抗変化層１１３Ａと、第２電極１１１とを含む。
　半導体層１２１は、第１電極１０８と抵抗変化層１１３Ａとの間に形成され、第１電極１０８に接続される。中間電極１２２は、半導体層１２１と抵抗変化層１１３Ａとに挟持される。
　ここで、ダイオード素子１２３は、第１電極１０８、半導体層１２１及び中間電極１２２で構成される。また、抵抗変化素子１１４Ｂは、中間電極１２２、抵抗変化層１１３Ａ及び第２電極１１１で構成される。
　さらに、積層体１５０Ｂの側壁部分及び第２の層間絶縁層１０５上には、シリコン窒化物で構成される側壁保護層１１５が形成されている。
　ここでは、ダイオード素子１２３を構成する半導体層１２１には窒素不足型シリコン窒化物を用い、第１電極１０８及び中間電極１２２には、タンタル窒化物を用いる。
　また、窒素不足型のシリコン窒化物とは、シリコン窒化物をＳｉＮz（０＜ｚ）と表記した場合に、窒素Ｎの組成ｚが化学量論的に安定な状態よりも少ない組成であるときの窒化物である。Ｓｉ3Ｎ4が化学量論的に安定な状態であるので、０＜ｚ＜１．３３の場合に、窒素不足型のシリコン窒化物であるといえる。また、電極材料にタンタル窒化物を用いた場合、０＜ｚ≦０．８５において、ＳｉＮzは半導体特性を示す。よって、このような材料を用いることで、抵抗変化に十分な電圧及び電流をオン及びオフ可能なＭＳＭ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｍｅｔａｌ）ダイオードを構成できる。
　また、窒素不足型のシリコン窒化物の成膜には、例えば、多結晶シリコンをターゲットとして用い、アルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、所謂、反応性スパッタ法を用いる。そして、典型的な成膜条件として、圧力を０．０８～２Ｐａとし、基板温度を２０～３００℃とし、窒素ガスの流量比（アルゴンと窒素との総流量に対する窒素の流量の比率）を０～４０％とし、ＤＣパワーを１００～１３００Ｗとする。さらに、窒素不足型シリコン窒化物の厚さが５～２０ｎｍとなるように成膜時間を調節する。
　ここで、タンタル窒化物の仕事関数は４．６ｅＶであり、シリコンの電子親和力３．８ｅＶより十分高いので、第１電極１０８と半導体層１２１との界面、及び半導体層１２１と中間電極１２２との界面にショットキーバリアが形成される。
　また、抵抗変化素子１１４Ｂの抵抗変化時には１０ｋＡ／ｃｍ2以上の大電流密度の電流が流れる。また、タンタル等の高融点金属及びその窒化物は耐熱性に優れているので、大電流密度の電流が印加されても安定な特性を示す。以上の理由により、ＭＳＭダイオードの電極材料としては、タンタル、タンタル窒化物、チタン、チタン窒化物、タングステン、又は窒化タングステン等が好ましい。
　また、中間電極１２２は、ダイオード素子１２３の上部電極としてだけでなく、抵抗変化素子１１４Ｂの下部電極としても機能する。よって、中間電極１２２に、タンタル、タンタル窒化物、チタン又はチタン窒化物を用いることが望ましい。
　また、本実施の形態では、上述した実施の形態１と同様に、断面のテーパ角が９０°未満の台形状である積層体の下層側にダイオード素子１２３を形成している。よって、抵抗変化素子１１４Ｂの断面積よりも、ダイオード素子１２３の断面積を大きくできる。これにより、ダイオード素子１２３の許容電流を大きくできるので、抵抗変化素子１１４Ｂの抵抗変化時のダイオード破壊を抑制できる。
　また、ダイオード素子１２３を構成する半導体層１２１も、抵抗変化素子１１４Ｂを構成する抵抗変化層１１３と同様に、積層体１５０Ｂの形成後の層間絶縁層の成膜工程及び熱処理によって、側壁部分からの酸化が進行するという問題がある。これにより、ダイオード素子１２３の実効断面積が縮小することで、電流容量が低下してしまう。
　この問題に対しても、ダイオード素子１２３を含む積層体１５０Ｂの側壁を側壁保護層１１５によって被覆することで、半導体層１２１が側壁からの酸化されることを防止できる。これにより、ダイオード素子１２３の実効断面積の縮小を防止できるので、ダイオード素子１２３の電流容量の低下を防止できる。
　このように、抵抗変化素子１１４Ｂとダイオード素子１２３とを組み合わせた構成を用いることによって、隣接するメモリセルの書き込みディスターブの発生を確実に回避できるの。これにより、トランジスタ等のスイッチング素子を配することなく、大容量化かつ高集積化が可能な抵抗変化型の不揮発性記憶素子を実現できる。
　図１７～図２０は、本実施の形態２の不揮発性記憶装置２０の製造方法において、積層体１５０Ｂを形成する工程の断面図である。これらを用いて、その製造方法について説明する。
　はじめに、図１７に示すように、本実施の形態１の不揮発性記憶素子１０の製造方法と同様に、第１の金属配線１０３及びプラグ１０７を形成する。
　そして、プラグ１０７を含む第２の層間絶縁層１０５上に、抵抗変化素子１１４Ｂ及びダイオード素子１２３に含まれる第１電極層１０８ａ、半導体薄膜１２１ａ、中間電極層１２２ａ、抵抗変化薄膜１１３ａ、及び第２電極層１１１ａを積層形成する。
　さらに、一般的な露光プロセス及び、必要に応じてエッチングプロセスを用いて、積層体をドット形状に加工するためのドット形状のマスク１２５を各プラグ１０７に対応する位置に形成する。マスク１２５としては、フォトレジストマスク、又は窒化アルミニウムチタン等で構成されるハードマスクを用いるとよい。
　次に、図１８に示すように、ドライエッチングによって、第２電極層１１１ａ及び抵抗変化薄膜１１３ａをマスク１２５と同様のドット形状に加工する。
　次に、図１９に示すように、プラズマ酸化法を用いて、第１の抵抗変化層１０９及び第２の抵抗変化層１１０の側面に、絶縁性の抵抗層１１２を形成する。これにより、初期ブレイク時に電流が流れる実効的な抵抗変化素子１１４Ｂの断面積を縮小させる。このとき、半導体薄膜１２１ａは、中間電極層１２２ａで被覆されているので、抵抗変化素子１１４Ｂの断面積を縮小させるためのプラズマ酸化処理に曝されることがない。
　次に、図２０に示すように、ドライエッチングによって、積層体１５０Ｂの下層側の中間電極層１２２ａ、半導体薄膜１２１ａ及び第１電極層１０８ａをマスク１２５と同様のドット形状に加工し、最後に、マスク１２５を除去する。マスク１２５として、フォトレジストマスクを用いる場合にはアッシング又はウェットエッチングによって当該マスク１２５を除去し、ハードマスクを用いる場合にはさらにドライエッチングによって当該マスク１２５を除去すればよい。
　このような工程によって、抵抗変化素子１１４Ｂ及びダイオード素子１２３を含む積層体１５０Ａを形成することで、ダイオード素子１２３の実効的な断面積が縮小させることなく、プラズマ酸化法を用いて、抵抗変化素子１１４Ｂの初期ブレイク時に電流が流れる実効的な断面積のみを縮小できる。
　（実施の形態３）
　図２１は、本発明の実施の形態３に係る不揮発性記憶装置３０の構成例を示す断面図である。
　本発明の実施の形態３に係る不揮発性記憶装置３０は、実施の形態２に係る不揮発性記憶装置２０とほぼ同様の構造であるが、ダイオード素子１２３の上部電極、かつ抵抗変化素子１１４Ｂの下部電極として機能する中間電極１２２を実施の形態２の構成から省いた構成である。
　さらに、本発明の実施の形態３に係る不揮発性記憶装置３０は、実施の形態２の不揮発性記憶装置２０と異なり、側壁保護層１１５Ｃが積層体１５０Ｃごとに分離して形成されている。
　また、第１電極１０８に半導体層１２１よりも高い仕事関数を有する材料を用いることで、第１電極１０８と半導体層１２１との界面においてショットキーバリアが形成される。また、抵抗変化層１１３Ａ（第１の抵抗変化層１０９）に、半導体層１２１の仕事関数よりも高い仕事関数を有する材料を用いることで、抵抗変化層１１３Ａ（第１の抵抗変化層１０９）と半導体層１２１との界面にもショットキーバリアが形成される。これにより、第１電極１０８、半導体層１２１、抵抗変化層１１３Ａ及び第２電極１１１の４層積層構成で抵抗変化素子１１４Ｃとダイオード素子１２３Ｃとを実現できる。
　その結果、抵抗変化素子１１４Ｃ及びダイオード素子１２３Ｃを含む積層体１５０Ｃは、図１５及び図１６に示す不揮発性記憶装置２０に比べて単純化及び薄膜化される。これにより、寄生抵抗の影響を小さくできるので、電流密度を制御しやすくできる。また、加工精度も高くできるので、寸法ばらつきを小さくできる。従って、積層体１５０Ｃに流れる電流密度のばらつきが低減されることにより電気的な不良が減少する。これにより、不揮発性記憶装置３０の歩留りの低下を防止できるとともに信頼性を向上できる。
　また、中間電極１２２を省くことによって積層体１５０Ｃが薄膜化できることから、積層体１５０Ｃの側壁に形成する側壁保護層１１５Ｃのステップカバレッジ性が向上する。これにより、積層体１５０Ｃの側壁に断切れが発生することなく側壁保護層１１５Ｃを形成できる。そのため、抵抗変化層１１３Ａが側壁から酸化されることをさらに抑制できる。
　また、抵抗変化層１１３Ａには、酸素不足型のタンタル酸化物を用いることが望ましく、半導体層１２１には、窒素不足型のシリコン窒化物を用いることが望ましい。
　タンタル単体の仕事関数は４．２ｅＶであり、化学量論組成にまで完全酸化したタンタル酸化物（Ｔａ2Ｏ5）の仕事関数は５．４ｅＶである。よって、抵抗変化層１１３Ａに用いる酸素不足型タンタル酸化物の仕事関数は、この４．２～５．４ｅＶの間の値を示すと推測される。したがって、酸素不足型タンタル酸化物の仕事関数も、シリコンの電子親和力より高く、かつ抵抗変化層１１３Ａ（第１の抵抗変化層１０９）と半導体層１２１との界面においてもショットキーバリアが形成されることにより、ダイオード素子１２３ＣはＭＳＭダイオードとして機能する。
　なお、上記説明では、抵抗層１１２を含む抵抗変化層１１３Ａを用いる例を述べたが、図１に示す不揮発性記憶素子１０のように、抵抗層１１２を含まない抵抗変化層１１３を用いてもよい。
　また、本実施の形態では、側壁保護層１１５Ｃが積層体１５０Ｃごとに分離して形成されているが、これは以下のようにすることで形成できる。
　本発明の実施の形態１に係る不揮発性記憶素子１０の製造方法において、図５に示すように、抵抗変化素子１１４を含む積層体１５０を形成し、その上に側壁保護層１１５を成膜した後、エッチバックを行うことで、積層体１５０Ｃの側壁部分以外（第２電極１１１上及び第２の層間絶縁層１０５上）の側壁保護層１１５を除去する。
　シリコン窒化物から構成される側壁保護層１１５をエッチバックする方法として、反応性イオンエッチング（ＲＩＥ）を用いた場合、一般的に、イオン入射方向（縦方向）へのエッチング速度が、そうでない方向（横方向）へのエッチング速度より圧倒的に速い。よって、積層体１５０Ｃの側壁部分にのみ側壁保護層１１５Ｃを残すことができる。
　側壁保護層１１５Ｃを積層体１５０Ｃごとに分離して形成することで、積層体１５０Ｃが形成されていない領域には、側壁保護層１１５Ｃが存在しない。すなわち、シリコン酸化物で構成される第２の層間絶縁層１０５とシリコン酸化物で構成される第３の層間絶縁層１１６との間に、シリコン窒化物で構成される側壁保護層１１５Ｃが存在しない。したがって、積層体１５０Ｃを設けていない所定の位置に、引き出しコンタクト１１８を埋め込み形成するためのコンタクトホール１１８ａを形成する際に行うドライエッチング工程が容易になる。
　なお、上記説明では、上述した実施の形態２の構成に対して、側壁保護層１１５Ｃを積層体１５０Ｃごとに分離した構成を例に説明を行なったが、上述した実施の形態１及びその変形例の構成に対して、同様の構成を適用してもよい。
　以上、本発明の実施の形態について説明したが、本発明は上記実施の形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。
　例えば、上記説明では、第２の金属配線１１９の下面の一部は、第２電極１１１の上面より下側、かつ、下面より上側に存在しているが、第２電極１１１の下面より下側に存在していてもよい。言い換えると、第２の金属配線１１９の下面の一部は、抵抗変化層１１３の上面より下側に存在してもよい。
　図２２は、図２４の構成に対して本発明を適用した一例を示す、不揮発性記憶装置４０の断面図である。図２２に示す不揮発性記憶装置４０は、図２４に示す構成に加え、側壁保護層１１５を備える。側壁保護層１１５の構成及び機能は、上述した実施の形態と同様である。側壁保護層１１５は、積層体（不揮発性記憶素子５５）の側壁を被覆するように当該積層体の側壁部分に形成されている。また、図２２では、第２の金属配線１１９の下面の一部は、抵抗変化層１１３の上面より下側、かつ下面より上側に存在している。
　ここで、図２４に示す構成では、第２の金属配線７１と抵抗変化層６６との間にリークパスが形成されてしまう。一方、図２２に示すように、側壁保護層１１５を設けることで、当該リークパスの形成を防止できる。
　また、複数の上記実施の形態における各構成要素を任意に組み合わせることとしてもよい。
　また、上述した実施の形態においては、抵抗変化層としての遷移金属酸化物としては、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物の場合について説明したが、上下電極間に挟まれる遷移金属酸化物層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
　したがって、酸素不足型の遷移金属酸化物を抵抗変化層に用いた抵抗変化素子について、抵抗変化層を、ＭＯxで表される組成を有する第１の酸素不足型の遷移金属酸化物を含む第１の領域と、ＭＯy（但し、ｘ＜ｙ）で表される組成を有する第２の酸素不足型の遷移金属酸化物を含む第２の領域とを有した構成とした場合、前記第１の領域及び前記第２の領域は、対応する組成の遷移金属酸化物のほかに、所定の不純物（例えば、抵抗値の調整のための添加物）を含むことを妨げない。
　また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。
　また、上記実施の形態に係る不揮発性記憶素子は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　また、上記各図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
　また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。また、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。
　本発明は、抵抗変化型の不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法に適用できる。また、本発明は、不揮発性記憶素子ならびに不揮発性記憶装置を用いる種々の電子機器に有用である。
　１０、１０Ａ　不揮発性記憶素子
　２０、３０、４０　　不揮発性記憶装置
　１０１　　　第１の層間絶縁層
　１０２　　　第１のバリアメタル層
　１０３　　　第１の金属配線
　１０４　　　第１のライナー層
　１０５　　　第２の層間絶縁層
　１０６　　　第２のバリアメタル層
　１０７　　　プラグ
　１０８　　　第１電極
　１０８ａ　　第１電極層
　１０９　　　第１の抵抗変化層
　１０９ａ　　第１の抵抗変化薄膜
　１１０　　　第２の抵抗変化層
　１１０ａ　　第２の抵抗変化薄膜
　１１１　　　第２電極
　１１１ａ　　第２電極層
　１１２　　　抵抗層
　１１３、１１３Ａ　　抵抗変化層
　１１３ａ　　抵抗変化薄膜
　１１４、１１４Ａ、１１４Ｂ、１１４Ｃ　　抵抗変化素子
　１１５、１１５Ｃ　　側壁保護層
　１１６　　　第３の層間絶縁層
　１１７　　　第３のバリアメタル層
　１１８　　　引き出しコンタクト
　１１８ａ　　コンタクトホール
　１１９　　　第２の金属配線
　１１９ａ　　配線溝
　１２０　　　第２のライナー層
　１２１　　　半導体層
　１２１ａ　　半導体薄膜
　１２２　　　中間電極
　１２２ａ　　中間電極層
　１２３、１２３Ｃ　　ダイオード素子
　１２５　　　マスク
　１５０、１５０Ａ、１５０Ｂ、１５０Ｃ　　積層体

Claims (16)

  1. 　第１電極及び第２電極と、前記第１電極と前記第２電極とに挟持され、酸素不足型の遷移金属酸化物で構成され、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを含む不揮発性記憶素子であって、
    　第１の金属配線と、
    　前記第１の金属配線上に形成され、前記第１の金属配線に接続されるプラグと、
    　前記第１電極と前記第２電極と前記抵抗変化層とを含み、前記プラグ上に形成され、前記プラグが前記第１電極及び前記第２電極の一方と接続されている積層体と、
    　前記積層体上に形成され、前記第１電極及び前記第２電極の他方と直接接続される第２の金属配線と、
    　前記積層体の側壁を被覆し、絶縁性かつ酸素バリア性を有する側壁保護層と、を備え、
    　前記第２の金属配線の下面の一部は、前記積層体の上面より下側に存在する
    　不揮発性記憶素子。
  2. 　前記側壁保護層は、酸化物、窒化物、及び酸窒化物のいずれかを含む
    　請求項１に記載の不揮発性記憶素子。
  3. 　前記側壁保護層は、シリコン窒化物、アルミニウム酸化物、及びチタン酸化物のいずれかを含む
    　請求項２に記載の不揮発性記憶素子。
  4. 　前記抵抗変化層は、
    　前記遷移金属酸化物で構成されている第１の抵抗変化層と、
    　前記遷移金属酸化物で構成されており、前記第１の抵抗変化層より酸素含有率が高い第２の抵抗変化層とを有する
    　請求項１～３のいずれか１項に記載の不揮発性記憶素子。
  5. 　前記抵抗変化層は、
    　前記遷移金属酸化物で構成されている第１の抵抗変化層と、
    　前記遷移金属酸化物で構成されており、前記第１の抵抗変化層より酸素含有率が高い第２の抵抗変化層と、
    　前記第１の抵抗変化層及び前記第２の抵抗変化層の側壁に形成され、前記遷移金属酸化物で構成されており、前記第１の抵抗変化層より酸素含有率の高い抵抗層と、を有する
    　請求項１～３のいずれか１項に記載の不揮発性記憶素子。
  6. 　前記抵抗変化層は、酸素不足型タンタル酸化物、酸素不足型ハフニウム酸化物、及び酸素不足型ジルコニウム酸化物のいずれかを含む
    　請求項１～５のいずれか１項に記載の不揮発性記憶素子。
  7. 　前記第２電極は、イリジウム、白金、パラジウム、銅、及びタングステンのいずれかの金属、もしくはこれらの金属の組み合わせ又はこれらの金属の合金を含み、
    　前記積層体の断面形状は、前記積層体の上面の延長線と前記積層体の側壁がなす角度９０度未満の台形状である
    　請求項１～６のいずれか１項に記載の不揮発性記憶素子。
  8. 　請求項１～７のいずれか１項に記載の不揮発性記憶素子を複数備えた不揮発性記憶装置であって、
    　前記不揮発性記憶装置は、
    　前記第１の金属配線を含む、第１方向に延設されている複数の第１の金属配線と、
    　前記第２の金属配線を含む、前記第１方向と交差する第２方向に延設されている複数の第２の金属配線と、
    　前記プラグを含む、複数のプラグと、
    　前記積層体を含む、ドット形状の複数の積層体とを備え、
    　前記複数の第１の金属配線と前記複数の第２の金属配線との立体交差点の各々に、前記プラグと前記積層体との組の各々が形成されており、
    　前記側壁保護層は、前記複数の積層体の側壁を被覆する
    　不揮発性記憶装置。
  9. 　前記側壁保護層は、前記複数の積層体毎に分離して形成されている
    　請求項８に記載の不揮発性記憶装置。
  10. 　前記積層体は、さらに、
    　前記第１電極と前記抵抗変化層との間に形成され、前記第１電極に接続される半導体層と、
    　前記半導体層と前記抵抗変化層とに挟持される中間電極とを備え、
    　前記第１電極と前記半導体層と前記中間電極とは、ダイオード素子を構成し、
    　前記中間電極と前記抵抗変化層と前記第２電極とは、抵抗変化素子を構成する
    　請求項８又は９に記載の不揮発性記憶装置。
  11. 　前記半導体層は、窒素不足型シリコン窒化物を含む
    　請求項１０に記載の不揮発性記憶装置。
  12. 　前記積層体は、さらに、
    　前記第１電極と前記抵抗変化層との間に形成され、前記第１電極及び前記抵抗変化層に接続される半導体層を備え、
    　前記第１電極及び前記抵抗変化層は、共に、前記半導体層よりも高い仕事関数を有する材料で構成されている
    　請求項８又は９に記載の不揮発性記憶装置。
  13. 　前記第２の金属配線の下面の一部は、前記抵抗変化層の上面より下側に存在する
    　請求項１～１２のいずれか１項に記載の不揮発性記憶装置。
  14. 　第１電極及び第２電極と、前記第１電極と前記第２電極とに挟持され、酸素不足型の遷移金属酸化物で構成され、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを含む不揮発性記憶素子の製造方法であって、
    　第１の金属配線を形成する第１工程と、
    　前記第１の金属配線上に、前記第１の金属配線に接続されるプラグを形成する第２工程と、
    　前記プラグ上に、前記第１電極と前記第２電極と前記抵抗変化層とを含み、前記プラグが前記第１電極及び前記第２電極の一方と接続されている積層体を形成する第３工程と、
    　前記積層体の側壁を被覆し、絶縁性かつ酸素バリア性を有する側壁保護層を形成する第４工程と、
    　前記積層体上に、前記第１電極及び前記第２電極の他方と直接接続される第２の金属配線を形成する第５工程とを含み、
    　前記第２の金属配線の下面の一部は、前記積層体の上面より下側に存在する
    　不揮発性記憶素子の製造方法。
  15. 　請求項１４に記載の不揮発性記憶素子の製造方法を含む、前記不揮発性記憶素子を複数備えた不揮発性記憶装置の製造方法であって、
    　前記１工程において、前記第１の金属配線を含む、第１方向に延設されている複数の第１の金属配線を形成し、
    　前記第５工程において、前記第２の金属配線を含む、前記第１方向と交差する第２方向に延設されている複数の第２の金属配線を形成し、
    　前記第２工程において、前記複数の第１の金属配線と前記複数の第２の金属配線との立体交差点となる位置の各々に、前記プラグを含む複数のプラグの各々を形成し、
    　前記第３工程において、前記位置の各々に、前記積層体を含む複数の積層体の各々を形成し、
    　前記第４工程では、前記複数の積層体の側壁を被覆する前記側壁保護層を形成する
    　不揮発性記憶装置の製造方法。
  16. 　前記第４工程は、
    　前記側壁保護層を成膜する工程と、
    　前記積層体の側壁部分以外の前記側壁保護層を除去する工程とを含む
    　請求項１５に記載の不揮発性記憶装置の製造方法。
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