TW202306151A - 電阻式隨機存取記憶體及其製造方法 - Google Patents

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Abstract

一種電阻式隨機存取記憶體及其製造方法。所述電阻式隨機存取記憶體包括設置於基底上的多個單元結構。所述多個單元結構中的每一個包括第一電極、第一金屬氧化物層以及間隙壁。所述第一電極設置於所述基底上。所述第一金屬氧化物層設置於所述第一電極上。所述間隙壁設置於所述第一電極與所述第一金屬氧化物層的側壁上。此外，所述電阻式隨機存取記憶體包括第二金屬氧化物層以及第二電極。所述第二金屬氧化物層設置於所述多個單元結構上，且與所述多個單元結構連接。所述第二電極設置於所述第二金屬氧化物層上。

Description

電阻式隨機存取記憶體及其製造方法
本發明是有關於一種記憶體及其製造方法，且特別是有關於一種電阻式隨機存取記憶體（resistive random access memory，RRAM）及其製造方法。
電阻式隨機存取記憶體具有操作速度快、低功耗等優點，因此成為近年來廣為研究的一種非揮發性記憶體。一般來說，電阻式隨機存取記憶體包括上電極、下電極以及設置於上電極與下電極之間的可變電阻層。
在對電阻式隨機存取記憶體進行操作的期間，當對上電極與下電極施加電壓時，可在可變電阻層中形成導電路徑（通常稱為導電絲（conductive filament，CF））以進行設定（set）操作，或使導電路徑斷開以進行重置（reset）操作，以提供相關的記憶體功能。
本發明提供一種電阻式隨機存取記憶體，其上電極可作為對電阻式隨機存取記憶體進行操作時的位元線（bit line）。
本發明提供一種電阻式隨機存取記憶體的製造方法，其中上電極可作為對電阻式隨機存取記憶體進行操作時的位元線，而不需額外地形成與電阻式隨機存取記憶體電性連接的位元線。
本發明的電阻式隨機存取記憶體包括設置於基底上的多個單元結構。所述多個單元結構中的每一個包括第一電極、第一金屬氧化物層以及間隙壁。所述第一電極設置於所述基底上。所述第一金屬氧化物層設置於所述第一電極上。所述間隙壁設置於所述第一電極與所述第一金屬氧化物層的側壁上。此外，所述電阻式隨機存取記憶體包括第二金屬氧化物層以及第二電極。所述第二金屬氧化物層設置於所述多個單元結構上，且與所述多個單元結構連接。所述第二電極設置於所述第二金屬氧化物層上。
在本發明的電阻式隨機存取記憶體的一實施例中，在所述多個單元結構中的每一個中，頂部寬度小於或實質上等於底部寬度。
在本發明的電阻式隨機存取記憶體的一實施例中，所述第一電極的材料包括鈦（Ti）、鉭（Ta）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鋁鈦（TiAlN）、鈦鎢（TiW）、鉑（Pt）、銥（Ir）、鎢（W）、釕（Ru）、石墨或其組合。
在本發明的電阻式隨機存取記憶體的一實施例中，所述第二電極的材料包括鈦、鉭、氮化鈦、氮化鉭、氮化鋁鈦、鈦鎢、鉑、銥、鎢、釕、石墨或其組合。
在本發明的電阻式隨機存取記憶體的一實施例中，更包括設置於所述第二電極與所述第二金屬氧化物層之間的導電阻擋層。
在本發明的電阻式隨機存取記憶體的一實施例中，所述導電阻擋層的材料包括銥。
在本發明的電阻式隨機存取記憶體的一實施例中，所述第一金屬氧化物層的材料包括氧化鉿（HfO 2）、氧化鋯（ZrO 2）、氧化鋯鉿（HfZrO）、氧化鋁鉿（HfAlO）、氮氧化鉿（HfON）、矽氧化鉿（HfSiO）、氧化鍶鉿（HfSrO）、氧化釔鉿（HfYO）或其組合。
在本發明的電阻式隨機存取記憶體的一實施例中，所述第二金屬氧化物層的材料包括氧化鉿、氧化鋯、氧化鋯鉿、氧化鋁鉿、氮氧化鉿、矽氧化鉿、氧化鍶鉿、氧化釔鉿或其組合。
在本發明的電阻式隨機存取記憶體的一實施例中，所述第一金屬氧化物層為富金屬（metal-rich）層，且所述第二金屬氧化物層為富氧（oxygen-rich）層。
本發明的電阻式隨機存取記憶體的製造方法包括以下步驟。於基底上形成多個單元結構。所述多個單元結構中的每一個包括第一電極、第一金屬氧化物層以及間隙壁。所述第一電極形成於所述基底上。所述第一金屬氧化物層形成於所述第一電極上。所述間隙壁形成於所述第一電極與所述第一金屬氧化物層的側壁上。於所述多個單元結構上形成第二金屬氧化物層，其中所述第二金屬氧化物層與所述多個單元結構連接。於所述第二金屬氧化物層上形成第二電極。
在本發明的電阻式隨機存取記憶體的製造方法的一實施例中，在所述多個單元結構中的每一個中，頂部寬度小於或實質上等於底部寬度。
在本發明的電阻式隨機存取記憶體的製造方法的一實施例中，所述第一電極的材料包括鈦、鉭、氮化鈦、氮化鉭、氮化鋁鈦、鈦鎢、鉑、銥、鎢、釕、石墨或其組合。
在本發明的電阻式隨機存取記憶體的製造方法的一實施例中，所述第二電極的材料包括鈦、鉭、氮化鈦、氮化鉭、氮化鋁鈦、鈦鎢、鉑、銥、鎢、釕、石墨或其組合。
在本發明的電阻式隨機存取記憶體的製造方法的一實施例中，在形成所述第二金屬氧化物層之後且在形成所述第二電極之前，更包括於所述第二金屬氧化物層上形成導電阻擋層。
在本發明的電阻式隨機存取記憶體的製造方法的一實施例中，所述導電阻擋層的材料包括銥。
在本發明的電阻式隨機存取記憶體的製造方法的一實施例中，所述第一金屬氧化物層的材料包括氧化鉿、氧化鋯、氧化鋯鉿、氧化鋁鉿、氮氧化鉿、矽氧化鉿、氧化鍶鉿、氧化釔鉿或其組合。
在本發明的電阻式隨機存取記憶體的製造方法的一實施例中，所述第二金屬氧化物層的材料包括氧化鉿、氧化鋯、氧化鋯鉿、氧化鋁鉿、氮氧化鉿、矽氧化鉿、氧化鍶鉿、氧化釔鉿或其組合。
在本發明的電阻式隨機存取記憶體的製造方法的一實施例中，所述第一金屬氧化物層為富金屬層，且所述第二金屬氧化物層為富氧層。
在本發明的電阻式隨機存取記憶體的製造方法的一實施例中，所述多個單元結構的形成方法包括以下步驟。於所述基底上形成電極材料層。於所述電極材料層上形成金屬氧化物材料層。將所述電極材料層與所述金屬氧化物材料層圖案化，以形成多個單元。於所述多個單元的側壁上形成所述間隙壁。
在本發明的電阻式隨機存取記憶體的製造方法的一實施例中，將所述電極材料層與所述金屬氧化物材料層圖案化的方法包括進行雙重圖案化製程（double patterning process）。
綜上所述，本發明的電阻式隨機存取記憶體中，作為上電極的第二電極及位於其下方的第二金屬氧化物層同時連接至多個結構單元，且第二電極可電性連接至外部電壓源。因此，本發明的電阻式隨機存取記憶體中的上電極（第二電極）可作為對電阻式隨機存取記憶體進行操作時的位元線，且因此不需額外地設置與電阻式隨機存取記憶體電性連接的位元線。如此一來，本發明的電阻式隨機存取記憶體可具有較低的結構與製程複雜度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，在下述說明中相同的元件將以相同的符號標示來說明。
關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語，也就是指「包含但不限於」。
當以「第一」、「第二」等的用語來說明元件時，僅用於將這些元件彼此區分，並不限制這些元件的順序或重要性。因此，在一些情況下，第一元件亦可稱作第二元件，第二元件亦可稱作第一元件，且此不偏離本發明的範疇。
此外，文中所提到的方向性用語，例如「上」、「下」等，僅是用以參考圖式的方向，並非用來限制本發明。因此，應理解，「上」可與「下」互換使用，且當層或膜等元件放置於另一元件「上」時，所述元件可直接放置於所述另一元件上，或者可存在中間元件。另一方面，當稱元件「直接」放置於另一元件「上」時，則兩者之間不存在中間元件。
圖1A至圖1E為依照本發明實施例的電阻式隨機存取記憶體的製造流程上視示意圖。圖2A至圖2E為沿圖1A至圖1E中的A-A剖線所繪示的本發明實施例的電阻式隨機存取記憶體的製造流程剖面示意圖。
首先，同時參照圖1A與圖2A，提供基底100。在本實施例中，基底100為介電基底。基底100例如為形成於矽基底或絕緣體上覆矽（silicon on insulator，SOI）基底上的介電層。此外，基底100中形成有用以與電阻式隨機存取記憶體的下電極連接的接觸窗（contact）或導通孔（via）。為使附圖清楚且便於說明，未繪示出上述的接觸窗或導通孔、形成於介電層中的線路層以及被介電層所覆蓋的半導體元件（例如電晶體）等。
接著，於基底100上形電極材料層102。電極材料層102用以形成本發明實施例的電阻式隨機存取記憶體的下電極。電極材料層102的材料例如為鈦、鉭、氮化鈦、氮化鉭、氮化鋁鈦、鈦鎢、鉑、銥、鎢、釕、石墨或其組合。較佳地，電極材料層102的材料可為氮化鈦、氮化鉭或其組合。之後，於電極材料層102上形成金屬氧化物材料層104。金屬氧化物材料層104的材料例如為氧化鉿、氧化鋯、氧化鋯鉿、氧化鋁鉿、氮氧化鉿、矽氧化鉿、氧化鍶鉿、氧化釔鉿或其組合。進一步說，在本實施例中，金屬氧化物材料層104為金屬含量高於氧含量的富金屬層。金屬氧化物材料層104的形成方法例如是進行化學氣相沉積（chemical vapor deposition，CVD）製程。
此外，在本實施例中，在電極材料層102上形成了一層金屬氧化物材料層104，但本發明不限於此，在其他實施例中，可在電極材料層102上形成多層金屬氧化物材料層，且這些金屬氧化物材料層皆為金屬含量高於氧含量的富金屬層。
接著，同時參照圖1B與圖2B，於金屬氧化物材料層104上形成圖案化硬罩幕層106。圖案化硬罩幕層106的材料例如為氧化矽。圖案化硬罩幕層106具有暴露出部分金屬氧化物材料層104的開口106a。在本實施例中，圖案化硬罩幕層106所暴露出來的區域對應於後續形成電阻式隨機存取記憶體的記憶單元的區域。然後，於圖案化硬罩幕層106的開口106a中填入硬罩幕層108。硬罩幕層108的材料例如為氮化矽。硬罩幕層108的形成方法例如是先於圖案化硬罩幕層106上形成硬罩幕材料層並填滿開口106a，然後移除開口106a外的硬罩幕材料層。
然後，同時參照圖1C與圖2C，移除圖案化硬罩幕層106。接著，以硬罩幕層108作為蝕刻罩幕，進行非等向性（anisotropic）蝕刻製程，以移除部分金屬氧化物材料層104與部分電極材料層102。如此一來，基底100上形成了多個單元110，且每一個單元110包括由電極材料層102形成的第一電極110a以及由金屬氧化物材料層104形成的第一金屬氧化物層110b。第一電極110a作為本實施例的電阻式隨機存取記憶體的下電極。
在本實施例中，圖1B至圖1C以及圖2B至圖2C所述的用以形成單元110的圖案化製程即為熟知的雙重圖案化製程，但本發明不限於此。在其他實施例中，可視實際需求採用其他類型的圖案化製程來形成單元110。
在本實施例中，每一個所形成的單元110具有梯型的剖面。也就是說，在每一個單元110中，頂部寬度小於底部寬度。詳細地說，在每一個單元110中，第一金屬氧化物層110b的頂面面積小於第一電極110a的底面面積。然而，本發明不限於此。在其他實施例中，每一個所形成的單元110可具有矩型的剖面，亦即在每一個單元110中，第一金屬氧化物層110b的頂面面積可實質上等於第一電極110a的底面面積。
接著，同時參照圖1D與圖2D，移除硬罩幕層108。然後，於基底100上共形地形成間矽壁材料層112。間矽壁材料層112的材料例如為氮化矽。之後，於間矽壁材料層112上形成介電層114。介電層114作為金屬間介電質（inter-metal dielectric，IMD)。介電層114覆蓋基底100上所有的單元110以及間矽壁材料層112。然後，進行平坦化製程，移除部分介電層114以及部分間矽壁材料層112，直到暴露出第一金屬氧化物層110b的頂面。在本實施例中，平坦化製程例如為化學機械研磨（chemical mechanical polishing，CMP）製程。在進行平坦化製程之後，保留於每一個單元110的側壁上的間矽壁材料層112形成為間矽壁112a。如此一來，基底100上形成了多個單元結構116，且每一個單元結構116包括第一電極110a、第一金屬氧化物層110b以及間矽壁112a。此外，在每一個單元結構116中，頂部寬度小於底部寬度。
之後，同時參照圖1E與圖2E，於介電層114上形成金屬氧化物材料層118。金屬氧化物材料層118的材料例如為氧化鉿、氧化鋯、氧化鋯鉿、氧化鋁鉿、氮氧化鉿、矽氧化鉿、氧化鍶鉿、氧化釔鉿或其組合。進一步說，金屬氧化物材料層118為氧含量高於金屬含量的富氧層。金屬氧化物材料層118的形成方法例如是進行化學氣相沉積製程。然後，於金屬氧化物材料層118上形成電極材料層120。電極材料層120用以形成本發明實施例的電阻式隨機存取記憶體的上電極。電極材料層120的材料例如為鈦、鉭、氮化鈦、氮化鉭、氮化鋁鈦、鈦鎢、鉑、銥、鎢、釕、石墨或其組合。較佳地，電極材料層120的材料可為氮化鈦、氮化鉭或其組合。
此外，在本實施例中，在形成金屬氧化物材料層118之後且在形成電極材料層120之前，可選擇性地於金屬氧化物材料層118上形成導電阻擋材料層122。導電阻擋材料層122的材料例如為銥。
然後，對電極材料層120、導電阻擋材料層122以及金屬氧化物材料層118進行圖案化製程，以形成第二電極120a、導電阻擋層122a以及第二金屬氧化物層118a。在本實施例中，在對電極材料層120、導電阻擋材料層122以及金屬氧化物材料層118進行圖案化製程之後，形成了多條彼此平行設置的第二電極120a，且導電阻擋層122a以及第二金屬氧化物層118a堆疊設置於第二電極120a與介電層114之間。此外，第二金屬氧化物層118a與介電層114所暴露出的單元結構116的第一金屬氧化物層110b以及間隙壁112a連接。如此一來，形成了本實施例的電阻式隨機存取記憶體10。
如圖1E所示，每一條第二電極120a在介電層114上延伸，使得一條第二電極120a及位於其下方的第二金屬氧化物層118a能夠串聯連接多個（在本實施例中，3個，但本發明不限於此）單元結構116。之後，可再進行後續製程。舉例來說，如圖3所示，可於介電層114上形成介電層124。然後，於介電層124中形成導通孔126，以及於介電層124上形成與導通孔126連接的線路層128。
以下將以電阻式隨機存取記憶體10為例來對本發明的電阻式隨機存取記憶體進行說明。
參照圖1E與圖2E，在電阻式隨機存取記憶體10中，多個單元結構116設置於基底100上。每一個單元結構116包括設置於基底100上的第一電極110a、設置於第一電極110a上的第一金屬氧化物層110b以及設置於第一電極110a與第一金屬氧化物層110b的側壁上的間隙壁112a。此外，第二金屬氧化物層118a設置於這些單元結構116，且與這些單元結構116連接。第二電極120a置於第二金屬氧化物層118a上，且導電阻擋層122a設置於第二電極120a與第二金屬氧化物層118a之間。第一電極110a與第二電極120a分別作為電阻式隨機存取記憶體10的上電極與下電極。氧含量高於金屬含量的第二金屬氧化物層118a作為電阻式隨機存取記憶體10的可變電阻層（variable resistance layer）。
在對電阻式隨機存取記憶體10進行操作時，可對第一電極110a與第二電極120a分別施加電壓，以在第二金屬氧化物層118a中形成導電路徑（導電絲）來進行設定操作，或使導電路徑斷開以進行重置操作。
在本實施例中，導電阻擋層122a設置於第二金屬氧化物層118a與第二電極120a之間。在對電阻式隨機存取記憶體10進行操作的期間，導電阻擋層122a不會與來自第二金屬氧化物層118a中的氧產生反應，因而可避免第二電極120a因與氧產生反應而對電阻式隨機存取記憶體10的效能造成影響。
此外，在每一個單元結構116中，頂部寬度小於底部寬度，第二金屬氧化物層118a與單元結構116的頂部（第一金屬氧化物層110b的頂面）連接，且間隙壁112a設置於第一電極110a與第一金屬氧化物層110b的側壁上。因此，在對電阻式隨機存取記憶體10進行操作時，氧空缺（oxygen vacancy）可被有效地局限於單元結構116的頂部（第一金屬氧化物層110b的頂面）正上方的區域R中。如此一來，在對電阻式隨機存取記憶體10進行初始化（forming）操作的期間，可有效地減少穿隧電流（tunneling current）。藉此，第二金屬氧化物層118a可不需具有大的厚度，使得第二金屬氧化物層118a在電阻式隨機存取記憶體10的設定操作期間可具有大的氧空缺密度以利導電路徑（導電絲）的形成，且因此使得電阻式隨機存取記憶體10具有較高的可靠度（reliability）。
另外，在電阻式隨機存取記憶體10中，第二電極120a及位於其下方的第二金屬氧化物層118a同時連接至多個結構單元116，且第二電極120a可經由導通孔與線路（如圖3所示）而連接至外部電壓源。因此，第二電極120a可視為對電阻式隨機存取記憶體10進行操作時的位元線。如此一來，可不需如同現有技術必須額外地設置將多個包括上電極、可變電阻層以及下電極的記憶單元串聯連接的位元線。換句話說，本實施例的電阻式隨機存取記憶體10相較於現有技術可具有較低的結構與製程複雜度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視所附的申請專利範圍所界定者為準。
10:電阻式隨機存取記憶體 100:基底 102、120:電極材料層 104、118:金屬氧化物材料層 106:圖案化硬罩幕層 106a:開口 108:硬罩幕層 110:單元 110a:第一電極 110b:第一金屬氧化物層 112:間矽壁材料層 112a:間矽壁 114、124:介電層 116:單元結構 118a:第二金屬氧化物層 120a:第二電極 122:導電阻擋材料層 122a:導電阻擋層 126:導通孔 128:線路層 R:區域
圖1A至圖1E為依照本發明實施例的電阻式隨機存取記憶體的製造流程上視示意圖。 圖2A至圖2E為沿圖1A至圖1E中的A-A剖線所繪示的電阻式隨機存取記憶體的製造流程剖面示意圖。 圖3為對本發明實施例的電阻式隨機存取記憶體進行後續製程的剖面示意圖。
100:基底
110a:第一電極
110b:第一金屬氧化物層
112:間矽壁材料層
112a:間矽壁
114、124:介電層
116:單元結構
118:金屬氧化物材料層
118a:第二金屬氧化物層
120:電極材料層
120a:第二電極
122:導電阻擋材料層
122a:導電阻擋層
126:導通孔
128:線路層

Claims (20)

  1. 一種電阻式隨機存取記憶體，包括： 多個單元結構，設置於基底上，其中所述多個單元結構中的每一個包括： 第一電極，設置於所述基底上； 第一金屬氧化物層，設置於所述第一電極上；以及 間隙壁，設置於所述第一電極與所述第一金屬氧化物層的側壁上； 第二金屬氧化物層，設置於所述多個單元結構上，且與所述多個單元結構連接；以及 第二電極，設置於所述第二金屬氧化物層上。
  2. 如請求項1所述的電阻式隨機存取記憶體，其中在所述多個單元結構中的每一個中，頂部寬度小於或實質上等於底部寬度。
  3. 如請求項1所述的電阻式隨機存取記憶體，其中所述第一電極的材料包括鈦、鉭、氮化鈦、氮化鉭、氮化鋁鈦、鈦鎢、鉑、銥、鎢、釕、石墨或其組合。
  4. 如請求項1所述的電阻式隨機存取記憶體，其中所述第二電極的材料包括鈦、鉭、氮化鈦、氮化鉭、氮化鋁鈦、鈦鎢、鉑、銥、鎢、釕、石墨或其組合。
  5. 如請求項1所述的電阻式隨機存取記憶體，更包括導電阻擋層，設置於所述第二電極與所述第二金屬氧化物層之間。
  6. 如請求項5所述的電阻式隨機存取記憶體，其中所述導電阻擋層的材料包括銥。
  7. 如請求項1所述的電阻式隨機存取記憶體，其中所述第一金屬氧化物層的材料包括氧化鉿、氧化鋯、氧化鋯鉿、氧化鋁鉿、氮氧化鉿、矽氧化鉿、氧化鍶鉿、氧化釔鉿或其組合。
  8. 如請求項1所述的電阻式隨機存取記憶體，其中所述第二金屬氧化物層的材料包括氧化鉿、氧化鋯、氧化鋯鉿、氧化鋁鉿、氮氧化鉿、矽氧化鉿、氧化鍶鉿、氧化釔鉿或其組合。
  9. 如請求項1所述的電阻式隨機存取記憶體，其中所述第一金屬氧化物層為富金屬層，且所述第二金屬氧化物層為富氧層。
  10. 一種電阻式隨機存取記憶體的製造方法，包括： 於基底上形成多個單元結構，其中所述多個單元結構中的每一個包括： 第一電極，形成於所述基底上； 第一金屬氧化物層，形成於所述第一電極上；以及 間隙壁，形成於所述第一電極與所述第一金屬氧化物層的側壁上； 於所述多個單元結構上形成第二金屬氧化物層，其中所述第二金屬氧化物層與所述多個單元結構連接；以及 於所述第二金屬氧化物層上形成第二電極。
  11. 如請求項10所述的電阻式隨機存取記憶體的製造方法，其中在所述多個單元結構中的每一個中，頂部寬度小於或實質上等於底部寬度。
  12. 如請求項10所述的電阻式隨機存取記憶體的製造方法，其中所述第一電極的材料包括鈦、鉭、氮化鈦、氮化鉭、氮化鋁鈦、鈦鎢、鉑、銥、鎢、釕、石墨或其組合。
  13. 如請求項10所述的電阻式隨機存取記憶體的製造方法，其中所述第二電極的材料包括鈦、鉭、氮化鈦、氮化鉭、氮化鋁鈦、鈦鎢、鉑、銥、鎢、釕、石墨或其組合。
  14. 如請求項10所述的電阻式隨機存取記憶體的製造方法，其中在形成所述第二金屬氧化物層之後且在形成所述第二電極之前，更包括於所述第二金屬氧化物層上形成導電阻擋層。
  15. 如請求項14所述的電阻式隨機存取記憶體的製造方法，其中所述導電阻擋層的材料包括銥。
  16. 如請求項10所述的電阻式隨機存取記憶體的製造方法，其中所述第一金屬氧化物層的材料包括氧化鉿、氧化鋯、氧化鋯鉿、氧化鋁鉿、氮氧化鉿、矽氧化鉿、氧化鍶鉿、氧化釔鉿或其組合。
  17. 如請求項10所述的電阻式隨機存取記憶體的製造方法，其中所述第二金屬氧化物層的材料包括氧化鉿、氧化鋯、氧化鋯鉿、氧化鋁鉿、氮氧化鉿、矽氧化鉿、氧化鍶鉿、氧化釔鉿或其組合。
  18. 如請求項10所述的電阻式隨機存取記憶體的製造方法，其中所述第一金屬氧化物層為富金屬層，且所述第二金屬氧化物層為富氧層。
  19. 如請求項10所述的電阻式隨機存取記憶體的製造方法，其中所述多個單元結構的形成方法包括： 於所述基底上形成電極材料層； 於所述電極材料層上形成金屬氧化物材料層； 將所述電極材料層與所述金屬氧化物材料層圖案化，以形成多個單元；以及 於所述多個單元的側壁上形成所述間隙壁。
  20. 如請求項19所述的電阻式隨機存取記憶體的製造方法，其中將所述電極材料層與所述金屬氧化物材料層圖案化的方法包括進行雙重圖案化製程。
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