JP2023168319A - 改良された耐久特性を提供するためのポストパターン化処理されたメモリ膜を有する抵抗変化型ランダムアクセスメモリ、及びその形成方法 - Google Patents

Abstract

【課題】改良された耐久特性を提供するためのポストパターン化処理されたメモリ膜を有する抵抗変化型ランダムアクセスメモリ、及びその形成方法を提供する。【解決手段】第１の金属材料を含む第１の電極と、少なくとも１つの誘電体金属酸化物材料を含み、第１の電極に接触するメモリ膜と、第２の金属材料を含み、メモリ膜に接触する第２の電極と、を含む半導体構造である。メモリ膜は、不動態化元素と酸素との第１の平均原子比が０．０１未満である中央領域と、不動態化元素と酸素との第２の平均原子比が０．０５よりも大きい周辺領域と、を含む。【選択図】図２２

Description

本開示は、半導体構造及びその形成方法に関する。

幾つかのタイプの抵抗変化型メモリデバイスは、酸素欠損を含む導電経路が形成された誘電体金属酸化物材料を使用している。導電経路は、誘電体金属酸化物材料上に提供される２つの電極に電気バイアスを印加することによって形成又は消去することができ、導電経路の有無に応じて２つの電極間に異なる抵抗値を提供することによって情報を記憶することができる。

本開示の様々な実施例によると、第１の金属材料を含む第１の電極と、少なくとも１つの誘電体金属酸化物材料を含み、第１の電極に接触し、不動態化元素と酸素との第１の平均原子比が０．０１未満である中央領域と、不動態化元素と酸素との第２の平均原子比が０．０５よりも大きい周辺領域と、を含むメモリ膜と、第２の金属材料を含み、メモリ膜に接触する第２の電極と、を含む半導体構造を提供する。一つの実施例において、不動態化元素は、フッ素及び窒素から選ばれる。

本開示の別の態様によると、メモリセルの二次元アレイを含む半導体構造であって、メモリセルは、基板８で被覆される個別の第１の電極と、個別のメモリ膜と、個別の第２の電極と、を含み、二次元アレイ積み重ね内の各メモリ膜は、不動態化元素と酸素との平均原子比が０．０１未満である個別の中央領域と、不動態化元素と酸素との平均原子比が０．０５よりも大きい個別の周辺領域と、を含む、半導体構造を提供する。一つの実施例において、不動態化元素は、フッ素及び窒素から選ばれる。

本開示の様々な実施例によると、第１の電極と、非化学量論的酸素欠乏誘電体金属酸化物材料を含む少なくとも１つのメモリ膜と、第２の電極と、を含む積み重ねを基板の上方に形成する工程と、メモリ膜の周辺領域において不動態化元素と酸素との平均原子比が０．０１未満の第１の数から０．０５よりも大きい第２の数まで増加するように、積み重ねに不動態化プラズマ処理を実行する工程と、を含み、不動態化元素は、フッ素及び窒素から選ばれる半導体構造の形成方法を提供する。

本開示の態様は、添付図面と共に検討される場合、以下の詳細な説明から最適に理解される。注意すべきなのは、業界の標準仕様では、様々な特徴が比例して描画されないことである。実際には、様々な特徴のサイズは、明確にするために、任意に増減されてよい。
本開示の実施例による相補型金属酸化物半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＭＯＳ）トランジスターと、下部レベル誘電体材料層、及び下部レベルビアホール誘電体層に形成された下部レベル金属相互接続構造とが形成された後の第１の例示的な構造の垂直断面図である。 本開示の実施例による底部接続ビアホール構造が形成された後の第１の例示的な構造の垂直断面図である。 図２Ａの第１の例示的な構造の平面図である。 図２Ａにおける領域Ｃの拡大図である。 本開示の実施例によるエッチング・ストップ誘電体材料層及びパターン化フォトレジスト層が形成された後の第１の例示的な構造の領域Ｃの拡大図の垂直断面図である。 本開示の実施例によるエッチング・ストップ誘電体材料層をパターン化して、少なくとも１つの底部金属バリア層、底部電極層、少なくとも１つの誘電体金属酸化層、頂部電極層、少なくとも１つの頂部金属バリア層、及びハードシールド層を含む層積み重ねを堆積した後の第１の例示的な構造の領域Ｃの拡大図の垂直断面図である。 本開示の実施例によるパターン化フォトレジスト層が形成された後の第１の例示的な構造の領域Ｃの拡大図の垂直断面図である。 本開示の実施例によるメモリセルアレイが形成された後の、第１の例示的な構造のメモリセルを含む領域Ｃの拡大図の垂直断面図である。 図６Ａの処理工程での第１の例示的な構造の平面図である。 本開示の実施例による不動態化プラズマ処理プロセスが実行された後の、第１の例示的な構造のメモリセルを含む領域Ｃの拡大図の垂直断面図である。 処理されていない酸化ハフニウム表面由来、及び不動態化元素を含むプラズマで処理された酸化ハフニウム表面由来の例示的なＸ線光電子分光データを示す。 本開示の実施例による上部ビアホールレベル誘電体材料層及び接続ビアホール構造が形成された後の第１の例示的な構造の垂直断面図である。 図９Ａの処理工程での第１の例示的な構造の領域の拡大図である。 本開示の実施例によるビット線が形成された後の第１の例示的な構造の垂直断面図である。 図１０Ａの第１の例示的な構造の平面図である。 本開示の実施例による第１の例示的な構造の代替的な構成を含むメモリセルの領域の垂直断面図である。 本開示の実施例によるエッチング・ストップ誘電体材料層、底部金属バリアビアホール構造、底部電極層、少なくとも１つの誘電体金属酸化層、頂部電極層、少なくとも１つの頂部金属バリア層、及ハードシールド層が形成された後の第２の例示的な構造の領域の垂直断面図である。 本開示の実施例によるパターン化フォトレジスト層が形成された後の第２の例示的な構造の領域の垂直断面図である。 本開示の実施例によるハードシールド構造及び頂部電極が形成された後の第２の例示的な構造の領域の垂直断面図である。 本開示の実施例による誘電体スペーサが形成された後の第２の例示的な構造の領域の垂直断面図である。 本開示の実施例によるメモリ膜及び底部電極が形成された後の第２の例示的な構造の領域の垂直断面図である。 本開示の実施例による上部ビアホール用誘電体材料層及び接続ビアホール構造が形成された後の第２の例示的な構造の垂直断面図である。 図１７Ａの処理工程での第２の例示的な構造の領域の拡大図である。 本開示の実施例によるビット線が形成された後の第２の例示的な構造の垂直断面図である。 図１８Ａの第２の例示的な構造の平面図である。 本開示の実施例による第２の例示的な構造の第１の代替的な構成を含むメモリセルの領域の垂直断面図である。 本開示の実施例による第２の例示的な構造の第２の代替的な構成を含むメモリセルの領域の垂直断面図である。 本開示の実施例による第２の例示的な構造の第３の代替的な構成を含むメモリセルの領域の垂直断面図である。 本開示の半導体装置を製造するための一般的な処理工程を示すフロー図である。

以下の開示内容は、提供された目的物の異なる特徴を実施するための多くの異なる実施例又は実例を提供する。以下、本開示を簡略化するために、組立部品及び配置の特定の例について説明する。勿論、これらは、例に過ぎず、制限的なものではない。例えば、以下の説明では、第１の特徴は第２の特徴の上方又は第２の特徴に形成されることは、第１の特徴が第２の特徴と直接接触するように形成される実施例を含んでもよく、第１の特徴が第２の特徴に直接接触しないように追加の特徴が第１の特徴と第２の特徴との間に形成されてもよい実施例を含んでもよい。なお、本開示は、様々な例では、数字及び／又は文字を繰り返して参照することができる。この重複は単純化及び明確化を目的とし、記述された様々な実施例及び／又は構成の間の関係を示すものではない。

なお、説明の便宜上、本明細書では、「～の下方にある」、「～の下にある」、「下部」、「～の上にある」、「上部」及び類似のもの等の空間相対用語を使用して、図中に示す１つの素子又は特徴と他の（複数の）素子又は特徴との関係を説明することができる。空間相対用語は、図に示されている方向以外の装置が使用又は操作する際に異なる方向をカバーすることを意図する。装置は、別の方向（９０度回転又は他の方向）に向けることができ、且つ本文に使用される空間相対記述子は同様に解釈されることができる。同一の参照番号を有する素子とは、同一の素子を指し、別段の明示がない限り、同一の材料組成及び同一の厚さ範囲を有すると仮定する。

抵抗変化型メモリセルは、抵抗変化型メモリ材料を含み、その抵抗率がプログラム化条件に応じて変化する。１つのタイプのメモリセルは、高誘電率（高ｋ）金属酸化物材料を使用し、その中に導電性糸状体を形成することができる。導電性糸状体は、酸素原子移動によって形成された連続した酸素欠乏領域を含んでもよい。このような酸素欠損の導電性糸状体は、結晶欠陥であると考えられるが、このような酸素欠損の導電性糸状体は、適切な電気バイアス電圧を印加することによってプログラム化することができる。また、このような酸素欠損の導電性糸状体は、逆方向の電気バイアス電圧を印加することによって消去することができる。したがって、酸素欠損の導電性糸状体の存在又は非存在は、抵抗変化型メモリセル内のバイナリデータビットを符号化するために使用されることができる。

製造プロセス中、金属酸化物材料の実体露出表面セグメントは、エッチャントイオンによって付随的に損傷される恐れがあり、酸素欠乏導電性糸状体を形成しやすく、酸素欠乏導電性糸状体の除去を不利にする条件を提供する。このような表面セグメントは、抵抗変化型メモリセルの耐久性を低下させ、例えば、プログラム化と消去のサイクルが２０００００回以下となり、抵抗変化型メモリセルのリーク電流の増加を引き起こすことがある。

酸素欠損糸状体は、最も強い電界を有する位置に非常に形成しやすい可能性がある。シミュレーションにより、酸素欠損糸状体は誘電体金属酸化物薄膜の側壁の下の表面領域上に非常に形成しやすい可能性があることが示される。誘電体金属酸化物材料の中央領域における酸素欠損は、抵抗変化型メモリデバイスに安定した電気的特性を提供するが、誘電体金属酸化物材料のエッチング表面に形成される酸素欠損は、エッチングプロセスの間に生じた損傷によって電気的特性が変化する傾向があり、抵抗変化型メモリデバイスの電気的特性の変動性を増加させる。

本開示の態様によると、フッ素含有プラズマ又は窒素含有プラズマを用いたプラズマ処理により、プログラム化電圧範囲外の誘電体金属酸化物メモリ膜の表面領域において異方性エッチングプロセスの間に導入された結晶欠陥により形成された酸素欠損糸状体を抑制することができる。酸素含有量が誘電体金属酸化物メモリ膜の中央領域よりも少ない表面不動態化層が形成される。表面不動態化層は、酸素を含まなくてもよいし、酸素を含んでいてもよい。表面不動態化層内の酸素欠損糸状体の形成が抑制される。１０００００回を超えるプログラム化と消去のサイクルのようなメモリセルの耐久性を強化することができ、また、メモリ膜の表面領域に酸素欠損糸状体が不足することにより、メモリセルを通したリーク電流を減少させることができる。本開示では、抵抗変化型メモリセルを使用して説明するが、本開示の構造及び方法は、導電性ブリッジ式ランダムアクセスメモリデバイスにも適用可能であり、且つ本明細書ではこのような応用を明確に想定している。ここで、添付の図面を参照して、本開示の各態様を詳細に説明する。

本開示の第１の実施例による第１の例示的な構造を示す図１を参照する。第１の例示的な構造は、市販のシリコン基板のような半導体基板であってもよい基板８を含む。基板８は、少なくともその上部部分での半導体材料層９を含むことができる。半導体材料層９は、バルク半導体基板の表面セグメントであってもよく、又は、絶縁体上半導体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｏｎ－ｉｎｓｕｌａｔｏｒ；ＳＯＩ）基板の頂部半導体層であってもよい。一つの実施例において、半導体材料層９は、単結晶シリコンのような単結晶半導体材料を含む。一つの実施例において、基板８は、単結晶シリコン材料を含む単結晶シリコン基板を含んでもよい。

酸化ケイ素のような誘電体材料を含む浅溝分離構造７２０は、半導体材料層９の上部部分に形成することができる。ｐ型ウェル及びｎ型ウェル等の適切なドープ半導体ウェルは、浅溝分離構造７２０の一部により横方向に囲まれた各領域内に形成することができる。電界効果トランジスター（７０Ａ、７０１）は、半導体材料層９の上面の上方に形成することができる。電界効果トランジスター（７０Ａ、７０１）は、アクセストランジスター７０Ａのアレイを含むことができ、アクセストランジスター７０Ａは、後に形成されるメモリセルの二次元アレイ内の各メモリセルを個別にアクセスするために用いられる。また、電界効果トランジスター（７０Ａ、７０１）は、周辺回路内の周辺電界効果トランジスター７０１を含むことができる。例えば、周辺電界効果トランジスター７０１は、後に形成されるビット線にビット線バイアス電圧を印加するためのビット線ドライバ、及び読み出し動作中にビット線を通って流れる電流を検出するためのセンスアンプを含むことができる。

例えば、各電界効果トランジスター（７０Ａ、７０１）は、ソース電極７３２と、ドレイン電極７３８と、ソース電極７３２とドレイン電極７３８との間に延在する基板８の表面セグメントを含む半導体チャネル７３５と、ゲート構造７５０とを含んでもよい。半導体チャネル７３５は、単結晶半導体材料を含んでもよい。各ゲート構造７５０は、ゲート誘電体層７５２、ゲート電極７５４、ゲートキャップ誘電体７５８、及び誘電体ゲートスペーサ７５６を含んでもよい。各ソース電極７３２の上にソース側金属半導体合金領域７４２が形成されてもよく、各ドレイン電極７３８の上にドレイン側金属半導体合金領域７４８が形成されてもよい。

第１の例示的な構造は、後でメモリセルアレイが形成可能なメモリアレイ領域１００を含んでもよい。第１の例示的な構造は、メモリデバイスアレイのための金属配線が提供される周辺領域２００を更に含んでもよい。一般に、ＣＭＯＳ回路システム７００内のアクセストランジスター７０Ａは、後で金属相互接続構造の個々が集まって形成される個別のメモリセルの電極に電気的に接続され得る。

周辺領域２００内の装置（例えば、周辺電界効果トランジスター７０１）は、後で形成されるメモリセルアレイを操作する機能を提供することができる。具体的には、周辺領域内の装置は、メモリセルアレイのプログラム化動作、消去動作、及び感知（読み出し）動作を制御するために使用され得る。例えば、周辺領域内の装置は、感知回路システム及び／又はプログラム化回路システムを含んでもよい。半導体材料層９の上面に形成された装置は、相補型金属酸化物半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＭＯＳ）トランジスター及び選択可能な追加の半導体装置（例えば、抵抗器、ダイオード、コンデンサ等）を含んでもよく、これらは、ＣＭＯＳ回路システム７００と総称される。

ＣＭＯＳ回路システム７００内の電界効果トランジスター（７０Ａ、７０１）のうちの１つ又は複数は、基板８内の半導体材料層９の一部を含む半導体チャネル７３５を含むことができる。半導体材料層９は、単結晶シリコンのような単結晶半導体材料を含む場合、ＣＭＯＳ回路システム７００内の各電界効果トランジスター（７０Ａ、７０１）の半導体チャネル７３５は、単結晶シリコンチャネルのような単結晶半導体チャネルを含むことができる。一つの実施例において、ＣＭＯＳ回路システム７００内の複数のアクセストランジスター７０Ａは、後で形成される個別のメモリセルのノードにその後で電気的に接続される個別のノードを含んでもよい。

一つの実施例において、基板８は、単結晶シリコン基板を含んでもよく、電界効果トランジスター７０１は、半導体チャネルとしての単結晶シリコン基板の個別の部分を含んでもよい。本明細書で使用されるように、「半導体」素子とは、１．０×１０^－６Ｓ／ｃｍから１．０×１０^５Ｓ／ｃｍの範囲内の導電率を有する素子を指す。本明細書で使用されるように、「半導体材料」とは、ドーパントが存在しない場合に１．０×１０^－６Ｓ／ｃｍから１．０×１０^５Ｓ／ｃｍ範囲内の導電率を有し、ドーパントが適切にドーピングされる場合に１．０Ｓ／ｃｍから１．０×１０^５Ｓ／ｃｍの範囲内の導電率を生じ得る材料を指す。

誘電体材料層内に形成された様々な金属相互接続構造は、後で基板８及びその上の半導体装置（例えば、電界効果トランジスター（７０Ａ、７０１））の上方に形成され得る。例示的な例では、誘電体材料層は、例えば、ソース及びドレインに接続される接触構造を囲む層（接触レベル誘電体材料層６０１と呼ばれることもある）であってもよい第１の誘電体材料層６０１と、第１の相互接続レベル誘電体材料層６１０と、第２の相互接続レベル誘電体材料層６２０とを含んでもよい。金属相互接続構造は、第１の誘電体材料層６０１に形成され、ＣＭＯＳ回路システム７００の個別の素子に接触する装置接触ビアホール構造６１２と、第１の相互接続レベル誘電体材料層６１０に形成された第１の金属配線構造６１８と、第２の相互接続レベル誘電体材料層６２０の下部部分に形成された第１の金属ビアホール構造６２２と、第２の相互接続レベル誘電体材料層６２０の上部部分に形成された第２の金属配線構造６２８と、第３の相互接続レベル誘電体材料層６３０の下部部分に形成された第２の金属ビアホール構造６３２と、第３の相互接続レベル誘電体材料層６３０の上部部分に形成された第３の金属配線構造６３８とを含んでもよい。

誘電体材料層（６０１、６１０、６２０、６３０）の各々は、アンドープケイ酸塩ガラス、ドープケイ酸塩ガラス、有機ケイ酸塩ガラス、非晶質フッ素化炭素、その多孔質変異体、又はこれらの組合せのような誘電体材料を含むことができる。金属相互接続構造（６１２、６１８、６２２、６２８、６３２、６３８）の各々は、金属ライニング（例えば、金属窒化物又は金属炭化物）と金属充填材料との組合せであってもよい少なくとも１つの導電性材料を含むことができる。各金属ライニングは、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、及びＷＣを含むことができ、各金属充填材料部分は、Ｗ、Ｃｕ、Ａｌ、Ｃｏ、Ｒｕ、Ｍｏ、Ｔａ、Ｔｉ、これらの合金、及び／又はこれらの組合せを含むことができる。開示内容の想定範囲内の他の適切なライニング及び金属充填材料を使用してもよい。一つの実施例において、第１の金属ビアホール構造６２２及び第２の金属配線構造６２８は、デュアルダマシンプロセスによって統合された配線及びビアホール構造に形成されてもよい。同様に、第２の金属ビアホール構造６３２及び第３の金属配線構造６３８は、デュアルダマシンプロセスによって統合された配線及びビアホール構造に形成されてもよい。本明細書では、誘電体材料層（６０１、６１０、６２０、６３０）は、下部－下部レベル誘電体材料層と呼ばれる。下部－下部レベル誘電体材料層に形成された金属相互接続構造（６１２、６１８、６２２、６２８、６３２、６３８）は、下部レベル金属相互接続構造と呼ばれる。

本開示では、メモリセルアレイが第３の配線－ビアホールレベル誘電体材料層６３０の上方に形成され得る実施例を用いて説明するが、メモリセルアレイが異なる金属相互接続レベルに形成され得る実施例を本明細書において明確に想定する。

一つの実施例において、均一な厚さを有する平面誘電体材料層を下部レベル誘電体材料層（６０１、６１０、６２０、６３０）の上方に形成してもよい。本明細書では、平面誘電体材料層は、下部ビアホールレベル誘電体層６４５と呼ばれる。下部ビアホールレベル誘電体層６４５は誘電体材料を含む。一つの実施例において、下部ビアホールレベル誘電体層６４５は、超低誘電率（ｅｘｔｒｅｍｅｌｙ ｌｏｗ－ｋ；ＥＬＫ）誘電体材料を含んでもよい。一つの実施例において、下部ビアホールレベル誘電体層６４５は、アンドープケイ酸塩ガラス、ドープケイ酸塩ガラス、有機ケイ素ガラス、多孔質誘電体材料、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、酸炭化ケイ素、炭化窒化ケイ素から選ばれる少なくとも１つの誘電体材料を含み、及び／又は実質的にそれらからなる。下部ビアホールレベル誘電体層６４５は、例えば化学気相堆積によって堆積してもよい。下部ビアホールレベル誘電体層６４５の厚さは、２０ｎｍから３００ｎｍの範囲内であってもよいが、それよりも小さい又は大きい厚さを使用してもよい。

一般に、相互接続レベル誘電体層（例えば、下部レベル誘電体材料層（６０１、６１０、６２０、６３０））内に埋め込まれた金属相互接続構造（本明細書では下部レベル金属相互接続構造（６１２、６１８、６２２、６２８、６３２、６３８）と呼ばれる）は、半導体装置の上方に形成され得る。下部ビアホールレベル誘電体層６４５は、相互接続レベル誘電体層の上方に形成され得る。

図２Ａから図２Ｃを参照し、下部ビアホールレベル誘電体層６４５の上方にフォトレジスト層（図示せず）をかけることができ、開口の二次元アレイを形成するようにリソグラフィーパターン化を行うことができる。開口の二次元アレイは、第１の水平方向ｈｄ１に沿った第１のピッチを有してもよく、第２の水平方向ｈｄ２に沿った第２のピッチを有し得る。フォトレジスト層内の開口の各々は、円形、卵形、楕円形、長方形、丸角長方形、又は閉じた周辺を有する任意の他の二次元曲線状の水平断面形状を有してもよい。下部ビアホールレベル誘電体層６４５を介してフォトレジスト層内の開口のパターンを転写するために異方性エッチングプロセスを実行することができる。個別の下部レベル金属相互接続構造の上面（例えば、図示した実例における個別の第３の金属配線構造６３８の上面）は、下部ビアホールレベル誘電体層６４５を介して各開口の底部に実体的に露出することができる。その後、フォトレジスト層は、例えば、アッシングによって除去することができる。

開口の二次元アレイは、少なくとも１つの金属充填材料によって充填されてもよい。一つの実施例において、少なくとも１つの金属充填材料は、金属バリア材料を含む金属ライニング層と、金属充填材料を含む金属充填材料層との組合せを含んでもよい。金属ライニング層は、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＷＣ、又はその積み重ねのような金属バリア材料を含んでもよく、物理気相堆積又は化学気相堆積によって堆積してもよい。金属ライニング層の厚さは、１ｎｍから３０ｎｍの範囲内であってもよいが、それよりも小さい又は大きい厚さを使用してもよい。金属充填材料層は、Ｗ、Ｃｕ、Ａｌ、Ｃｏ、Ｒｕ、Ｍｏ、Ｔａ、Ｔｉ、これらの合金、及び／又はこれらの組合せを含むことができる。化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）プロセスのような平坦化プロセスを実行して、金属ライニング層、及び金属充填材料層の、下部ビアホールレベル誘電体層６４５の上面を含む水平面で被覆される部分を除去することができる。

少なくとも１つの金属材料のそれぞれの残りの部分は、個別の下部レベル金属相互接続構造（例えば、図示した実例における個別の第３の金属配線構造６３８の上面）と電気的に接触する底部接続ビアホール構造１５を含む。底部接続ビアホール構造１５の二次元アレイは、下部ビアホールレベル誘電体層６４５内に形成され得る。一般に、各底部接続ビアホール構造１５の水平断面形状は、閉じた周辺を有する任意の二次元形状としてもよい。例えば、底部接続ビアホール構造１５の水平断面形状は、円形、卵形、楕円形、長方形、丸角長方形、又は閉じた周辺を有する任意の二次元曲線形状であってもよい。その他の形状も開示内容の想定範囲内である。底部接続ビアホール構造１５の上面は、下部ビアホールレベル誘電体層６４５の上面と同一平面になってもよい。底部接続ビアホール構造１５の第１の水平方向ｈｄ１に沿った周期性は、第１のピッチｐ１であってもよい。底部接続ビアホール構造１５の第２の水平方向ｈｄ２に沿った周期性は、本明細書では第２のピッチｐ２と呼ばれる。

図３を参照し、下部ビアホールレベル誘電体層６４５の上方にエッチング・ストップ誘電体材料層１８を形成することができる。エッチング・ストップ誘電体材料層１８は、後にメモリセルをパターン化するための異方性エッチングプロセスのエッチング・ストップ構造として使用可能な誘電体材料を含む。一つの実施例において、エッチング・ストップ誘電体材料層１８は、炭化ケイ素、窒化ケイ素、又は炭化窒化ケイ素のような材料を含み、及び／又は実質的にそれらからなる。一つの実施例において、エッチング・ストップ誘電体材料層１８は、炭化ケイ素を含み、及び／又は実質的にそれからなる。エッチング・ストップ誘電体材料層１８の厚さは、６ｎｍから３０ｎｍ等の３ｎｍから６０ｎｍの範囲内であってもよいが、それよりも小さい又は大きい厚さを使用してもよい。エッチング・ストップ誘電体材料層１８は、例えば、化学気相堆積によって形成されてもよい。一般に、エッチング・ストップ誘電体材料層１８は金属相互接続構造（６１２、６１８、６２２、６２８、６３２、６３８、１５）の上方にある。

エッチング・ストップ誘電体材料層１８の上方には、フォトレジスト層１９をかけることができ、その中に開口の周期的二次元アレイを形成するようにリソグラフィーパターン化を実行することができる。フォトレジスト層１９内の各開口は、下に底部接続ビアホール構造１５の上面がある個別の領域内に形成されてよい。開口の周期的二次元アレイは、底部接続ビアホール構造１５の二次元アレイと同じ周期性を有し得る。

図４を参照し、エッチング・ストップ誘電体材料層１８を介してフォトレジスト層１９内の開口のパターンを転写するために異方性エッチングプロセスを実行することができる。エッチング・ストップ誘電体材料層１８を介して開口の二次元アレイを形成することができる。その後、フォトレジスト層１９は、例えば、アッシングによって除去することができる。底部接続ビアホール構造１５の上面は、エッチング・ストップ誘電体材料層１８によって各開口の底部に実体的に露出させることができる。

その後、エッチング・ストップ誘電体材料層１８及び底部接続ビアホール構造１５の実体露出表面の上方には、材料層の層積み重ねを堆積することができる。本開示の態様によると、層積み重ねは、下から上に向かって、少なくとも１つの選択的な底部金属バリア層２２Ｌ、第１の電極層２４Ｌ、メモリ材料層２６Ｌ、第２の電極層２８Ｌ、少なくとも１つの選択的な頂部金属バリア層２９Ｌ、及びハードシールド層３０Ｌを含むことができる。全体として、少なくとも１つの選択的な底部金属バリア層２２Ｌ、第１の電極層２４Ｌ、メモリ材料層２６Ｌ、第２の電極層２８Ｌ、少なくとも１つの選択的な頂部金属バリア層２９Ｌを含む層積み重ねは、メモリセル積み重ね２０Ｌを示すことができる。

少なくとも１つの選択的な底部金属バリア層２２Ｌは、窒化チタン、窒化タンタラム、窒化タングステン、窒化モリブデン、チタン、タンタラム、及び／又はタングステンのような少なくとも１つの金属バリア材料を含む。例示的な例において、少なくとも１つの選択的な底部金属バリア層２２Ｌは、下から上に向かって、第１の底部金属バリア層２２１Ｌ、第２の底部金属バリア層２２２Ｌ、及び第３の底部金属バリア層２２３Ｌを含む層積み重ねを含んでもよい。例示的な例において、第１の底部金属バリア層２２１Ｌは、窒化チタンを含んでもよく、第２の底部金属バリア層２２２Ｌは、タンタラムを含んでもよく、第３の底部金属バリア層２２３Ｌは、窒化タンタラムを含んでもよい。少なくとも１つの底部金属バリア層２２Ｌの合計厚さは、６ｎｍから３０ｎｍ等の３ｎｍから６０ｎｍの範囲内であってもよいが、それよりも小さい又は大きい厚さを使用してもよい。少なくとも１つの底部金属バリア層２２Ｌの各々は、物理気相堆積又は化学気相堆積によって堆積することができる。

第１の電極層２４Ｌ（底部電極層とも呼ばれる）は、窒化チタン、タンタラム、タングステン、プラチナ、ルテニウム、イリジウム、モリブデン、ニオブ、レニウム、オスミウム、又は１５００セルシウス度より大きい溶融温度を有する他の元素金属のような金属材料を含む。第１の電極層２４Ｌの厚さは、６ｎｍから３０ｎｍ等の３ｎｍから６０ｎｍの範囲内であってもよいが、それよりも小さい又は大きい厚さを使用してもよい。第１の電極層２４Ｌは、物理気相堆積又は化学気相堆積によって堆積することができる。

メモリ材料層２６Ｌは、少なくとも１つの誘電体金属酸化層（２６１Ｌ、２６２Ｌ）を含む。本開示の態様によると、少なくとも１つの誘電体金属酸化層（２６１Ｌ、２６２Ｌ）の各々は、少なくとも１つの糸状誘電体金属酸化物材料を含み、及び／又は実質的にそれからなる。本明細書で使用されるように、糸状誘電体金属酸化物材料とは、電気バイアスを印加する時に酸素欠乏領域糸状体（即ち、酸素欠乏糸状体）を形成可能な誘電体金属酸化物材料を指し、電気バイアスにより生じた電界は、個別の臨界電界の強度よりも大きい値を有する。一つの実施例において、少なくとも１つの誘電体金属酸化層（２６１Ｌ、２６２Ｌ）における少なくとも１つの糸状誘電体金属酸化物材料の各々は、非化学量論的酸素欠乏誘電体金属酸化物材料である。

例示的な例において、少なくとも１つの誘電体金属酸化層（２６１Ｌ、２６２Ｌ）は、第１の誘電体金属酸化層２６１Ｌと第２の誘電体金属酸化層２６２Ｌとの層積み重ねを含んでもよい。第１の誘電体金属酸化層２６１Ｌは、少なくとも１つの第１の金属の誘電体金属酸化物を含む第１の誘電体金属酸化物材料を含み、及び／又は実質的にそれからなる。第２の誘電体金属酸化層２６２Ｌは、少なくとも１つの第２の金属の誘電体金属酸化物を含む第２の誘電体金属酸化物材料を含み、及び／又は実質的にそれからなる。第２の誘電体金属酸化物材料は、第１の誘電体金属酸化物材料と材料組成が異なってもよい。一つの実施例において、少なくとも１つの第２の金属は、少なくとも１つの第１の金属に存在しない金属元素が存在すること、又は少なくとも１つの第１の金属に存在する金属元素が存在しないことによって、少なくとも１つの第１の金属と異なる。

一つの実施例において、少なくとも１つの誘電体金属酸化層（２６１Ｌ、２６２Ｌ）における誘電体金属酸化物材料のうちの１つ、複数、及び／又は各々は、個別の糸状金属酸化物材料を含んでもよく、及び／又はそれより構成されてもよく、糸状金属酸化物材料は、二元酸化物材料であり、即ち、単一金属元素と酸素との化合物である。例えば、少なくとも１つの誘電体金属酸化層（２６１Ｌ、２６２Ｌ）のうちの１つ、複数、及び／又は各々は、ＨｆＯ_{２（１－α）}、Ｔａ_２Ｏ_{５（１－β）}、及びＹ_２Ｏ_{３（１－γ）}から選ばれる材料を含んでもよく、及び／又はそれより構成されてもよい。この実施例において、α、β、及びγは、それぞれ独立して１．０×１０^－６から１．０×１０^－１の範囲内であってもよい。

一つの実施例において、少なくとも１つの誘電体金属酸化層（２６１Ｌ、２６２Ｌ）における誘電体金属酸化物材料のうちの１つ、複数、及び／又は各々は、個別の糸状金属酸化物材料を含んでもよく、及び／又はそれより構成されてもよく、糸状金属酸化物材料は、三元酸化物材料であり、即ち、２つの金属元素と酸との化合物である。このような三元糸状金属酸化物材料の非限定的な例として、ケイ酸ハフニウム（ＨｆＳｉＯ_ｘ）、ジルコン酸ハフニウム（ＨｆＺｒＯ_ｘ）、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、マンガン酸カリウム（ＣａＭｎＯ_３）、鉄酸ビスマス（ＢｉＦｅＯ_３）、ドープＨｆＯ_２（Ｓｉ、Ｚｒ、Ｙ、Ａｌ、Ｇｄ、Ｓｒ、Ｌａ、Ｓｃ、Ｇｅ等から選ばれるドーパントを含む）、及びＨｆＯ_{２（１－α）}と、Ｔａ_２Ｏ_{５（１－β）}と、Ｙ_２Ｏ_{３（１－γ）}との合金を含む。

一つの実施例において、少なくとも１つの誘電体金属酸化層（２６１Ｌ、２６２Ｌ）における誘電体金属酸化物材料のうちの複数、及び／又は各々は、個別の糸状金属酸化物材料を含んでもよく、及び／又はそれより構成されてもよく、糸状金属酸化物材料は、四元酸化物材料であり、即ち、３つの金属元素と酸素との化合物である。このような糸状金属四元酸化物材料の非限定的な例として、ジルコニウムチタン酸鉛（ＰＺＴ：ＰｂＺｒ_ｘＴｉ_ｙＯ_ｚ）、チタン酸バリウムストロンチウム（ＢａＳｒＴｉＯ_ｘ）、タンタラム酸ストロンチウムビスマス（ＳＢＴ：ＳｒＢｉ_２Ｔａ_２Ｏ_９）、及び上記に挙げられた二元糸状金属酸化物材料及び／又は三元糸状金属酸化物材料の合金を含む。

一般に、この処理工程において形成された少なくとも１つの誘電体金属酸化層（２６１Ｌ、２６２Ｌ）は、フッ素原子及び窒素原子を含まなくてもよく、及び／又は微量のフッ素原子又は窒素原子（例えば、原子濃度が０．１百万分点未満）のみを含んでもよい。少なくとも１つの誘電体金属酸化層（２６１Ｌ、２６２Ｌ）は、物理気相堆積又は化学気相堆積のような当技術分野で知られている任意の適切な堆積プロセスによって形成されてもよい。メモリ材料層２６Ｌの厚さは、６ｎｍから３０ｎｍ等の４ｎｍから６０ｎｍの範囲内であってもよいが、それよりも小さい又は大きい厚さを使用してもよい。メモリ材料層は、第１の誘電体金属酸化層２６１Ｌと第２の誘電体金属酸化層２６２Ｌとの層積み重ねのような、複数の誘電体金属酸化層の層積み重ねを含む実施例において、各誘電体酸化層（２６１Ｌ又は２６２Ｌ）の厚さは、１ｎｍから５０ｎｍの範囲内であってもよく、それよりも小さい又は大きい厚さを使用してもよい。

第２の電極層２８Ｌ（頂部電極層とも呼ばれる）は、窒化チタン、タンタラム、タングステン、プラチナ、ルテニウム、イリジウム、モリブデン、ニオブ、レニウム、オスミウム、又は１５００セルシウス度より大きい溶融温度を有する他の元素金属のような金属材料を含む。第２の電極層２８Ｌの厚さは、６ｎｍから３０ｎｍ等の３ｎｍから６０ｎｍの範囲内であってもよいが、それよりも小さい又は大きい厚さを使用してもよい。第２の電極層２８Ｌは、物理気相堆積又は化学気相堆積によって堆積することができる。

少なくとも１つの選択的な頂部金属バリア層２９Ｌは、窒化チタン、窒化タンタラム、窒化タングステン、窒化モリブデン、チタン、タンタラム、及び／又はタングステンのような少なくとも１つの金属バリア材料を含む。例示的な例において、少なくとも１つの選択的な頂部金属バリア層２９Ｌは、層積み重ねを含んでもよく、下から上に向かって、第１の頂部金属バリア層２９１Ｌ及び第２の頂部金属バリア層２９２Ｌを含む。例示的な例において、第１の頂部金属バリア層２９１Ｌは、窒化チタンを含んでもよく、第２の頂部金属バリア層２９２Ｌは、窒化タンタラムを含んでもよい。少なくとも１つの頂部金属バリア層２９Ｌの合計厚さは、６ｎｍから３０ｎｍ等の３ｎｍから６０ｎｍの範囲内であってもよいが、それよりも小さい又は大きい厚さを使用してもよい。少なくとも１つの頂部金属バリア層２９Ｌの各々は、物理気相堆積又は化学気相堆積によって堆積することができる。

少なくとも１つの選択的な頂部金属バリア層２９Ｌの上方には、ハードシールド層３０Ｌを堆積することができる。ハードシールド層３０Ｌは、後で異方性エッチングプロセスの間に下の材料を保護可能な材料を含む。ハードシールド層３０Ｌは、窒化チタンのような金属材料を含んでもよく、又は、酸化ケイ素、窒化ケイ素、炭化窒化ケイ素、酸窒化ケイ素、及び／又は誘電体金属酸化物（例えば、酸化チタン及び酸化アルミニウムであるが、それらに限定されない）のような誘電体材料を含んでもよい。ハードシールド層３０Ｌの厚さは、３０ｎｍから１００ｎｍ等の２０ｎｍから２００ｎｍの範囲内であってもよいが、それよりも小さい又は大きい厚さを使用してもよい。ハードシールド層３０Ｌは、化学気相堆積又は物理気相堆積によって堆積することができる。

層積み重ね（即ち２２Ｌ、２４Ｌ、２６Ｌ、２８Ｌ、２９Ｌ、３０Ｌ）内の各層のうちの１つ、複数、及び／又は各々は、エッチング・ストップ誘電体材料層１８内の各開口の周りに凸面セグメントを提供するコンフォーマルプロファイルを形成することができる。

図５を参照し、ハードシールド層３０Ｌの上方には、フォトレジスト層をかけることができ、パターン化フォトレジスト層３７を形成するようにリソグラフィーパターン化を行うことができる。パターン化フォトレジスト層３７は、底部接続ビアホール構造１５内の個別のもので被覆される離散的なフォトレジスト材料部分の二次元周期的アレイを含むことができる。そのため、離散的なフォトレジスト材料部分の二次元周期的アレイは、底部接続ビアホール構造１５の二次元アレイと同じ二次元周期性を有し得る。離散的なフォトレジスト材料部分の各々は、面積がエッチング・ストップ誘電体材料層１８内の個別の下張り開口と重なり合うことができる。一つの実施例において、離散的なフォトレジスト材料部分内の各々は、平面図（即ち、上から下へ見る図）においてエッチング・ストップ誘電体材料層１８における下にある開口の周辺の横方向に対して外側にオフセットされた周辺を有し得る。

図６Ａ及び図６Ｂを参照し、パターン化フォトレジスト層３７の離散的なフォトレジスト材料部分の二次元アレイのパターンは、第１の異方性エッチングプロセスを実行することによって、ハードシールド層３０Ｌを介して転写することができる。ハードシールド層３０Ｌは、第１の異方性エッチングプロセスによってハードシールドキャップ３０の二次元アレイとしてパターン化され得る。その後、パターン化フォトレジスト層３７は、例えば、アッシングによって除去することができる。或いは、パターン化フォトレジスト層３７は、第１の異方性エッチングプロセスの間に並行して消耗されてもよい。或いは、パターン化フォトレジスト層３７の第１の部分は、第１の異方性エッチングプロセスの間に並行して消耗されてもよく、パターン化フォトレジスト層３７の残りの部分は、その後で第２の異方性エッチングプロセスの間に除去されてもよい。

ハードシールドキャップ３０の二次元アレイ内のパターンを、少なくとも１つの選択的な頂部金属バリア層２９Ｌ、第２の電極層２８Ｌ、メモリ材料層２６Ｌ、第１の電極層２４Ｌ、及び少なくとも１つの選択的な底部金属バリア層２２Ｌを介して転写するために第２の異方性エッチングプロセスを実行することができる。少なくとも１つの選択的な頂部金属バリア層２９Ｌ（使用する場合）の各パターン化部は、少なくとも１つの選択的な頂部金属バリア板２９を含む。第２の電極層２８Ｌの各パターン化部は、第２の電極２８を含む。メモリ材料層２６Ｌ内の各パターン化部は、メモリ膜２６を含む。第１の電極層２４Ｌの各パターン化部は、第１の電極２４を含む。少なくとも１つの選択的な頂部金属バリア層２９Ｌ（使用する場合）の各パターン化部は、少なくとも１つの選択的な底部金属バリア板２２を含む。

一つの実施例において、選択的な底部金属バリア板２２は、第１の底部金属バリア板２２１（第１の底部金属バリア層２２１Ｌのパターン化部）と、第２の底部金属バリア板２２２（第２の底部金属バリア層２２２Ｌのパターン化部）と、第３の底部金属バリア板２２３（第３の底部金属バリア層２２３Ｌのパターン化部）との積み重ねを含んでもよい。メモリ膜２６は、少なくとも１つの誘電体金属酸化層を含み、酸素欠乏糸状誘電体金属酸化物材料を含む。例えば、メモリ膜２６は、第１の誘電体金属酸化層２６１（図４の処理工程で形成される第１の誘電体金属酸化層２６１Ｌのパターン化部）と第２の誘電体金属酸化層２６２（図４の処理工程で形成される第２の誘電体金属酸化層２６２Ｌのパターン化部）とを含む層積み重ねを含んでもよい。一つの実施例において、選択的な頂部金属バリア板２９は、第１の頂部金属バリア板２９１（第１の頂部金属バリア層２９１Ｌのパターン化部）と、第２の頂部金属バリア板２９２（第２の頂部金属バリア層２９２Ｌのパターン化部）との積み重ねを含んでもよい。

一般に、第２の電極層２８Ｌ、メモリ材料層２６Ｌ、及び第１の電極層２４Ｌの、パターン化エッチングシールド層３７の領域外に位置する部分は、第２の異方性エッチングプロセスの間に異方性エッチングされ得る。第２の電極層２８Ｌ、メモリ材料層２６Ｌ、及び第１の電極層２４Ｌの残りの部分は、第２の電極２８、メモリ膜２６、及び第１の電極２４を含む。

少なくとも１つの選択的な底部金属バリア板２２、第１の電極２４、メモリ膜２６、頂部電極２８、及び少なくとも１つの選択的な頂部金属バリア板２９の各接続セットは、メモリセル２０を構成する。メモリセル２０の二次元周期的アレイが形成され得る。メモリセル２０の二次元周期的アレイは、第１の水平方向ｈｄ１に沿った第１のピッチｐ１、及び第２の水平方向ｈｄ２に沿った第２のピッチｐ２を有し得る。一つの実施例において、メモリ膜２６と第１の電極２４との間の各第１の界面は、水平中央セグメント、環状輪郭セグメント（第１の電極２４の凸面がメモリ膜２６の凹面に接触する）、及び環状輪郭セグメントの外周と隣接する水平環状セグメントを含んでもよい。メモリ膜２６と第２の電極２８との間の各第２の界面は、水平中央セグメント、環状輪郭セグメント（第２の電極２８の凹面がメモリ膜２６の凸面に接触する）、及び環状輪郭セグメントの外周と隣接する水平環状セグメントを含んでもよい。

一つの実施例において、メモリセル２０内の素子の全ての側壁は、垂直に重なり合ってもよく、即ち、同一の垂直平面内に位置してもよい。そのため、各メモリセル２０において、少なくとも１つの選択的な底部金属バリア板２２の１つ又は複数の側壁、第１の電極２４の１つ又は複数の側壁、メモリ膜２６の１つ又は複数の側壁、頂部電極２８の１つ又は複数の側壁、及び少なくとも１つの選択的な頂部金属バリア板２９の１つ又は複数の側壁は垂直に重なり合ってもよい。説明的な実施例において、メモリセル２０は、円形の水平断面形状を有し、垂直平面は、円筒状の垂直平面であってもよい。

一つの実施例において、第２の異方性エッチングプロセスは、エッチング・ストップ誘電体材料層１８の材料に対して選択性を有するエッチング化学を利用してもよい。しかしながら、第２の異方性エッチングプロセスの端末部分において、エッチング・ストップ誘電体材料層１８の頂部部分に対するパラレルエッチングが発生する可能性がある。一つの実施例において、エッチング・ストップ誘電体材料層１８は、第１の電極２４の各々の下にあり且つ水平延在部分と、垂直突出部の二次元アレイと、を含む。垂直突出部の各々は、第１の電極２４の側壁に垂直に重なり合う側壁を含み、水平延在部分の周辺と隣接する底部周辺Ｐを有する。エッチング・ストップ誘電体材料層１８は、平面図において第１の電極２４の各々の領域内を貫通する開口を含む。

一般に、各メモリ膜２６は、メモリ材料層２６Ｌに設けられた少なくとも１つの非化学量論的酸素欠乏誘電体金属酸化物材料を含む。しかしながら、メモリ膜２６の実体露出表面には、第２の異方性エッチングプロセスの間に導入された構造及び／又は成分欠陥が存在する可能性がある。このような欠陥の幾つは、酸素欠乏糸状体の早期形成に有利な条件を提供し、例えば、臨界電界量よりも小さい値を有する電界の下で、酸素欠乏糸状体の除去に不利である（そのため、欠陥のない誘電体金属酸化物の酸素欠乏糸状体を消去するのに十分であるべき電界を印加しても、酸素欠乏糸状体を完全に除去できない）。また、このような欠陥は、通常の動作条件では、メモリセル２０のリーク経路として機能する。

図７を参照し、本開示の態様によると、不動態化プラズマ処理プロセスを実行して、メモリ膜２６の表面領域を不動態化することができる。第２の異方性エッチングプロセスの間に誘発された欠陥は、不動態化プラズマ処理プロセスの間に提供される不動態化元素で酸素原子を置換することによって不動態化される。一つの実施例において、不動態化プラズマ処理プロセスでは、フッ素ガスプラズマ又は窒素ガスプラズマを使用する。ガスプラズマ処理の温度は、例えば、４０℃から７５℃の範囲内であってもよいが、それよりも低い又は高いプラズマ処理温度を使用してもよい。ガスプラズマのパワーは、プロセスチャンバ内で処理される半導体ウエハのサイズに依存し、一般に２００ワットから１５００ワットの範囲内とすることができるが、それよりも低い又は高いガスプラズマパワーを使用してもよい。不動態化プラズマ処理プロセス中、フッ素ガス又は窒素ガスはプロセスチャンバ内に流入することができる。不動態化プラズマ処理プロセス中のゲートフローレートは、１分間に１０標準立方センチ（ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒｓ ｐｅｒ ｍｉｎｕｔｅ；ｓｃｃｍ）から２００ｓｃｃｍの範囲内であってもよいが、それよりも低い又は高いゲートフローレートを使用してもよい。

一般に、メモリ膜２６の材料及びガスプラズマ内のガスの種は、メモリ膜２６内の金属元素（複数）とガスプラズマから提供されるフッ素原子又は窒素原子との間の原子結合強度が、金属元素と酸素原子との間の原子結合強度よりも大きくなるように選択され得る。そのため、不動態化プラズマ処理プロセスにおいて、メモリ膜２６の表面セグメント内の酸素原子が、フッ素原子又は窒素原子に置換された後、不動態化プラズマ処理プロセスの後にメモリ膜２６が酸素を含む雰囲気に曝されても、メモリ膜２６の表面セグメントにおけるフッ素原子又は窒素原子が酸素原子に置換されることがない。

各メモリ膜２６は、材料組成が不動態化プラズマ処理によって基本的に影響を受けない中央領域（２６１Ｃ、２６２Ｃ）と、不動態化プラズマ処理プロセスでは酸素原子をフッ素原子又は窒素原子に有意な分率で置換する周辺領域（２６１Ｐ、２６２Ｐ）とを含む。周辺領域（２６１Ｐ、２６２Ｐ）における不動態化元素（フッ素又は窒素であってもよい）と酸素との平均原子比は、０．０１未満（及び／又は０．００１未満、及び／又は０．０００１未満、及び／又は１．０×１０^－５未満、及び／又は１．０×１０^－６未満、及び／又は１．０×１０^－７未満）の第１の数から０．０５よりも大きい（及び／又は０．１０超え、及び／又は０．１０超え、及び／又は０．５超え、及び／又は１．０超え、及び／又は２超え、及び／又は５超え、及び／又は１０超え）第２の数まで増加する。一つの実施例において、各メモリ膜２６の各周辺領域（２６１Ｐ、２６２Ｐ）における不動態化元素（即ち、フッ素原子又は窒素原子）と酸素との平均原子比は、０．０５を超え、及び／又は０．１０を超え、及び／又は０．５を超え、及び／又は１．０を超え、及び／又は２を超え、及び／又は５を超え、及び／又は１０を超えてもよい。一つの実施例において、各メモリ膜２６の中央領域（２６１Ｃ、２６２Ｃ）は、０．０１未満（及び／又は０．００１未満、及び／又は０．０００１未満、及び／又は１．０×１０^－５未満、及び／又は１．０×１０^－６未満、及び／又は１．０×１０^－７未満）である不動態化元素と酸素との平均原子比を有し得る。一つの実施例において、メモリ膜２６の中央領域（２６１Ｃ、２６２Ｃ）は、０．０５未満である不動態化元素と酸素との原子比を有するメモリ膜２６の各体積を含んでもよく、且つメモリ膜２６の周辺領域（２６１Ｐ、２６２Ｐ）は、０．０５よりも大きいか又は無限大（即ち、酸素原子が存在しない条件）の不動態化元素と酸素との原子比を有するメモリ膜２６の各体積を含んでもよい。

代替的な実施例において、非プラズマプロセスを使用して、不動態化元素を周辺領域（２６１Ｐ、２６２Ｐ）に導入し、図７の構造、又は後に説明される構造内の周辺領域の何れかを形成してもよい。例えば、フッ素原子又は窒素原子をメモリ膜２６の周辺領域（２６１Ｐ、２６２Ｐ）に注入するために、低エネルギー斜めイオン注入プロセスを使用することができる。

メモリ膜２６が第１の誘電体金属酸化層２６１と第２の誘電体金属酸化層２６２との積み重ねを含む実施例において、第１の誘電体金属酸化層２６１は、０．０５未満である不動態化元素と酸素との原子比を有する第１の中央領域２６１Ｃ及び０．０５よりも大きい不動態化元素と酸素との原子比を有する第１の周辺領域２６１Ｐを含んでもよく、第２の誘電体金属酸化層２６２は、０．０５未満である不動態化元素と酸素との原子比を有する第２の中央領域２６２Ｃ及び０．０５よりも大きい不動態化元素と酸素との原子比を有する第２の周辺領域２６２Ｐを含んでもよい。

各メモリ膜２６内の周辺領域（２６１Ｐ、２６２Ｐ）の横方向の厚さは、２ｎｍから４ｎｍ等の１ｎｍから５ｎｍの範囲内であってもよいが、それよりも小さい又は大きい横方向の厚さを使用してもよい。一つの実施例において、メモリ膜２６の各周辺領域（２６１Ｐ、２６２Ｐ）は、不動態化元素の濃度勾配を有してもよく、不動態化元素（フッ素原子又は窒素原子であってもよい）の原子濃度をメモリ膜２６の表面（即ち、側壁）からの距離に応じて減少させる。

本開示の態様によると、酸素原子が存在しないか、又はその一部がフッ素原子又は窒素原子に置換された周辺領域（２６１Ｐ、２６２Ｐ）の存在は、各メモリセル２０の周辺領域（２６１Ｐ、２６２Ｐ）内の導電性糸状体の形成を抑制することがある。幾つかの実施例において、各周辺領域（２６１Ｐ、２６２Ｐ）の外側セグメントは、酸素原子を含まなくてもよい。本明細書で使用されるように、ある元素の原子百分率が１．０×１０^－６％未満（即ち、原子分率が１．０×１０^－８未満）であるか、又は本技術分野で利用可能な、実体体積内の材料組成を確定するための分析装置の検出限界を下回る場合、実体体積には「該元素が含まれない」。このような無酸素表面セグメントの横方向の厚さは、１ｎｍから４ｎｍの範囲内であってもよいが、それよりも小さい又は大きい厚さを使用してもよい。周辺領域（２６１Ｐ、２６２Ｐ）において、酸素原子の欠失又は減少により、メモリセル２０の耐久性が向上し、また、酸素欠乏糸状体がないため、セルリーク電流が減少する。

処理されていない酸化ハフニウム表面由来、及びフッ素プラズマで処理された酸化ハフニウム表面由来の例示的なＸ線光電子分光（ｘ－ｒａｙ ｐｈｏｔｏｅｍｉｓｓｉｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ；ＸＰＳ）データである図８を参照する。第１の曲線８１０は、処理されていない酸化ハフニウム表面由来のＸＰＳデータを示す。第２の曲線８２０は、フッ素プラズマで処理された酸化ハフニウム表面由来のＸＰＳデータを示す。この実施例において、正規化された金属－フッ素結合（例えば、Ｈｆ－Ｆ）強度は、約１から約１０の範囲内であってもよい。ＸＰＳデータは、周辺領域（２６１Ｐ、２６２Ｐ）がフッ素プラズマによって不動態化され得て、金属－フッ素結合で金属－酸素結合を置換する有意な分率、及び／又は主な分率を示す。ＸＰＳデータは、酸化ハフニウム表面上でのフッ素プラズマ処理の実施例を図示するが、上記で説明した窒素プラズマ及び／又は他の酸素欠乏糸状誘電体金属酸化物材料上でも同様の現象も起こると考えられる。

図９Ａ及び図９Ｂを参照し、メモリセル２０の二次元アレイ及びハードシールドキャップ３０の上方に上部ビアホールレベル誘電体材料層６４６を形成することができる。上部ビアホールレベル誘電体材料層６４６は、下部ビアホールレベル誘電体材料層６４５に使用可能な任意の誘電体材料を含み得る。一つの実施例において、上部ビアホールレベル誘電体材料層６４６は、酸化ケイ素のような平坦化可能な誘電体材料を含んでもよいし、又はスピン誘電体材料のような平坦化可能な誘電体材料を含んでもよい。この実施例において、上部ビアホールレベル誘電体材料層６４６の上面は、平面又は半平面の表面として形成されてもよい。上部ビアホールレベル誘電体材料層６４６の厚さは、上部ビアホールレベル誘電体材料層６４６の上面が、ハードシールドキャップ３０の上面を含む水平面に形成されるように選択され得る。

ビアホールキャビティは、メモリセル２０の二次元アレイの上及び周辺領域２００内の金属相互接続構造（例えば、第３の金属配線構造６３８）の上方に形成され得る。頂部金属バリア板２９（又は頂部電極２８）の上面は、メモリアレイ領域１００に形成されたビアホールキャビティの底部に実質的に露出することができ、且つ下にある金属相互接続構造（例えば、第３の金属配線構造６３８）の上面は、周辺領域２００に形成されたビアホールキャビティの底部に実質的に露出することができる。少なくとも１つの金属材料（例えば、金属バリアライニングと金属充填材料との組合せ）は、ビアホールキャビティの各々の内に堆積することができ、且つ少なくとも１つの金属材料の余分な部分は、上部ビアホールレベル誘電体材料層６４６の上面から平坦化プロセスによって除去することができる。平坦化プロセスは、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）プロセス又はリセッスエッチングプロセスを含み得る。メモリセル２０で被覆されるビアホールキャビティを充填する少なくとも１つの金属材料の残りの部分の各々は、頂部接続ビアホール構造３５を構成する。周辺領域２００内のビアホールキャビティを充填する少なくとも１つの金属材料の残りの部分の各々は、第３の金属ビアホール構造６４２を構成する。各頂部接続ビアホール構造３５は、頂部金属バリア板２９及び／又は頂部電極２８に接触する。

図１０Ａ及び図１０Ｂを参照し、上部ビアホールレベル誘電体材料層６４６の上方に配線レベル誘電体材料層６４７を堆積することができる。下部ビアホールレベル誘電体材料層６４５と、エッチング・ストップ誘電体材料層１８と、上部ビアホールレベル誘電体材料層６４６と、配線レベル誘電体材料層６４７との組合せは、第４の相互接続レベル誘電体材料層６４０のような相互接続レベル誘電体材料層を構成する。

配線キャビティは、配線レベル誘電体材料層６４７内に形成されてよく、金属配線構造を形成するために少なくとも１つの金属材料（例えば、金属バリアライニングと金属充填材料との組合せ）で充填することができ、本明細書において第４の金属配線構造６４８と呼ばれる。一つの実施例において、第４の金属配線構造６４８のサブセットは、第１の水平方向ｈｄ１に沿って横方向に延在するビット線６４８Ｂを含んでもよい。ビット線６４８Ｂの各々は、第１の水平方向ｈｄ１に沿って配置された頂部接続ビアホール構造３５における個別の列に接触してもよい。一つの実施例において、ビット線６４８Ｂは、第２の水平方向ｈｄ２に沿って第２のピッチｐ２の周期性を周期的に有してもよい。

第１の例示的な構造は、半導体構造を含む。半導体構造は、メモリセル２０の二次元アレイを含み、メモリセル２０は、基板８で被覆される個別の第１の電極２４、個別のメモリ膜２６、及び個別の第２の電極２８を含む。二次元アレイ積み重ね内の各メモリ膜２６は、不動態化元素と酸素との第１の平均原子比が０．０１未満（及び／又は０．００１未満、及び／又は０．０００１未満、及び／又は１．０×１０^－５未満、及び／又は１．０×１０^－６未満、及び／又は１．０×１０^－７未満）である個別の中央領域（２６１Ｃ、２６２Ｃ）を含み、且つ不動態化元素と酸素との第２の平均原子比が０．０５よりも大きい（及び／又は０．１０超え、及び／又は０．１０超え、及び／又は０．５超え、及び／又は１．０超え、及び／又は２超え、及び／又は５超え、及び／又は１０超え）個別の周辺領域（２６１Ｐ、２６２Ｐ）を含む。

半導体構造は、基板８に位置し、その中のアクセストランジスター７０Ａの各々がメモリセル２０の二次元アレイ内のメモリセル２０の各々に電気的に接続されるアクセストランジスター７０Ａの二次元アレイと、誘電体材料層（６０１、６１０、６２０、６３０、６４５、１８）内に位置し、アクセストランジスター７０Ａの二次元アレイとメモリセル２０の二次元アレイとの間に電気的接続を提供する金属相互接続構造（６１２、６１８、６２２、６２８、６３２、６３８、１５）とを更に含む。

一つの実施例において、金属相互接続構造（６１２、６１８、６２２、６２８、６３２、６３８、１５）は、ビアホール構造（例えば、底部接続ビアホール構造１５）の二次元アレイを含み、且つ誘電体材料層（６０１、６１０、６２０、６３０、６４５、１８）は、ビアホール構造１５の二次元アレイ内のビアホール構造の上面に接触し、水平延在部分及び垂直突出部の二次元アレイを含むエッチング・ストップ誘電体材料層１８を含む。

一つの実施例において、垂直突出部内の各々は、第１の電極２４の個別のものの側壁に垂直に重なり合う個別の側壁を含み、水平延在部分の個別の周辺と隣接する個別の底部周辺Ｐを有し、エッチング・ストップ誘電体材料層１８は、その中を貫通する開口の二次元アレイを含み、且つエッチング・ストップ誘電体材料層１８を貫通する各開口は、平面図において完全に第１の電極２４の個別のものの領域内に位置する。

図１１を参照し、図４の処理工程においてメモリ材料層２６Ｌとして単一誘電体金属酸化層を用いることによって、第１の例示的な構造から第１の例示的な構造の代替的な構成を得ることができる。この実施例において、各メモリ膜２６は、単一誘電体金属酸化層から構成され得る。各メモリ膜２６は、中央領域２６０Ｃ及び周辺領域２６０Ｐを含む。中央領域２６０Ｃ及び周辺領域２６０Ｐは、それぞれ上記した第１の中央領域２６１Ｃ及び第１の周辺領域２６１Ｐの組成を有し得るか、又はそれぞれ上記した第２の中央領域２６２Ｃ及び第２の周辺領域２６２Ｐの組成を有し得る。この実施例において、各メモリ膜２６の中央領域は、第１の電極２４の第１の界面と第２の電極２８の第２の界面との間の垂直方向（即ち、垂直方向に沿う）に沿って同じ材料組成を有してもよい。

図１２を参照し、エッチング・ストップ誘電体材料層１８を貫通する開口の二次元アレイの形成、フォトレジスト層１９の除去、底部金属バリア板２２の二次元アレイの形成、及び下から上に向かって第１の電極層２４Ｌと、メモリ材料層２６Ｌと、第２の電極層２８Ｌと、少なくとも１つの選択的な頂部金属バリア層２９Ｌと、ハードシールド層３０Ｌとを含む層積み重ねの形成によって、図３の第１の例示的な構造から本開示の実施例による第２の例示的な構造を得ることができる。

一つの実施例において、エッチング・ストップ誘電体材料層１８を貫通する開口への少なくとも１つの金属バリア材料の堆積、及び化学機械研磨プロセスのような平坦化プロセスによって、エッチング・ストップ誘電体材料層１８の上面を含む水平面から少なくとも１つの金属バリア材料部分を除去して底部金属バリア板２２の二次元アレイを形成してもよい。底部金属バリア板２２の少なくとも１つの金属バリア材料は、図５を参照して説明された第１の底部金属バリア層２２１Ｌ、第２の底部金属バリア層２２２Ｌ、及び第３の底部金属バリア層２２３Ｌの何れかに使用可能な金属バリア材料の何れかを含んでもよい。第１の電極層２４Ｌ、メモリ材料層２６Ｌ、第２の電極層２８Ｌ、少なくとも１つの選択的な頂部金属バリア層２９Ｌ、及びハードシールド層３０Ｌの各々は、第１の例示的な構造と同一の材料組成及び同一の厚さ範囲を有し得る。

図１３を参照し、ハードシールド層３０Ｌの上方にフォトレジスト層をかけることができ、パターン化フォトレジスト層３７を形成するようにリソグラフィーパターン化を行うことができる。パターン化フォトレジスト層３７は、底部接続ビアホール構造１５内の個別のもので被覆される離散的なフォトレジスト材料部分の二次元周期的アレイを含むことができる。そのため、離散的なフォトレジスト材料部分の二次元周期的アレイは、底部接続ビアホール構造１５の二次元アレイと同じ二次元周期性を有し得る。離散的なフォトレジスト材料部分の各々は、面積がエッチング・ストップ誘電体材料層１８における個別の下にある開口と重なり合うことができる。一つの実施例において、離散的なフォトレジスト材料部分の各々は、平面図（即ち、上から下へ見る図）においてエッチング・ストップ誘電体材料層１８における下にある開口の周辺の横方向に対して外側にオフセットされた周辺を有し得る。

図１４を参照し、パターン化フォトレジスト層３７の離散的なフォトレジスト材料部分の二次元アレイのパターンは、第１の異方性エッチングプロセスを実行することによって、ハードシールド層３０Ｌ、少なくとも１つの選択的な頂部金属バリア層２９Ｌ、及第２の電極層２８Ｌを介して転写することができる。ハードシールド層３０Ｌは、ハードシールドキャップ３０の二次元アレイとしてパターン化され得る。少なくとも１つの選択的な頂部金属バリア層２９Ｌ（使用する場合）は、頂部金属バリア板２９の二次元アレイとしてパターン化され得る。一つの実施例において、各頂部金属バリア板２９は、第１の頂部金属バリア板２９１（第１の頂部金属バリア層２９１Ｌのパターン化部）と第２の頂部金属バリア板２９２（第２の頂部金属バリア層２９２Ｌのパターン化部）との積み重ねを含んでもよい。第２の電極層２８Ｌは、第２の電極２８の二次元アレイとしてパターン化され得る。メモリ材料層２６Ｌは、第１の異方性エッチングプロセスのエッチング・ストップ層として使用され得る。その後、パターン化フォトレジスト層３７は、例えば、アッシングによって除去することができる。

図１５を参照し、窒化ケイ素、炭化窒化ケイ素、又は酸化ケイ素のような絶縁材料は、コンフォーマル堆積プロセス（例えば、化学気相堆積プロセス）によって第２の電極２８の二次元アレイの上方にコンフォーマル堆積して、絶縁材料層を形成することができる。異方性エッチングプロセスを実行して、絶縁材料層の水平延在部分を除去することができる。第２の電極２８と、頂部金属バリア板２９と、ハードシールドキャップ３０との個別の積み重ねを横方向に囲む絶縁材料層の個々の残りの円筒状の部分は、絶縁スペーサ３２を構成する。内側壁と外側壁との間で測定された各絶縁スペーサ３２の横方向の厚さは、８ｎｍから４０ｎｍ等の４ｎｍから８０ｎｍの範囲内であってもよいが、それよりも小さい又は大きい横方向の厚さを使用してもよい。各絶縁スペーサ３２は、個別の第２の電極２８を横方向に囲んでいる。

図１６を参照し、ハードシールドキャップ３０の二次元アレイと絶縁スペーサ３２の二次元アレイとの組合せのうちのパターンは、第２の異方性エッチングプロセスを実行することによって、メモリ材料層２６Ｌ及び第１の電極層２４Ｌを介して転写することができる。メモリ材料層２６Ｌの各パターン化部は、メモリ膜２６を含む。第１の電極層２４Ｌの各パターン化部は、第１の電極２４を含む。

各メモリ膜２６は、酸素欠乏糸状誘電体金属酸化物材料を含む少なくとも１つの誘電体金属酸化層を含む。例えば、メモリ膜２６は、第１の誘電体金属酸化層２６１と第２の誘電体金属酸化層２６２とを含む層積み重ねを含むことができる。

一般に、第２の電極層２８Ｌ、メモリ材料層２６Ｌ、及び第１の電極層２４Ｌのうち、第２の電極の二次元アレイ及び絶縁スペーサ３２の二次元アレイによって遮蔽されていない部分は、第２の異方性エッチングプロセスの間に異方性エッチングされてもよい。メモリ材料層２６Ｌ及び第１の電極層２４Ｌの残りの部分は、メモリ膜２６及び第１の電極２４を含む。

底部金属バリア板２２、第１の電極２４、メモリ膜２６、頂部電極２８、及び頂部金属バリア板２９の各連続セットは、メモリセル２０を構成する。メモリセル２０の二次元周期的アレイを形成することができる。メモリセル２０の二次元周期的アレイは、第１の水平方向ｈｄ１に沿った第１のピッチｐ１と、第２の水平方向ｈｄ２に沿った第２のピッチｐ２とを有し得る。一つの実施例において、メモリ膜２６と第１の電極２４との間の各第１の界面は、水平セグメントを含んでもよい。メモリ膜２６と第２の電極２８との間の各第２の界面は、水平セグメントを含んでもよい。

一つの実施例において、第１の電極２４の１つ又は複数の側壁、メモリ膜２６の１つ又は複数の側壁、及び絶縁スペーサ３２で被覆される外側壁は、互いに垂直に重なり合ってもよい。メモリセル２０が円形の水平断面形状を有する説明的な実施例において、垂直平面は、円筒状の垂直平面であってもよい。

一つの実施例において、第２の異方性エッチングプロセスは、エッチング・ストップ誘電体材料層１８の材料に対して選択性を有するエッチング化学を利用してもよい。しかしながら、第２の異方性エッチングプロセスの端末部分において、エッチング・ストップ誘電体材料層１８の頂部部分に対するパラレルエッチングが発生する可能性がある。一つの実施例において、エッチング・ストップ誘電体材料層１８は、第１の電極２４の各々の下にあり且つ水平延在部分及び垂直突出部の二次元アレイを含む。垂直突出部の各々は、第１の電極２４の側壁に垂直に重なり合う側壁を含み、水平延在部分の周辺と隣接する底部周辺Ｐを有する。エッチング・ストップ誘電体材料層１８は、平面図において第１の電極２４の各々の領域内を貫通する開口を有する。

上記したように、メモリ膜２６の実体露出表面には、第２の異方性エッチングプロセスの間に導入された構造及び／又は成分欠陥が存在する可能性がある。このような欠陥の幾つは、酸素欠乏糸状体の早期形成に有利な条件を提供し、例えば、臨界電界量よりも小さい値を有する電界の下で、且つ酸素欠乏糸状体の除去に不利である（そのため、欠陥のない誘電体金属酸化物の酸素欠乏糸状体を消去するのに十分であるべき電界を印加しても、酸素欠乏糸状体を完全に除去できない）。また、このような欠陥は、通常の動作条件では、メモリセル２０のリーク経路として機能する。

不動態化プラズマ処理プロセスを実行して、メモリ膜２６の表面領域を不動態化することができる。第２の異方性エッチングプロセスの間に誘発された欠陥は、不動態化プラズマ処理プロセスの間に提供される不動態化元素で酸素原子を置換することによって不動態化される。不動態化プラズマ処理プロセスでは、フッ素ガスプラズマ又は窒素ガスプラズマを使用する。ガスプラズマ処理プロセスのプロセス条件は、図７を参照して説明されたガスプラズマ処理プロセスのプロセス条件と同じであってもよい。

一般に、メモリ膜２６の材料及びガスプラズマ内のガスの種は、メモリ膜２６内の金属元素（複数）とガスプラズマから提供されるフッ素原子又は酸素原子との間の原子結合強度が、金属元素と酸素原子との間の原子結合強度よりも大きくなるように選択され得る。そのため、不動態化プラズマ処理プロセス中、メモリ膜２６の表面部分内の酸素原子が、フッ素原子又は窒素原子に置換された後、不動態化プラズマ処理プロセスの後にメモリ膜２６が酸素を含む雰囲気に曝されても、メモリ膜２６の表面部分におけるフッ素原子又は窒素原子が酸素原子に置換されることがない。

各メモリ膜２６は、材料組成が不動態化プラズマ処理によって基本的に影響を受けない中央領域（２６１Ｃ、２６２Ｃ）と、不動態化プラズマ処理プロセスでは酸素原子をフッ素原子又は窒素原子に有意な分率で置換する周辺領域（２６１Ｐ、２６２Ｐ）とを含む。周辺領域（２６１Ｐ、２６２Ｐ）における不動態化元素（フッ素又は窒素であってもよい）と酸素との平均原子比は、０．０１未満（及び／又は０．００１未満、及び／又は０．０００１未満、及び／又は１．０×１０^－５未満、及び／又は１．０×１０^－６未満、及び／又は１．０×１０^－７未満）の第１の数から０．０５よりも大きい（及び／又は０．１０超え、及び／又は０．１０超え、及び／又は０．５超え、及び／又は１．０超え、及び／又は２超え、及び／又は５超え、及び／又は１０超え）第２の数まで増加する。一つの実施例において、各メモリ膜２６の各周辺領域（２６１Ｐ、２６２Ｐ）における不動態化元素（即ち、フッ素原子又は窒素原子）と酸素との平均原子比は、０．０５を超え、及び／又は０．１０を超え、及び／又は０．５を超え、及び／又は１．０を超え、及び／又は２を超え、及び／又は５を超え、及び／又は１０を超えてもよい。一つの実施例において、各メモリ膜２６の中央領域（２６１Ｃ、２６２Ｃ）は、０．０１未満（及び／又は０．００１未満、及び／又は０．０００１未満、及び／又は１．０×１０^－５未満、及び／又は１．０×１０^－６未満、及び／又は１．０×１０^－７未満）である不動態化元素と酸素との平均原子比を有し得る。一つの実施例において、メモリ膜２６の中央領域（２６１Ｃ、２６２Ｃ）は、０．０５未満である不動態化元素と酸素との原子比を有するメモリ膜２６の各体積を含んでもよく、且つメモリ膜２６の周辺領域（２６１Ｐ、２６２Ｐ）は、０．０５よりも大きいか又は無限大（即ち、酸素原子が存在しない条件）の不動態化元素と酸素との原子比を有するメモリ膜２６の各体積を含んでもよい。

メモリ膜２６が第１の誘電体金属酸化層２６１と第２の誘電体金属酸化層２６２との積み重ねを含む実施例において、第１の誘電体金属酸化層２６１は、０．０５未満である不動態化元素と酸素との原子比を有する第１の中央領域２６１Ｃ、及び０．０５よりも大きい不動態化元素と酸素との原子比を有する第１の周辺領域２６１Ｐを含んでもよく、第２の誘電体金属酸化層２６２は、０．０５未満である不動態化元素と酸素との原子比を有する第２の中央領域２６２Ｃ、及び０．０５よりも大きい不動態化元素と酸素との原子比を有する第２の周辺領域２６２Ｐを含んでもよい。

各メモリ膜２６内の周辺領域（２６１Ｐ、２６２Ｐ）の横方向の厚さは、２ｎｍから４ｎｍ等の１ｎｍから５ｎｍの範囲内であってもよいが、それよりも小さい又は大きい横方向の厚さを使用してもよい。一つの実施例において、メモリ膜２６の各周辺領域（２６１Ｐ、２６２Ｐ）は、不動態化元素の濃度勾配を有してもよく、不動態化元素（フッ素原子又は窒素原子であってもよい）の原子濃度をメモリ膜２６の表面（即ち、側壁）からの距離に応じて減少させる。

本開示の態様によると、酸素原子が存在しないか、又はその一部がフッ素原子又は窒素原子に置換された周辺領域（２６１Ｐ、２６２Ｐ）の存在は、各メモリセル２０における周辺領域（２６１Ｐ、２６２Ｐ）内の導電性糸状体の形成を抑制することがある。幾つかの実施例において、各周辺領域（２６１Ｐ、２６２Ｐ）の外側セグメントは、酸素原子を含まなくてもよい。このような無酸素表面セグメントの横方向の厚さは、１ｎｍから４ｎｍの範囲内であってもよいが、それよりも小さい又は大きい厚さを使用してもよい。周辺領域（２６１Ｐ、２６２Ｐ）において、酸素原子の欠失又は減少により、メモリセル２０の耐久性が向上し、また、酸素欠乏糸状体がないため、セルリーク電流が減少する。

図１７Ａ及び図１７Ｂを参照し、図９Ａ及び図９Ｂを参照して説明された処理工程を実行して上部ビアホールレベル誘電体材料層６４６、頂部接続ビアホール構造３５、及び第３の金属ビアホール構造６４２を形成することができる。各頂部接続ビアホール構造３５は、頂部金属バリア板２９及び／又は頂部電極２８に接触する。

図１８Ａ及び図１８Ｂを参照し、図１０Ａ及び図１０Ｂを参照して説明された処理工程を実行して配線レベル誘電体材料層６４７及び第４の金属配線構造６４８を形成することができる。下部ビアホールレベル誘電体材料層６４５と、エッチング・ストップ誘電体材料層１８と、上部ビアホールレベル誘電体材料層６４６と、配線レベル誘電体材料層６４７との組合せは、第４の相互接続レベル誘電体材料層６４０のような相互接続レベル誘電体材料層を構成する。一つの実施例において、第４の金属配線構造６４８のサブセットは、第１の水平方向ｈｄ１に沿って横方向に延在するビット線６４８Ｂを含んでもよい。ビット線６４８Ｂの各々は、第１の水平方向ｈｄ１に沿って配置された頂部接続ビアホール構造３５における個別の列に接触してもよい。一つの実施例において、ビット線６４８Ｂは、第２の水平方向ｈｄ２に沿って第２のピッチｐ２の周期性を周期的に有してもよい。

第２の例示的な構造は、半導体構造を含む。半導体構造は、メモリセル２０の二次元アレイを含み、メモリセル２０は、基板８で被覆される個別の第１の電極２４、個別のメモリ膜２６、及び個別の第２の電極２８を含む。二次元アレイ積み重ね内の各メモリ膜２６は、不動態化元素と酸素との第１の平均原子比が０．０１未満である個別の中央領域（２６１Ｃ、２６２Ｃ）を含み、且つ不動態化元素と酸素との第２の平均原子比が０．０５よりも大きい個別の周辺領域（２６１Ｐ、２６２Ｐ）を含む。

半導体構造は、基板８に位置し、その中のアクセストランジスター７０Ａの各々がメモリセル２０の二次元アレイ内のメモリセル２０の各々に電気的に接続されるアクセストランジスター７０Ａの二次元アレイと、誘電体材料層（６０１、６１０、６２０、６３０、６４５、１８）内にあり、アクセストランジスター７０Ａの二次元アレイとメモリセル２０の二次元アレイとの間に電気的接続を提供する金属相互接続構造（６１２、６１８、６２２、６２８、６３２、６３８、１５）とを更に含む。

一つの実施例において、金属相互接続構造（６１２、６１８、６２２、６２８、６３２、６３８、１５）は、ビアホール構造（例えば、底部接続ビアホール構造１５）の二次元アレイを含み、また、誘電体材料層（６０１、６１０、６２０、６３０、６４５、１８）は、ビアホール構造１５の二次元アレイ内のビアホール構造の上面に接触し、水平延在部分及び垂直突出部の二次元アレイを含むエッチング・ストップ誘電体材料層１８を含む。

一つの実施例において、垂直突出部内の各々は、第１の電極２４の個別のものの側壁に垂直に重なり合う個別の側壁を含み、水平延在部分の個別の周辺と隣接する個別の底部周辺Ｐを有し、エッチング・ストップ誘電体材料層１８は、その中を貫通する開口の二次元アレイを含み、且つエッチング・ストップ誘電体材料層１８を貫通する各開口は、平面図において完全に第１の電極２４の個別のものの領域内に位置する。

図１９を参照し、図１２の処理工程においてメモリ材料層２６Ｌとして単一誘電体金属酸化層を用いることによって、第２の例示的な構造から第２の例示的な構造の代替的な構成を得ることができる。この実施例において、各メモリ膜２６は、単一誘電体金属酸化層から構成され得る。各メモリ膜２６は、中央領域２６０Ｃ及び周辺領域２６０Ｐを含む。中央領域２６０Ｃ及び周辺領域２６０Ｐは、それぞれ上記した第１の中央領域２６１Ｃ及び第１の周辺領域２６１Ｐの組成を有し得るか、又はそれぞれ上記した第２の中央領域２６２Ｃ及び第２の周辺領域２６２Ｐの組成を有し得る。この実施例において、各メモリ膜２６の中央領域は、第１の電極２４の第１の界面と第２の電極２８の第２の界面との間の垂直方向（即ち、垂直方向に沿う）に沿って同じ材料組成を有してもよい。

図２０を参照し、図１３、図１４、図１５、図１６、図１７Ａと図１７Ｂ、及び図１８Ａと図１８Ｂを参照して説明された処理工程を実行することによって、図４に示す第１の例示的な構造から第２の例示的な構造の第２の代替的な構成を得ることができる。第２の例示的な構造の第２の代替的な構成において、選択的な底部金属バリア板２２は、第１の底部金属バリア板２２１（第１の底部金属バリア層２２１Ｌのパターン化部）と、第２の底部金属バリア板２２２（第２の底部金属バリア層２２２Ｌのパターン化部）と、第３の底部金属バリア板２２３（第３の底部金属バリア層２２３Ｌのパターン化部）との積み重ねを含んでもよい。一つの実施例において、メモリ膜２６と第１の電極２４との間の各第１の界面は、水平中央セグメント、第１の電極２４の凸面がメモリ膜２６の凹面に接触する環状輪郭セグメント、及び環状輪郭セグメントの外周と隣接する水平環状セグメントを含んでもよい。メモリ膜２６と第２の電極２８との間の各第２の界面は、水平中央セグメント、第２の電極２８の凹面がメモリ膜２６の凸面に接触する環状輪郭セグメント、及び環状輪郭セグメントの外周と隣接する水平環状セグメントを含んでもよい。一つの実施例において、第１の電極２４の１つ又は複数の側壁、メモリ膜２６の１つ又は複数の側壁、及び絶縁スペーサ３２で被覆される外側壁は、互いに垂直に重なり合ってもよい。メモリセル２０が円形の水平断面形状を有する説明的な実施例において、垂直平面は、円筒状の垂直平面であってもよい。

図２１を参照し、メモリ材料層２６Ｌとして単一誘電体金属酸化層を用いることによって、第２の例示的な構造の第２の代替的な構成から第２の例示的な構造の第３の代替的な構成を得ることができる。この実施例において、各メモリ膜２６は、単一誘電体金属酸化層から構成され得る。各メモリ膜２６は、中央領域２６０Ｃ及び周辺領域２６０Ｐを含む。中央領域２６０Ｃ及び周辺領域２６０Ｐは、それぞれ上記した第１の中央領域２６１Ｃ及び第１の周辺領域２６１Ｐの組成を有し得るか、又はそれぞれ上記した第２の中央領域２６２Ｃ及び第２の周辺領域２６２Ｐの組成を有し得る。この実施例において、各メモリ膜２６の中央領域は、第１の電極２４の第１の界面と第２の電極２８の第２の界面との間の垂直方向（即ち、垂直方向に沿う）に沿って同じ材料組成を有してもよい。

図２２を参照し、フロー図は、開示の半導体装置を形成するための方法の一般的な処理工程を示す。

図１から図６Ｂ、図１１、図１２から図１６、図１９、図２０、及び図２１を参照し、工程２２１０において、基板８の上方に第１の電極２４と、メモリ膜２６と、第２の電極２８とを含む積み重ねを形成することができる。一つの実施例において、メモリ膜２６は、少なくとも１つの非化学量論的酸素欠乏誘電体金属酸化物材料を含む。

図７から図１０Ｂ、図１６から図１８Ｂ、図１９、図２０、及び図２１を参照し、工程２２２０において、積み重ねに不動態化プラズマ処理を実行することができる。メモリ膜２６の周辺領域｛（２６１Ｐ、２６２Ｐ）、２６０Ｐ｝における不動態化元素と酸素との平均原子比は、０．０１未満の第１の数から０．０５よりも大きい第２の数まで増加する。

全ての図面を参照し、本開示の様々な実施例によると、第１の金属材料を含む第１の電極２４と、少なくとも１つの誘電体金属酸化物材料を含み、第１の電極２４に接触し、不動態化元素と酸素との第１の平均原子比が０．０１未満である中央領域｛（２６１Ｃ、２６２Ｃ）、２６０Ｃ｝、及び不動態化元素と酸素との第２の平均原子比が０．０５よりも大きい周辺領域｛（２６１Ｐ、２６２Ｐ）、２６０Ｐ｝を含むメモリ膜２６と、第２の金属材料を含み、メモリ膜２６に接触する第２の電極２８と、を含む半導体構造を提供する。一つの実施例において、不動態化元素は、フッ素及び窒素から選ばれる。

一つの実施例において、少なくとも１つの誘電体金属酸化物材料は、少なくとも１つの糸状誘電体金属酸化物材料を含む。一つの実施例において、少なくとも１つの糸状誘電体金属酸化物材料の各々は、非化学量論的酸素欠乏誘電体金属酸化物材料である。一つの実施例において、メモリ膜２６の中央領域｛（２６１Ｃ、２６２Ｃ）、２６０Ｃ｝は、不動態化元素を含まないか、又は０．０１未満である不動態化元素と酸素との比を有する。

一つの実施例において、メモリ膜２６の中央領域｛（２６１Ｃ、２６２Ｃ）、２６０Ｃ｝は、第１の電極２４の第１の界面と第２の電極２８の第２の界面との間に垂直な方向に沿って同じ材料組成を有する。

一つの実施例において、メモリ膜２６は、層積み重ねを含み、層積み重ねは、少なくとも１つの第１の金属の誘電体金属酸化物を含む第１の誘電体金属酸化物材料、及び少なくとも１つの第２の金属の誘電体金属酸化物を含む第２の誘電体金属酸化物材料を含み、少なくとも１つの第１の金属に存在しない金属元素が存在すること、又は少なくとも１つの第１の金属に存在する金属元素が存在しないことによって、少なくとも１つの第２の金属は、少なくとも１つの第１の金属と異なる。

一つの実施例において、第１の電極２４とメモリ膜２６との間の第１の界面は、水平セグメントを含み、且つメモリ膜２６の側壁は、第１の電極２４の側壁に垂直に重なり合う。一つの実施例において、メモリ膜２６の側壁は、第２の電極２８の側壁に垂直に重なり合う。一つの実施例において、半導体構造は、第２の電極２８を横方向に囲む絶縁スペーサ３２を含み、絶縁スペーサ３２の外側壁は、メモリ膜２６の側壁に垂直に重なり合う。

一つの実施例において、メモリ膜２６の周辺領域｛（２６１Ｐ、２６２Ｐ）、２６０Ｐ｝は、不動態化元素の濃度勾配を有することによって、不動態化元素の原子濃度をメモリ膜２６の表面からの距離に応じて減少させる。

一つの実施例において、半導体構造は、第１の電極２４の下にあり且つ水平延在部分と、第１の電極２４の側壁に垂直に重なり合う側壁を含み、水平延在部分の周辺と隣接する底部周辺を有する垂直突出部と、を含むエッチング・ストップ誘電体材料層１８を含み、エッチング・ストップ誘電体材料層１８は、平面視において第１の電極２４の領域内を貫通する開口を有する。

本開示の別の態様によると、メモリセル２０の二次元アレイを含む半導体構造であって、メモリセル２０は、基板８で被覆される個別の第１の電極２４、個別のメモリ膜２６、及び個別の第２の電極２８を含み、二次元アレイ積み重ね内の各メモリ膜２６は、不動態化元素と酸素との平均原子比が０．０１未満である個別の中央領域｛（２６１Ｃ、２６２Ｃ）、２６０Ｃ｝と、不動態化元素と酸素との平均原子比が０．０５よりも大きい個別の周辺領域｛（２６１Ｐ、２６２Ｐ）、２６０Ｐ｝とを含む、半導体構造を提供する。一つの実施例において、不動態化元素は、フッ素及び窒素から選ばれる。

一つの実施例において、半導体構造は、基板８に位置し、その中のアクセストランジスター７０Ａの各々がメモリセル２０の二次元アレイ内のメモリセル２０の各々に電気的に接続されるアクセストランジスター７０Ａの二次元アレイと、誘電体材料層（６０１、６１０、６２０、６３０、６４５、１８）内に位置し、アクセストランジスター７０Ａの二次元アレイとメモリセル２０の二次元アレイとの間の電気的接続を提供する金属相互接続構造（６１２、６１８、６２２、６２８、６３２、６３８、１５）とを含む。

一つの実施例において、金属相互接続構造（６１２、６１８、６２２、６２８、６３２、６３８、１５）は、ビアホール構造１５の二次元アレイを含み、誘電体材料層（６０１、６１０、６２０、６３０、６４５、１８）は、ビアホール構造１５の二次元アレイ内のビアホール構造の上面に接触し、水平延在部分及び垂直突出部の二次元アレイを含むエッチング・ストップ誘電体材料層１８を含む。

一つの実施例において、垂直突出部内の各々は、第１の電極２４の個別のものの側壁に垂直に重なり合う個別の側壁を含み、水平延在部分の個別の周辺と隣接する個別の底部周辺を有し、エッチング・ストップ誘電体材料層１８は、その中を貫通する開口の二次元アレイを含み、且つエッチング・ストップ誘電体材料層１８を貫通する各開口は、平面図において完全に第１の電極２４の個別のものの領域内に位置する。

本開示の様々な実施例によると、第１の電極と、非化学量論的酸素欠乏誘電体金属酸化物材料を含む少なくとも１つのメモリ膜と、第２の電極と、を含む積み重ねを基板の上方に形成する工程と、メモリ膜の周辺領域において不動態化元素と酸素との平均原子比が０．０１未満の第1の数から０．０５よりも大きい第２の数まで増加するように、積み重ねに不動態化プラズマ処理を実行する工程と、を含み、不動態化元素は、フッ素及び窒素から選ばれる半導体構造の形成方法を提供する。一つの実施例において、半導体構造の形成方法は、第１の電極層と、メモリ材料層と、第２の電極層とを基板に形成する工程と、第２の電極層、メモリ材料層及び第１の電極層をパターン化する工程と、を更に含み、第１の電極は、第１の電極層のパターン化部を含み、メモリ膜は、メモリ材料層のパターン化部を含み、また、第２の電極は、第２の電極層のパターン化部を含む。一つの実施例において、半導体構造の形成方法は、パターン化フォトレジスト層を第２の電極層の上方に形成する工程と、第２の電極層、メモリ材料層、及び第１の電極層の、パターン化フォトレジスト層の複数の領域以外に位置する複数の部分を異方的にエッチングする工程と、を更に含み、第２の電極層、メモリ材料層、及び第１の電極層の複数の残りの部分は、第２の電極、メモリ膜、及び第１の電極を含む。一つの実施例において、半導体構造の形成方法は、パターン化フォトレジスト層を第２の電極層の上方に形成する工程と、エッチングシールドとしてパターン化フォトレジスト層を用いて第２の電極層を異方的にエッチングする工程であって、第２の電極層のパターン化部が第２の電極を含む工程と、パターン化フォトレジスト層を除去する工程と、第２の電極の周りに誘電体スペーサを形成する工程と、メモリ材料層及び第１の電極層の、誘電体スペーサ又は第２の電極で覆われていない複数の部分を異方的にエッチングする工程であって、メモリ材料層及び第１の電極層の複数のパターン化部がメモリ膜及び第１の電極を含む工程と、を更に含む。一つの実施例において、半導体構造の形成方法は、アクセストランジスター、及びアクセストランジスターに電気的に接続される複数の金属相互接続構造を基板の上方に形成する工程と、エッチング・ストップ誘電体材料層を金属相互接続構造の上方に形成する工程と、エッチング・ストップ誘電体材料層を貫通する開口を形成する工程であって、金属相互接続構造内のものの上面が開口の下方に露出し、第１の電極層、メモリ材料層及び第２の電極層が開口の上方に形成される工程と、第２の電極層、メモリ材料層、及び第１の電極層をパターン化する工程であって、エッチング・ストップ誘電体材料層の材料に対して選択性を有するエッチングケミストリーを使用した異方性エッチングプロセスを実行することを含む工程と、を更に含む。

本開示の様々な実施例は、酸素欠乏糸状誘電体金属酸化物材料を含むメモリセル２０の耐久性を１０００００回のサイクル以上、及び／又は１００００００回のサイクル以上、及び／又は１０００００００回のサイクル以上まで増加するために使用され得る。また、本開示の様々な実施例は、メモリ膜２６の周辺領域から酸素欠損を除去することによってメモリセル２０を通したリーク電流を減少させることができる。

前述の内容は、いくつかの実施例の特徴を概説し、当業者が本開示の態様をより良く理解させることができる。当業者は、本明細書で導入される実施例を実施するための同一の目的を及び／又は同一の利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として、本開示を容易に使用できることを理解すべきである。当業者は、このような等価構造は本開示の精神及び範囲から逸脱するものではなく、また、このような等価構造は、本開示の精神及び範囲から逸脱することなく、本明細書で様々な変更、置換、及び代替を行うことができることに認識すべきである。

８ 基板
９ 半導体材料層
１５ 底部接続ビアホール構造
１８ エッチング・ストップ誘電体材料層
１９ フォトレジスト層
２０ メモリセル
２０Ｌ 積み重ね
２２ バリア板
２２Ｌ バリア層
２４ 第１の電極
２４Ｌ 第１の電極層
２６ メモリ膜
２６Ｌ メモリ材料層
２８ 第２の電極
２８Ｌ 第２の電極層
２９ バリア板
２９Ｌ バリア層
３０ ハードシールドキャップ
３０Ｌ ハードシールド層
３２ 絶縁スペーサ
３５ 頂部接続ビアホール構造
３７ パターン化フォトレジスト層／シールド層
７０Ａ トランジスター
１００ メモリアレイ領域
２００ 周辺領域
２２１ バリア板
２２１Ｌ バリア層
２２２ バリア板
２２２Ｌ バリア層
２２３ バリア板
２２３Ｌ バリア層
２６０Ｃ 中央領域
２６０Ｐ 周辺領域
２６１ 酸化層
２６１Ｃ 中央領域
２６１Ｌ 酸化層
２６１Ｐ 周辺領域
２６２ 酸化層
２６２Ｃ 中央領域
２６２Ｌ 酸化層
２６２Ｐ 周辺領域
２９１ バリア板
２９１Ｌ バリア層
２９２ バリア板
２９２Ｌ バリア層
６０１ 誘電体材料層
６１０ 誘電体材料層
６１２ ビアホール構造
６１８ 配線構造
６２０ 誘電体材料層
６２２ ビアホール構造
６２８ 配線構造
６３０ 誘電体材料層
６３２ ビアホール構造
６３８ 配線構造
６４０ 誘電体材料層
６４２ ビアホール構造
６４５ 誘電体層／誘電体材料層
６４６ 誘電体材料層
６４７ 誘電体材料層
６４８ 配線構造
６４８Ｂ ビット線
７００ ＣＭＯＳ回路システム
７０１ トランジスター
７２０ 浅溝分離構造
７３２ ソース電極
７３５ 半導体チャネル
７３８ ドレイン電極
７４２ 合金領域
７４８ 合金領域
７５０ ゲート構造
７５２ 誘電体層
７５４ ゲート電極
７５６ スペーサ
７５８ 誘電体
８１０ 曲線
８２０ 曲線
２２１０～２２２０ 工程
ｈｄ１ 水平方向
ｈｄ２ 水平方向
Ｐ 底部周辺
ｐ１ ピッチ
ｐ２ ピッチ

Claims (10)

1. 第１の金属材料を含む第１の電極と、
   少なくとも１つの誘電体金属酸化物材料を含み、前記第１の電極に接触し、不動態化元素と酸素との第１の平均原子比が０．０１未満である中央領域と、前記不動態化元素と酸素との第２の平均原子比が０．０５よりも大きい周辺領域と、を含み、前記不動態化元素は、フッ素及び窒素から選ばれるメモリ膜と、
   第２の金属材料を含み、前記メモリ膜に接触する第２の電極と、
   を含む半導体構造。
2. 前記第１の電極と前記メモリ膜との間の第１の界面は、水平セグメントを含み、且つ
   前記メモリ膜の側壁は前記第１の電極の側壁に垂直に重なり合う請求項１に記載の半導体構造。
3. 前記メモリ膜の前記側壁は前記第２の電極の側壁に垂直に重なり合う請求項２に記載の半導体構造。
4. 前記第２の電極を横方向に囲む絶縁スペーサを更に含み、前記絶縁スペーサの外側壁は前記メモリ膜の前記側壁に垂直に重なり合う請求項２に記載の半導体構造。
5. 前記メモリ膜の前記周辺領域は、不動態化元素の濃度勾配を有することにより、前記不動態化元素の原子濃度が前記メモリ膜の表面からの距離に応じて減少する請求項１～４の何れか一項に記載の半導体構造。
6. 前記第１の電極の下に位置し、水平延在部分と、前記第１の電極の側壁に垂直に重なり合う側壁を含み、前記水平延在部分の周辺と隣接する底部周辺を有する垂直突出部と、を含むエッチング・ストップ誘電体材料層を更に含み、
   前記エッチング・ストップ誘電体材料層は、平面視において前記第１の電極の領域内を貫通する開口を含む請求項１～４の何れか一項に記載の半導体構造。
7. 個別の第１の電極と、個別のメモリ膜と、基板で被覆された個別の第２の電極と、を含むメモリセルの二次元アレイを含む半導体構造であって、
   前記メモリセルの二次元アレイ内の各前記個別のメモリ膜は、
   不動態化元素と酸素との原子比が０．０１未満である個別の中央領域と、
   前記不動態化元素と酸素との前記原子比が０．０５よりも大きい個別の周辺領域と、を含み、前記不動態化元素は、フッ素及び窒素から選ばれる半導体構造。
8. 前記基板に位置し、その中の各アクセストランジスターが前記メモリセルの二次元アレイ内の各メモリセルに電気的に接続されるアクセストランジスターの二次元アレイと、
   複数の誘電体材料層内に位置し、前記アクセストランジスターの二次元アレイと前記メモリセルの二次元アレイとの間に電気的接続を提供する金属相互接続構造と、
   を更に含む請求項７に記載の半導体構造。
9. 第１の電極と、非化学量論的酸素欠乏誘電体金属酸化物材料を含む少なくとも１つのメモリ膜と、第２の電極と、を含む積み重ねを基板の上方に形成する工程と、
   前記メモリ膜の周辺領域において不動態化元素と酸素との平均原子比が０．０１未満の第１の数から０．０５よりも大きい第２の数まで増加するように、前記積み重ねに不動態化プラズマ処理を実行する工程と、
   を含み、
   前記不動態化元素は、フッ素及び窒素から選ばれる半導体構造の形成方法。
10. 第１の電極層、メモリ材料層、及び第２の電極層を前記基板に形成する工程と、
    前記第２の電極層、前記メモリ材料層、及び前記第１の電極層をパターン化する工程と、
    を更に含み、
    前記第１の電極は前記第１の電極層のパターン化部を含み、
    前記メモリ膜は前記メモリ材料層のパターン化部を含み、
    前記第２の電極は前記第２の電極層のパターン化部を含む請求項９に記載の方法。

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