(本発明の基礎となった知見)
本発明者は、「背景技術」の欄において記載した、特許文献1の不揮発性記憶装置の製造方法に関し、以下の問題が生じることを見出した。
図25A及び図25Bは、特許文献1における抵抗変化型の不揮発性記憶装置40の構成例を示す断面図、また、図26は、抵抗変化型の不揮発性記憶装置の構成例を示す平面図である。なお、図26中の1Aで示された1点鎖線の断面を矢印方向に見た断面図が図25Aに相当し、図26中の1Bで示された1点鎖線の断面を矢印方向に見た断面図が図25Bに相当する。
図26の平面図に示すように、互いに平行してストライプ形状に形成された複数の第1の電極101と、互いに平行してストライプ形状に形成された複数の第3の電極109とが交差する位置にメモリセルホール103が形成されている。
図25A及び図25Bに示すように、特許文献1における抵抗変化型の不揮発性記憶装置40は、第1の電極101が形成された基板100と、この基板100上に第1の電極101を覆って形成されたシリコン酸化膜から構成される層間絶縁層102と、この層間絶縁層102を貫通して形成され、第1の電極101との電気的な接続を行うためのメモリセルホール103と、コンタクトホール106とを有している。そして、メモリセルホール103の底部及び側壁上には、第1の電極101と接して、第1の抵抗変化層104aが形成され、その上方かつ内側には第2の抵抗変化層104bが形成されている。層間絶縁層102表面においてメモリセルホール103の上方に凹部が設けられ、その凹部内に、第1の抵抗変化層104a及び第2の抵抗変化層104bの表面を被覆するように、第2の電極105が埋め込み形成されている。さらに、層間絶縁層102上には、シリコン酸化膜から構成される配線間の層間絶縁層112が形成され、配線間の層間絶縁層112に形成された配線溝の底部と側壁上に、第2の電極105の表面を被覆するように、電流制御層111が形成され、この第2の電極105上の電流制御層111の表面を少なくとも被覆するように、第3の電極109が形成されている。
一方、層間絶縁層102に形成されたコンタクトホール106には、第3の電極109を密着層として、銅から構成される引き出し配線128が形成されている。引き出し配線128は、配線とコンタクトプラグを一体として形成され、メモリセルホール103の上方まで形成されている。抵抗変化素子は、第1の電極101、第1の抵抗変化層104a、第2の抵抗変化層104b、及び第2の電極105から構成され、ダイオード素子は第2の電極105、電流制御層111、及び第3の電極109から構成される。
上述の抵抗変化型の不揮発性記憶装置40を平面的に見ると、図26に示すように、第1の電極101から構成される下層配線層と、第3の電極109、電流制御層111、及び引き出し配線128から構成される上層配線層とはそれぞれストライプ形状を有し、直交している。その交差点にメモリセルホール103を介して、抵抗変化素子及びダイオード素子が形成されている。また、第1の電極101は、コンタクトホール106を介して引き出し配線128に接続され、クロスポイントメモリアレイを構成している。
このような構成とすることにより、抵抗変化素子をメモリセルホール103の底部に埋め込むことに加えて、第2の電極105及び第3の電極109に挟まれた電流制御層111から構成される双方向ダイオード素子をメモリセルホール103の上方に形成することができる。よって、トランジスタ等のスイッチング素子を配することなく、大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置を実現できる。
ここで、ダイオード素子の構成は、第2の電極105及び第3の電極109としてタンタル窒化物、電流制御層111として窒素不足型シリコン窒化膜を用いている。タンタル窒化物の仕事関数は4.76eVと、シリコンの電子親和力である3.78eVより十分高いので、第2の電極105及び第3の電極109と電流制御層111との界面でショットキーバリアが形成され、双方向のMSM(Metal−Semiconductor−Metal)ダイオード素子を実現することができる。これに加えて、タンタル窒化物から構成される第2の電極105は、第1の電極101と比較して標準電極電位が低く、抵抗変化素子の抵抗変化を生じさせにくい電極となっており、第1の電極101と第1の抵抗変化層104aの界面近傍で選択的に抵抗変化が起こる。また、タンタル窒化物から構成される第2の電極105は、銅から構成される引き出し配線128と密着性が良い特徴がある。
ところが、特許文献1における製造方法は、微細な銅配線プロセスで主流のデュアルダマシンプロセスと異なり、以下の課題が存在する。図27(a)から(d)、及び図28(a)から(c)は特許文献1における抵抗変化型の不揮発性記憶装置40の要部の製造方法を示す断面図である。これらを用いて、その製造方法について説明する。
まず、図27(a)に示すように、基板100上に第1の電極(配線を兼ねる電極)101を形成したのち、層間絶縁層102を第1の電極101上に形成する。その後、層間絶縁層102中に第1の電極101に達するメモリセルホール103を形成する。メモリセルホール103内に第1の抵抗変化層104a、及び当該第1の抵抗変化層104aよりも酸素含有率が低い第2の抵抗変化層104bを、メモリセルホール内を埋め込むように形成したのち、メモリセルホール103の上部の第1の抵抗変化層104a及び第2の抵抗変化層104bを除去する。除去されたメモリセルホール103上方の凹部の内面を被覆するように全面にタンタル窒化物を形成した後に、層間絶縁層上の不要なタンタル窒化物をCMP(Chemical−Mechanical−Polishing)で除去し、メモリセルホール103内にのみタンタル窒化物から構成される第2の電極105を形成する。
次に、図27(b)に示すように、層間絶縁層102上にシリコン酸化膜などから構成される層間絶縁層112を成膜し、後の引き出し配線128などを埋め込むための配線溝108aを形成するために層間絶縁層102を所望のマスクでパターニングする。このとき、配線溝108aの底部には、第2の電極105の上面が露出される。
次に、図27(c)に示すように、層間絶縁層102上及び第2の電極105が露出した配線溝108a上を含む全面に窒素不足型のシリコン窒化膜などから構成される電流制御層111を形成する。
次に、図27(d)に示すように、層間絶縁層102、及び配線溝108a中に形成された電流制御層111を貫通して第1の電極101と接続される開口つまりコンタクトホール106を形成する。
次に、図28(a)に示すように、配線溝108a及び層間絶縁層112上の電流制御層111の表面並びにコンタクトホール106の内面を被覆するように全面にタンタル窒化物などから構成される第3の電極109を形成する。
次に、図28(b)に示すように、配線溝108a、層間絶縁層112及びコンタクトホール106上の第3の電極109の表面を被覆するように全面に銅などから構成される引き出し配線128を形成する。
最後に、図28(c)に示すように、層間絶縁層112上方の不要な銅、タンタル窒化物、及び窒素不足型のシリコン窒化膜をCMPで除去し、配線溝108a内にのみ窒素不足型シリコン窒化膜などから構成される電流制御層111、タンタル窒化物などから構成される第3の電極109、及び引き出し配線128を形成する。その一方で、コンタクトホール106内には、密着層としての役割を果たすタンタル窒化物などから構成される第3の電極109、及び引き出し配線128を形成する。
このような特許文献1における製造方法では、前述したように、クロスポイントメモリを構成するメモリセルホール103内の材料とMSMダイオード素子とを接続するために従来の配線構造の下に電流制御層111を形成する必要がある。従って、配線溝108aをコンタクトホール106より先に形成する必要があり、従来のデュアルダマシンプロセスを適用できない。従って、まず図28(b)に示すように配線溝108aを形成し、配線溝108a内に電流制御層111を形成してから、配線溝108aの大きな段差のあるウエハ表面に対してコンタクトホール106を開口する(図28(d))。
このような先行例の工程手順の場合、コンタクトホール106の開口形成と同時にコンタクトホール106の開口上の電流制御層111を完全に除去することができる。従って、コンタクトホール106の底部には第1の電極101の表面の一部が露出し、コンタクトホール106に形成される第3の電極109と第1の電極101との間には良好なオーミック特性を持つ接合が形成される。
しかし、先行例の工程手順の場合、コンタクトホール106を開口形成するリソグラフィー工程において、コンタクトホール106を開口形成する場所には、配線溝108aが形成されているため、コンタクトホール106を開口形成する場所は配線溝108aの高さ分だけ層間絶縁層102の表面より低くなる。一般に、スピンコートによるレジスト塗布では、段差のある溝の幅が太くなるほどその溝の上に塗布されるレジストの膜厚は薄くなる傾向があり、配線溝108aのパターンに合わせてウエハ面内で局所的なレジスト膜厚の変動が発生することになる。レジスト膜厚の変動は、リソグラフィーでの露光寸法の変動を引き起こすため、コンタクトホール106の開口の寸法がばらつく原因となる。このため、微細な寸法のコンタクトホール106をウエハ面内で精度良く形成することが困難である。よって、先行例の工程手順は、設計ルールが大きく、コンタクトホール106の開口の寸法ばらつきが許容できるような場合には有効であるが、微細化に伴って適用が困難になるという問題がある。
以降、本明細書では、レジスト膜厚の変動に伴うリソグラフィーでの露光寸法の変動で、許容できないほど露光寸法がばらつくことを、フォーカスマージンが取れないと表現する。
一方、従来の配線製造方法であるデュアルダマシンプロセスでは、平坦化されたウエハ表面にコンタクトホール106を先に開口形成するため、コンタクトホール106のリソグラフィー工程でのフォーカスマージンの影響はほとんどない。さらに、その後の配線溝108a形成のためのリソグラフィー工程においても、コンタクトホール106の開口面積は小さいため、レジスト膜厚の局所的な変動は先行例のコンタクトホール106の開口形成の場合に比べて非常に小さく、フォーカスマージンへの影響も加工上問題とならない程度に小さくできる。
このような問題を解決するために、本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、抵抗変化型の不揮発性記憶装置の製造方法であって、基板上に複数のストライプ状の第1の配線を形成する工程と、前記複数の第1の配線上に第1の層間絶縁層を形成する工程と、前記第1の層間絶縁層を貫通し、前記第1の配線に接続される複数のメモリセルホールを形成する工程と、前記メモリセルホールに抵抗変化素子の少なくとも一方の電極と抵抗変化層とを埋め込む工程と、前記第1の層間絶縁層上に第2の層間絶縁層を形成した後、前記第1の層間絶縁層及び前記第2の層間絶縁層を貫通し、前記第1の配線に接続されるコンタクトホールを形成する工程と、前記第2の層間絶縁層を貫通し、前記コンタクトホール及び前記抵抗変化素子に接続される前記配線溝を形成する工程と、前記配線溝を被覆し、かつ、前記コンタクトホールの底面を被覆しないように前記第1の層間絶縁層、前記第2の層間絶縁層及び前記抵抗変化層上に双方向ダイオード素子の電流制御層を形成する工程と、前記コンタクトホール及び前記配線溝内に、前記双方向ダイオード素子の上部電極となる下層と、配線材料からなる上層とで構成される第2の配線を形成することにより、前記抵抗変化素子に接続される前記双方向ダイオード素子と、前記コンタクトホールのコンタクトプラグとを形成する工程とを含むことを特徴としている。
ここで、前記電流制御層を形成する工程では、前記複数のメモリセルホールの並び方向に平行で、かつ、前記基板の表面に対して斜めの方向から成膜材料が飛来するスパッタリングにより前記電流制御層を成膜してもよい。
本態様によれば、コンタクトホールを先に開口形成した後で配線溝を開口形成しており、コンタクトホールを開口形成するリソグラフィー工程においてフォーカスマージンを確保し、微細な寸法のコンタクトホールをウエハ面内で精度良く形成することができる。その結果、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良い不揮発性記憶装置の製造方法を提供することができる。
また、双方向ダイオード素子の電流制御層は、メモリセルホールの開口を被覆するように配線溝内には形成されるが、コンタクトホールの底面部には形成されないように選択的に形成される。これにより、第1の配線とコンタクトホールとの間は双方向ダイオード素子の電流制御層ではなく、密着性の良いバリア膜を介して接触する。その結果、第1の配線とコンタクトプラグとのコンタクト抵抗を低く保つことができ、同時に、メモリセルホール上の配線溝内には双方向ダイオード素子を形成することができる。よって、微細化による大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。
また、双方向ダイオード素子の電流制御層を選択的に形成することができるので、双方向ダイオード素子の電流制御層を別途除去するためのエッチング工程を省くことができ、作製工数の削減が可能となる。結果として、抵抗変化型の不揮発性記憶装置を低コストで提供することができる。
ここで、前記並び方向における前記コンタクトホールの開口の大きさをaとし、前記並び方向における前記配線溝の開口の一方の端から前記配線溝の開口の一方の端に最も近い前記メモリセルホールの開口の前記配線溝の開口の一方の端側の端までの距離をeとし、前記コンタクトホールの高さをcとし、前記配線溝の高さをdとし、前記a及び前記eを前記並び方向に並んだ前記コンタクトホール及び前記メモリセルホール並びにそれらの開口を含む配線溝について同一方向の同一断面において測定された値とし、前記a、前記c、前記d及び前記eを用いて、α及びγをα=tan−1(c/a)、γ=tan−1(d/e)で定義したとき、前記配線溝、前記コンタクトホール及び前記全てのメモリセルホールは、α>γの条件を満たすように形成されてもよい。
また、前記成膜材料が飛来する方向は、前記基板の表面に対してθの角度を持ち、かつ、前記a及び前記eが測定された断面の方向と平行であり、前記θ、前記α及び前記γは、γ<θ<αの条件を満たしてもよい。
これにより、コンタクトホールの底面には双方向ダイオード素子の電流制御層の材料が到達しなくなる。従って、コンタクトホールの底面部に双方向ダイオード素子の電流制御層が形成されないようにすることが可能となる。
また、前記コンタクトホールは、前記並び方向において前記配線溝の開口の一方の端に最も近いメモリセルホールと前記配線溝の開口の一方の端との間に位置し、前記コンタクトホールの開口の前記配線溝の開口の一方の端に遠い側の端から前記配線溝の開口の一方の端までの距離をbとし、前記a及び前記bを前記並び方向に並んだ前記コンタクトホール及び前記メモリセルホール並びにそれらの開口を含む配線溝について同一方向の同一断面において測定された値とし、前記b、前記c及び前記dを用いて、βをβ=tan−1{(c+d)/b}で定義したとき、前記配線溝及び前記コンタクトホールは、β>αの条件を満たすように形成されてもよい。
また、前記成膜材料が飛来する方向は、前記基板の表面に対してθの角度を持ち、かつ、前記a、前記b及び前記eが測定された断面の方向と平行であり、かつ、前記配線溝の開口の一方の端から前記コンタクトホールに向かう方向であり、前記θ、前記α及び前記γは、γ<θ<βの条件を満たしてもよい。
これにより、θの角度をより大きくすることができるようになり、MSMダイオード素子の電流制御層を形成する時の成膜レートを向上させ、さらに、膜厚制御性を高めることができる。
また、前記電流制御層を形成する工程は、前記コンタクトホールおよび前記配線溝を被覆するように前記第1の層間絶縁層、前記第2の層間絶縁層および前記抵抗変化層上に双方向ダイオード素子の電流制御層を形成する工程と、前記抵抗変化層上の前記電流制御層を残した状態で、前記コンタクトホール内および当該コンタクトホール上の前記配線溝内の前記電流制御層を除去して前記第1の配線を露出させる工程とを含み、前記双方向ダイオード素子と前記コンタクトホールのコンタクトプラグとを形成する工程では、前記コンタクトホール内および当該コンタクトホール上の前記配線溝内と前記抵抗変化層上の前記配線溝内とに前記第2の配線を形成してもよい。
本態様によれば、コンタクトホールを先に開口形成した後で配線溝を開口形成しており、コンタクトホールを開口形成するリソグラフィ工程においてフォーカスマージンを確保し、微細な寸法のコンタクトホールをウエハ面内で精度良く形成することができる。その結果、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良い不揮発性記憶装置の製造方法を提供することができる。
また、コンタクトホールおよび配線溝内に形成された双方向ダイオードの電流制御層について、配線溝内のものを保護してコンタクトホール内のもののみを選択的に除去することができる。従って、第1の配線とコンタクトホール内のコンタクトプラグとは双方向ダイオードの電流制御層ではなく、密着性の良いバリア膜を介して接触する。その結果、第1の配線とコンタクトプラグとのコンタクト抵抗を低く保つことができ、同時に、配線溝内には双方向ダイオードを形成することができる。よって、微細化による大容量および高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。
以下、本発明の実施形態について、図面を参照しながら説明する。
なお、図面において、実質的に同一の構成、動作、及び効果を表す要素については、同一の符号を付す。また、以下において記述される数値は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数値に制限されない。さらに、以下の実施の形態で示される、材料、構成要素、構成要素の配置位置及び構成要素間の接続関係、ステップ、ステップの順序などは、本発明を具体的に説明するために例示するものであり、本発明を限定する主旨ではない。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状などについては正確な表示ではなく、その構成要素の個数等についても図示しやすい個数としている。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
(第1の実施形態)
まず、図1A及び図1Bは、本発明の第1の実施形態における抵抗変化型の不揮発性記憶装置の構成例を示す平面図である。また、図1Bは、本実施形態における抵抗変化型の不揮発性記憶装置の構成例を示す断面図である。なお、図1A中の1Aで示された1点鎖線の断面を矢印方向に見た断面図が図1Bに相当する。
この不揮発性記憶装置(クロスポイントメモリ)の構造は先行例の断面図を示す図25A及び図25B並びに平面図を示す図26とほとんど同じであり、図1A及び図1Bにおいて図25A、図25B及び図26で使用の部材と実質的に同じ機能の部材については同じ記号で表している。先行例と本実施形態の異なる点は、先行例の第1の電極101が、本実施形態では第1の配線101a上の第1の電極101cとして設けられている点である。また、先行例では第2の電極105が第2の抵抗変化層104bとは別にMSMダイオード素子の下部電極として設けられているが、本実施形態では第2の抵抗変化層104bでMSMダイオード素子の下部電極を兼用している構造となっている点である。さらに、銅の酸化等を防止して配線を保護するライナ膜115及び116が設けられている点である。
図1Aの平面図に示すように、互いに平行してストライプ形状に形成された複数のクロスポイントアレイ配線とそれを周辺回路に接続するために用いられる配線から構成される第1の配線101aと、互いに平行してストライプ形状に形成された複数のクロスポイントアレイ配線とそれを周辺回路に接続するために用いられる配線から構成される第2の配線(引き出し配線)108とが形成されている。第1の配線101aのクロスポイントアレイ配線と第2の配線108のクロスポイントアレイ配線とが交差する位置にはメモリセルホール103が形成されている。配線溝108aは複数形成され、複数の配線溝108aの延伸方向は同一方向に統一されている。
図2(a)から(c)、図3(a)から(c)、及び図4(a)から(b)は本実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。これらを用いて、その製造方法について説明する。
まず、図2(a)に第1の配線101a並びに層間絶縁層102及び114の形成工程を示す。この工程では、最初に、トランジスタや下層配線などが形成されている基板100上に、プラズマCVD(Chemical Vapor Deposition)法などを用いてシリコン酸化膜(例えばプラズマTEOS(Tetra Ethyl Ortho Silicate)膜やフッ素を含んだFSG(Fluorinated Silicate Glass)膜)等から構成される層間絶縁層114を形成する。続いて、層間絶縁層114に第1の配線101aが埋め込まれる配線溝をフォトリソグラフィーとドライエッチングにより形成する。そして、形成された配線溝内にTaN(膜厚:5nm以上40nm以下)とTa(膜厚:5nm以上40nm以下)とから構成されるバリア膜101bと配線材料の銅(膜厚:50nm以上300nm以下)とをスパッタ法などを用いて順次堆積する。バリア膜101bは、シリコン酸化膜等で構成される層間絶縁層114と銅で構成される第1の配線101aとの密着性を良くし、かつ層間絶縁層114中に第1の配線101aの銅が拡散するのを抑制するための膜である。堆積された銅をシードとして電解めっき法などにより、銅を更に堆積することで配線溝を全て配線材料の銅で埋め込み、基板100上に複数のストライプ状の第1の配線101aを形成する。さらに、層間絶縁層114と第1の配線101aの表面が平坦(面一)になるように、CMP(Chemical Mechanical Polishing)法によって表面の余分な銅を除去しながら平坦化を行う。その後、例えばプラズマCVD法などを用いてSiN膜を30nm以上200nm以下程度堆積し、第1の配線101aである銅を覆うようにライナ膜115を形成する。そして、第1の層間絶縁層としての層間絶縁層102をライナ膜115(複数の第1の配線101a)上に更に堆積して形成し、必要であればCMP法により層間絶縁層102表面の段差緩和を行う。
次に、図2(b)に層間絶縁層102を貫通し、第1の配線101aに接続されるメモリセルホールを形成する工程を示す。この工程では、最初に、層間絶縁層102及びライナ膜115を貫通して第1の配線101aと接続される開口、つまりメモリセルホール103を形成する。その後、無電界めっき法などにより、メモリセルホール103底部の第1の配線101aである銅上のみに選択的に貴金属などから構成される第1の電極101cを形成する。例えば、Pt、Ir及びPdなどを2nm以上30nm以下、ここではPtを5nm程度成長させる。この時、銅と貴金属との間にNi等を含んだめっき下地層を成長させても良い。その場合、第1の電極101cの下地が銅の場合に比べて、無電界めっきを制御しやすくなる。続いて、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングによりメモリセルホール103の底部の第1の電極101c上、メモリセルホール103の側壁部及び層間絶縁層102表面上にタンタル酸化物などから構成される第1の抵抗変化層104aを形成する。反応性スパッタリングでは成膜時の酸素流量を高くすれば、形成される膜の酸素含有率を高くすることができる。ここではアルゴン34sccm、酸素24sccm、パワー1.6kWの条件で、酸素含有率71atm%程度の第1の抵抗変化層104aを形成した。続いて、表面に第1の抵抗変化層104aが形成されたメモリセルホール103の内部に、つまりメモリセルホール103内の第1の抵抗変化層104a上に第1の抵抗変化層104aより酸素含有率が低い第2の抵抗変化層104bのタンタル酸化物を形成する。この形成は、第1の抵抗変化層104aの形成と同様に反応性スパッタリングで行う。ここではアルゴン34sccm、酸素20.5sccm、パワー1.6kWの条件で、酸素含有率60atm%程度の第2の抵抗変化層104bを形成した。第2の抵抗変化層104bの形成では、メモリセルホール103内を完全に充填するまで、スパッタリングでタンタル酸化物を成膜し、その後で層間絶縁層102表面上の不要なタンタル酸化物をCMPで除去し、メモリセルホール103内にのみ第1の抵抗変化層104a及び第2の抵抗変化層104bを形成する。これにより、メモリセルホール103内に抵抗変化素子の少なくとも一方の電極と抵抗変化層104とが埋め込み形成される。
抵抗変化層104の材料には、例えば、酸素不足型の遷移金属酸化物(好ましくは酸素不足型のタンタル酸化物)が用いられる。酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有量(原子比:総原子数に占める酸素原子数の割合)が少ない酸化物をいう。通常、化学量論的な組成を有する酸化物は、絶縁体、あるいは非常に高い抵抗値を有する。例えば遷移金属がTaの場合、化学量論的な酸化物の組成はTa2O5であって、TaとOの原子数の比率(O/Ta)は2.5である。したがって、酸素不足型のタンタル酸化物において、TaとOの原子比は0より大きく、2.5より小さいことになる。本実施の形態において、酸素不足型の遷移金属酸化物は、酸素不足型のタンタル酸化物であることが好ましい。より好適には、抵抗変化層104は、第2の抵抗変化層104bとしてのTaOx(但し、0<x<2.5)で表される組成を有する第2のタンタル酸化物層と、第1の抵抗変化層104aとしてのTaOy(但し、x<y)で表される組成を有する第1のタンタル酸化物層とが積層された積層構造を少なくとも有している。他の層、例えば第3タンタル含有層や他の遷移金属酸化物の層などを適宜配置しうることは言うまでもない。ここで、TaOxは、0.8≦x≦1.9を満足することが好ましく、TaOyは、2.1≦yを満足することが好ましい。第1のタンタル酸化物層の厚みは、1nm以上8nm以下であることが好ましい。つまり、抵抗変化層104は、酸素含有率の低い第2のタンタル酸化物層と、酸素含有率の高い第1のタンタル酸化物層とが積層された積層構造を有することが好ましい。言い換えると、抵抗変化層104は、第2の抵抗変化層104bとしての酸素不足度が高い第2のタンタル酸化物層104bと、第1の抵抗変化層104aとしての酸素不足度が低い第1のタンタル酸化物層104aとが積層された積層構造を有することが好ましい。ここで、酸素不足度とは、遷移金属酸化物において、その化学量論的組成の酸化物を構成する酸素の量に対して不足している酸素の割合をいう。例えば、遷移金属がタンタル(Ta)の場合、化学量論的な酸化物の組成はTa2O5であるので、TaO2.5と表現できることから、TaO2.5の酸素不足度は0%であり、TaO1.5の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度=(2.5−1.5)/2.5=40%となる。また、Ta2O5の酸素含有率は、総原子数に占める酸素の比率(O/(Ta+O))であり、71.4atm%となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は0より大きく、71.4atm%より小さいことになる。
ここで、抵抗変化層104を構成する金属として、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル(Ta)、チタン(Ti)、ハフニウム(Hf)、ジルコニウム(Zr)、ニオブ(Nb)、タングステン(W)等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第2の抵抗変化層104bとしての第2のハフニウム酸化物層の組成をHfOxとした場合にxが0.9以上1.6以下であり、且つ、第1の抵抗変化層104aとしての第1のハフニウム酸化物層の組成をHfOyとした場合にyがxの値よりも大である場合に、これら第1のハフニウム酸化物層及び第2のハフニウム酸化物層の積層構造を有する抵抗変化層104の抵抗値を安定して高速に変化させることが確認できている。この場合、第1のハフニウム酸化物層の膜厚は、3nm以上4nm以下が好ましい。
また、ジルコニウム酸化物を用いる場合、第2の抵抗変化層104bとしての第2のジルコニウム酸化物層の組成をZrOxとした場合にxが0.9以上1.4以下であり、且つ、第1の抵抗変化層104aとしての第1のジルコニウム酸化物層の組成をZrOyとした場合にyがxの値よりも大である場合に、これら第1のジルコニウム酸化物層及び第2のジルコニウム酸化物層の積層構造を有する抵抗変化層104の抵抗値を安定して高速に変化させることが確認できている。この場合、第1のジルコニウム酸化物層の膜厚は、1nm以上5nm以下が好ましい。
また、ハフニウム酸化物層の積層構造を抵抗変化層に採用する場合は、Hfターゲットを用い、アルゴンガスおよび酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第1の電極101cの上にハフニウム酸化物層を形成後、アルゴンガスと酸素ガスのプラズマにハフニウム酸化物層の表面を暴露することにより、第1のハフニウム酸化物層を形成する。第2のハフニウム酸化物層は、第1のハフニウム酸化物層上に再度、上述の反応性スパッタリング法によって形成する。第1のハフニウム酸化物層の酸素含有率は、上述したタンタル酸化物層の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
また、第1のハフニウム酸化物層の膜厚は、反応性スパッタリングにより形成されたハフニウム酸化膜厚と、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。
ジルコニウム酸化物層の積層構造を採用する場合は、Zrターゲットを用い、アルゴンガスおよび酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第1の電極101cの上にジルコニウム酸化物層を形成後、アルゴンガスと酸素ガスのプラズマにジルコニウム酸化物層の表面を暴露することにより、第1のジルコニウム酸化物層を形成する。第2のジルコニウム酸化物層は、第1のジルコニウム酸化物層上に再度、上述の反応性スパッタリング法によって形成する。第1のジルコニウム酸化物層の酸素含有率は、上述したタンタル酸化物層の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
また、第1のジルコニウム酸化物層の膜厚は、反応性スパッタリングにより形成されたジルコニウム酸化膜厚と、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。
なお、抵抗変化層104が第1の抵抗変化層104aとしての第1の遷移金属酸化物層と第2の抵抗変化層104bとしての第2の遷移金属酸化物層の積層構造を有する場合に、第1の遷移金属酸化物層を構成する第1の遷移金属と、第2の遷移金属酸化物層を構成する第2の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第1の遷移金属酸化物層は、第2の遷移金属酸化物層よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に、抵抗変化素子を構成する第1の電極101c及び他方の電極間に印加された電圧は、第1の遷移金属酸化物層に、より多くの電圧が分配され、第1の遷移金属酸化物層中で発生する酸化還元反応をより起こしやすくすることができる。また、第1の遷移金属と第2の遷移金属とが互いに異なる材料を用いる場合、第1の遷移金属の標準電極電位は、第2の遷移金属の標準電極電位より低い方が好ましい。抵抗変化現象は、抵抗が高い第1の遷移金属酸化物層中に形成された微小なフィラメント(導電パス)中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第2の遷移金属酸化物層に、酸素不足型のタンタル酸化物を用い、第1の遷移金属酸化物層にチタン酸化物(TiO2)を用いることにより、安定した抵抗変化動作が得られる。チタン(標準電極電位=−1.63eV)はタンタル(標準電極電位=−0.6eV)より標準電極電位が低い材料である。標準電極電位は、その値が高いほど酸化しにくい特性を表す。第2の遷移金属酸化物層に第1の遷移金属酸化物層より標準電極電位が低い金属の酸化物を配置することにより、第2の遷移金属酸化物層中でより酸化還元反応が発生しやすくなる。
上記の各材料の積層構造をもつ抵抗変化層104における抵抗変化現象は、いずれも抵抗が高い第1の遷移金属酸化物層中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第1の遷移金属酸化物層側の電極に、他方の側の電極を基準にして正の電圧を印加したとき、抵抗変化層104中の酸素イオンが第1の遷移金属酸化物層側に引き寄せられて第1の遷移金属酸化物層中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、第1の遷移金属酸化物層側の電極に、他方の側の電極を基準にして負の電圧を印加したとき、第1の遷移金属酸化物層中の酸素イオンが第2の遷移金属酸化物層側に押しやられて第1の遷移金属酸化物層中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。
酸素不足度がより小さい第1の遷移金属酸化物層に接続されている電極は、例えば、白金(Pt)、イリジウム(Ir)など、第1の遷移金属酸化物層を構成する遷移金属及び他方の側の電極を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、電極と第1の遷移金属酸化物層の界面近傍の第1の遷移金属酸化物層中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
以上のプロセスにおいて、メモリセルホール103が既にパターニング形成された後で、抵抗変化層(第1の抵抗変化層104a及び第2の抵抗変化層104b)が成膜されて、メモリセルホール103内部を含むウエハ全面に抵抗変化層が堆積される。この後、メモリセルホール103外の不要な抵抗変化層がCMPで除去されて、抵抗変化層のパターニングが完成する。したがって、抵抗変化層の形成にエッチングの工程を必要としないため、エッチングガスとの反応、酸素還元のダメージ、及びチャージによるダメージなどが懸念されるエッチングを原理的に回避して、抵抗変化層を形成することができる。
次に、図2(c)に層間絶縁層102表面上に第2の層間絶縁層としての層間絶縁層112を形成した後、層間絶縁層102及び112を貫通し、第1の配線101aに接続されるコンタクトホール106を形成する工程を示す。この工程では、最初に、平坦化されたウエハ全面に層間絶縁層112を更に堆積した後、第1の配線101aとの電気的な接続を行うための開口、つまりコンタクトホール106を形成するために、所望のフォトマスクで層間絶縁層102及び112をパターニングする。パターニングにおいて、第1の配線101aは露出せず、ライナ膜115が露出したところでエッチングを止めておく。そうすれば第1の配線101aの表面が酸化されたり、腐食したりすることを防ぐことができる。
次に、図3(a)に、層間絶縁層112を貫通し、コンタクトホール106及び抵抗変化素子に接続される配線溝108aを形成する工程を示す。この工程では、最初に、層間絶縁層112上に第2の配線(引き出し配線)108などが埋め込まれる配線溝108aを形成するための所望のフォトマスクを形成し、このフォトマスクを用いて層間絶縁層112をパターニングする。なお、配線溝108aを形成する前に、コンタクトホール106内にレジストを埋め込んでおいてもよい。そうすれば配線溝108aを形成するドライエッチング工程において、コンタクトホール106の底部のライナ膜115を確実に保護し、第1の配線101aが露出しないようにすることができる。配線溝108aを形成した後、コンタクトホール106の底部のライナ膜115を開口する。なお、コンタクトホール106内にレジストを埋め込む場合には、コンタクトホール106に埋め込んだレジストをアッシングなどで除去した後にコンタクトホール106の底部のライナ膜115が開口される。図3(a)において、配線溝108aは、メモリセルホール103上方に、第1の抵抗変化層104a及び第2の抵抗変化層104b(MSMダイオード素子の下部電極として兼用)が露出されるように形成される。
このとき、配線溝108aの形成において、配線溝108aの開口(配線溝108aを構成する、層間絶縁層112内の側面で形成される開口)の端とコンタクトホール106の開口(コンタクトホール106の層間絶縁層102の表面における開口)106aとの位置関係が、後述するMSMダイオード素子の電流制御層を形成する工程で重要となる。
図5A及び図5Bに、配線溝108aの開口の端とコンタクトホール106の開口106aとの位置関係を詳細に説明する図を示す。図5Aは本実施形態における抵抗変化型の不揮発性記憶装置の断面図であり、図5Bは同不揮発性記憶装置の一部を拡大した断面図(図5AのX部分を拡大した図)である。
コンタクトホール106は、メモリセルホール103の並び方向において配線溝108aの開口の一方の側(コンタクトホール106に近い側)の端に最も近いメモリセルホール103と配線溝108aの開口の一方の側の端との間に位置する。
なお、基板100の主面に平行でかつ並び方向に平行な方向におけるコンタクトホール106の開口106aの大きさ(開口径)をaとする。また、コンタクトホール106の開口106aの一方の側(図5Bでは紙面向かって右側)、つまり基板100の主面に平行でかつ並び方向に平行な方向における配線溝108aの開口の一方の側(図5Bでは紙面向かって左側)の端に遠い側の端(開口縁)から配線溝108aの開口の一方の側の端までの距離をbとする。また、コンタクトホール106の高さ、つまり露出する第1の配線101aの表面から層間絶縁層102の表面までの高さをcとする。また、配線溝108aの高さ、つまり層間絶縁層102の表面から層間絶縁層112の表面までの高さをdとする。また、基板100の主面に平行でかつ並び方向に平行な方向における配線溝108aの開口の一方の側の端からこの配線溝108aの一方の側の端に最も近いメモリセルホール103の開口(メモリセルホール103の一番上の層間絶縁層102の表面における開口)の配線溝108aの開口の一方の端側(図5Bでは紙面向かって左側)、つまりメモリセルホール103が設けられていないコンタクトホール106側の端(開口縁)までの距離をeとする。
このとき、開口径aを決める開口106aの一方の側の端は、配線溝108aの開口の一方の側の端から遠い側の開口106aの端(図5Bでは紙面向かって右側)とする。さらに、開口径aを決める開口106aの他方の側の端は、配線溝108aの一方の側の端に近い側の開口106aの端(図5Bでは紙面向かって左側)とする。これらの2つの端の基板100の主面に平行で、かつ並び方向に平行な方向での距離をaとする。
また、a、b及びeは、並び方向に並んだコンタクトホール106及び全てのメモリセルホール103並びにそれらの開口を含む配線溝108aについて同一方向の同一断面において測定された値である。
これらのa、b、c、d及びeを用いて、α、β及びγを以下の式で定義する。
α=tan−1(c/a)
β=tan−1{(c+d)/b}
γ=tan−1(d/e)
第1の配線101aとオーミック接続させるための(底部にMSMダイオード素子の電流制御層を形成しない)全てのコンタクトホール106、全てのメモリセルホール103、及び配線溝108aは、後の工程でメモリセルホール103の開口が電流制御層111で被覆され、かつコンタクトホール106の底面が電流制御層111で被覆されないように、α>γ及びβ>αの条件を満たすように形成される。
以上の図2(c)及び図3(a)のプロセスによると、まず平坦な層間絶縁層112上へのフォトリソグラフィーによってコンタクトホール106の形成を行なうため、フォーカスマージンを大きくし、コンタクトホール106の微細で均一な寸法制御を行なうことができる。これに対し、前述した先行例では配線溝の深さ相当、100nm以上300nm以下だけフォーカスマージンが小さくなる。また、コンタクトホール106底部の第1の配線101aの露出を最後まで防ぎながら、メモリセルホール103上方を開口することができる。
次に、図3(b)に、配線溝108aの内面(底面及び側面)を被覆し、かつ、コンタクトホール106の底面を被覆しないように、層間絶縁層102及び112並びに抵抗変化層104上に、電流制御素子であるMSMダイオード素子の電流制御層としての電流制御層111を形成する工程を示す。この工程では、コンタクトホール106の側面と、第1の抵抗変化層104a及び第2の抵抗変化層104bが露出した配線溝108aの内面とを含む全面に、電流制御層111の材料として窒素不足型のシリコン窒化膜(SiNx膜)を堆積させる。窒素不足型のシリコン窒化膜は、シリコンターゲットをアルゴンと窒素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで成膜形成した。その窒素含有率は25atm%以上40atm%以下である。
ここで、電流制御層111の形成における反応性スパッタリングは、材料分子(成膜材料)の飛来方向を一方向にそろえるため、ターゲットと基板100との距離を離したロングスロースパッタ法などの指向性の強いスパッタ法が用いられる。このスパッタ時の材料分子の飛来方向と、配線溝108aの端及びコンタクトホールの開口106aとの位置関係を説明した図を図6A及び図6Bに示す。図6Aは本実施形態における抵抗変化型の不揮発性記憶装置の基板100表面(ウエハ表面)に対して平行な平面図を示し、図6Bは図6AのB−B’方向に平行で基板100表面に対して垂直な断面図を示している。
基板100表面に対して垂直方向から見たとき(基板100表面を上方からみたとき)のスパッタ時の材料分子の飛来方向は、図6Aに示すように、複数のメモリセルホール103の並び方向と平行な方向(第2の配線108の延伸方向と平行な方向)で、かつ、並び方向においてコンタクトホール106に近い側の配線溝108aの端から遠い側の配線溝108aの端へと向かう方向(図6Aでは紙面向かって左側から右側に向かう方向)である。なお、図5Bのa、b、c、d及びeは、図6AのB−B’方向に平行で基板100の主面に対して垂直な断面においての値である。
さらに、基板100の表面に対して平行な方向から見たとき(基板100断面を側方からみたとき)のスパッタ時の材料分子の飛来方向は、図6Bに示すように、基板100表面に対して斜めの方向つまり角度θを持った方向であり、かつ、a、b及びeが測定された断面の方向と平行である。実際には、図7に示すように、スパッタ時の材料分子の飛来方向に対して、基板100をB−B’方向に沿った鉛直方向にθだけ傾けた状態で材料分子を堆積させることで、このような形成方法は実現できる。これにより、スパッタ時の材料分子は、スパッタ時の材料分子の飛来方向から見て影となる領域には到達できないため、それらの領域にはMSMダイオード素子の電流制御層111が形成されない。逆に、それ以外の領域には、MSMダイオード素子の電流制御層111が形成される。
スパッタ時の材料分子の飛来方向が図6A及び図6Bに示すような場合、図5Bにおける距離eを決める配線溝108aの一方の側の端は、スパッタ時の材料分子の飛来方向において手前に位置する配線溝108aの端となる。さらに、この一方の側の端に最も近いメモリセルホール103の開口の一方の側の端が、距離eを決めるもう一方の端となる。
ここで、θ<αの条件を満たせば、スパッタ時の材料分子は層間絶縁層102が影となるため、コンタクトホール106の底面全面に到達できない。しかし、θ≦γになるとスパッタ時の材料分子が届かないメモリセルホール103が発生してしまう。つまり、θ、α及びγがγ<θ<αの条件を満たすことにより、コンタクトホール106の底面にはMSMダイオード素子の電流制御層111を形成することなく、その開口が露出している全てのメモリセルホール103の上方を含む配線溝108aの底面に、つまり配線溝108aのスパッタ時の材料分子の飛来方向から見て影となる領域以外の領域に、MSMダイオード素子の電流制御層111を形成することが可能となる。
図6A及び図6Bに示すように、スパッタ時の材料分子の飛来方向を、基板100の鉛直方向にθだけ傾けた状態で材料分子を堆積させる場合、θが小さい程スパッタレートが減少する。さらに、基板100(ウエハ)の反りによる電流制御層111の膜厚ばらつき抑制の観点からは、θは大きい方が望ましい。このため、スパッタ時の材料分子の飛来方向を、図6Aで図示された方向、つまり配線溝108aの開口の一方の側の端からコンタクトホール106に向かう方向だけに限定しかつ、β>α及びθ<βの条件を満たせば、θをほぼβに近い値まで大きくすることが望ましい。この場合、スパッタ時の材料分子の飛来方向から見たときコンタクトホール106の底面全面が影になるため、スパッタ時の材料分子は、コンタクトホール106の底面全面に到達できない。さらに、γ<θの条件を満たすことで、全てのメモリセルホール103の上方にスパッタ時の材料分子が到達できることになる。これにより、θ、α及びγがγ<θ<βの条件を満たすことで、コンタクトホール106の底面にMSMダイオード素子の電流制御層111を形成することなく、コンタクトホール106の材料分子の飛来方向において奥に位置する側壁部分と、その開口が露出している全てのメモリセルホール103の上方を含む配線溝108aの底面とに、つまりスパッタ時の材料分子の飛来方向から見て影となる領域以外の領域に、MSMダイオード素子の電流制御層111を形成することが可能となる(図8、図3(b))。
次に、図3(c)、及び図4(a)から(b)に第2の配線108及びバリア膜109aの形成工程を示す。
この工程では、最初に、コンタクトホール106の底部に露出した第1の配線101a上と、配線溝108a内面及び層間絶縁層112表面上の電流制御層111上とを含む全面にバリア膜109aと配線材料である銅とをスパッタ法などを用いて順次堆積する。バリア膜109aは、シリコン酸化膜等で構成される層間絶縁層102と銅で構成される第2の配線108との密着性を良くし、かつ層間絶縁層102中に第2の配線108の銅が拡散するのを抑制する膜である。この場合のスパッタリングは、コンタクトホール106の底面まで材料分子を届かせる必要があるため、図3(b)のMSMダイオード素子の電流制御層111の形成の場合とは逆にθ>β、より望ましくは、θ≒90°の条件を満たすことが必要である。
続いて、堆積された銅をシードとして電解めっき法などにより、銅を更に堆積することでコンタクトホール106及び配線溝108aを全て配線材料の銅150で埋め込む(図3(c))。
続いて、層間絶縁層112と第2の配線108との表面が平坦(面一)になるように、CMP法によって層間絶縁層112及び第2の配線108の表面の余分な銅を除去しながら平坦化を行う(図4(a))。この時、配線溝108a内以外のバリア膜109a及びその下の電流制御層111も同時に除去し、異なる配線溝108a内の第2の配線108間のリーク電流発生を防止する。
その後、例えばプラズマCVD法などを用いて層間絶縁層112及び第2の配線108の平坦な表面上にSiN膜を30nm以上200nm以下程度堆積し、第2の配線108である銅を覆うようにライナ膜116を形成する(図4(b))。
ここで、図4(b)において、コンタクトホール106内に形成された第2の配線108及びバリア膜109aがコンタクトプラグとなる。従って、図4(a)及び(b)の製造工程により、コンタクトホール106及び配線溝108a内に、MSMダイオード素子の上部電極となるバリア膜109aと、配線材料からなる第2の配線108とをこの順に形成することにより、抵抗変化素子に接続されるMSMダイオード素子の上部電極とコンタクトホール106のコンタクトプラグとが同時に形成される。
なお、以上の説明では、第2の配線108はクロスポイントアレイにおけるコンタクトホール106とメモリセルホール103とをつなぐ配線、及びメモリセルホール103同士をつなぐ配線に用いられるものについてのみ記述した。しかし、実際の集積回路では第2の配線108と同層の第2の配線108はクロスポイントアレイを駆動させるための周辺回路を形成するための配線としても用いられる。この場合でも図9Aに示すように、α>γの条件を満たすように配線溝108aとコンタクトホール106を形成すれば、周辺回路のコンタクトホール106の底面にはMSMダイオード素子の電流制御層111が形成されないようにすることができる。
ここで、第2の抵抗変化層104bは導電性を示すタンタル酸化物であるため、MSMダイオード素子の下部電極のメタルとして兼用することができる。さらに、MSMダイオード素子の電流制御層111は、第1の電極101c及び抵抗変化層104で構成される抵抗変化素子の上部電極として兼用することができ、中間電極を省略した構造(抵抗変化層の下部電極、抵抗変化層、電流制御層、及び上部電極の4層で、抵抗変化素子と電流制御素子を構成する構造)とすることができる。もちろん、抵抗変化層104と電流制御層111の間に、別途中間電極を形成してもよい。中間電極は、抵抗値が低い場合は、隣接するメモリセルとのクロストークを防止する観点から、各抵抗変化素子間で分離されて配置することが好ましい。図9Bに示すように、メモリセルホール103に埋め込まれた第1の抵抗変化層104a及び第2の抵抗変化層104bの上面を、エッチバック法あるいはCMPのオーバー研磨等を用いて、基板100側に後退させてメモリセルホール103の上部にリセス領域を形成した後、中間電極材料(例えば、TaN)を成膜し、CMPで余分な中間電極材料を研磨除去してメモリセルホール103の上部にリセス領域内にのみ残るように中間電極160を形成することができる。
さらに、以上の説明は、第1の配線101aと第2の配線108との間に一層のメモリセルホール103が形成された一層のクロスポイントアレイについて説明した。しかし、不揮発性記憶装置は、例えば、第2の配線108の上方に二層目のメモリセルホール103が形成され、さらにその上に第3の配線が形成された多層のクロスポイントアレイであってもよい。この場合、第3の配線の延伸方向は第2の配線108の延伸方向とほぼ直角をなすため、第2の配線108と第3の配線との間に形成される二層目のコンタクトホール106、メモリセルホール103及び配線溝108aについてのa、b、c及びdを決める断面の方向及びMSMダイオード素子の電流制御層をスパッタリングする時の材料分子の飛来方向は、第3の配線の延伸方向に合わせて、第2の配線の延伸方向に対してほぼ直角の方向となる。そして、三層のクロスポイントアレイの場合には、三層目のコンタクトホール106、メモリセルホール103及び配線溝108aについてのa、b、c及びdを決める断面の方向及びMSMダイオード素子の電流制御層をスパッタリングする時の材料分子の飛来方向は、第3の配線の延伸方向に対してほぼ直角の方向となる。
また、以上の説明では、スパッタ時の材料分子の飛来方向は、図6A及び図6Bに示すように、コンタクトホール106の並び方向においてコンタクトホール106に近い側の配線溝108aの端から遠い側の配線溝108aの端へと向かう方向(図6Aでは紙面向かって左側から右側に向かう方向)であるとした。しかし、γ<θ<αの条件を満たせば、スパッタ時の材料分子の飛来方向は、図10A及び図10Bに示すように、図6Aの飛来方向と逆の方向、つまりコンタクトホール106の並び方向においてコンタクトホール106に遠い側の配線溝108aの端から近い側の配線溝108aの端へと向かう方向(図6Aでは紙面向かって右から左の方向)でも良い。この場合には、β>αの条件は必ずしも満たす必要はない。
以上のような製造方法とすることにより、コンタクトホール106の底面部にはMSMダイオード素子の電流制御層111を成膜することなく、メモリセルホール103の開口を被覆するように配線溝108a内にMSMダイオード素子の電流制御層111を成膜することができる。従って、第1の配線101aとコンタクトプラグとのコンタクト抵抗を低く保つことと同時に、メモリセルホール103上の配線溝108a内にMSMダイオード素子を形成することができる。その結果、微細化による大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。
すなわち、メモリセルホール103を含む配線溝108a内にMSMダイオード素子の電流制御層111を形成する工程において、エッチング等の除去工程を用いることなく、コンタクトホール106底面部には選択的に双方向ダイオード素子の電流制御層111を形成しないようにすることができる。これは、第2の配線108とコンタクトホール106との平面的なレイアウトの工夫と、双方向ダイオード素子の電流制御層111の形成時の材料分子の飛来角度を限定した成膜方法とを組み合わせることにより実現される。これにより、第1の配線101aとコンタクトプラグとのコンタクト抵抗をオーミックかつ低抵抗な状態にすると同時に、メモリセルホール103上方の配線溝108a内に双方向ダイオードを形成することができる。その結果、微細化による大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。
また、コンタクトホールを先に形成した後で配線溝108aを形成しており、コンタクトホール106を形成するリソグラフィー工程においてフォーカスマージンを確保し(配線溝108aの段差上にコンタクトホールのリソグラフィー工程を行う先行例に比較して、配線溝の深さ相当である100〜300nmはフォーカスマージンが拡大)、微細な寸法のコンタクトホール106をウエハ面内で精度良く形成することができる。その結果、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良い抵抗変化型の不揮発性記憶装置を提供することができる。
(第2の実施形態)
図11A及び図11Bは、本発明の第2の実施形態における抵抗変化型の不揮発性記憶装置の構成例を示す断面図である。また、図12は、同実施形態における抵抗変化型の不揮発性記憶装置の構成例を示す平面図である。なお、図12中の1Aで示された1点鎖線の断面を矢印方向に見た断面図が図11Aに相当し、図12中の1Bで示された1点鎖線の断面を矢印方向に見た断面図が図11Bに相当する。
この不揮発性記憶装置(クロスポイントメモリ)の構造は先行例の断面図を示す図25A及び図25B並びに平面図を示す図26とほとんど同じであり、図11A、図11B及び図12において図25A、図25B及び図26で使用の部材と実質的に同じ機能の部材については同じ記号で表している。先行例と本実施形態の異なる点は、先行例の第1の電極101が本実施形態では第1の配線101a上の第1の電極101cとして設けられている点である。また、先行例では第2の電極105が第2の抵抗変化層104bとは別にMSMダイオード素子の下部電極として設けられているが、本実施形態では第2の抵抗変化層104bでMSMダイオード素子の下部電極を兼用している構造となっている点である。さらに、銅の酸化等を防止して配線を保護するライナ膜115及び116が設けられている点である。
図12の平面図に示すように、互いに平行してストライプ形状に形成された複数のクロスポイントアレイ配線とそれを周辺回路に接続するために用いられる配線から構成される第1の配線101aと、互いに平行してストライプ形状に形成された複数のクロスポイントアレイ配線とそれを周辺回路に接続するために用いられる配線から構成される第2の配線108とが形成されている。第1の配線101aのクロスポイントアレイ配線と第2の配線108のクロスポイントアレイ配線とが交差する位置にメモリセルホール103が形成されている。配線溝108aは複数形成され、複数の配線溝108aの延伸方向は同一方向に統一されている。
図13A(a)から(d)、図13B(a)から(b)、図14(a)から(c)及び図15(a)から(c)は本実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。これらを用いて、その製造方法について説明する。
まず、図13A(a)に、第1の配線101a並びに層間絶縁層102及び114の形成工程を示す。この工程では、最初に、トランジスタや下層配線などが形成されている基板100上に、プラズマCVD法などを用いてシリコン酸化膜(例えばプラズマTEOS膜やフッ素を含んだFSG膜)などから構成される層間絶縁層114を形成する。続いて、層間絶縁層114に第1の配線101aが埋め込まれる配線溝をフォトリソグラフィーとドライエッチングにより形成する。そして、形成された配線溝内にTaN(膜厚:5nm以上40nm以下)とTa(膜厚:5nm以上40nm以下)とから構成されるバリア膜101bと配線材料の銅(膜厚:50nm以上300nm以下)とをスパッタ法などを用いて順次堆積し、堆積された銅をシードとして電解めっき法などにより、銅を更に堆積することで配線溝を全て配線材料の銅で埋め込み、基板100上に複数のストライプ状の第1の配線101aを形成する。さらに、層間絶縁層114と第1の配線101aの表面が平坦(面一)になるように、CMP法によって表面の余分な銅を除去しながら平坦化を行う。その後、例えばプラズマCVD法などを用いてSiN膜を膜厚30nm以上200nm以下程度堆積し、第1の配線101aである銅を覆うようにライナ膜115を形成する。そして、第1の層間絶縁層としての層間絶縁層102をライナ膜115(複数の第1の配線101a)上に更に堆積し、必要であればCMP法により層間絶縁層102表面の段差緩和を行う。
次に、図13A(b)に、層間絶縁層102を貫通し、第1の配線101aと接続されるメモリセルホール103を形成する工程を示す。この工程では、最初に、層間絶縁層102及びライナ膜115を貫通して第1の配線101aとの電気的な接続を行うための開口つまりメモリセルホール103を形成する。その後、無電界めっき法などにより、メモリセルホール103底部の第1の配線101aである銅上のみに選択的に貴金属などから構成される第1の電極101cを形成する。例えば、Pt、Ir及びPdなどを膜厚2nm以上30nm以下、ここではPtを膜厚5nm程度成長させる。この時、銅と貴金属との間にNi等を含んだめっき下地層を成長させても良い。その場合、第1の電極101cの下地が銅の場合に比べて、無電界めっきを制御しやすくなる。続いて、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングによりメモリセルホール103の底部の第1の電極101c上、メモリセルホール103の側壁及び層間絶縁層102表面上にタンタル酸化物などから構成される第1の抵抗変化層104aを形成する。反応性スパッタリング法では成膜時の酸素流量を高くすれば、形成される膜の酸素含有率を高くすることができる。ここではアルゴン34sccm、酸素24sccm、パワー1.6kWの条件で、酸素含有率71atm%程度の第1の抵抗変化層104aを形成した。続いて、表面に第1の抵抗変化層104aが形成されたメモリセルホール103の内部に、つまりメモリセルホール103内の第1の抵抗変化層104a上に第1の抵抗変化層104aより酸素含有率が低い第2の抵抗変化層104bのタンタル酸化物を形成する。この形成は、第1の抵抗変化層104aの形成と同様に反応性スパッタリングで行う。ここではアルゴン34sccm、酸素20.5sccm、パワー1.6kWの条件で、酸素含有率60atm%程度の第2の抵抗変化層104bを形成した。第2の抵抗変化層104bの形成では、メモリセルホール103内を完全に充填するまで、スパッタリングでタンタル酸化物を成膜し、その後で層間絶縁層102表面上の不要なタンタル酸化物をCMPで除去し、メモリセルホール103内にのみ第1の抵抗変化層104a及び第2の抵抗変化層104bを形成する。これにより、メモリセルホール103内に抵抗変化素子が埋め込み形成される。
以上のプロセスにおいて、メモリセルホール103が既にパターニング形成された後で、抵抗変化層(第1の抵抗変化層104a及び第2の抵抗変化層104b)が成膜されて、メモリセルホール103内部を含むウエハ全面に抵抗変化層が堆積される。この後、メモリセルホール103外の不要な抵抗変化層がCMPで除去されて、抵抗変化層のパターニングが完成する。したがって、抵抗変化層の形成にエッチングの工程を必要としないため、エッチングガスとの反応、酸素還元のダメージ、及びチャージによるダメージなどが懸念されるエッチングを原理的に回避して、抵抗変化層を形成することができる。また、第2の抵抗変化層104bは導電性を示すタンタル酸化物であるため、MSMダイオード素子の下部電極のメタルとして兼用することができる。
次に、図13A(c)に、層間絶縁層102の表面上に第2の層間絶縁層としての層間絶縁層112を形成した後、ハードマスク層120及びフォトレジスト層130を形成する工程を示し、図13A(d)に配線溝を形成するためのハードマスクパターン120’を形成する工程を示す。また、図13B(a)に、層間絶縁層102及び112を貫通し、第1の配線101aに接続されるコンタクトホール106を形成する工程を示す。図13B(b)は、形成されたコンタクトホール106にレジスト材料を充填する工程を示す。
この工程では、図13A(c)に示すように、平坦化されたウエハ全面に層間絶縁層112を更に堆積した後、層間絶縁層112に対してエッチング選択比が高いハードマスク層(例えば、TiやTiNなどの金属もしくは金属の窒化物から構成される層)120及びフォトレジスト層130を全面にわたって堆積する。この時、コンタクトホール106のリソグラフィー工程において、フォーカスマージンが大きくなるようにハードマスク層120の膜厚を薄く、例えば30nm以下に設定しておく。この後、配線溝108aをパターニングするためのフォトレジストパターンを形成し、このフォトレジストパターンを用いてハードマスク層120のエッチングを行うことで、図13A(d)に示すように、ハードマスク120’を形成する。このハードマスク120’を形成するために用いたフォトレジストパターンはアッシングで除去する。こののち、図13B(a)に示すように、第1の配線101aとの電気的な接続を行うための開口、つまりコンタクトホール106を形成するために、フォトレジストパターン131を新たに形成し、層間絶縁層102及び112をパターニングする。このパターニングにおいて、ライナ膜115を貫通し、第1の配線101aを露出させるエッチングを行う。
続いて、図13B(b)に、コンタクトホール106内にレジスト117cを埋め込む工程を示す。この工程では、コンタクトホール106内及び層間絶縁層112表面上にレジスト117cを塗布し、酸素ガスを用いたアッシングなどで全面エッチバックを行い、コンタクトホール106内にレジスト117cを埋め込むように形成する。この時、レジスト117cの表面は、層間絶縁層112の表面より低くなるようにレジスト117cをコンタクトホール106に埋め込む。
次に、図14(a)に、層間絶縁層112を貫通し、コンタクトホール106及び抵抗変化素子に接続される配線溝108aを形成する工程を示す。この工程では、パターニングされたハードマスク120’を用いて層間絶縁層112をドライエッチングして配線溝108aを形成する。この時、コンタクトホール106の底部の第1の配線101aは、既に埋め込まれたレジスト117cによって保護され、ドライエッチングされない。その一方、メモリセルホール103の上方では層間絶縁層112がドライエッチングされ、形成された配線溝108aの底部には、第1の抵抗変化層104a及び第2の抵抗変化層104bが露出する。この時、レジスト117cはコンタクトホール106を含む配線溝108aの底面(配線溝108a内の層間絶縁層102表面)から凸状に突出して形成されることが好ましい。例えば、コンタクトホール106を含む配線溝108aの底面と凸状のレジスト117cの上面との距離は、後に形成される電流制御層111の膜厚、例えば10nm以上20nm以下より大きいことが好ましい。その後、ハードマスク120’を除去するためにハロゲン系ガス、例えば塩素や臭化水素を用いたドライエッチングを行なうことで、レジスト後退量を小さく抑えながらハードマスク120’を完全に除去することができる。
以上の図13A(c)〜(d)、図13B(a)〜(b)及び図14(a)のプロセスによると、コンタクトホール106を形成するためのフォトレジストパターン131は、層間絶縁層112およびハードマスク120’の上に形成される。ハードマスク120’の膜厚は30nm以下であるため、フォトレジストパターン131を形成するフォトリソグラフィー工程でのフォーカスマージンの劣化はほとんどなく、平坦な層間絶縁層112の上でフォトリソグラフィー工程を行う場合と同じぐらいにフォーカスマージンを大きくし、コンタクトホール106の微細で均一な寸法制御を行なうことができる。また、コンタクトホール106底部の第1の配線101aの露出をレジスト117cで防ぎながら、メモリセルホール103の上方を開口する配線溝108aを形成することができる。
次に、図14(b)に示すレジスト117cの露出面及び配線溝108aの内面を被覆するように層間絶縁層102及び112上にMSMダイオード素子の電流制御層としての電流制御層111及び111aを形成する工程を示す。この工程では、コンタクトホール106に埋め込まれたレジスト117cの露出面上と、第1の抵抗変化層104a及び第2の抵抗変化層104bが露出した配線溝108aの内面と、層間絶縁層112表面上とに窒素不足型のシリコン窒化膜から構成されるダイオード素子の電流制御層111及び111aを形成する。ここで、層間絶縁層102表面に対して凸状に形成されたレジスト117cの上面の電流制御層を電流制御層111aとする。窒素不足型のシリコン窒化膜は、シリコンターゲットをアルゴンと窒素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで成膜形成した。その窒素含有率は25atm%以上40atm%以下である。
図14(b)の電流制御層111及び111aの形成工程では、図16に示すように、スパッタ時の材料分子の飛来方向つまりスパッタリングの層間絶縁層112の表面(基板100の表面)に対する角度119が垂直に調整される。この場合、レジスト117cの凸状の側壁には、レジスト117cの凸状の上面上の電流制御層111aよりも薄く電流制御層111aが形成される。
なお、図14(b)の電流制御層111及び111aの形成工程で、図17に示すように、角度119が斜めに調整され、凸状のレジスト117cの側壁上に電流制御層111が形成されないように、層間絶縁層112の表面(基板100の表面)に対して斜めの方向から材料分子が飛来するスパッタリングにより電流制御層111を成膜してもよい。この場合、層間絶縁層112でシャドーイング(影に)されたレジスト117cの側壁にはスパッタされた材料分子が到達できなくなり、電流制御層111aが成膜されない領域をレジスト117cの凸状の側壁上と、レジスト117c及び層間絶縁層112で挟まれる層間絶縁層102表面上とに形成することができる。これにより、図14(c)で示すレジスト117cを除去する工程において、露出したレジスト117cの側面からのアッシングが可能となり、レジスト117c上の電流制御層111aを確実にリフトオフすることができる。
また、図14(a)のレジスト117cの形成工程で、その上面が配線溝108aの底の層間絶縁層102と面一となるようにレジスト117cが形成された場合、図18に示すように、配線溝108aの底の層間絶縁層102上の電流制御層111とレジスト117c上の電流制御層111aとの表面は平坦(面一)となる。
次に、図14(c)にレジスト117cを除去することで、コンタクトホール106内に埋め込んだレジスト117c上の電流制御層111aをリフトオフする工程を示す。この工程では、コンタクトホール106に埋め込まれたレジスト117cを、酸素ガスを用いたアッシングにより除去し、レジスト117cと共にレジスト117c上に形成された電流制御層111aを同時にリフトオフする。
なお、図13B(a)の層間絶縁層102及び112のパターニングにおいて、第1の配線101aの表面が酸化されたり、腐食したりすることを防ぐため、第1の配線101aが露出せず、ライナ膜115が露出したところでエッチングを止めてもよい。この場合には、図14(c)の工程において、ライナ膜115を貫通し、第1の配線101aを露出させるエッチングを行う。
以上の図14(b)及び図14(c)のプロセスによると、配線溝108aの内面を被覆し、かつ、コンタクトホール106の底面を被覆しないようにて層間絶縁層102及び112並びに抵抗変化層104上に、MSMダイオード素子の電流制御層としての電流制御層111が形成される。
次に、図15(a)から(c)にバリア膜109a及び第2の配線108の形成工程を示す。この工程では、最初に、コンタクトホール106の底部に露出した第1の配線101a上と、配線溝108a内面及び層間絶縁層112表面上の電流制御層111上とを含む全面にバリア膜109aと配線層のシード材料である銅とをスパッタ法などを用いて順次堆積する。この場合のスパッタリングの方向は、コンタクトホール106の底面まで材料分子を届かせる必要があるため、基板100表面に対して略90°の条件で行うことが好ましい。そして、堆積された銅をシードとして電解めっき法などにより、銅を更に堆積することでコンタクトホール106及び配線溝108aを全て配線材料の銅で構成される第2の配線108で埋め込む(図15(a))。続いて層間絶縁層112と第2の配線108との表面が平坦(面一)になるように、CMP法によって層間絶縁層112及び第2の配線108の表面の余分な銅を除去しながら平坦化を行う(図15(b))。この時、配線溝108a内以外のバリア膜109a及びその下の電流制御層111も同時に除去し、異なる配線溝108a内の第2の配線108間のリーク電流発生を防止する。その後、例えばプラズマCVD法などを用いて層間絶縁層112及び第2の配線108の平坦な表面上にSiN膜を30nm以上200nm以下程度堆積し、第2の配線108である銅を覆うようにライナ膜116を形成する(図15(c))。
ここで、図15(b)において、コンタクトホール106内に形成された第2の配線108及びバリア膜109aがコンタクトプラグとなる。従って、図15(a)から(c)の製造工程により、コンタクトホール106及び配線溝108a内に、MSMダイオード素子の上部電極となる下層と、配線材料から構成される上層とから構成される第2の配線108を形成することにより、抵抗変化素子に接続されるMSMダイオード素子とコンタクトホール106のコンタクトプラグとが同時に形成される。
以上のような製造方法とすることにより、コンタクトホール106底部にMSMダイオード素子の電流制御層111を形成することなく、メモリセルホール103上方の配線溝108a内にMSMダイオード素子の電流制御層111を形成することができる。従って、第1の配線101aとコンタクトプラグとのコンタクト抵抗を低く保つことと同時に、メモリセルホール103上方の配線溝108a内にMSMダイオード素子を形成することができる。その結果、微細化による大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。
すなわち、メモリセルホール103を含む配線溝108a内にMSMダイオード素子の電流制御層111を形成する工程において、エッチング等の除去工程を用いることなく、コンタクトホール106底面部には選択的に双方向ダイオード素子の電流制御層111を形成しないようにすることができる。これは、双方向ダイオード素子の電流制御層の形成時に、予めコンタクトホール106内にレジストを埋め込んでおくことで実現される。これにより、第1の配線101aとコンタクトプラグとのコンタクト抵抗をオーミックかつ低抵抗な状態にすると同時に、メモリセルホール103上方の配線溝108a内に双方向ダイオードを形成することができる。その結果、微細化による大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。
また、コンタクトホール106を先に形成した後に配線溝108aを形成しており、コンタクトホール106を形成するリソグラフィー工程においてフォーカスマージンを確保し、微細な寸法のコンタクトホール106をウエハ面内で精度良く形成することができる。その結果、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良い抵抗変化型の不揮発性記憶装置を提供することができる。
(第3の実施形態)
まず、図19Aおよび図19Bは、本発明の実施形態における抵抗変化型の不揮発性記憶装置の構成例を示す断面図である。また、図20は、同実施形態における抵抗変化型の不揮発性記憶装置の構成例を示す平面図である。なお、図20中の1A−1Aで示された1点鎖線の断面を矢印方向に見た断面図が図19Aに相当し、図20中の1B−1Bで示された1点鎖線の断面を矢印方向に見た断面図が図19Bに相当する。
この不揮発性記憶装置(クロスポイントメモリ)の構造は先行例の断面図を示す図25Aおよび図25Bならびに平面図を示す図26とほとんど同じであり、図19A、図19Bおよび図20において図25A、図25Bおよび図26で使用の部材と実質的に同じ機能の部材については同じ記号で表している。先行例と本実施形態の異なる点は、先行例の第1の電極101が本実施形態では第1の配線101a上の第1の電極101cとして設けられている点である。また、先行例では第2の電極105が第2の抵抗変化層104bとは別にMSMダイオード素子の下部電極として設けられているが、本実施形態では第2の抵抗変化層104bでMSMダイオード素子の下部電極を兼用している構造となっている点である。さらに、銅の酸化等を防止して配線を保護するライナ膜115および116が設けられている点である。
図20の平面図に示すように、互いに平行してストライプ形状に形成された複数のクロスポイントアレイ配線とそれを周辺回路に接続するために用いられる配線から構成される第1の配線101aと、互いに平行してストライプ形状に形成された複数のクロスポイントアレイ配線とそれを周辺回路に接続するために用いられる配線から構成される第2の配線(引き出し配線)108とが形成されている。第1の配線101aのクロスポイントアレイ配線と第2の配線108のクロスポイントアレイ配線とが交差する位置にはメモリセルホール103が形成されている。配線溝108aは複数形成され、複数の配線溝108aの延伸方向は同一方向に統一されている。
図21(a)から図21(d)、図22(a)から図22(d)、および図23(a)から図23(c)は本実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。これらを用いて、その製造方法について説明する。
まず、図21(a)に第1の配線101aならびに層間絶縁層102および114の形成工程を示す。この工程では、最初に、トランジスタや下層配線などが形成されている基板100上に、プラズマCVD(Chemical Vapor Deposition)法などを用いてシリコン酸化膜(例えばプラズマTEOS(Tetra Ethyl Ortho Silicate)膜やフッ素を含んだFSG(Fluorinated Silicate Glass)膜)などから構成される層間絶縁層114を形成する。続いて、層間絶縁層114に第1の配線101aが埋め込まれる配線溝をフォトリソグラフィとドライエッチングにより形成する。そして、形成された配線溝内にTaN(膜厚:5nm以上40nm以下)とTa(膜厚:5以上40nm以下)とから構成されるバリア膜101bと配線材料の銅(膜厚:50以上300nm以下)とをスパッタ法などを用いて順次堆積し、堆積された銅をシードとして電解めっき法などにより、銅を更に堆積することで配線溝を全て配線材料の銅で埋め込み、基板100上に複数のストライプ状の第1の配線101aを形成する。さらに、層間絶縁層114と第1の配線101aの表面が平坦になるように、CMP法によって表面の余分な銅を除去しながら平坦化を行う。その後、例えばプラズマCVD法などを用いてSiN膜を30nm以上200nm以下程度堆積し、第1の配線101aである銅を覆うようにライナ膜115を形成する。そして、第1の層間絶縁層としての層間絶縁層102をライナ膜115(複数の第1の配線101a)上に更に堆積して形成し、必要であればCMP法により層間絶縁層102表面の段差緩和を行う。
次に、図21(b)に層間絶縁層102に層間絶縁層102を貫通し、第1の配線101aと接続されるメモリセルホール103を形成する工程を示す。この工程では、最初に、層間絶縁層102およびライナ膜115を貫通して第1の配線101aとの電気的な接続を行うための開口つまりメモリセルホール103を形成する。その後、無電界めっき法などにより、メモリセルホール103底部の第1の配線101aである銅上のみに選択的に貴金属などから構成される第1の電極101cを形成する。例えば、Pt、IrおよびPdなどを2〜30nm、ここではPtを5nm程度成長させる。この時、銅と貴金属との間にNi等を含んだめっき下地層を成長させても良い。その場合、第1の電極101cの下地が銅の場合に比べて、無電界めっきを制御しやすくなる。続いて、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングによりメモリセルホール103の底部の第1の電極101c上、メモリセルホール103の側壁部および層間絶縁層102上にタンタル酸化物などから構成される第1の抵抗変化層104aを形成する。反応性スパッタリングでは成膜時の酸素流量を高くすれば、形成される膜の酸素含有率を高くすることができる。ここではアルゴン34sccm、酸素24sccm、パワー1.6kWの条件で、酸素含有率72atm%程度の第1の抵抗変化層104aを形成した。続いて、表面に第1の抵抗変化層104aが形成されたメモリセルホール103の内部に、つまりメモリセルホール103内の第1の抵抗変化層104a上に第1の抵抗変化層104aより酸素含有率が低い第2の抵抗変化層104bのタンタル酸化物を形成する。この形成は、第1の抵抗変化層104aの形成と同様に反応性スパッタリングで行う。ここではアルゴン34sccm、酸素20.5sccm、パワー1.6kWの条件で、酸素含有率65atm%程度の第2の抵抗変化層104bを形成した。第2の抵抗変化層104bの形成では、メモリセルホール103内を完全に充填するまで、スパッタリングでタンタル酸化物を成膜し、その後で層間絶縁層102上の不要なタンタル酸化物をCMPで除去し、メモリセルホール103内にのみ第1の抵抗変化層104aおよび第2の抵抗変化層104bつまり抵抗変化層104を形成する。これにより、メモリセルホール103内に抵抗変化素子が埋め込み形成される。
抵抗変化現象は、複数の酸化状態を有する遷移金属の酸化還元反応によって発生すると考えられる。酸化還元反応は、抵抗変化層に印加される電圧(または電流)により発生する。抵抗変化層に所定の閾値電圧または閾値電流以上の電圧または電流が印加された場合、抵抗変化層に酸化還元反応が発生し、抵抗が変化すると考えられる。抵抗変化層を、低酸素不足度層(高抵抗層)と高酸素不足度層(低抵抗層)の積層構造とすることにより、抵抗変化層に印加された電圧は、高抵抗層により多く分配され、高抵抗層内において抵抗変化現象を安定に発生させると考えられる。この場合、高抵抗層全体が抵抗変化するのではなく、高抵抗層の一部が抵抗変化すると考えられる。
第1の抵抗変化層104aの組成をTaOyとした場合にyが2.1以上であり、且つ、第2の抵抗変化層104bの組成をTaOxとした場合にxが0.8以上、1.9以下であることが望ましい。x及びyが上記範囲内にあるとき、抵抗変化層104の抵抗値を安定して高速に変化させることができる。したがって、x及びyは上記の範囲内にあることが好ましい。
抵抗変化層104の厚みは、抵抗値の変化を得るためには1μm以下が好ましい。さらに、抵抗変化層104の厚みを200nm以下とすると、パターニングプロセスによる抵抗変化層104の形成を簡便化できる。また、抵抗変化層104の厚みを200nm以下とすると、抵抗変化層104の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くできる。他方、電圧パルス印加時のブレークダウン(絶縁破壊)をより確実に回避するという観点からは、抵抗変化層104の厚みは少なくとも5nm以上であることが好ましい。
また、第1の抵抗変化層104aの厚みについては、大きすぎると初期抵抗値が高くなりすぎる等の不都合があり、また小さすぎると安定した抵抗変化が得られないという不都合があるため、1nm以上、8nm以下程度が好ましい。
以上のプロセスにおいて、メモリセルホール103が既にパターニング形成された後で、抵抗変化層(第1の抵抗変化層104aおよび第2の抵抗変化層104b)が成膜されて、メモリセルホール103内部を含むウエハ全面に抵抗変化層が堆積される。この後、メモリセルホール103外の不要な抵抗変化層がCMPで除去されて、抵抗変化層のパターニングが完成する。したがって、抵抗変化層の形成にエッチングの工程を必要としないため、エッチングガスとの反応、酸素還元のダメージ、およびチャージによるダメージなどが懸念されるエッチングを原理的に回避して、抵抗変化層を形成することができる。また、第2の抵抗変化層104bは導電性を示すタンタル酸化物であるため、MSMダイオード素子の下部電極のメタルとして兼用することができる。
次に、図21(c)に層間絶縁層102上に第2の層間絶縁層としての層間絶縁層112を形成した後、層間絶縁層102および112に層間絶縁層102および112を貫通して第1の配線101aと接続されるコンタクトホール106を形成する工程を示す。この工程では、最初に、平坦化されたウエハ全面に層間絶縁層112を更に堆積した後、第1の配線101aとの電気的な接続を行うための開口、つまりコンタクトホール106を形成するために、所望のフォトマスクで層間絶縁層102および112をパターニングする。パターニングにおいて、第1の配線101aが露出せず、ライナ膜115が露出したところでエッチングを止めておく。そうすれば第1の配線101aの表面が酸化されたり、腐食したりすることを防ぐことができる。
次に、図21(d)に層間絶縁層112を貫通する配線溝108aであって、コンタクトホール106および抵抗変化素子に接続される配線溝108aを層間絶縁層112に形成する工程を示す。この工程では、最初に、層間絶縁層112上に第2の配線(引き出し配線)108などが埋め込まれる配線溝108aを形成するため、フォトレジスト等で構成される所望のフォトマスクを形成し、このフォトマスクを用いて層間絶縁層112をパターニングする。なお、配線溝108aを形成する前に、コンタクトホール106内にフォトレジスト(以下、単にレジストとも記する)を埋め込んでおいてもよい。そうすれば配線溝108aを形成するドライエッチング工程において、コンタクトホール106の底部のライナ膜115を確実に保護し、第1の配線101aが露出しないようにすることができる。配線溝108aを形成した後、コンタクトホール106の底部のライナ膜115を開口する。なお、コンタクトホール106内にレジストを埋め込む場合には、コンタクトホール106に埋め込んだレジストをアッシングなどで除去した後にコンタクトホール106の底部のライナ膜115が開口される。図21(d)において、配線溝108aは、メモリセルホール103上方にある配線溝108aの底部に、第1の抵抗変化層104aおよび第2の抵抗変化層104bが露出されるように形成される。
以上の図21(c)および図21(d)のプロセスによると、まず平坦な層間絶縁層112上へのフォトリソグラフィによってコンタクトホール106の形成を行なうため、フォーカスマージンが大きくとれ、コンタクトホール106の微細で均一な寸法制御を行なうことができる。これに対し、前述した先行例では配線溝の深さ相当、例えば100〜300nmフォーカスマージンが小さくなる。また、コンタクトホール106底部の第1の配線101aの露出を最後まで防ぎながら、抵抗変化素子を構成する電極層や抵抗変化層を埋め込んだメモリセルホール103の上面を開口し、メモリセルホール103中の抵抗変化層を露出させることができる。
次に、図22(a)にコンタクトホール106および配線溝108aの内面(底面および側面)を被覆するように層間絶縁層102および112上ならびに抵抗変化層104上に、MSMダイオード素子の半導体層として電流制御層111を形成する工程を示す。この工程では、コンタクトホール106と、第1の抵抗変化層104aおよび第2の抵抗変化層104bが露出した配線溝108aとの内部を含む全面に窒素欠損型のシリコン窒化膜から構成される電流制御層111を形成する。窒素欠損型のシリコン窒化膜は、シリコンターゲットをアルゴンと窒素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで成膜形成する。形成した窒素欠損型のシリコン窒化膜の窒素含有率は25〜40atm%である。
次に、図22(b)にコンタクトホール106および当該コンタクトホール106上の配線溝108a内と抵抗変化層104上の配線溝108a内との電流制御層111の表面を被覆するようにレジストを形成する工程を示す。この工程では、窒素欠損型のシリコン窒化膜から構成される電流制御層111上の全面にレジスト117aを塗布し、続いて酸素ガスを用いたアッシングなどで全面レジストエッチバックを行い、コンタクトホール106および配線溝108a内にのみ選択的にレジスト117aを埋め込むように形成する。この時、レジスト117aは感光されていない。
次に、図22(c)に、抵抗変化素子(抵抗変化層104)上の配線溝108a内のレジスト117aを残した状態で、コンタクトホール106内および当該コンタクトホール106上の配線溝108a内のレジスト117aのみを選択的に除去してコンタクトホール106の底部の電流制御層111を露出させる工程を示す。この工程では、感光されていないレジスト117aを埋め込んだ状態でレジスト117a上に別のレジスト117bを堆積し、これらのレジスト117aおよび117bに対し更に所望のフォトマスクによるフォトリソグラフィを行い、所望のパターンのレジスト117aおよび117bを形成する。このとき、コンタクトホール106内のレジスト117aのみを感光させ、現像工程により除去して抵抗変化素子上のレジスト117aおよび117bを形成するため、レジスト117b及びレジスト117aのフォトマスクは、配線溝108a内にレジストを残したままコンタクトホール106内のMSMダイオード素子の電流制御層111のみを露出させるパターンとなる。
次に、図22(d)に、抵抗変化素子(抵抗変化層104)上の電流制御層111を残した状態で、コンタクトホール106内および当該コンタクトホール上の配線溝108a上の電流制御層111のみを選択的に除去し第1の配線101aを露出させる工程、およびレジスト117aおよび117bを除去する工程を示す。この工程では、図22(c)におけるレジスト117aおよび117bをマスクとしてドライエッチングを行い、コンタクトホール106内および当該コンタクトホール上の配線溝上の、MSMダイオード素子の電流制御層111のみを選択的に除去し、コンタクトホール106内で第1の配線101aの表面を露出させる。その後、配線溝108a内等に埋め込まれたレジスト117aおよび117bをアッシングにより除去することで、図22(d)のようになる。このとき、図22(c)において位置合わせのマージンを考慮してコンタクトホール106の開口の幅より大きな幅の開口を持つレジスト117aおよび117bを形成することで、コンタクトホール106内の電流制御層111を確実に除去することができる。
図22(a)から(d)により、配線溝108aを被覆し、かつ、コンタクトホール106の底面を被覆しないように層間絶縁層102及び112並びに抵抗変化層104上に双方向ダイオード素子の電流制御層111を形成することができる。
次に、図23(a)から(c)に第2の配線108の形成工程を示す。この工程では、最初に、コンタクトホール106の底部に露出した第1の配線101a上と、配線溝108a内面および層間絶縁層112表面上の電流制御層111上とを含む全面にバリア膜109aとシード層となる銅とをスパッタ法などを用いて順次堆積する。この場合のスパッタリングの方向は、コンタクトホール106の底面まで材料分子を届かせる必要があるため、基板100表面に対してほぼ垂直に材料分子が入射する条件で行うことが好ましい。そして、堆積された銅をシード層として電解めっき法などにより、銅を更に堆積することでコンタクトホール106および配線溝108aを全て配線材料の銅で埋め込む(図23(a))。続いて層間絶縁層112と第2の配線108との表面が平坦(面一)になるように、CMP法によって層間絶縁層112および第2の配線108の表面の余分な銅を除去しながら平坦化を行う(図23(b))。この時、配線溝108a内以外のバリア膜109aおよびその下の電流制御層111も同時に除去し、異なる配線溝108a内の第2の配線108間のリーク電流発生を防止する。その後、例えばプラズマCVD法などを用いて層間絶縁層112および第2の配線108の平坦な表面上にSiN膜を30〜200nm程度堆積し、第2の配線108である銅を覆うようにライナ膜116を形成する(図23(c))。
ここで、図23(b)において、コンタクトホール106内および当該コンタクトホール106上の配線溝108a内に形成された第2の配線108およびバリア膜109aがコンタクトプラグとなる。従って、図23(a)から(c)の製造工程により、コンタクトホール106および当該コンタクトホール106上の配線溝108a内と抵抗変化層104上の配線溝108a内とに、下層がMSMダイオード素子の上部電極となり、上層が配線材料から構成される第2の配線108を形成することにより、抵抗変化素子に接続されるMSMダイオード素子とコンタクトホール106のコンタクトプラグとが形成される。
以上のような製造方法とすることにより、メモリセルホール103上方の配線溝108a内にMSMダイオード素子の電流制御層111を残したまま、コンタクトホール106底部のMSMダイオード素子の電流制御層111のみを選択的に除去することができる。従って、第1の配線101aとコンタクトプラグとのコンタクト抵抗を低く保つことと同時に、メモリセルホール103上の配線溝108a内にMSMダイオード素子を形成することができる。その結果、微細化による大容量および高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。
また、コンタクトホール106を先に形成した後で配線溝108aを形成しており、コンタクトホール106を形成するリソグラフィー工程においてフォーカスマージンを確保し、微細な寸法のコンタクトホール106をウエハ面内で精度良く形成することができる。その結果、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良い抵抗変化型の不揮発性記憶装置を提供することができる。
ここで、第2の抵抗変化層104bは導電性を示す酸素不足型のタンタル酸化物であるため、MSMダイオード素子の下部電極のメタルとして兼用することができる。さらに、MSMダイオード素子の電流制御層111は、下部電極101C及び抵抗変化層104で構成される抵抗変化素子の上部電極として兼用することができ、中間電極レス構造(抵抗変化層の下部電極、抵抗変化層、半導体層、及び上部電極層の4層で、抵抗変化素子と電流制御素子を構成する構造)とすることができる。もちろん、抵抗変化層104と電流制御層111の間に、中間電極を形成してもよい。中間電極は、抵抗値が低い場合は、隣接するメモリセルとのクロストークを防止する観点から、各抵抗変化素子間で分離されて配置することが好ましい。図24A及び図24Bに示すように、メモリセルホール103に埋め込まれた第1の抵抗変化層104a及び第2の抵抗変化層104bの上面を、エッチバック法あるいはCMPのオーバー研磨等を用いて、基板100側に後退させてメモリセルホール103の上部にリセス領域を形成した後、中間電極材料(例えば、TaN)を成膜し、CMPで余分な中間電極材料を研磨除去してメモリセルホール103の上部にリセス領域内にのみ残るように中間電極160を形成することができる。
以上、本発明の不揮発性記憶装置の製造方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。つまり、メモリアレイを構成する各配線(ビット線及びワード線)を外部回路に引き出すためのコンタクトを形成するコンタクトホールの少なくとも底部に電流制御層が形成されないようコンタクトホールの少なくとも底部を充填材料で充填する工程と、電流制御層形成後に充填材料を除去する工程とを少なくとも含む製造方法であればよい。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
例えば、上記実施形態において、ダイオード素子としてMSMダイオード素子を例示したが、双方向ダイオード素子であればMIMダイオード素子であってもよく、MSMダイオード素子に限られない。
また、上記実施の形態において、抵抗変化素子の積層構造における第1の抵抗変化層104aと第2の抵抗変化層104bの積層順が上下逆に配置されても構わない。つまり、第1の電極101cの上に第2の抵抗変化層104bと、第1の抵抗変化層104aとを順に形成しても構わない。
また、前記不揮発性記憶装置の製造方法は、さらに、前記コンタクトホール内にレジストを埋め込む工程を含み、前記電流制御層を形成する工程は、前記レジスト及び前記配線溝を被覆するように前記第1の層間絶縁層及び前記第2の層間絶縁層上に前記電流制御層を形成する工程と、前記レジストを除去することで、前記レジスト上の前記電流制御層をリフトオフする工程とを含んでもよい。
本態様によれば、コンタクトホールを先に開口形成した後で配線溝を開口形成しており、コンタクトホールを開口形成するリソグラフィー工程においてフォーカスマージンを確保し、微細な寸法のコンタクトホールをウエハ面内で精度良く形成することができる。その結果、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良い不揮発性記憶装置の製造方法を提供することができる。
また、コンタクトホール及び配線溝を開口形成した後、コンタクトホールに埋め込まれたレジストを除去せず、その上に双方向ダイオード素子の電流制御層を形成し、レジスト上に形成された双方向ダイオード素子の電流制御層のみをレジスト除去時にリフトオフすることによって選択的に除去することができる。従って、第1の配線とコンタクトホール内のコンタクトプラグとの間は双方向ダイオード素子の電流制御層ではなく、密着性の良いバリア膜を介して接触する。その結果、第1の配線とコンタクトプラグとのコンタクト抵抗を低く保つことができ、同時に、メモリセルホール上の配線溝内には双方向ダイオード素子を形成することができる。よって、微細化による大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。
また、前記電流制御層を形成する工程では、凸状の前記レジストの側壁上に前記電流制御層が形成されないように、前記基板の表面に対して斜めの方向から成膜材料が飛来するスパッタリングにより前記電流制御層を成膜してもよい。
本態様によれば、スパッタリングの角度を斜めに調整することによって、配線溝を形成する層間絶縁層の側壁でシャドーイング(影に)されたレジストの側壁にはスパッタされた成膜材料が到達できなくなり、レジストの側壁に電流制御層が成膜されない領域を形成することができる。その結果、レジスト上の電流制御層をリフトオフする工程において、露出したレジスト側面からアッシングが可能となり、レジスト上の電流制御層を確実にリフトオフすることができる。
また、上記実施の形態において、図22(c)のレジスト116aおよび117b形成において使用するフォトマスクはコンタクトホール106を開口した際に用いたフォトマスクと同じフォトマスクを用いて低コスト化を実現してもよい。この場合には、図24C(a)に示すようにレジスト116aおよび117bが形成され、図24C(b)に示すようにコンタクトホール106内の電流制御層111のみが選択的に除去される。従って、電流制御層111端面とコンタクトホール106の側面とが面一となり、コンタクトホール106上方の電流制御層111の開口幅と、コンタクトホール106の開口幅とが略等しくなる。