JP5324724B2 - 不揮発性記憶装置の製造方法 - Google Patents

Description

本発明は、電圧パルスの印加により抵抗値が変化し、かつその抵抗値を不揮発的に保持することができる抵抗変化素子を用いた、抵抗変化型の不揮発性記憶装置の製造方法に関する。

近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。更に、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、いわゆる抵抗変化素子を用いた抵抗変化型の不揮発性記憶装置の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を、不揮発的に記憶することが可能な素子のことをいう。

この抵抗変化素子を搭載した大容量不揮発メモリの一例として、クロスポイント型の不揮発性記憶装置（クロスポイントメモリ）が提案されている。例えば特許文献１には、記憶部として抵抗変化膜、スイッチング素子としてダイオード素子を用いた構成の不揮発性記憶装置が開示されている。

国際公開第２０１０／６４３４０号

しかしながら、特許文献１に記載の不揮発性記憶装置の製造方法では、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良く、かつ大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置の製造方法を実現することができない。

本発明の目的は、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良く、かつ大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置の製造方法を提供する事である。

上記の目的を達成するために、本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、抵抗変化型の不揮発性記憶装置の製造方法であって、基板上に複数のストライプ状の第１の配線を形成する工程と、前記複数の第１の配線上に第１の層間絶縁層を形成する工程と、前記第１の層間絶縁層を貫通し、前記第１の配線に接続される複数のメモリセルホールを形成する工程と、前記メモリセルホールに抵抗変化素子の少なくとも一方の電極と抵抗変化層とを埋め込む工程と、前記第１の層間絶縁層上に第２の層間絶縁層を形成した後、前記第１の層間絶縁層及び前記第２の層間絶縁層を貫通し、前記第１の配線に接続されるコンタクトホールを形成する工程と、前記第２の層間絶縁層を貫通し、前記コンタクトホール及び前記抵抗変化素子に接続される前記配線溝を形成する工程と、前記配線溝を被覆し、かつ、前記コンタクトホールの底面を被覆しないように前記第１の層間絶縁層、前記第２の層間絶縁層及び前記抵抗変化層上に双方向ダイオード素子の電流制御層を形成する工程と、前記コンタクトホール及び前記配線溝内に、前記双方向ダイオード素子の上部電極となる下層と、配線材料からなる上層とで構成される第２の配線を形成することにより、前記抵抗変化素子に接続される前記双方向ダイオード素子と、前記コンタクトホールのコンタクトプラグとを形成する工程とを含むことを特徴としている。

本発明によれば、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良く、かつ大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置の製造方法を実現することができる。

図１Ａは、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置を示す平面図である。 図１Ｂは、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置を示す断面図である。 図２は、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。 図３は、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。 図４は、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。 図５Ａは、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置のコンタクトホールの開口と配線溝との位置関係を詳細に説明する断面図である。 図５Ｂは、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置の一部を拡大した断面図（図５ＡのＸ部分を拡大した図）である。 図６Ａは、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置の製造方法のダイオード素子の電流制御層の形成工程における材料分子の飛来方向を説明する平面図である。 図６Ｂは、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置の製造方法のダイオード素子の電流制御層の形成工程における材料分子の飛来方向を説明する断面図である。 図７は、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置の製造方法のダイオード素子の電流制御層の形成工程のスパッタリング方法を説明する断面図である。 図８は、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置の製造方法のダイオード素子の電流制御層の形成工程のスパッタリング後の電流制御層の形状を説明する断面図である。 図９Ａは、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置のコンタクトホールの開口と配線溝との構成を説明する平面図である。 図９Ｂは、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置の変形例を示す断面図である。 図１０Ａは、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置の製造方法のダイオード素子の電流制御層の形成工程における材料分子の飛来方向の変形例を説明する平面図である。 図１０Ｂは、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置の製造方法のダイオード素子の電流制御層の形成工程における材料分子の飛来方向の変形例を説明する断面図である。 図１１Ａは、本発明の第２の実施形態における抵抗変化型の不揮発性記憶装置を示す断面図である。 図１１Ｂは、本発明の第２の実施形態における抵抗変化型の不揮発性記憶装置を示す断面図である。 図１２は、本発明の第２の実施形態における抵抗変化型の不揮発性記憶装置を示す平面図である。 図１３Ａは、本発明の第２の実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。 図１３Ｂは、本発明の第２の実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。 図１４は、本発明の第２の実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。 図１５は、本発明の第２の実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。 図１６は、本発明の第２の実施形態における抵抗変化型の不揮発性記憶装置の製造方法のダイオード素子の電流制御層の形成工程におけるスパッタリングの角度と電流制御層の成膜状態との関係を示す断面図である。 図１７は、本発明の第２の実施形態における抵抗変化型の不揮発性記憶装置の製造方法のダイオード素子の電流制御層の形成工程におけるスパッタリングの角度と電流制御層の成膜状態との関係の変形例を示す断面図である。 図１８は、本発明の第２の実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程の変形例を示す断面図である。 図１９Ａは、本発明の実施形態における抵抗変化型の不揮発性記憶装置を示す断面図である。 図１９Ｂは、本発明の実施形態における抵抗変化型の不揮発性記憶装置を示す断面図である。 図２０は、本発明の実施形態における抵抗変化型の不揮発性記憶装置を示す平面図である。 図２１は、本発明の実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。 図２２は、本発明の実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。 図２３は、本発明の実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。 図２４Ａは、本発明の実施形態における抵抗変化型の不揮発性記憶装置の変形例を示す断面図である。 図２４Ｂは、本発明の実施形態における抵抗変化型の不揮発性記憶装置の変形例を示す断面図である。 図２４Ｃは、本発明の実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程の変形例を示す断面図である。 図２５Ａは、先行例の抵抗変化型の不揮発性記憶装置を示す断面図である。 図２５Ｂは、先行例の抵抗変化型の不揮発性記憶装置を示す断面図である。 図２６は、先行例の抵抗変化型の不揮発性記憶装置を示す平面図である。 図２７は、先行例の抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。 図２８は、先行例の抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。

（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載した、特許文献１の不揮発性記憶装置の製造方法に関し、以下の問題が生じることを見出した。

図２５Ａ及び図２５Ｂは、特許文献１における抵抗変化型の不揮発性記憶装置４０の構成例を示す断面図、また、図２６は、抵抗変化型の不揮発性記憶装置の構成例を示す平面図である。なお、図２６中の１Ａで示された１点鎖線の断面を矢印方向に見た断面図が図２５Ａに相当し、図２６中の１Ｂで示された１点鎖線の断面を矢印方向に見た断面図が図２５Ｂに相当する。

図２６の平面図に示すように、互いに平行してストライプ形状に形成された複数の第１の電極１０１と、互いに平行してストライプ形状に形成された複数の第３の電極１０９とが交差する位置にメモリセルホール１０３が形成されている。

図２５Ａ及び図２５Ｂに示すように、特許文献１における抵抗変化型の不揮発性記憶装置４０は、第１の電極１０１が形成された基板１００と、この基板１００上に第１の電極１０１を覆って形成されたシリコン酸化膜から構成される層間絶縁層１０２と、この層間絶縁層１０２を貫通して形成され、第１の電極１０１との電気的な接続を行うためのメモリセルホール１０３と、コンタクトホール１０６とを有している。そして、メモリセルホール１０３の底部及び側壁上には、第１の電極１０１と接して、第１の抵抗変化層１０４ａが形成され、その上方かつ内側には第２の抵抗変化層１０４ｂが形成されている。層間絶縁層１０２表面においてメモリセルホール１０３の上方に凹部が設けられ、その凹部内に、第１の抵抗変化層１０４ａ及び第２の抵抗変化層１０４ｂの表面を被覆するように、第２の電極１０５が埋め込み形成されている。さらに、層間絶縁層１０２上には、シリコン酸化膜から構成される配線間の層間絶縁層１１２が形成され、配線間の層間絶縁層１１２に形成された配線溝の底部と側壁上に、第２の電極１０５の表面を被覆するように、電流制御層１１１が形成され、この第２の電極１０５上の電流制御層１１１の表面を少なくとも被覆するように、第３の電極１０９が形成されている。

一方、層間絶縁層１０２に形成されたコンタクトホール１０６には、第３の電極１０９を密着層として、銅から構成される引き出し配線１２８が形成されている。引き出し配線１２８は、配線とコンタクトプラグを一体として形成され、メモリセルホール１０３の上方まで形成されている。抵抗変化素子は、第１の電極１０１、第１の抵抗変化層１０４ａ、第２の抵抗変化層１０４ｂ、及び第２の電極１０５から構成され、ダイオード素子は第２の電極１０５、電流制御層１１１、及び第３の電極１０９から構成される。

上述の抵抗変化型の不揮発性記憶装置４０を平面的に見ると、図２６に示すように、第１の電極１０１から構成される下層配線層と、第３の電極１０９、電流制御層１１１、及び引き出し配線１２８から構成される上層配線層とはそれぞれストライプ形状を有し、直交している。その交差点にメモリセルホール１０３を介して、抵抗変化素子及びダイオード素子が形成されている。また、第１の電極１０１は、コンタクトホール１０６を介して引き出し配線１２８に接続され、クロスポイントメモリアレイを構成している。

このような構成とすることにより、抵抗変化素子をメモリセルホール１０３の底部に埋め込むことに加えて、第２の電極１０５及び第３の電極１０９に挟まれた電流制御層１１１から構成される双方向ダイオード素子をメモリセルホール１０３の上方に形成することができる。よって、トランジスタ等のスイッチング素子を配することなく、大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置を実現できる。

ここで、ダイオード素子の構成は、第２の電極１０５及び第３の電極１０９としてタンタル窒化物、電流制御層１１１として窒素不足型シリコン窒化膜を用いている。タンタル窒化物の仕事関数は４．７６ｅＶと、シリコンの電子親和力である３．７８ｅＶより十分高いので、第２の電極１０５及び第３の電極１０９と電流制御層１１１との界面でショットキーバリアが形成され、双方向のＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオード素子を実現することができる。これに加えて、タンタル窒化物から構成される第２の電極１０５は、第１の電極１０１と比較して標準電極電位が低く、抵抗変化素子の抵抗変化を生じさせにくい電極となっており、第１の電極１０１と第１の抵抗変化層１０４ａの界面近傍で選択的に抵抗変化が起こる。また、タンタル窒化物から構成される第２の電極１０５は、銅から構成される引き出し配線１２８と密着性が良い特徴がある。

ところが、特許文献１における製造方法は、微細な銅配線プロセスで主流のデュアルダマシンプロセスと異なり、以下の課題が存在する。図２７（ａ）から（ｄ）、及び図２８（ａ）から（ｃ）は特許文献１における抵抗変化型の不揮発性記憶装置４０の要部の製造方法を示す断面図である。これらを用いて、その製造方法について説明する。

まず、図２７（ａ）に示すように、基板１００上に第１の電極（配線を兼ねる電極）１０１を形成したのち、層間絶縁層１０２を第１の電極１０１上に形成する。その後、層間絶縁層１０２中に第１の電極１０１に達するメモリセルホール１０３を形成する。メモリセルホール１０３内に第１の抵抗変化層１０４ａ、及び当該第１の抵抗変化層１０４ａよりも酸素含有率が低い第２の抵抗変化層１０４ｂを、メモリセルホール内を埋め込むように形成したのち、メモリセルホール１０３の上部の第１の抵抗変化層１０４ａ及び第２の抵抗変化層１０４ｂを除去する。除去されたメモリセルホール１０３上方の凹部の内面を被覆するように全面にタンタル窒化物を形成した後に、層間絶縁層上の不要なタンタル窒化物をＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｐｏｌｉｓｈｉｎｇ）で除去し、メモリセルホール１０３内にのみタンタル窒化物から構成される第２の電極１０５を形成する。

次に、図２７（ｂ）に示すように、層間絶縁層１０２上にシリコン酸化膜などから構成される層間絶縁層１１２を成膜し、後の引き出し配線１２８などを埋め込むための配線溝１０８ａを形成するために層間絶縁層１０２を所望のマスクでパターニングする。このとき、配線溝１０８ａの底部には、第２の電極１０５の上面が露出される。

次に、図２７（ｃ）に示すように、層間絶縁層１０２上及び第２の電極１０５が露出した配線溝１０８ａ上を含む全面に窒素不足型のシリコン窒化膜などから構成される電流制御層１１１を形成する。

次に、図２７（ｄ）に示すように、層間絶縁層１０２、及び配線溝１０８ａ中に形成された電流制御層１１１を貫通して第１の電極１０１と接続される開口つまりコンタクトホール１０６を形成する。

次に、図２８（ａ）に示すように、配線溝１０８ａ及び層間絶縁層１１２上の電流制御層１１１の表面並びにコンタクトホール１０６の内面を被覆するように全面にタンタル窒化物などから構成される第３の電極１０９を形成する。

次に、図２８（ｂ）に示すように、配線溝１０８ａ、層間絶縁層１１２及びコンタクトホール１０６上の第３の電極１０９の表面を被覆するように全面に銅などから構成される引き出し配線１２８を形成する。

最後に、図２８（ｃ）に示すように、層間絶縁層１１２上方の不要な銅、タンタル窒化物、及び窒素不足型のシリコン窒化膜をＣＭＰで除去し、配線溝１０８ａ内にのみ窒素不足型シリコン窒化膜などから構成される電流制御層１１１、タンタル窒化物などから構成される第３の電極１０９、及び引き出し配線１２８を形成する。その一方で、コンタクトホール１０６内には、密着層としての役割を果たすタンタル窒化物などから構成される第３の電極１０９、及び引き出し配線１２８を形成する。

このような特許文献１における製造方法では、前述したように、クロスポイントメモリを構成するメモリセルホール１０３内の材料とＭＳＭダイオード素子とを接続するために従来の配線構造の下に電流制御層１１１を形成する必要がある。従って、配線溝１０８ａをコンタクトホール１０６より先に形成する必要があり、従来のデュアルダマシンプロセスを適用できない。従って、まず図２８（ｂ）に示すように配線溝１０８ａを形成し、配線溝１０８ａ内に電流制御層１１１を形成してから、配線溝１０８ａの大きな段差のあるウエハ表面に対してコンタクトホール１０６を開口する（図２８（ｄ））。

このような先行例の工程手順の場合、コンタクトホール１０６の開口形成と同時にコンタクトホール１０６の開口上の電流制御層１１１を完全に除去することができる。従って、コンタクトホール１０６の底部には第１の電極１０１の表面の一部が露出し、コンタクトホール１０６に形成される第３の電極１０９と第１の電極１０１との間には良好なオーミック特性を持つ接合が形成される。

しかし、先行例の工程手順の場合、コンタクトホール１０６を開口形成するリソグラフィー工程において、コンタクトホール１０６を開口形成する場所には、配線溝１０８ａが形成されているため、コンタクトホール１０６を開口形成する場所は配線溝１０８ａの高さ分だけ層間絶縁層１０２の表面より低くなる。一般に、スピンコートによるレジスト塗布では、段差のある溝の幅が太くなるほどその溝の上に塗布されるレジストの膜厚は薄くなる傾向があり、配線溝１０８ａのパターンに合わせてウエハ面内で局所的なレジスト膜厚の変動が発生することになる。レジスト膜厚の変動は、リソグラフィーでの露光寸法の変動を引き起こすため、コンタクトホール１０６の開口の寸法がばらつく原因となる。このため、微細な寸法のコンタクトホール１０６をウエハ面内で精度良く形成することが困難である。よって、先行例の工程手順は、設計ルールが大きく、コンタクトホール１０６の開口の寸法ばらつきが許容できるような場合には有効であるが、微細化に伴って適用が困難になるという問題がある。

以降、本明細書では、レジスト膜厚の変動に伴うリソグラフィーでの露光寸法の変動で、許容できないほど露光寸法がばらつくことを、フォーカスマージンが取れないと表現する。

一方、従来の配線製造方法であるデュアルダマシンプロセスでは、平坦化されたウエハ表面にコンタクトホール１０６を先に開口形成するため、コンタクトホール１０６のリソグラフィー工程でのフォーカスマージンの影響はほとんどない。さらに、その後の配線溝１０８ａ形成のためのリソグラフィー工程においても、コンタクトホール１０６の開口面積は小さいため、レジスト膜厚の局所的な変動は先行例のコンタクトホール１０６の開口形成の場合に比べて非常に小さく、フォーカスマージンへの影響も加工上問題とならない程度に小さくできる。

このような問題を解決するために、本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、抵抗変化型の不揮発性記憶装置の製造方法であって、基板上に複数のストライプ状の第１の配線を形成する工程と、前記複数の第１の配線上に第１の層間絶縁層を形成する工程と、前記第１の層間絶縁層を貫通し、前記第１の配線に接続される複数のメモリセルホールを形成する工程と、前記メモリセルホールに抵抗変化素子の少なくとも一方の電極と抵抗変化層とを埋め込む工程と、前記第１の層間絶縁層上に第２の層間絶縁層を形成した後、前記第１の層間絶縁層及び前記第２の層間絶縁層を貫通し、前記第１の配線に接続されるコンタクトホールを形成する工程と、前記第２の層間絶縁層を貫通し、前記コンタクトホール及び前記抵抗変化素子に接続される前記配線溝を形成する工程と、前記配線溝を被覆し、かつ、前記コンタクトホールの底面を被覆しないように前記第１の層間絶縁層、前記第２の層間絶縁層及び前記抵抗変化層上に双方向ダイオード素子の電流制御層を形成する工程と、前記コンタクトホール及び前記配線溝内に、前記双方向ダイオード素子の上部電極となる下層と、配線材料からなる上層とで構成される第２の配線を形成することにより、前記抵抗変化素子に接続される前記双方向ダイオード素子と、前記コンタクトホールのコンタクトプラグとを形成する工程とを含むことを特徴としている。

ここで、前記電流制御層を形成する工程では、前記複数のメモリセルホールの並び方向に平行で、かつ、前記基板の表面に対して斜めの方向から成膜材料が飛来するスパッタリングにより前記電流制御層を成膜してもよい。

本態様によれば、コンタクトホールを先に開口形成した後で配線溝を開口形成しており、コンタクトホールを開口形成するリソグラフィー工程においてフォーカスマージンを確保し、微細な寸法のコンタクトホールをウエハ面内で精度良く形成することができる。その結果、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良い不揮発性記憶装置の製造方法を提供することができる。

また、双方向ダイオード素子の電流制御層は、メモリセルホールの開口を被覆するように配線溝内には形成されるが、コンタクトホールの底面部には形成されないように選択的に形成される。これにより、第１の配線とコンタクトホールとの間は双方向ダイオード素子の電流制御層ではなく、密着性の良いバリア膜を介して接触する。その結果、第１の配線とコンタクトプラグとのコンタクト抵抗を低く保つことができ、同時に、メモリセルホール上の配線溝内には双方向ダイオード素子を形成することができる。よって、微細化による大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。

また、双方向ダイオード素子の電流制御層を選択的に形成することができるので、双方向ダイオード素子の電流制御層を別途除去するためのエッチング工程を省くことができ、作製工数の削減が可能となる。結果として、抵抗変化型の不揮発性記憶装置を低コストで提供することができる。

ここで、前記並び方向における前記コンタクトホールの開口の大きさをａとし、前記並び方向における前記配線溝の開口の一方の端から前記配線溝の開口の一方の端に最も近い前記メモリセルホールの開口の前記配線溝の開口の一方の端側の端までの距離をｅとし、前記コンタクトホールの高さをｃとし、前記配線溝の高さをｄとし、前記ａ及び前記ｅを前記並び方向に並んだ前記コンタクトホール及び前記メモリセルホール並びにそれらの開口を含む配線溝について同一方向の同一断面において測定された値とし、前記ａ、前記ｃ、前記ｄ及び前記ｅを用いて、α及びγをα＝ｔａｎ^−１（ｃ／ａ）、γ＝ｔａｎ^−１（ｄ／ｅ）で定義したとき、前記配線溝、前記コンタクトホール及び前記全てのメモリセルホールは、α＞γの条件を満たすように形成されてもよい。

また、前記成膜材料が飛来する方向は、前記基板の表面に対してθの角度を持ち、かつ、前記ａ及び前記ｅが測定された断面の方向と平行であり、前記θ、前記α及び前記γは、γ＜θ＜αの条件を満たしてもよい。

これにより、コンタクトホールの底面には双方向ダイオード素子の電流制御層の材料が到達しなくなる。従って、コンタクトホールの底面部に双方向ダイオード素子の電流制御層が形成されないようにすることが可能となる。

また、前記コンタクトホールは、前記並び方向において前記配線溝の開口の一方の端に最も近いメモリセルホールと前記配線溝の開口の一方の端との間に位置し、前記コンタクトホールの開口の前記配線溝の開口の一方の端に遠い側の端から前記配線溝の開口の一方の端までの距離をｂとし、前記ａ及び前記ｂを前記並び方向に並んだ前記コンタクトホール及び前記メモリセルホール並びにそれらの開口を含む配線溝について同一方向の同一断面において測定された値とし、前記ｂ、前記ｃ及び前記ｄを用いて、βをβ＝ｔａｎ^−１｛（ｃ＋ｄ）／ｂ｝で定義したとき、前記配線溝及び前記コンタクトホールは、β＞αの条件を満たすように形成されてもよい。

また、前記成膜材料が飛来する方向は、前記基板の表面に対してθの角度を持ち、かつ、前記ａ、前記ｂ及び前記ｅが測定された断面の方向と平行であり、かつ、前記配線溝の開口の一方の端から前記コンタクトホールに向かう方向であり、前記θ、前記α及び前記γは、γ＜θ＜βの条件を満たしてもよい。

これにより、θの角度をより大きくすることができるようになり、ＭＳＭダイオード素子の電流制御層を形成する時の成膜レートを向上させ、さらに、膜厚制御性を高めることができる。

また、前記電流制御層を形成する工程は、前記コンタクトホールおよび前記配線溝を被覆するように前記第１の層間絶縁層、前記第２の層間絶縁層および前記抵抗変化層上に双方向ダイオード素子の電流制御層を形成する工程と、前記抵抗変化層上の前記電流制御層を残した状態で、前記コンタクトホール内および当該コンタクトホール上の前記配線溝内の前記電流制御層を除去して前記第１の配線を露出させる工程とを含み、前記双方向ダイオード素子と前記コンタクトホールのコンタクトプラグとを形成する工程では、前記コンタクトホール内および当該コンタクトホール上の前記配線溝内と前記抵抗変化層上の前記配線溝内とに前記第２の配線を形成してもよい。

本態様によれば、コンタクトホールを先に開口形成した後で配線溝を開口形成しており、コンタクトホールを開口形成するリソグラフィ工程においてフォーカスマージンを確保し、微細な寸法のコンタクトホールをウエハ面内で精度良く形成することができる。その結果、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良い不揮発性記憶装置の製造方法を提供することができる。

また、コンタクトホールおよび配線溝内に形成された双方向ダイオードの電流制御層について、配線溝内のものを保護してコンタクトホール内のもののみを選択的に除去することができる。従って、第１の配線とコンタクトホール内のコンタクトプラグとは双方向ダイオードの電流制御層ではなく、密着性の良いバリア膜を介して接触する。その結果、第１の配線とコンタクトプラグとのコンタクト抵抗を低く保つことができ、同時に、配線溝内には双方向ダイオードを形成することができる。よって、微細化による大容量および高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。

以下、本発明の実施形態について、図面を参照しながら説明する。

なお、図面において、実質的に同一の構成、動作、及び効果を表す要素については、同一の符号を付す。また、以下において記述される数値は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数値に制限されない。さらに、以下の実施の形態で示される、材料、構成要素、構成要素の配置位置及び構成要素間の接続関係、ステップ、ステップの順序などは、本発明を具体的に説明するために例示するものであり、本発明を限定する主旨ではない。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状などについては正確な表示ではなく、その構成要素の個数等についても図示しやすい個数としている。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。

（第１の実施形態）
まず、図１Ａ及び図１Ｂは、本発明の第１の実施形態における抵抗変化型の不揮発性記憶装置の構成例を示す平面図である。また、図１Ｂは、本実施形態における抵抗変化型の不揮発性記憶装置の構成例を示す断面図である。なお、図１Ａ中の１Ａで示された１点鎖線の断面を矢印方向に見た断面図が図１Ｂに相当する。

この不揮発性記憶装置（クロスポイントメモリ）の構造は先行例の断面図を示す図２５Ａ及び図２５Ｂ並びに平面図を示す図２６とほとんど同じであり、図１Ａ及び図１Ｂにおいて図２５Ａ、図２５Ｂ及び図２６で使用の部材と実質的に同じ機能の部材については同じ記号で表している。先行例と本実施形態の異なる点は、先行例の第１の電極１０１が、本実施形態では第１の配線１０１ａ上の第１の電極１０１ｃとして設けられている点である。また、先行例では第２の電極１０５が第２の抵抗変化層１０４ｂとは別にＭＳＭダイオード素子の下部電極として設けられているが、本実施形態では第２の抵抗変化層１０４ｂでＭＳＭダイオード素子の下部電極を兼用している構造となっている点である。さらに、銅の酸化等を防止して配線を保護するライナ膜１１５及び１１６が設けられている点である。

図１Ａの平面図に示すように、互いに平行してストライプ形状に形成された複数のクロスポイントアレイ配線とそれを周辺回路に接続するために用いられる配線から構成される第１の配線１０１ａと、互いに平行してストライプ形状に形成された複数のクロスポイントアレイ配線とそれを周辺回路に接続するために用いられる配線から構成される第２の配線（引き出し配線）１０８とが形成されている。第１の配線１０１ａのクロスポイントアレイ配線と第２の配線１０８のクロスポイントアレイ配線とが交差する位置にはメモリセルホール１０３が形成されている。配線溝１０８ａは複数形成され、複数の配線溝１０８ａの延伸方向は同一方向に統一されている。

図２（ａ）から（ｃ）、図３（ａ）から（ｃ）、及び図４（ａ）から（ｂ）は本実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。これらを用いて、その製造方法について説明する。

まず、図２（ａ）に第１の配線１０１ａ並びに層間絶縁層１０２及び１１４の形成工程を示す。この工程では、最初に、トランジスタや下層配線などが形成されている基板１００上に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いてシリコン酸化膜（例えばプラズマＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜やフッ素を含んだＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜）等から構成される層間絶縁層１１４を形成する。続いて、層間絶縁層１１４に第１の配線１０１ａが埋め込まれる配線溝をフォトリソグラフィーとドライエッチングにより形成する。そして、形成された配線溝内にＴａＮ（膜厚：５ｎｍ以上４０ｎｍ以下）とＴａ（膜厚：５ｎｍ以上４０ｎｍ以下）とから構成されるバリア膜１０１ｂと配線材料の銅（膜厚：５０ｎｍ以上３００ｎｍ以下）とをスパッタ法などを用いて順次堆積する。バリア膜１０１ｂは、シリコン酸化膜等で構成される層間絶縁層１１４と銅で構成される第１の配線１０１ａとの密着性を良くし、かつ層間絶縁層１１４中に第１の配線１０１ａの銅が拡散するのを抑制するための膜である。堆積された銅をシードとして電解めっき法などにより、銅を更に堆積することで配線溝を全て配線材料の銅で埋め込み、基板１００上に複数のストライプ状の第１の配線１０１ａを形成する。さらに、層間絶縁層１１４と第１の配線１０１ａの表面が平坦（面一）になるように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって表面の余分な銅を除去しながら平坦化を行う。その後、例えばプラズマＣＶＤ法などを用いてＳｉＮ膜を３０ｎｍ以上２００ｎｍ以下程度堆積し、第１の配線１０１ａである銅を覆うようにライナ膜１１５を形成する。そして、第１の層間絶縁層としての層間絶縁層１０２をライナ膜１１５（複数の第１の配線１０１ａ）上に更に堆積して形成し、必要であればＣＭＰ法により層間絶縁層１０２表面の段差緩和を行う。

次に、図２（ｂ）に層間絶縁層１０２を貫通し、第１の配線１０１ａに接続されるメモリセルホールを形成する工程を示す。この工程では、最初に、層間絶縁層１０２及びライナ膜１１５を貫通して第１の配線１０１ａと接続される開口、つまりメモリセルホール１０３を形成する。その後、無電界めっき法などにより、メモリセルホール１０３底部の第１の配線１０１ａである銅上のみに選択的に貴金属などから構成される第１の電極１０１ｃを形成する。例えば、Ｐｔ、Ｉｒ及びＰｄなどを２ｎｍ以上３０ｎｍ以下、ここではＰｔを５ｎｍ程度成長させる。この時、銅と貴金属との間にＮｉ等を含んだめっき下地層を成長させても良い。その場合、第１の電極１０１ｃの下地が銅の場合に比べて、無電界めっきを制御しやすくなる。続いて、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングによりメモリセルホール１０３の底部の第１の電極１０１ｃ上、メモリセルホール１０３の側壁部及び層間絶縁層１０２表面上にタンタル酸化物などから構成される第１の抵抗変化層１０４ａを形成する。反応性スパッタリングでは成膜時の酸素流量を高くすれば、形成される膜の酸素含有率を高くすることができる。ここではアルゴン３４ｓｃｃｍ、酸素２４ｓｃｃｍ、パワー１．６ｋＷの条件で、酸素含有率７１ａｔｍ％程度の第１の抵抗変化層１０４ａを形成した。続いて、表面に第１の抵抗変化層１０４ａが形成されたメモリセルホール１０３の内部に、つまりメモリセルホール１０３内の第１の抵抗変化層１０４ａ上に第１の抵抗変化層１０４ａより酸素含有率が低い第２の抵抗変化層１０４ｂのタンタル酸化物を形成する。この形成は、第１の抵抗変化層１０４ａの形成と同様に反応性スパッタリングで行う。ここではアルゴン３４ｓｃｃｍ、酸素２０．５ｓｃｃｍ、パワー１．６ｋＷの条件で、酸素含有率６０ａｔｍ％程度の第２の抵抗変化層１０４ｂを形成した。第２の抵抗変化層１０４ｂの形成では、メモリセルホール１０３内を完全に充填するまで、スパッタリングでタンタル酸化物を成膜し、その後で層間絶縁層１０２表面上の不要なタンタル酸化物をＣＭＰで除去し、メモリセルホール１０３内にのみ第１の抵抗変化層１０４ａ及び第２の抵抗変化層１０４ｂを形成する。これにより、メモリセルホール１０３内に抵抗変化素子の少なくとも一方の電極と抵抗変化層１０４とが埋め込み形成される。

抵抗変化層１０４の材料には、例えば、酸素不足型の遷移金属酸化物（好ましくは酸素不足型のタンタル酸化物）が用いられる。酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。通常、化学量論的な組成を有する酸化物は、絶縁体、あるいは非常に高い抵抗値を有する。例えば遷移金属がＴａの場合、化学量論的な酸化物の組成はＴａ_２Ｏ_５であって、ＴａとＯの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のタンタル酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。本実施の形態において、酸素不足型の遷移金属酸化物は、酸素不足型のタンタル酸化物であることが好ましい。より好適には、抵抗変化層１０４は、第２の抵抗変化層１０４ｂとしてのＴａＯ_ｘ（但し、０＜ｘ＜２．５）で表される組成を有する第２のタンタル酸化物層と、第１の抵抗変化層１０４ａとしてのＴａＯ_ｙ（但し、ｘ＜ｙ）で表される組成を有する第１のタンタル酸化物層とが積層された積層構造を少なくとも有している。他の層、例えば第３タンタル含有層や他の遷移金属酸化物の層などを適宜配置しうることは言うまでもない。ここで、ＴａＯ_ｘは、０．８≦ｘ≦１．９を満足することが好ましく、ＴａＯ_ｙは、２．１≦ｙを満足することが好ましい。第１のタンタル酸化物層の厚みは、１ｎｍ以上８ｎｍ以下であることが好ましい。つまり、抵抗変化層１０４は、酸素含有率の低い第２のタンタル酸化物層と、酸素含有率の高い第１のタンタル酸化物層とが積層された積層構造を有することが好ましい。言い換えると、抵抗変化層１０４は、第２の抵抗変化層１０４ｂとしての酸素不足度が高い第２のタンタル酸化物層１０４ｂと、第１の抵抗変化層１０４ａとしての酸素不足度が低い第１のタンタル酸化物層１０４ａとが積層された積層構造を有することが好ましい。ここで、酸素不足度とは、遷移金属酸化物において、その化学量論的組成の酸化物を構成する酸素の量に対して不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ_２Ｏ_５であるので、ＴａＯ_２．５と表現できることから、ＴａＯ_２．５の酸素不足度は０％であり、ＴａＯ_１．５の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、Ｔａ_２Ｏ_５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。

ここで、抵抗変化層１０４を構成する金属として、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第２の抵抗変化層１０４ｂとしての第２のハフニウム酸化物層の組成をＨｆＯ_ｘとした場合にｘが０．９以上１．６以下であり、且つ、第１の抵抗変化層１０４ａとしての第１のハフニウム酸化物層の組成をＨｆＯ_ｙとした場合にｙがｘの値よりも大である場合に、これら第１のハフニウム酸化物層及び第２のハフニウム酸化物層の積層構造を有する抵抗変化層１０４の抵抗値を安定して高速に変化させることが確認できている。この場合、第１のハフニウム酸化物層の膜厚は、３ｎｍ以上４ｎｍ以下が好ましい。

また、ジルコニウム酸化物を用いる場合、第２の抵抗変化層１０４ｂとしての第２のジルコニウム酸化物層の組成をＺｒＯ_ｘとした場合にｘが０．９以上１．４以下であり、且つ、第１の抵抗変化層１０４ａとしての第１のジルコニウム酸化物層の組成をＺｒＯ_ｙとした場合にｙがｘの値よりも大である場合に、これら第１のジルコニウム酸化物層及び第２のジルコニウム酸化物層の積層構造を有する抵抗変化層１０４の抵抗値を安定して高速に変化させることが確認できている。この場合、第１のジルコニウム酸化物層の膜厚は、１ｎｍ以上５ｎｍ以下が好ましい。

また、ハフニウム酸化物層の積層構造を抵抗変化層に採用する場合は、Ｈｆターゲットを用い、アルゴンガスおよび酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１の電極１０１ｃの上にハフニウム酸化物層を形成後、アルゴンガスと酸素ガスのプラズマにハフニウム酸化物層の表面を暴露することにより、第１のハフニウム酸化物層を形成する。第２のハフニウム酸化物層は、第１のハフニウム酸化物層上に再度、上述の反応性スパッタリング法によって形成する。第１のハフニウム酸化物層の酸素含有率は、上述したタンタル酸化物層の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。

また、第１のハフニウム酸化物層の膜厚は、反応性スパッタリングにより形成されたハフニウム酸化膜厚と、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。

ジルコニウム酸化物層の積層構造を採用する場合は、Ｚｒターゲットを用い、アルゴンガスおよび酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１の電極１０１ｃの上にジルコニウム酸化物層を形成後、アルゴンガスと酸素ガスのプラズマにジルコニウム酸化物層の表面を暴露することにより、第１のジルコニウム酸化物層を形成する。第２のジルコニウム酸化物層は、第１のジルコニウム酸化物層上に再度、上述の反応性スパッタリング法によって形成する。第１のジルコニウム酸化物層の酸素含有率は、上述したタンタル酸化物層の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。

また、第１のジルコニウム酸化物層の膜厚は、反応性スパッタリングにより形成されたジルコニウム酸化膜厚と、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。

なお、抵抗変化層１０４が第１の抵抗変化層１０４ａとしての第１の遷移金属酸化物層と第２の抵抗変化層１０４ｂとしての第２の遷移金属酸化物層の積層構造を有する場合に、第１の遷移金属酸化物層を構成する第１の遷移金属と、第２の遷移金属酸化物層を構成する第２の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第１の遷移金属酸化物層は、第２の遷移金属酸化物層よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に、抵抗変化素子を構成する第１の電極１０１ｃ及び他方の電極間に印加された電圧は、第１の遷移金属酸化物層に、より多くの電圧が分配され、第１の遷移金属酸化物層中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第１の遷移金属の標準電極電位は、第２の遷移金属の標準電極電位より低い方が好ましい。抵抗変化現象は、抵抗が高い第１の遷移金属酸化物層中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第２の遷移金属酸化物層に、酸素不足型のタンタル酸化物を用い、第１の遷移金属酸化物層にチタン酸化物（ＴｉＯ_２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が高いほど酸化しにくい特性を表す。第２の遷移金属酸化物層に第１の遷移金属酸化物層より標準電極電位が低い金属の酸化物を配置することにより、第２の遷移金属酸化物層中でより酸化還元反応が発生しやすくなる。

上記の各材料の積層構造をもつ抵抗変化層１０４における抵抗変化現象は、いずれも抵抗が高い第１の遷移金属酸化物層中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第１の遷移金属酸化物層側の電極に、他方の側の電極を基準にして正の電圧を印加したとき、抵抗変化層１０４中の酸素イオンが第１の遷移金属酸化物層側に引き寄せられて第１の遷移金属酸化物層中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、第１の遷移金属酸化物層側の電極に、他方の側の電極を基準にして負の電圧を印加したとき、第１の遷移金属酸化物層中の酸素イオンが第２の遷移金属酸化物層側に押しやられて第１の遷移金属酸化物層中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。

酸素不足度がより小さい第１の遷移金属酸化物層に接続されている電極は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）など、第１の遷移金属酸化物層を構成する遷移金属及び他方の側の電極を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、電極と第１の遷移金属酸化物層の界面近傍の第１の遷移金属酸化物層中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。

以上のプロセスにおいて、メモリセルホール１０３が既にパターニング形成された後で、抵抗変化層（第１の抵抗変化層１０４ａ及び第２の抵抗変化層１０４ｂ）が成膜されて、メモリセルホール１０３内部を含むウエハ全面に抵抗変化層が堆積される。この後、メモリセルホール１０３外の不要な抵抗変化層がＣＭＰで除去されて、抵抗変化層のパターニングが完成する。したがって、抵抗変化層の形成にエッチングの工程を必要としないため、エッチングガスとの反応、酸素還元のダメージ、及びチャージによるダメージなどが懸念されるエッチングを原理的に回避して、抵抗変化層を形成することができる。

次に、図２（ｃ）に層間絶縁層１０２表面上に第２の層間絶縁層としての層間絶縁層１１２を形成した後、層間絶縁層１０２及び１１２を貫通し、第１の配線１０１ａに接続されるコンタクトホール１０６を形成する工程を示す。この工程では、最初に、平坦化されたウエハ全面に層間絶縁層１１２を更に堆積した後、第１の配線１０１ａとの電気的な接続を行うための開口、つまりコンタクトホール１０６を形成するために、所望のフォトマスクで層間絶縁層１０２及び１１２をパターニングする。パターニングにおいて、第１の配線１０１ａは露出せず、ライナ膜１１５が露出したところでエッチングを止めておく。そうすれば第１の配線１０１ａの表面が酸化されたり、腐食したりすることを防ぐことができる。

次に、図３（ａ）に、層間絶縁層１１２を貫通し、コンタクトホール１０６及び抵抗変化素子に接続される配線溝１０８ａを形成する工程を示す。この工程では、最初に、層間絶縁層１１２上に第２の配線（引き出し配線）１０８などが埋め込まれる配線溝１０８ａを形成するための所望のフォトマスクを形成し、このフォトマスクを用いて層間絶縁層１１２をパターニングする。なお、配線溝１０８ａを形成する前に、コンタクトホール１０６内にレジストを埋め込んでおいてもよい。そうすれば配線溝１０８ａを形成するドライエッチング工程において、コンタクトホール１０６の底部のライナ膜１１５を確実に保護し、第１の配線１０１ａが露出しないようにすることができる。配線溝１０８ａを形成した後、コンタクトホール１０６の底部のライナ膜１１５を開口する。なお、コンタクトホール１０６内にレジストを埋め込む場合には、コンタクトホール１０６に埋め込んだレジストをアッシングなどで除去した後にコンタクトホール１０６の底部のライナ膜１１５が開口される。図３（ａ）において、配線溝１０８ａは、メモリセルホール１０３上方に、第１の抵抗変化層１０４ａ及び第２の抵抗変化層１０４ｂ（ＭＳＭダイオード素子の下部電極として兼用）が露出されるように形成される。

このとき、配線溝１０８ａの形成において、配線溝１０８ａの開口（配線溝１０８ａを構成する、層間絶縁層１１２内の側面で形成される開口）の端とコンタクトホール１０６の開口（コンタクトホール１０６の層間絶縁層１０２の表面における開口）１０６ａとの位置関係が、後述するＭＳＭダイオード素子の電流制御層を形成する工程で重要となる。

図５Ａ及び図５Ｂに、配線溝１０８ａの開口の端とコンタクトホール１０６の開口１０６ａとの位置関係を詳細に説明する図を示す。図５Ａは本実施形態における抵抗変化型の不揮発性記憶装置の断面図であり、図５Ｂは同不揮発性記憶装置の一部を拡大した断面図（図５ＡのＸ部分を拡大した図）である。

コンタクトホール１０６は、メモリセルホール１０３の並び方向において配線溝１０８ａの開口の一方の側（コンタクトホール１０６に近い側）の端に最も近いメモリセルホール１０３と配線溝１０８ａの開口の一方の側の端との間に位置する。

なお、基板１００の主面に平行でかつ並び方向に平行な方向におけるコンタクトホール１０６の開口１０６ａの大きさ（開口径）をａとする。また、コンタクトホール１０６の開口１０６ａの一方の側（図５Ｂでは紙面向かって右側）、つまり基板１００の主面に平行でかつ並び方向に平行な方向における配線溝１０８ａの開口の一方の側（図５Ｂでは紙面向かって左側）の端に遠い側の端（開口縁）から配線溝１０８ａの開口の一方の側の端までの距離をｂとする。また、コンタクトホール１０６の高さ、つまり露出する第１の配線１０１ａの表面から層間絶縁層１０２の表面までの高さをｃとする。また、配線溝１０８ａの高さ、つまり層間絶縁層１０２の表面から層間絶縁層１１２の表面までの高さをｄとする。また、基板１００の主面に平行でかつ並び方向に平行な方向における配線溝１０８ａの開口の一方の側の端からこの配線溝１０８ａの一方の側の端に最も近いメモリセルホール１０３の開口（メモリセルホール１０３の一番上の層間絶縁層１０２の表面における開口）の配線溝１０８ａの開口の一方の端側（図５Ｂでは紙面向かって左側）、つまりメモリセルホール１０３が設けられていないコンタクトホール１０６側の端（開口縁）までの距離をｅとする。

このとき、開口径ａを決める開口１０６ａの一方の側の端は、配線溝１０８ａの開口の一方の側の端から遠い側の開口１０６ａの端（図５Ｂでは紙面向かって右側）とする。さらに、開口径ａを決める開口１０６ａの他方の側の端は、配線溝１０８ａの一方の側の端に近い側の開口１０６ａの端（図５Ｂでは紙面向かって左側）とする。これらの２つの端の基板１００の主面に平行で、かつ並び方向に平行な方向での距離をａとする。

また、ａ、ｂ及びｅは、並び方向に並んだコンタクトホール１０６及び全てのメモリセルホール１０３並びにそれらの開口を含む配線溝１０８ａについて同一方向の同一断面において測定された値である。

これらのａ、ｂ、ｃ、ｄ及びｅを用いて、α、β及びγを以下の式で定義する。
α＝ｔａｎ^−１（ｃ／ａ）
β＝ｔａｎ^−１｛（ｃ＋ｄ）／ｂ｝
γ＝ｔａｎ^−１（ｄ／ｅ）

第１の配線１０１ａとオーミック接続させるための（底部にＭＳＭダイオード素子の電流制御層を形成しない）全てのコンタクトホール１０６、全てのメモリセルホール１０３、及び配線溝１０８ａは、後の工程でメモリセルホール１０３の開口が電流制御層１１１で被覆され、かつコンタクトホール１０６の底面が電流制御層１１１で被覆されないように、α＞γ及びβ＞αの条件を満たすように形成される。

以上の図２（ｃ）及び図３（ａ）のプロセスによると、まず平坦な層間絶縁層１１２上へのフォトリソグラフィーによってコンタクトホール１０６の形成を行なうため、フォーカスマージンを大きくし、コンタクトホール１０６の微細で均一な寸法制御を行なうことができる。これに対し、前述した先行例では配線溝の深さ相当、１００ｎｍ以上３００ｎｍ以下だけフォーカスマージンが小さくなる。また、コンタクトホール１０６底部の第１の配線１０１ａの露出を最後まで防ぎながら、メモリセルホール１０３上方を開口することができる。

次に、図３（ｂ）に、配線溝１０８ａの内面（底面及び側面）を被覆し、かつ、コンタクトホール１０６の底面を被覆しないように、層間絶縁層１０２及び１１２並びに抵抗変化層１０４上に、電流制御素子であるＭＳＭダイオード素子の電流制御層としての電流制御層１１１を形成する工程を示す。この工程では、コンタクトホール１０６の側面と、第１の抵抗変化層１０４ａ及び第２の抵抗変化層１０４ｂが露出した配線溝１０８ａの内面とを含む全面に、電流制御層１１１の材料として窒素不足型のシリコン窒化膜（ＳｉＮ_ｘ膜）を堆積させる。窒素不足型のシリコン窒化膜は、シリコンターゲットをアルゴンと窒素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで成膜形成した。その窒素含有率は２５ａｔｍ％以上４０ａｔｍ％以下である。

ここで、電流制御層１１１の形成における反応性スパッタリングは、材料分子（成膜材料）の飛来方向を一方向にそろえるため、ターゲットと基板１００との距離を離したロングスロースパッタ法などの指向性の強いスパッタ法が用いられる。このスパッタ時の材料分子の飛来方向と、配線溝１０８ａの端及びコンタクトホールの開口１０６ａとの位置関係を説明した図を図６Ａ及び図６Ｂに示す。図６Ａは本実施形態における抵抗変化型の不揮発性記憶装置の基板１００表面（ウエハ表面）に対して平行な平面図を示し、図６Ｂは図６ＡのＢ−Ｂ’方向に平行で基板１００表面に対して垂直な断面図を示している。

基板１００表面に対して垂直方向から見たとき（基板１００表面を上方からみたとき）のスパッタ時の材料分子の飛来方向は、図６Ａに示すように、複数のメモリセルホール１０３の並び方向と平行な方向（第２の配線１０８の延伸方向と平行な方向）で、かつ、並び方向においてコンタクトホール１０６に近い側の配線溝１０８ａの端から遠い側の配線溝１０８ａの端へと向かう方向（図６Ａでは紙面向かって左側から右側に向かう方向）である。なお、図５Ｂのａ、ｂ、ｃ、ｄ及びｅは、図６ＡのＢ−Ｂ’方向に平行で基板１００の主面に対して垂直な断面においての値である。

さらに、基板１００の表面に対して平行な方向から見たとき（基板１００断面を側方からみたとき）のスパッタ時の材料分子の飛来方向は、図６Ｂに示すように、基板１００表面に対して斜めの方向つまり角度θを持った方向であり、かつ、ａ、ｂ及びｅが測定された断面の方向と平行である。実際には、図７に示すように、スパッタ時の材料分子の飛来方向に対して、基板１００をＢ−Ｂ’方向に沿った鉛直方向にθだけ傾けた状態で材料分子を堆積させることで、このような形成方法は実現できる。これにより、スパッタ時の材料分子は、スパッタ時の材料分子の飛来方向から見て影となる領域には到達できないため、それらの領域にはＭＳＭダイオード素子の電流制御層１１１が形成されない。逆に、それ以外の領域には、ＭＳＭダイオード素子の電流制御層１１１が形成される。

スパッタ時の材料分子の飛来方向が図６Ａ及び図６Ｂに示すような場合、図５Ｂにおける距離ｅを決める配線溝１０８ａの一方の側の端は、スパッタ時の材料分子の飛来方向において手前に位置する配線溝１０８ａの端となる。さらに、この一方の側の端に最も近いメモリセルホール１０３の開口の一方の側の端が、距離ｅを決めるもう一方の端となる。

ここで、θ＜αの条件を満たせば、スパッタ時の材料分子は層間絶縁層１０２が影となるため、コンタクトホール１０６の底面全面に到達できない。しかし、θ≦γになるとスパッタ時の材料分子が届かないメモリセルホール１０３が発生してしまう。つまり、θ、α及びγがγ＜θ＜αの条件を満たすことにより、コンタクトホール１０６の底面にはＭＳＭダイオード素子の電流制御層１１１を形成することなく、その開口が露出している全てのメモリセルホール１０３の上方を含む配線溝１０８ａの底面に、つまり配線溝１０８ａのスパッタ時の材料分子の飛来方向から見て影となる領域以外の領域に、ＭＳＭダイオード素子の電流制御層１１１を形成することが可能となる。

図６Ａ及び図６Ｂに示すように、スパッタ時の材料分子の飛来方向を、基板１００の鉛直方向にθだけ傾けた状態で材料分子を堆積させる場合、θが小さい程スパッタレートが減少する。さらに、基板１００（ウエハ）の反りによる電流制御層１１１の膜厚ばらつき抑制の観点からは、θは大きい方が望ましい。このため、スパッタ時の材料分子の飛来方向を、図６Ａで図示された方向、つまり配線溝１０８ａの開口の一方の側の端からコンタクトホール１０６に向かう方向だけに限定しかつ、β＞α及びθ＜βの条件を満たせば、θをほぼβに近い値まで大きくすることが望ましい。この場合、スパッタ時の材料分子の飛来方向から見たときコンタクトホール１０６の底面全面が影になるため、スパッタ時の材料分子は、コンタクトホール１０６の底面全面に到達できない。さらに、γ＜θの条件を満たすことで、全てのメモリセルホール１０３の上方にスパッタ時の材料分子が到達できることになる。これにより、θ、α及びγがγ＜θ＜βの条件を満たすことで、コンタクトホール１０６の底面にＭＳＭダイオード素子の電流制御層１１１を形成することなく、コンタクトホール１０６の材料分子の飛来方向において奥に位置する側壁部分と、その開口が露出している全てのメモリセルホール１０３の上方を含む配線溝１０８ａの底面とに、つまりスパッタ時の材料分子の飛来方向から見て影となる領域以外の領域に、ＭＳＭダイオード素子の電流制御層１１１を形成することが可能となる（図８、図３（ｂ））。

次に、図３（ｃ）、及び図４（ａ）から（ｂ）に第２の配線１０８及びバリア膜１０９ａの形成工程を示す。

この工程では、最初に、コンタクトホール１０６の底部に露出した第１の配線１０１ａ上と、配線溝１０８ａ内面及び層間絶縁層１１２表面上の電流制御層１１１上とを含む全面にバリア膜１０９ａと配線材料である銅とをスパッタ法などを用いて順次堆積する。バリア膜１０９ａは、シリコン酸化膜等で構成される層間絶縁層１０２と銅で構成される第２の配線１０８との密着性を良くし、かつ層間絶縁層１０２中に第２の配線１０８の銅が拡散するのを抑制する膜である。この場合のスパッタリングは、コンタクトホール１０６の底面まで材料分子を届かせる必要があるため、図３（ｂ）のＭＳＭダイオード素子の電流制御層１１１の形成の場合とは逆にθ＞β、より望ましくは、θ≒９０°の条件を満たすことが必要である。

続いて、堆積された銅をシードとして電解めっき法などにより、銅を更に堆積することでコンタクトホール１０６及び配線溝１０８ａを全て配線材料の銅１５０で埋め込む（図３（ｃ））。

続いて、層間絶縁層１１２と第２の配線１０８との表面が平坦（面一）になるように、ＣＭＰ法によって層間絶縁層１１２及び第２の配線１０８の表面の余分な銅を除去しながら平坦化を行う（図４（ａ））。この時、配線溝１０８ａ内以外のバリア膜１０９ａ及びその下の電流制御層１１１も同時に除去し、異なる配線溝１０８ａ内の第２の配線１０８間のリーク電流発生を防止する。

その後、例えばプラズマＣＶＤ法などを用いて層間絶縁層１１２及び第２の配線１０８の平坦な表面上にＳｉＮ膜を３０ｎｍ以上２００ｎｍ以下程度堆積し、第２の配線１０８である銅を覆うようにライナ膜１１６を形成する（図４（ｂ））。

ここで、図４（ｂ）において、コンタクトホール１０６内に形成された第２の配線１０８及びバリア膜１０９ａがコンタクトプラグとなる。従って、図４（ａ）及び（ｂ）の製造工程により、コンタクトホール１０６及び配線溝１０８ａ内に、ＭＳＭダイオード素子の上部電極となるバリア膜１０９ａと、配線材料からなる第２の配線１０８とをこの順に形成することにより、抵抗変化素子に接続されるＭＳＭダイオード素子の上部電極とコンタクトホール１０６のコンタクトプラグとが同時に形成される。

なお、以上の説明では、第２の配線１０８はクロスポイントアレイにおけるコンタクトホール１０６とメモリセルホール１０３とをつなぐ配線、及びメモリセルホール１０３同士をつなぐ配線に用いられるものについてのみ記述した。しかし、実際の集積回路では第２の配線１０８と同層の第２の配線１０８はクロスポイントアレイを駆動させるための周辺回路を形成するための配線としても用いられる。この場合でも図９Ａに示すように、α＞γの条件を満たすように配線溝１０８ａとコンタクトホール１０６を形成すれば、周辺回路のコンタクトホール１０６の底面にはＭＳＭダイオード素子の電流制御層１１１が形成されないようにすることができる。

ここで、第２の抵抗変化層１０４ｂは導電性を示すタンタル酸化物であるため、ＭＳＭダイオード素子の下部電極のメタルとして兼用することができる。さらに、ＭＳＭダイオード素子の電流制御層１１１は、第１の電極１０１ｃ及び抵抗変化層１０４で構成される抵抗変化素子の上部電極として兼用することができ、中間電極を省略した構造（抵抗変化層の下部電極、抵抗変化層、電流制御層、及び上部電極の４層で、抵抗変化素子と電流制御素子を構成する構造）とすることができる。もちろん、抵抗変化層１０４と電流制御層１１１の間に、別途中間電極を形成してもよい。中間電極は、抵抗値が低い場合は、隣接するメモリセルとのクロストークを防止する観点から、各抵抗変化素子間で分離されて配置することが好ましい。図９Ｂに示すように、メモリセルホール１０３に埋め込まれた第１の抵抗変化層１０４ａ及び第２の抵抗変化層１０４ｂの上面を、エッチバック法あるいはＣＭＰのオーバー研磨等を用いて、基板１００側に後退させてメモリセルホール１０３の上部にリセス領域を形成した後、中間電極材料（例えば、ＴａＮ）を成膜し、ＣＭＰで余分な中間電極材料を研磨除去してメモリセルホール１０３の上部にリセス領域内にのみ残るように中間電極１６０を形成することができる。

さらに、以上の説明は、第１の配線１０１ａと第２の配線１０８との間に一層のメモリセルホール１０３が形成された一層のクロスポイントアレイについて説明した。しかし、不揮発性記憶装置は、例えば、第２の配線１０８の上方に二層目のメモリセルホール１０３が形成され、さらにその上に第３の配線が形成された多層のクロスポイントアレイであってもよい。この場合、第３の配線の延伸方向は第２の配線１０８の延伸方向とほぼ直角をなすため、第２の配線１０８と第３の配線との間に形成される二層目のコンタクトホール１０６、メモリセルホール１０３及び配線溝１０８ａについてのａ、ｂ、ｃ及びｄを決める断面の方向及びＭＳＭダイオード素子の電流制御層をスパッタリングする時の材料分子の飛来方向は、第３の配線の延伸方向に合わせて、第２の配線の延伸方向に対してほぼ直角の方向となる。そして、三層のクロスポイントアレイの場合には、三層目のコンタクトホール１０６、メモリセルホール１０３及び配線溝１０８ａについてのａ、ｂ、ｃ及びｄを決める断面の方向及びＭＳＭダイオード素子の電流制御層をスパッタリングする時の材料分子の飛来方向は、第３の配線の延伸方向に対してほぼ直角の方向となる。

また、以上の説明では、スパッタ時の材料分子の飛来方向は、図６Ａ及び図６Ｂに示すように、コンタクトホール１０６の並び方向においてコンタクトホール１０６に近い側の配線溝１０８ａの端から遠い側の配線溝１０８ａの端へと向かう方向（図６Ａでは紙面向かって左側から右側に向かう方向）であるとした。しかし、γ＜θ＜αの条件を満たせば、スパッタ時の材料分子の飛来方向は、図１０Ａ及び図１０Ｂに示すように、図６Ａの飛来方向と逆の方向、つまりコンタクトホール１０６の並び方向においてコンタクトホール１０６に遠い側の配線溝１０８ａの端から近い側の配線溝１０８ａの端へと向かう方向（図６Ａでは紙面向かって右から左の方向）でも良い。この場合には、β＞αの条件は必ずしも満たす必要はない。

以上のような製造方法とすることにより、コンタクトホール１０６の底面部にはＭＳＭダイオード素子の電流制御層１１１を成膜することなく、メモリセルホール１０３の開口を被覆するように配線溝１０８ａ内にＭＳＭダイオード素子の電流制御層１１１を成膜することができる。従って、第１の配線１０１ａとコンタクトプラグとのコンタクト抵抗を低く保つことと同時に、メモリセルホール１０３上の配線溝１０８ａ内にＭＳＭダイオード素子を形成することができる。その結果、微細化による大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。

すなわち、メモリセルホール１０３を含む配線溝１０８ａ内にＭＳＭダイオード素子の電流制御層１１１を形成する工程において、エッチング等の除去工程を用いることなく、コンタクトホール１０６底面部には選択的に双方向ダイオード素子の電流制御層１１１を形成しないようにすることができる。これは、第２の配線１０８とコンタクトホール１０６との平面的なレイアウトの工夫と、双方向ダイオード素子の電流制御層１１１の形成時の材料分子の飛来角度を限定した成膜方法とを組み合わせることにより実現される。これにより、第１の配線１０１ａとコンタクトプラグとのコンタクト抵抗をオーミックかつ低抵抗な状態にすると同時に、メモリセルホール１０３上方の配線溝１０８ａ内に双方向ダイオードを形成することができる。その結果、微細化による大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。

また、コンタクトホールを先に形成した後で配線溝１０８ａを形成しており、コンタクトホール１０６を形成するリソグラフィー工程においてフォーカスマージンを確保し（配線溝１０８ａの段差上にコンタクトホールのリソグラフィー工程を行う先行例に比較して、配線溝の深さ相当である１００〜３００ｎｍはフォーカスマージンが拡大）、微細な寸法のコンタクトホール１０６をウエハ面内で精度良く形成することができる。その結果、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良い抵抗変化型の不揮発性記憶装置を提供することができる。

（第２の実施形態）
図１１Ａ及び図１１Ｂは、本発明の第２の実施形態における抵抗変化型の不揮発性記憶装置の構成例を示す断面図である。また、図１２は、同実施形態における抵抗変化型の不揮発性記憶装置の構成例を示す平面図である。なお、図１２中の１Ａで示された１点鎖線の断面を矢印方向に見た断面図が図１１Ａに相当し、図１２中の１Ｂで示された１点鎖線の断面を矢印方向に見た断面図が図１１Ｂに相当する。

この不揮発性記憶装置（クロスポイントメモリ）の構造は先行例の断面図を示す図２５Ａ及び図２５Ｂ並びに平面図を示す図２６とほとんど同じであり、図１１Ａ、図１１Ｂ及び図１２において図２５Ａ、図２５Ｂ及び図２６で使用の部材と実質的に同じ機能の部材については同じ記号で表している。先行例と本実施形態の異なる点は、先行例の第１の電極１０１が本実施形態では第１の配線１０１ａ上の第１の電極１０１ｃとして設けられている点である。また、先行例では第２の電極１０５が第２の抵抗変化層１０４ｂとは別にＭＳＭダイオード素子の下部電極として設けられているが、本実施形態では第２の抵抗変化層１０４ｂでＭＳＭダイオード素子の下部電極を兼用している構造となっている点である。さらに、銅の酸化等を防止して配線を保護するライナ膜１１５及び１１６が設けられている点である。

図１２の平面図に示すように、互いに平行してストライプ形状に形成された複数のクロスポイントアレイ配線とそれを周辺回路に接続するために用いられる配線から構成される第１の配線１０１ａと、互いに平行してストライプ形状に形成された複数のクロスポイントアレイ配線とそれを周辺回路に接続するために用いられる配線から構成される第２の配線１０８とが形成されている。第１の配線１０１ａのクロスポイントアレイ配線と第２の配線１０８のクロスポイントアレイ配線とが交差する位置にメモリセルホール１０３が形成されている。配線溝１０８ａは複数形成され、複数の配線溝１０８ａの延伸方向は同一方向に統一されている。

図１３Ａ（ａ）から（ｄ）、図１３Ｂ（ａ）から（ｂ）、図１４（ａ）から（ｃ）及び図１５（ａ）から（ｃ）は本実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。これらを用いて、その製造方法について説明する。

まず、図１３Ａ（ａ）に、第１の配線１０１ａ並びに層間絶縁層１０２及び１１４の形成工程を示す。この工程では、最初に、トランジスタや下層配線などが形成されている基板１００上に、プラズマＣＶＤ法などを用いてシリコン酸化膜（例えばプラズマＴＥＯＳ膜やフッ素を含んだＦＳＧ膜）などから構成される層間絶縁層１１４を形成する。続いて、層間絶縁層１１４に第１の配線１０１ａが埋め込まれる配線溝をフォトリソグラフィーとドライエッチングにより形成する。そして、形成された配線溝内にＴａＮ（膜厚：５ｎｍ以上４０ｎｍ以下）とＴａ（膜厚：５ｎｍ以上４０ｎｍ以下）とから構成されるバリア膜１０１ｂと配線材料の銅（膜厚：５０ｎｍ以上３００ｎｍ以下）とをスパッタ法などを用いて順次堆積し、堆積された銅をシードとして電解めっき法などにより、銅を更に堆積することで配線溝を全て配線材料の銅で埋め込み、基板１００上に複数のストライプ状の第１の配線１０１ａを形成する。さらに、層間絶縁層１１４と第１の配線１０１ａの表面が平坦（面一）になるように、ＣＭＰ法によって表面の余分な銅を除去しながら平坦化を行う。その後、例えばプラズマＣＶＤ法などを用いてＳｉＮ膜を膜厚３０ｎｍ以上２００ｎｍ以下程度堆積し、第１の配線１０１ａである銅を覆うようにライナ膜１１５を形成する。そして、第１の層間絶縁層としての層間絶縁層１０２をライナ膜１１５（複数の第１の配線１０１ａ）上に更に堆積し、必要であればＣＭＰ法により層間絶縁層１０２表面の段差緩和を行う。

次に、図１３Ａ（ｂ）に、層間絶縁層１０２を貫通し、第１の配線１０１ａと接続されるメモリセルホール１０３を形成する工程を示す。この工程では、最初に、層間絶縁層１０２及びライナ膜１１５を貫通して第１の配線１０１ａとの電気的な接続を行うための開口つまりメモリセルホール１０３を形成する。その後、無電界めっき法などにより、メモリセルホール１０３底部の第１の配線１０１ａである銅上のみに選択的に貴金属などから構成される第１の電極１０１ｃを形成する。例えば、Ｐｔ、Ｉｒ及びＰｄなどを膜厚２ｎｍ以上３０ｎｍ以下、ここではＰｔを膜厚５ｎｍ程度成長させる。この時、銅と貴金属との間にＮｉ等を含んだめっき下地層を成長させても良い。その場合、第１の電極１０１ｃの下地が銅の場合に比べて、無電界めっきを制御しやすくなる。続いて、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングによりメモリセルホール１０３の底部の第１の電極１０１ｃ上、メモリセルホール１０３の側壁及び層間絶縁層１０２表面上にタンタル酸化物などから構成される第１の抵抗変化層１０４ａを形成する。反応性スパッタリング法では成膜時の酸素流量を高くすれば、形成される膜の酸素含有率を高くすることができる。ここではアルゴン３４ｓｃｃｍ、酸素２４ｓｃｃｍ、パワー１．６ｋＷの条件で、酸素含有率７１ａｔｍ％程度の第１の抵抗変化層１０４ａを形成した。続いて、表面に第１の抵抗変化層１０４ａが形成されたメモリセルホール１０３の内部に、つまりメモリセルホール１０３内の第１の抵抗変化層１０４ａ上に第１の抵抗変化層１０４ａより酸素含有率が低い第２の抵抗変化層１０４ｂのタンタル酸化物を形成する。この形成は、第１の抵抗変化層１０４ａの形成と同様に反応性スパッタリングで行う。ここではアルゴン３４ｓｃｃｍ、酸素２０．５ｓｃｃｍ、パワー１．６ｋＷの条件で、酸素含有率６０ａｔｍ％程度の第２の抵抗変化層１０４ｂを形成した。第２の抵抗変化層１０４ｂの形成では、メモリセルホール１０３内を完全に充填するまで、スパッタリングでタンタル酸化物を成膜し、その後で層間絶縁層１０２表面上の不要なタンタル酸化物をＣＭＰで除去し、メモリセルホール１０３内にのみ第１の抵抗変化層１０４ａ及び第２の抵抗変化層１０４ｂを形成する。これにより、メモリセルホール１０３内に抵抗変化素子が埋め込み形成される。

以上のプロセスにおいて、メモリセルホール１０３が既にパターニング形成された後で、抵抗変化層（第１の抵抗変化層１０４ａ及び第２の抵抗変化層１０４ｂ）が成膜されて、メモリセルホール１０３内部を含むウエハ全面に抵抗変化層が堆積される。この後、メモリセルホール１０３外の不要な抵抗変化層がＣＭＰで除去されて、抵抗変化層のパターニングが完成する。したがって、抵抗変化層の形成にエッチングの工程を必要としないため、エッチングガスとの反応、酸素還元のダメージ、及びチャージによるダメージなどが懸念されるエッチングを原理的に回避して、抵抗変化層を形成することができる。また、第２の抵抗変化層１０４ｂは導電性を示すタンタル酸化物であるため、ＭＳＭダイオード素子の下部電極のメタルとして兼用することができる。

次に、図１３Ａ（ｃ）に、層間絶縁層１０２の表面上に第２の層間絶縁層としての層間絶縁層１１２を形成した後、ハードマスク層１２０及びフォトレジスト層１３０を形成する工程を示し、図１３Ａ（ｄ）に配線溝を形成するためのハードマスクパターン１２０’を形成する工程を示す。また、図１３Ｂ（ａ）に、層間絶縁層１０２及び１１２を貫通し、第１の配線１０１ａに接続されるコンタクトホール１０６を形成する工程を示す。図１３Ｂ（ｂ）は、形成されたコンタクトホール１０６にレジスト材料を充填する工程を示す。

この工程では、図１３Ａ（ｃ）に示すように、平坦化されたウエハ全面に層間絶縁層１１２を更に堆積した後、層間絶縁層１１２に対してエッチング選択比が高いハードマスク層（例えば、ＴｉやＴｉＮなどの金属もしくは金属の窒化物から構成される層）１２０及びフォトレジスト層１３０を全面にわたって堆積する。この時、コンタクトホール１０６のリソグラフィー工程において、フォーカスマージンが大きくなるようにハードマスク層１２０の膜厚を薄く、例えば３０ｎｍ以下に設定しておく。この後、配線溝１０８ａをパターニングするためのフォトレジストパターンを形成し、このフォトレジストパターンを用いてハードマスク層１２０のエッチングを行うことで、図１３Ａ（ｄ）に示すように、ハードマスク１２０’を形成する。このハードマスク１２０’を形成するために用いたフォトレジストパターンはアッシングで除去する。こののち、図１３Ｂ（ａ）に示すように、第１の配線１０１ａとの電気的な接続を行うための開口、つまりコンタクトホール１０６を形成するために、フォトレジストパターン１３１を新たに形成し、層間絶縁層１０２及び１１２をパターニングする。このパターニングにおいて、ライナ膜１１５を貫通し、第１の配線１０１ａを露出させるエッチングを行う。

続いて、図１３Ｂ（ｂ）に、コンタクトホール１０６内にレジスト１１７ｃを埋め込む工程を示す。この工程では、コンタクトホール１０６内及び層間絶縁層１１２表面上にレジスト１１７ｃを塗布し、酸素ガスを用いたアッシングなどで全面エッチバックを行い、コンタクトホール１０６内にレジスト１１７ｃを埋め込むように形成する。この時、レジスト１１７ｃの表面は、層間絶縁層１１２の表面より低くなるようにレジスト１１７ｃをコンタクトホール１０６に埋め込む。

次に、図１４（ａ）に、層間絶縁層１１２を貫通し、コンタクトホール１０６及び抵抗変化素子に接続される配線溝１０８ａを形成する工程を示す。この工程では、パターニングされたハードマスク１２０’を用いて層間絶縁層１１２をドライエッチングして配線溝１０８ａを形成する。この時、コンタクトホール１０６の底部の第１の配線１０１ａは、既に埋め込まれたレジスト１１７ｃによって保護され、ドライエッチングされない。その一方、メモリセルホール１０３の上方では層間絶縁層１１２がドライエッチングされ、形成された配線溝１０８ａの底部には、第１の抵抗変化層１０４ａ及び第２の抵抗変化層１０４ｂが露出する。この時、レジスト１１７ｃはコンタクトホール１０６を含む配線溝１０８ａの底面（配線溝１０８ａ内の層間絶縁層１０２表面）から凸状に突出して形成されることが好ましい。例えば、コンタクトホール１０６を含む配線溝１０８ａの底面と凸状のレジスト１１７ｃの上面との距離は、後に形成される電流制御層１１１の膜厚、例えば１０ｎｍ以上２０ｎｍ以下より大きいことが好ましい。その後、ハードマスク１２０’を除去するためにハロゲン系ガス、例えば塩素や臭化水素を用いたドライエッチングを行なうことで、レジスト後退量を小さく抑えながらハードマスク１２０’を完全に除去することができる。

以上の図１３Ａ（ｃ）〜（ｄ）、図１３Ｂ（ａ）〜（ｂ）及び図１４（ａ）のプロセスによると、コンタクトホール１０６を形成するためのフォトレジストパターン１３１は、層間絶縁層１１２およびハードマスク１２０’の上に形成される。ハードマスク１２０’の膜厚は３０ｎｍ以下であるため、フォトレジストパターン１３１を形成するフォトリソグラフィー工程でのフォーカスマージンの劣化はほとんどなく、平坦な層間絶縁層１１２の上でフォトリソグラフィー工程を行う場合と同じぐらいにフォーカスマージンを大きくし、コンタクトホール１０６の微細で均一な寸法制御を行なうことができる。また、コンタクトホール１０６底部の第１の配線１０１ａの露出をレジスト１１７ｃで防ぎながら、メモリセルホール１０３の上方を開口する配線溝１０８ａを形成することができる。

次に、図１４（ｂ）に示すレジスト１１７ｃの露出面及び配線溝１０８ａの内面を被覆するように層間絶縁層１０２及び１１２上にＭＳＭダイオード素子の電流制御層としての電流制御層１１１及び１１１ａを形成する工程を示す。この工程では、コンタクトホール１０６に埋め込まれたレジスト１１７ｃの露出面上と、第１の抵抗変化層１０４ａ及び第２の抵抗変化層１０４ｂが露出した配線溝１０８ａの内面と、層間絶縁層１１２表面上とに窒素不足型のシリコン窒化膜から構成されるダイオード素子の電流制御層１１１及び１１１ａを形成する。ここで、層間絶縁層１０２表面に対して凸状に形成されたレジスト１１７ｃの上面の電流制御層を電流制御層１１１ａとする。窒素不足型のシリコン窒化膜は、シリコンターゲットをアルゴンと窒素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで成膜形成した。その窒素含有率は２５ａｔｍ％以上４０ａｔｍ％以下である。

図１４（ｂ）の電流制御層１１１及び１１１ａの形成工程では、図１６に示すように、スパッタ時の材料分子の飛来方向つまりスパッタリングの層間絶縁層１１２の表面（基板１００の表面）に対する角度１１９が垂直に調整される。この場合、レジスト１１７ｃの凸状の側壁には、レジスト１１７ｃの凸状の上面上の電流制御層１１１ａよりも薄く電流制御層１１１ａが形成される。

なお、図１４（ｂ）の電流制御層１１１及び１１１ａの形成工程で、図１７に示すように、角度１１９が斜めに調整され、凸状のレジスト１１７ｃの側壁上に電流制御層１１１が形成されないように、層間絶縁層１１２の表面（基板１００の表面）に対して斜めの方向から材料分子が飛来するスパッタリングにより電流制御層１１１を成膜してもよい。この場合、層間絶縁層１１２でシャドーイング（影に）されたレジスト１１７ｃの側壁にはスパッタされた材料分子が到達できなくなり、電流制御層１１１ａが成膜されない領域をレジスト１１７ｃの凸状の側壁上と、レジスト１１７ｃ及び層間絶縁層１１２で挟まれる層間絶縁層１０２表面上とに形成することができる。これにより、図１４（ｃ）で示すレジスト１１７ｃを除去する工程において、露出したレジスト１１７ｃの側面からのアッシングが可能となり、レジスト１１７ｃ上の電流制御層１１１ａを確実にリフトオフすることができる。

また、図１４（ａ）のレジスト１１７ｃの形成工程で、その上面が配線溝１０８ａの底の層間絶縁層１０２と面一となるようにレジスト１１７ｃが形成された場合、図１８に示すように、配線溝１０８ａの底の層間絶縁層１０２上の電流制御層１１１とレジスト１１７ｃ上の電流制御層１１１ａとの表面は平坦（面一）となる。

次に、図１４（ｃ）にレジスト１１７ｃを除去することで、コンタクトホール１０６内に埋め込んだレジスト１１７ｃ上の電流制御層１１１ａをリフトオフする工程を示す。この工程では、コンタクトホール１０６に埋め込まれたレジスト１１７ｃを、酸素ガスを用いたアッシングにより除去し、レジスト１１７ｃと共にレジスト１１７ｃ上に形成された電流制御層１１１ａを同時にリフトオフする。

なお、図１３Ｂ（ａ）の層間絶縁層１０２及び１１２のパターニングにおいて、第１の配線１０１ａの表面が酸化されたり、腐食したりすることを防ぐため、第１の配線１０１ａが露出せず、ライナ膜１１５が露出したところでエッチングを止めてもよい。この場合には、図１４（ｃ）の工程において、ライナ膜１１５を貫通し、第１の配線１０１ａを露出させるエッチングを行う。

以上の図１４（ｂ）及び図１４（ｃ）のプロセスによると、配線溝１０８ａの内面を被覆し、かつ、コンタクトホール１０６の底面を被覆しないようにて層間絶縁層１０２及び１１２並びに抵抗変化層１０４上に、ＭＳＭダイオード素子の電流制御層としての電流制御層１１１が形成される。

次に、図１５（ａ）から（ｃ）にバリア膜１０９ａ及び第２の配線１０８の形成工程を示す。この工程では、最初に、コンタクトホール１０６の底部に露出した第１の配線１０１ａ上と、配線溝１０８ａ内面及び層間絶縁層１１２表面上の電流制御層１１１上とを含む全面にバリア膜１０９ａと配線層のシード材料である銅とをスパッタ法などを用いて順次堆積する。この場合のスパッタリングの方向は、コンタクトホール１０６の底面まで材料分子を届かせる必要があるため、基板１００表面に対して略９０°の条件で行うことが好ましい。そして、堆積された銅をシードとして電解めっき法などにより、銅を更に堆積することでコンタクトホール１０６及び配線溝１０８ａを全て配線材料の銅で構成される第２の配線１０８で埋め込む（図１５（ａ））。続いて層間絶縁層１１２と第２の配線１０８との表面が平坦（面一）になるように、ＣＭＰ法によって層間絶縁層１１２及び第２の配線１０８の表面の余分な銅を除去しながら平坦化を行う（図１５（ｂ））。この時、配線溝１０８ａ内以外のバリア膜１０９ａ及びその下の電流制御層１１１も同時に除去し、異なる配線溝１０８ａ内の第２の配線１０８間のリーク電流発生を防止する。その後、例えばプラズマＣＶＤ法などを用いて層間絶縁層１１２及び第２の配線１０８の平坦な表面上にＳｉＮ膜を３０ｎｍ以上２００ｎｍ以下程度堆積し、第２の配線１０８である銅を覆うようにライナ膜１１６を形成する（図１５（ｃ））。

ここで、図１５（ｂ）において、コンタクトホール１０６内に形成された第２の配線１０８及びバリア膜１０９ａがコンタクトプラグとなる。従って、図１５（ａ）から（ｃ）の製造工程により、コンタクトホール１０６及び配線溝１０８ａ内に、ＭＳＭダイオード素子の上部電極となる下層と、配線材料から構成される上層とから構成される第２の配線１０８を形成することにより、抵抗変化素子に接続されるＭＳＭダイオード素子とコンタクトホール１０６のコンタクトプラグとが同時に形成される。

以上のような製造方法とすることにより、コンタクトホール１０６底部にＭＳＭダイオード素子の電流制御層１１１を形成することなく、メモリセルホール１０３上方の配線溝１０８ａ内にＭＳＭダイオード素子の電流制御層１１１を形成することができる。従って、第１の配線１０１ａとコンタクトプラグとのコンタクト抵抗を低く保つことと同時に、メモリセルホール１０３上方の配線溝１０８ａ内にＭＳＭダイオード素子を形成することができる。その結果、微細化による大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。

すなわち、メモリセルホール１０３を含む配線溝１０８ａ内にＭＳＭダイオード素子の電流制御層１１１を形成する工程において、エッチング等の除去工程を用いることなく、コンタクトホール１０６底面部には選択的に双方向ダイオード素子の電流制御層１１１を形成しないようにすることができる。これは、双方向ダイオード素子の電流制御層の形成時に、予めコンタクトホール１０６内にレジストを埋め込んでおくことで実現される。これにより、第１の配線１０１ａとコンタクトプラグとのコンタクト抵抗をオーミックかつ低抵抗な状態にすると同時に、メモリセルホール１０３上方の配線溝１０８ａ内に双方向ダイオードを形成することができる。その結果、微細化による大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。

また、コンタクトホール１０６を先に形成した後に配線溝１０８ａを形成しており、コンタクトホール１０６を形成するリソグラフィー工程においてフォーカスマージンを確保し、微細な寸法のコンタクトホール１０６をウエハ面内で精度良く形成することができる。その結果、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良い抵抗変化型の不揮発性記憶装置を提供することができる。

（第３の実施形態）
まず、図１９Ａおよび図１９Ｂは、本発明の実施形態における抵抗変化型の不揮発性記憶装置の構成例を示す断面図である。また、図２０は、同実施形態における抵抗変化型の不揮発性記憶装置の構成例を示す平面図である。なお、図２０中の１Ａ−１Ａで示された１点鎖線の断面を矢印方向に見た断面図が図１９Ａに相当し、図２０中の１Ｂ−１Ｂで示された１点鎖線の断面を矢印方向に見た断面図が図１９Ｂに相当する。

この不揮発性記憶装置（クロスポイントメモリ）の構造は先行例の断面図を示す図２５Ａおよび図２５Ｂならびに平面図を示す図２６とほとんど同じであり、図１９Ａ、図１９Ｂおよび図２０において図２５Ａ、図２５Ｂおよび図２６で使用の部材と実質的に同じ機能の部材については同じ記号で表している。先行例と本実施形態の異なる点は、先行例の第１の電極１０１が本実施形態では第１の配線１０１ａ上の第１の電極１０１ｃとして設けられている点である。また、先行例では第２の電極１０５が第２の抵抗変化層１０４ｂとは別にＭＳＭダイオード素子の下部電極として設けられているが、本実施形態では第２の抵抗変化層１０４ｂでＭＳＭダイオード素子の下部電極を兼用している構造となっている点である。さらに、銅の酸化等を防止して配線を保護するライナ膜１１５および１１６が設けられている点である。

図２０の平面図に示すように、互いに平行してストライプ形状に形成された複数のクロスポイントアレイ配線とそれを周辺回路に接続するために用いられる配線から構成される第１の配線１０１ａと、互いに平行してストライプ形状に形成された複数のクロスポイントアレイ配線とそれを周辺回路に接続するために用いられる配線から構成される第２の配線（引き出し配線）１０８とが形成されている。第１の配線１０１ａのクロスポイントアレイ配線と第２の配線１０８のクロスポイントアレイ配線とが交差する位置にはメモリセルホール１０３が形成されている。配線溝１０８ａは複数形成され、複数の配線溝１０８ａの延伸方向は同一方向に統一されている。

図２１（ａ）から図２１（ｄ）、図２２（ａ）から図２２（ｄ）、および図２３（ａ）から図２３（ｃ）は本実施形態における抵抗変化型の不揮発性記憶装置の製造方法の主要工程を示す断面図である。これらを用いて、その製造方法について説明する。

まず、図２１（ａ）に第１の配線１０１ａならびに層間絶縁層１０２および１１４の形成工程を示す。この工程では、最初に、トランジスタや下層配線などが形成されている基板１００上に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いてシリコン酸化膜（例えばプラズマＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜やフッ素を含んだＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜）などから構成される層間絶縁層１１４を形成する。続いて、層間絶縁層１１４に第１の配線１０１ａが埋め込まれる配線溝をフォトリソグラフィとドライエッチングにより形成する。そして、形成された配線溝内にＴａＮ（膜厚：５ｎｍ以上４０ｎｍ以下）とＴａ（膜厚：５以上４０ｎｍ以下）とから構成されるバリア膜１０１ｂと配線材料の銅（膜厚：５０以上３００ｎｍ以下）とをスパッタ法などを用いて順次堆積し、堆積された銅をシードとして電解めっき法などにより、銅を更に堆積することで配線溝を全て配線材料の銅で埋め込み、基板１００上に複数のストライプ状の第１の配線１０１ａを形成する。さらに、層間絶縁層１１４と第１の配線１０１ａの表面が平坦になるように、ＣＭＰ法によって表面の余分な銅を除去しながら平坦化を行う。その後、例えばプラズマＣＶＤ法などを用いてＳｉＮ膜を３０ｎｍ以上２００ｎｍ以下程度堆積し、第１の配線１０１ａである銅を覆うようにライナ膜１１５を形成する。そして、第１の層間絶縁層としての層間絶縁層１０２をライナ膜１１５（複数の第１の配線１０１ａ）上に更に堆積して形成し、必要であればＣＭＰ法により層間絶縁層１０２表面の段差緩和を行う。

次に、図２１（ｂ）に層間絶縁層１０２に層間絶縁層１０２を貫通し、第１の配線１０１ａと接続されるメモリセルホール１０３を形成する工程を示す。この工程では、最初に、層間絶縁層１０２およびライナ膜１１５を貫通して第１の配線１０１ａとの電気的な接続を行うための開口つまりメモリセルホール１０３を形成する。その後、無電界めっき法などにより、メモリセルホール１０３底部の第１の配線１０１ａである銅上のみに選択的に貴金属などから構成される第１の電極１０１ｃを形成する。例えば、Ｐｔ、ＩｒおよびＰｄなどを２〜３０ｎｍ、ここではＰｔを５ｎｍ程度成長させる。この時、銅と貴金属との間にＮｉ等を含んだめっき下地層を成長させても良い。その場合、第１の電極１０１ｃの下地が銅の場合に比べて、無電界めっきを制御しやすくなる。続いて、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングによりメモリセルホール１０３の底部の第１の電極１０１ｃ上、メモリセルホール１０３の側壁部および層間絶縁層１０２上にタンタル酸化物などから構成される第１の抵抗変化層１０４ａを形成する。反応性スパッタリングでは成膜時の酸素流量を高くすれば、形成される膜の酸素含有率を高くすることができる。ここではアルゴン３４ｓｃｃｍ、酸素２４ｓｃｃｍ、パワー１．６ｋＷの条件で、酸素含有率７２ａｔｍ％程度の第１の抵抗変化層１０４ａを形成した。続いて、表面に第１の抵抗変化層１０４ａが形成されたメモリセルホール１０３の内部に、つまりメモリセルホール１０３内の第１の抵抗変化層１０４ａ上に第１の抵抗変化層１０４ａより酸素含有率が低い第２の抵抗変化層１０４ｂのタンタル酸化物を形成する。この形成は、第１の抵抗変化層１０４ａの形成と同様に反応性スパッタリングで行う。ここではアルゴン３４ｓｃｃｍ、酸素２０．５ｓｃｃｍ、パワー１．６ｋＷの条件で、酸素含有率６５ａｔｍ％程度の第２の抵抗変化層１０４ｂを形成した。第２の抵抗変化層１０４ｂの形成では、メモリセルホール１０３内を完全に充填するまで、スパッタリングでタンタル酸化物を成膜し、その後で層間絶縁層１０２上の不要なタンタル酸化物をＣＭＰで除去し、メモリセルホール１０３内にのみ第１の抵抗変化層１０４ａおよび第２の抵抗変化層１０４ｂつまり抵抗変化層１０４を形成する。これにより、メモリセルホール１０３内に抵抗変化素子が埋め込み形成される。

抵抗変化現象は、複数の酸化状態を有する遷移金属の酸化還元反応によって発生すると考えられる。酸化還元反応は、抵抗変化層に印加される電圧（または電流）により発生する。抵抗変化層に所定の閾値電圧または閾値電流以上の電圧または電流が印加された場合、抵抗変化層に酸化還元反応が発生し、抵抗が変化すると考えられる。抵抗変化層を、低酸素不足度層（高抵抗層）と高酸素不足度層（低抵抗層）の積層構造とすることにより、抵抗変化層に印加された電圧は、高抵抗層により多く分配され、高抵抗層内において抵抗変化現象を安定に発生させると考えられる。この場合、高抵抗層全体が抵抗変化するのではなく、高抵抗層の一部が抵抗変化すると考えられる。

第１の抵抗変化層１０４ａの組成をＴａＯ_ｙとした場合にｙが２．１以上であり、且つ、第２の抵抗変化層１０４ｂの組成をＴａＯ_ｘとした場合にｘが０．８以上、１．９以下であることが望ましい。ｘ及びｙが上記範囲内にあるとき、抵抗変化層１０４の抵抗値を安定して高速に変化させることができる。したがって、ｘ及びｙは上記の範囲内にあることが好ましい。

抵抗変化層１０４の厚みは、抵抗値の変化を得るためには１μｍ以下が好ましい。さらに、抵抗変化層１０４の厚みを２００ｎｍ以下とすると、パターニングプロセスによる抵抗変化層１０４の形成を簡便化できる。また、抵抗変化層１０４の厚みを２００ｎｍ以下とすると、抵抗変化層１０４の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くできる。他方、電圧パルス印加時のブレークダウン（絶縁破壊）をより確実に回避するという観点からは、抵抗変化層１０４の厚みは少なくとも５ｎｍ以上であることが好ましい。

また、第１の抵抗変化層１０４ａの厚みについては、大きすぎると初期抵抗値が高くなりすぎる等の不都合があり、また小さすぎると安定した抵抗変化が得られないという不都合があるため、１ｎｍ以上、８ｎｍ以下程度が好ましい。

以上のプロセスにおいて、メモリセルホール１０３が既にパターニング形成された後で、抵抗変化層（第１の抵抗変化層１０４ａおよび第２の抵抗変化層１０４ｂ）が成膜されて、メモリセルホール１０３内部を含むウエハ全面に抵抗変化層が堆積される。この後、メモリセルホール１０３外の不要な抵抗変化層がＣＭＰで除去されて、抵抗変化層のパターニングが完成する。したがって、抵抗変化層の形成にエッチングの工程を必要としないため、エッチングガスとの反応、酸素還元のダメージ、およびチャージによるダメージなどが懸念されるエッチングを原理的に回避して、抵抗変化層を形成することができる。また、第２の抵抗変化層１０４ｂは導電性を示すタンタル酸化物であるため、ＭＳＭダイオード素子の下部電極のメタルとして兼用することができる。

次に、図２１（ｃ）に層間絶縁層１０２上に第２の層間絶縁層としての層間絶縁層１１２を形成した後、層間絶縁層１０２および１１２に層間絶縁層１０２および１１２を貫通して第１の配線１０１ａと接続されるコンタクトホール１０６を形成する工程を示す。この工程では、最初に、平坦化されたウエハ全面に層間絶縁層１１２を更に堆積した後、第１の配線１０１ａとの電気的な接続を行うための開口、つまりコンタクトホール１０６を形成するために、所望のフォトマスクで層間絶縁層１０２および１１２をパターニングする。パターニングにおいて、第１の配線１０１ａが露出せず、ライナ膜１１５が露出したところでエッチングを止めておく。そうすれば第１の配線１０１ａの表面が酸化されたり、腐食したりすることを防ぐことができる。

次に、図２１（ｄ）に層間絶縁層１１２を貫通する配線溝１０８ａであって、コンタクトホール１０６および抵抗変化素子に接続される配線溝１０８ａを層間絶縁層１１２に形成する工程を示す。この工程では、最初に、層間絶縁層１１２上に第２の配線（引き出し配線）１０８などが埋め込まれる配線溝１０８ａを形成するため、フォトレジスト等で構成される所望のフォトマスクを形成し、このフォトマスクを用いて層間絶縁層１１２をパターニングする。なお、配線溝１０８ａを形成する前に、コンタクトホール１０６内にフォトレジスト（以下、単にレジストとも記する）を埋め込んでおいてもよい。そうすれば配線溝１０８ａを形成するドライエッチング工程において、コンタクトホール１０６の底部のライナ膜１１５を確実に保護し、第１の配線１０１ａが露出しないようにすることができる。配線溝１０８ａを形成した後、コンタクトホール１０６の底部のライナ膜１１５を開口する。なお、コンタクトホール１０６内にレジストを埋め込む場合には、コンタクトホール１０６に埋め込んだレジストをアッシングなどで除去した後にコンタクトホール１０６の底部のライナ膜１１５が開口される。図２１（ｄ）において、配線溝１０８ａは、メモリセルホール１０３上方にある配線溝１０８ａの底部に、第１の抵抗変化層１０４ａおよび第２の抵抗変化層１０４ｂが露出されるように形成される。

以上の図２１（ｃ）および図２１（ｄ）のプロセスによると、まず平坦な層間絶縁層１１２上へのフォトリソグラフィによってコンタクトホール１０６の形成を行なうため、フォーカスマージンが大きくとれ、コンタクトホール１０６の微細で均一な寸法制御を行なうことができる。これに対し、前述した先行例では配線溝の深さ相当、例えば１００〜３００ｎｍフォーカスマージンが小さくなる。また、コンタクトホール１０６底部の第１の配線１０１ａの露出を最後まで防ぎながら、抵抗変化素子を構成する電極層や抵抗変化層を埋め込んだメモリセルホール１０３の上面を開口し、メモリセルホール１０３中の抵抗変化層を露出させることができる。

次に、図２２（ａ）にコンタクトホール１０６および配線溝１０８ａの内面（底面および側面）を被覆するように層間絶縁層１０２および１１２上ならびに抵抗変化層１０４上に、ＭＳＭダイオード素子の半導体層として電流制御層１１１を形成する工程を示す。この工程では、コンタクトホール１０６と、第１の抵抗変化層１０４ａおよび第２の抵抗変化層１０４ｂが露出した配線溝１０８ａとの内部を含む全面に窒素欠損型のシリコン窒化膜から構成される電流制御層１１１を形成する。窒素欠損型のシリコン窒化膜は、シリコンターゲットをアルゴンと窒素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで成膜形成する。形成した窒素欠損型のシリコン窒化膜の窒素含有率は２５〜４０ａｔｍ％である。

次に、図２２（ｂ）にコンタクトホール１０６および当該コンタクトホール１０６上の配線溝１０８ａ内と抵抗変化層１０４上の配線溝１０８ａ内との電流制御層１１１の表面を被覆するようにレジストを形成する工程を示す。この工程では、窒素欠損型のシリコン窒化膜から構成される電流制御層１１１上の全面にレジスト１１７ａを塗布し、続いて酸素ガスを用いたアッシングなどで全面レジストエッチバックを行い、コンタクトホール１０６および配線溝１０８ａ内にのみ選択的にレジスト１１７ａを埋め込むように形成する。この時、レジスト１１７ａは感光されていない。

次に、図２２（ｃ）に、抵抗変化素子（抵抗変化層１０４）上の配線溝１０８ａ内のレジスト１１７ａを残した状態で、コンタクトホール１０６内および当該コンタクトホール１０６上の配線溝１０８ａ内のレジスト１１７ａのみを選択的に除去してコンタクトホール１０６の底部の電流制御層１１１を露出させる工程を示す。この工程では、感光されていないレジスト１１７ａを埋め込んだ状態でレジスト１１７ａ上に別のレジスト１１７ｂを堆積し、これらのレジスト１１７ａおよび１１７ｂに対し更に所望のフォトマスクによるフォトリソグラフィを行い、所望のパターンのレジスト１１７ａおよび１１７ｂを形成する。このとき、コンタクトホール１０６内のレジスト１１７ａのみを感光させ、現像工程により除去して抵抗変化素子上のレジスト１１７ａおよび１１７ｂを形成するため、レジスト１１７ｂ及びレジスト１１７ａのフォトマスクは、配線溝１０８ａ内にレジストを残したままコンタクトホール１０６内のＭＳＭダイオード素子の電流制御層１１１のみを露出させるパターンとなる。

次に、図２２（ｄ）に、抵抗変化素子（抵抗変化層１０４）上の電流制御層１１１を残した状態で、コンタクトホール１０６内および当該コンタクトホール上の配線溝１０８ａ上の電流制御層１１１のみを選択的に除去し第１の配線１０１ａを露出させる工程、およびレジスト１１７ａおよび１１７ｂを除去する工程を示す。この工程では、図２２（ｃ）におけるレジスト１１７ａおよび１１７ｂをマスクとしてドライエッチングを行い、コンタクトホール１０６内および当該コンタクトホール上の配線溝上の、ＭＳＭダイオード素子の電流制御層１１１のみを選択的に除去し、コンタクトホール１０６内で第１の配線１０１ａの表面を露出させる。その後、配線溝１０８ａ内等に埋め込まれたレジスト１１７ａおよび１１７ｂをアッシングにより除去することで、図２２（ｄ）のようになる。このとき、図２２（ｃ）において位置合わせのマージンを考慮してコンタクトホール１０６の開口の幅より大きな幅の開口を持つレジスト１１７ａおよび１１７ｂを形成することで、コンタクトホール１０６内の電流制御層１１１を確実に除去することができる。

図２２（ａ）から（ｄ）により、配線溝１０８ａを被覆し、かつ、コンタクトホール１０６の底面を被覆しないように層間絶縁層１０２及び１１２並びに抵抗変化層１０４上に双方向ダイオード素子の電流制御層１１１を形成することができる。

次に、図２３（ａ）から（ｃ）に第２の配線１０８の形成工程を示す。この工程では、最初に、コンタクトホール１０６の底部に露出した第１の配線１０１ａ上と、配線溝１０８ａ内面および層間絶縁層１１２表面上の電流制御層１１１上とを含む全面にバリア膜１０９ａとシード層となる銅とをスパッタ法などを用いて順次堆積する。この場合のスパッタリングの方向は、コンタクトホール１０６の底面まで材料分子を届かせる必要があるため、基板１００表面に対してほぼ垂直に材料分子が入射する条件で行うことが好ましい。そして、堆積された銅をシード層として電解めっき法などにより、銅を更に堆積することでコンタクトホール１０６および配線溝１０８ａを全て配線材料の銅で埋め込む（図２３（ａ））。続いて層間絶縁層１１２と第２の配線１０８との表面が平坦（面一）になるように、ＣＭＰ法によって層間絶縁層１１２および第２の配線１０８の表面の余分な銅を除去しながら平坦化を行う（図２３（ｂ））。この時、配線溝１０８ａ内以外のバリア膜１０９ａおよびその下の電流制御層１１１も同時に除去し、異なる配線溝１０８ａ内の第２の配線１０８間のリーク電流発生を防止する。その後、例えばプラズマＣＶＤ法などを用いて層間絶縁層１１２および第２の配線１０８の平坦な表面上にＳｉＮ膜を３０〜２００ｎｍ程度堆積し、第２の配線１０８である銅を覆うようにライナ膜１１６を形成する（図２３（ｃ））。

ここで、図２３（ｂ）において、コンタクトホール１０６内および当該コンタクトホール１０６上の配線溝１０８ａ内に形成された第２の配線１０８およびバリア膜１０９ａがコンタクトプラグとなる。従って、図２３（ａ）から（ｃ）の製造工程により、コンタクトホール１０６および当該コンタクトホール１０６上の配線溝１０８ａ内と抵抗変化層１０４上の配線溝１０８ａ内とに、下層がＭＳＭダイオード素子の上部電極となり、上層が配線材料から構成される第２の配線１０８を形成することにより、抵抗変化素子に接続されるＭＳＭダイオード素子とコンタクトホール１０６のコンタクトプラグとが形成される。

以上のような製造方法とすることにより、メモリセルホール１０３上方の配線溝１０８ａ内にＭＳＭダイオード素子の電流制御層１１１を残したまま、コンタクトホール１０６底部のＭＳＭダイオード素子の電流制御層１１１のみを選択的に除去することができる。従って、第１の配線１０１ａとコンタクトプラグとのコンタクト抵抗を低く保つことと同時に、メモリセルホール１０３上の配線溝１０８ａ内にＭＳＭダイオード素子を形成することができる。その結果、微細化による大容量および高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。

また、コンタクトホール１０６を先に形成した後で配線溝１０８ａを形成しており、コンタクトホール１０６を形成するリソグラフィー工程においてフォーカスマージンを確保し、微細な寸法のコンタクトホール１０６をウエハ面内で精度良く形成することができる。その結果、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良い抵抗変化型の不揮発性記憶装置を提供することができる。

ここで、第２の抵抗変化層１０４ｂは導電性を示す酸素不足型のタンタル酸化物であるため、ＭＳＭダイオード素子の下部電極のメタルとして兼用することができる。さらに、ＭＳＭダイオード素子の電流制御層１１１は、下部電極１０１Ｃ及び抵抗変化層１０４で構成される抵抗変化素子の上部電極として兼用することができ、中間電極レス構造（抵抗変化層の下部電極、抵抗変化層、半導体層、及び上部電極層の４層で、抵抗変化素子と電流制御素子を構成する構造）とすることができる。もちろん、抵抗変化層１０４と電流制御層１１１の間に、中間電極を形成してもよい。中間電極は、抵抗値が低い場合は、隣接するメモリセルとのクロストークを防止する観点から、各抵抗変化素子間で分離されて配置することが好ましい。図２４Ａ及び図２４Ｂに示すように、メモリセルホール１０３に埋め込まれた第１の抵抗変化層１０４ａ及び第２の抵抗変化層１０４ｂの上面を、エッチバック法あるいはＣＭＰのオーバー研磨等を用いて、基板１００側に後退させてメモリセルホール１０３の上部にリセス領域を形成した後、中間電極材料（例えば、ＴａＮ）を成膜し、ＣＭＰで余分な中間電極材料を研磨除去してメモリセルホール１０３の上部にリセス領域内にのみ残るように中間電極１６０を形成することができる。

以上、本発明の不揮発性記憶装置の製造方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。つまり、メモリアレイを構成する各配線（ビット線及びワード線）を外部回路に引き出すためのコンタクトを形成するコンタクトホールの少なくとも底部に電流制御層が形成されないようコンタクトホールの少なくとも底部を充填材料で充填する工程と、電流制御層形成後に充填材料を除去する工程とを少なくとも含む製造方法であればよい。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。

例えば、上記実施形態において、ダイオード素子としてＭＳＭダイオード素子を例示したが、双方向ダイオード素子であればＭＩＭダイオード素子であってもよく、ＭＳＭダイオード素子に限られない。

また、上記実施の形態において、抵抗変化素子の積層構造における第１の抵抗変化層１０４ａと第２の抵抗変化層１０４ｂの積層順が上下逆に配置されても構わない。つまり、第１の電極１０１ｃの上に第２の抵抗変化層１０４ｂと、第１の抵抗変化層１０４ａとを順に形成しても構わない。

また、前記不揮発性記憶装置の製造方法は、さらに、前記コンタクトホール内にレジストを埋め込む工程を含み、前記電流制御層を形成する工程は、前記レジスト及び前記配線溝を被覆するように前記第１の層間絶縁層及び前記第２の層間絶縁層上に前記電流制御層を形成する工程と、前記レジストを除去することで、前記レジスト上の前記電流制御層をリフトオフする工程とを含んでもよい。

本態様によれば、コンタクトホールを先に開口形成した後で配線溝を開口形成しており、コンタクトホールを開口形成するリソグラフィー工程においてフォーカスマージンを確保し、微細な寸法のコンタクトホールをウエハ面内で精度良く形成することができる。その結果、微細な銅配線形成に適したデュアルダマシンプロセスと整合性が良い不揮発性記憶装置の製造方法を提供することができる。

また、コンタクトホール及び配線溝を開口形成した後、コンタクトホールに埋め込まれたレジストを除去せず、その上に双方向ダイオード素子の電流制御層を形成し、レジスト上に形成された双方向ダイオード素子の電流制御層のみをレジスト除去時にリフトオフすることによって選択的に除去することができる。従って、第１の配線とコンタクトホール内のコンタクトプラグとの間は双方向ダイオード素子の電流制御層ではなく、密着性の良いバリア膜を介して接触する。その結果、第１の配線とコンタクトプラグとのコンタクト抵抗を低く保つことができ、同時に、メモリセルホール上の配線溝内には双方向ダイオード素子を形成することができる。よって、微細化による大容量及び高集積化が可能な抵抗変化型の不揮発性記憶装置を提供することができる。

また、前記電流制御層を形成する工程では、凸状の前記レジストの側壁上に前記電流制御層が形成されないように、前記基板の表面に対して斜めの方向から成膜材料が飛来するスパッタリングにより前記電流制御層を成膜してもよい。

本態様によれば、スパッタリングの角度を斜めに調整することによって、配線溝を形成する層間絶縁層の側壁でシャドーイング（影に）されたレジストの側壁にはスパッタされた成膜材料が到達できなくなり、レジストの側壁に電流制御層が成膜されない領域を形成することができる。その結果、レジスト上の電流制御層をリフトオフする工程において、露出したレジスト側面からアッシングが可能となり、レジスト上の電流制御層を確実にリフトオフすることができる。

また、上記実施の形態において、図２２（ｃ）のレジスト１１６ａおよび１１７ｂ形成において使用するフォトマスクはコンタクトホール１０６を開口した際に用いたフォトマスクと同じフォトマスクを用いて低コスト化を実現してもよい。この場合には、図２４Ｃ（ａ）に示すようにレジスト１１６ａおよび１１７ｂが形成され、図２４Ｃ（ｂ）に示すようにコンタクトホール１０６内の電流制御層１１１のみが選択的に除去される。従って、電流制御層１１１端面とコンタクトホール１０６の側面とが面一となり、コンタクトホール１０６上方の電流制御層１１１の開口幅と、コンタクトホール１０６の開口幅とが略等しくなる。

本発明は、大容量の不揮発性記憶装置の製造方法として有用であり、特に携帯電話をはじめとする様々なデジタル機器のストレージや混載メモリの製造方法等として有用である。

４０ 不揮発性記憶装置
１００ 基板
１０１、１０１ｃ 第１の電極
１０１ａ 第１の配線
１０１ｂ、１０９ａ バリア膜
１０２、１１２、１１４ 層間絶縁層
１０３ メモリセルホール
１０４ 抵抗変化層
１０４ａ 第１の抵抗変化層
１０４ｂ 第２の抵抗変化層
１０５ 第２の電極
１０６ コンタクトホール
１０６ａ 開口
１０８ 第２の配線
１０８ａ 配線溝
１０９ 第３の電極
１１１、１１１ａ 電流制御層
１１５、１１６ ライナ膜
１１６ａ、１１７ａ、１１７ｂ レジスト
１１７ｃ レジスト
１１９ 角度
１２０ ハードマスク層
１２０’ ハードマスク
１２８ 引き出し配線
１３０ フォトレジスト層
１３１ フォトレジストパターン
１５０ 銅
１６０ 中間電極

Claims (12)

1. 抵抗変化型の不揮発性記憶装置の製造方法であって、
   基板上に複数のストライプ状の第１の配線を形成する工程と、
   前記複数の第１の配線上に第１の層間絶縁層を形成する工程と、
   前記第１の層間絶縁層を貫通し、前記第１の配線に接続される複数のメモリセルホールを形成する工程と、
   前記メモリセルホールに抵抗変化素子の少なくとも一方の電極と抵抗変化層とを埋め込む工程と、
   前記第１の層間絶縁層上に第２の層間絶縁層を形成した後、前記第１の層間絶縁層及び前記第２の層間絶縁層を貫通し、前記第１の配線に接続されるコンタクトホールを形成する工程と、
   前記第２の層間絶縁層を貫通し、並んで配置された前記コンタクトホール及び前記メモリセルホールに接続され、前記コンタクトホール及び前記メモリセルホールの並び方向に延伸する配線溝を形成する工程と、
   前記配線溝を被覆し、かつ、前記コンタクトホールの底面を被覆しないように前記第１の層間絶縁層、前記第２の層間絶縁層及び前記抵抗変化層上に双方向ダイオード素子の電流制御層を形成する工程と、
   前記コンタクトホール及び前記配線溝内に、前記双方向ダイオード素子の上部電極となる下層と、配線材料からなる上層とで構成される第２の配線を形成することにより、前記抵抗変化素子に接続される前記双方向ダイオード素子と、前記コンタクトホールのコンタクトプラグとを形成する工程とを含み、
   前記電流制御層を形成する工程では、前記配線溝の延伸方向に平行で、前記基板の表面に対して斜めの方向から成膜材料が飛来するスパッタリングにより前記電流制御層を成膜する
   不揮発性記憶装置の製造方法。
2. 前記配線溝を形成する工程では、前記配線溝の延伸方向に並んで配置された前記複数のメモリセルホールに接続された前記配線溝を形成する
   請求項１に記載の不揮発性記憶装置の製造方法。
3. 前記延伸方向における前記コンタクトホールの開口の大きさをａとし、前記延伸方向における前記配線溝の開口の一方の端から前記配線溝の開口の一方の端に最も近い前記メモリセルホールの開口の前記配線溝の開口の一方の端側の端までの距離をｅとし、前記コンタクトホールの高さをｃとし、前記配線溝の高さをｄとし、
   前記ａ及び前記ｅを前記延伸方向に並んだ前記コンタクトホール及び前記メモリセルホール並びにそれらの開口を含む前記配線溝について同一方向の同一断面において測定された値とし、
   前記ａ、前記ｃ、前記ｄ及び前記ｅを用いて、α及びγを
   α＝ｔａｎ ^−１ （ｃ／ａ）
   γ＝ｔａｎ ^−１ （ｄ／ｅ）
   で定義したとき、
   前記配線溝、前記コンタクトホール及び前記全てのメモリセルホールは、α＞γの条件を満たすように形成される
   請求項２に記載の不揮発性記憶装置の製造方法。
4. 前記コンタクトホールは、前記延伸方向において前記配線溝の開口の一方の端に最も近いメモリセルホールと前記配線溝の開口の一方の端との間に位置し、
   前記コンタクトホールの開口の前記配線溝の開口の一方の端に遠い側の端から前記配線溝の開口の一方の端までの距離をｂとし、
   前記ａ及び前記ｂを前記延伸方向に並んだ前記コンタクトホール及び前記メモリセルホール並びにそれらの開口を含む前記配線溝について同一方向の同一断面において測定された値とし、
   前記ｂ、前記ｃ及び前記ｄを用いて、βを
   β＝ｔａｎ ^−１ ｛（ｃ＋ｄ）／ｂ｝
   で定義したとき、
   前記配線溝及び前記コンタクトホールは、β＞αの条件を満たすように形成される
   請求項３に記載の不揮発性記憶装置の製造方法。
5. 前記成膜材料が飛来する方向は、前記基板の表面に対してθの角度を持ち、かつ、前記ａ及び前記ｅが測定された断面の方向と平行であり、
   前記θ、前記α及び前記γは、γ＜θ＜αの条件を満たす
   請求項３に記載の不揮発性記憶装置の製造方法。
6. 前記成膜材料が飛来する方向は、前記基板の表面に対してθの角度を持ち、かつ、前記ａ、前記ｂ及び前記ｅが測定された断面の方向と平行であり、かつ、前記配線溝の開口の一方の端から前記コンタクトホールに向かう方向であり、
   前記θ、前記α及び前記γは、γ＜θ＜βの条件を満たす
   請求項４に記載の不揮発性記憶装置の製造方法。
7. 前記成膜材料が飛来する方向は、前記基板の表面に対して垂直方向から見たとき、前記複数のメモリセルホールの並び方向に平行な方向である
   請求項２〜６のいずれか１項に記載の不揮発性記憶装置の製造方法。
8. 前記配線溝は、複数形成され、
   複数の前記配線溝の延伸方向は、同一方向に統一されている
   請求項１〜７のいずれか１項に記載の不揮発性記憶装置の製造方法。
9. 前記不揮発性記憶装置の製造方法は、さらに、
   前記コンタクトホール内にレジストを埋め込む工程を含み、
   前記電流制御層を形成する工程は、
   前記レジスト及び前記配線溝を被覆するように前記第１の層間絶縁層及び前記第２の層間絶縁層上に前記電流制御層を形成する工程と、
   前記レジストを除去することで、前記レジスト上の前記電流制御層をリフトオフする工程とを含む
   請求項１に記載の不揮発性記憶装置の製造方法。
10. 前記電流制御層を形成する工程では、前記レジストが前記コンタクトホールの開口を含む前記配線溝の底面から凸状に突出している
    請求項９に記載の不揮発性記憶装置の製造方法。
11. 前記コンタクトホールの開口を含む前記配線溝の底面と凸状の前記レジストの上面との距離は、前記電流制御層の膜厚より大きい
    請求項１０に記載の不揮発性記憶装置の製造方法。
12. 前記電流制御層を形成する工程では、凸状の前記レジストの側壁上に前記電流制御層が形成されないように、前記基板の表面に対して斜めの方向から成膜材料が飛来するスパッタリングにより前記電流制御層を成膜する
    請求項１０に記載の不揮発性記憶装置の製造方法。

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