JP6662289B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明は、半導体基板上に形成された多層配線層の内部に不揮発な抵抗変化素子を有する半導体装置およびその製造方法に関する。
半導体装置である半導体デバイス、特に、シリコンデバイスは、Ｍｏｏｒｅの法則と呼ばれるスケーリング則に沿った微細化により、３年間で４倍という速度で集積化や低電力化が進められてきた。近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート長は２０ｎｍ以下となっている。これに伴い、リソグラフィプロセスの高騰、すなわち、リソグラフィ装置価格とマスクセット価格の高騰、およびデバイス寸法の物理的な限界、すなわち、動作限界やばらつき限界により、これまでの速度でのスケーリングが不可能となってきた。そこで、スケーリング則とは異なる別のアプローチでのデバイス性能の改善が求められている。
近年、スケーリング則によらないデバイス性能の改善手法として、バックエンドデバイスを用いることが期待されている。バックエンドデバイスとは、半導体装置の多層配線層内に、不揮発に抵抗変化をする素子などを設けたデバイスである。不揮発な抵抗変化素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などに使用される抵抗変化素子が挙げられる。
これらの抵抗変化素子をＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体装置の多層配線層内に設け、メモリやスイッチとして用いることで、半導体装置の低消費電力化を実現することが期待されている。また、これらの抵抗変化素子は、半導体装置の小型化および大記憶容量化の傾向に伴って、搭載容量を増大させることが期待されている。
一方、近年、ゲートアレイとスタンダードセルとの中間的な位置づけとしてＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。ＦＰＧＡは、顧客自身がチップの製造後に、回路構成の切り替えを行うことを可能とする。このような回路構成の切り替えを、多層配線層内に設けた抵抗変化素子により行うことが期待されている。抵抗変化素子を用いてＦＰＧＡを構成することによって、回路構成の自由度を向上させつつ低消費電力化を行うことができるようになるためである。
このようなＦＰＧＡにおける回路構成の切り替え用途に好ましい抵抗変化素子としては、ＲｅＲＡＭの１形態である、イオン伝導体を用いたＮａｎｏＢｒｉｄｇｅ（登録商標）などが挙げられる。イオン伝導体とは、イオンが電界などの印加によって自由に動くことのできる固体電解質である。
特許文献１や非特許文献１には、イオン伝導体中における金属イオン移動と電気化学反応とによるフィラメント形成を利用したスイッチング素子（固体電解質スイッチともいう）が開示されている。特許文献１や非特許文献１に開示されたスイッチング素子は、イオン伝導層と、イオン伝導層を挟んで対向して設けられた第１電極（活性電極）および第２電極（不活性電極）とを有する。このうち、第１電極はイオン伝導層に金属イオンを供給するための役割を果たしている。第２電極からはイオン伝導層に金属イオンは供給されない。
このスイッチング素子の動作を簡単に説明する。第１電極を接地して第２電極に負電圧を印加すると、第１電極の金属が金属イオンになってイオン伝導層に溶解する。そして、イオン伝導層中の金属イオンがイオン伝導層中に金属になって析出し、析出した金属により第１電極と第２電極を接続する金属架橋（フィラメント）が形成される。金属架橋で第１電極と第２電極が電気的に接続することで、スイッチがオン状態になる。
一方、前記オン状態で第１電極を接地して第２電極に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１電極と第２電極との電気的接続が切れ、スイッチがオフ状態になる。なお、電気的接続が完全に切れる前の段階から第１電極および第２電極間の抵抗が大きくなったり、電極間容量が変化したりするなど電気特性が変化し、最終的に電気的接続が切れる。また、前記オフ状態からオン状態にするには、再び第１電極を接地して第２電極に負電圧を印加すればよい。
このようなスイッチング素子は、ＭＯＳＦＥＴなどの半導体スイッチよりもサイズが小さく、オン抵抗が小さいという特徴を持っている。そのため、ＦＰＧＡなどのプログラマブルロジックデバイスへの適用に有望であると考えられている。また、このスイッチング素子においては、電圧を印加しなくても、導通状態すなわち素子のオンまたはオフがそのまま維持されるので、不揮発性のメモリ素子としての応用も可能である。
例えば、トランジスタなどの選択素子１個とスイッチング素子１個とを含むメモリセルを基本単位として、このメモリセルを縦方向と横方向にそれぞれ複数配列する。このように配列することで、ワード線およびビット線で複数のメモリセルの中から任意のメモリセルを選択することが可能となる。そして、選択したメモリセルのスイッチング素子の導通状態をセンスし、スイッチング素子のオンまたはオフの状態から情報「１」または「０」のいずれの情報が格納されているかを読み取ることが可能な不揮発性メモリを実現できる。
Ｍ．Ｔａｄａ，Ｋ．Ｏｋａｍｏｔｏ，Ｔ．Ｓａｋａｍｏｔｏ，Ｍ．Ｍｉｙａｍｕｒａ，Ｎ．Ｂａｎｎｏ，ａｎｄ Ｈ．Ｈａｄａ，"Ｐｏｌｙｍｅｒ Ｓｏｌｉｄ−Ｅｌｅｃｔｒｏｌｙｔｅ （ＰＳＥ） Ｓｗｉｔｃｈ Ｅｍｂｅｄｄｅｄ ｏｎ ＣＭＯＳ ｆｏｒ Ｎｏｎｖｏｌａｔｉｌｅ Ｃｒｏｓｓｂａｒ Ｓｗｉｔｃｈ"，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，Ｖｏｌ．５８，Ｎｏ．１２，ｐｐ．４３９８−４４０５，（２０１１）．
ところで、前述のイオン伝導体を用いた抵抗変化素子をメモリやスイッチとして用いる場合、素子をできるだけ微細に形成して高密度に配置することが望まれる。一方で、抵抗変化素子を動作させるためには、イオン伝導層だけでなく、電極や電極を接続するコンタクトプラグ、配線などが必要である。より微細な素子を形成する場合、前記の各部分での短絡や接続不良、製造工程における酸化などによるダメージなどにより、高密度な素子のレイアウトが難しいという課題があった。
本発明は、上記問題に鑑みてなされたものであり、その目的は、抵抗変化素子の製造歩留りと信頼性を維持しつつ、高密度に抵抗変化素子を配置することが可能な半導体装置を実現することである。
本発明による半導体装置は、上部電極と、下部電極を兼ねる第１の下層配線と、前記上部電極と前記第１の下層配線との間に介在する抵抗変化膜と、第２の下層配線と、コンタクトプラグと、を有し、前記コンタクトプラグは、前記上部電極と前記第２の下層配線とに接続する。
本発明による半導体装置の製造方法は、半導体基板上に形成した第１の層間絶縁膜に第１の下層配線と第２の下層配線を形成し、前記第１の下層配線と前記第２の下層配線と前記第１の層間絶縁膜との上に、少なくとも前記第１の下層配線が露出する開口部を有する第１の絶縁性バリア膜を形成し、前記開口部を介して、少なくとも前記第１の下層配線上に、抵抗変化膜、上部電極を順次形成し、少なくとも前記上部電極の側面に第２の絶縁性バリア膜を形成し、前記第２の絶縁性バリア膜上に第２の層間絶縁膜を形成し、前記第２の層間絶縁膜および前記第２の絶縁性バリア膜にビアホールを形成して、前記ビアホール底部に前記上部電極と前記第２の下層配線とを露出し、前記ビアホールに前記上部電極と前記第２の下層配線とに接続するコンタクトプラグを形成する。
本発明によれば、抵抗変化素子の製造歩留りと信頼性を維持しつつ、高密度に抵抗変化素子を配置することが可能な半導体装置が実現する。
以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体装置の構成を示す断面模式図である。本実施形態の半導体装置１００は、上部電極１０１と、下部電極を兼ねる第１の下層配線１０３と、前記上部電極１０１と前記第１の下層配線１０３との間に介在する抵抗変化膜１０２と、第２の下層配線１０４と、コンタクトプラグ１０５とを有する。前記コンタクトプラグ１０５は、前記上部電極１０１と前記第２の下層配線１０４とに接続する。
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体装置の構成を示す断面模式図である。本実施形態の半導体装置１００は、上部電極１０１と、下部電極を兼ねる第１の下層配線１０３と、前記上部電極１０１と前記第１の下層配線１０３との間に介在する抵抗変化膜１０２と、第２の下層配線１０４と、コンタクトプラグ１０５とを有する。前記コンタクトプラグ１０５は、前記上部電極１０１と前記第２の下層配線１０４とに接続する。
本実施形態によれば、抵抗変化素子の製造歩留りと信頼性を維持しつつ、高密度に抵抗変化素子を配置することが可能な半導体装置が実現する。
（第２の実施形態）
図２は、本発明の第２の実施形態の半導体装置の構成を示す断面模式図である。本実施形態の半導体装置２００は、シリコン基板などの半導体基板上の配線層内に形成された抵抗変化素子２０１を有する。半導体基板にはトランジスタなどの素子が形成されていてもよい。半導体基板上には第１の層間絶縁膜２１０を有する。第１の層間絶縁膜２１０内には第１の下部配線２０６と第２の下部配線２０７とが形成されている。抵抗変化素子２０１は、下部電極を兼ねる第１の下層配線２０６と、抵抗変化膜２０２と、第１の上部電極２０３ａと第２の上部電極２０３ｂとを有する上部電極２０３とを有する。
（第２の実施形態）
図２は、本発明の第２の実施形態の半導体装置の構成を示す断面模式図である。本実施形態の半導体装置２００は、シリコン基板などの半導体基板上の配線層内に形成された抵抗変化素子２０１を有する。半導体基板にはトランジスタなどの素子が形成されていてもよい。半導体基板上には第１の層間絶縁膜２１０を有する。第１の層間絶縁膜２１０内には第１の下部配線２０６と第２の下部配線２０７とが形成されている。抵抗変化素子２０１は、下部電極を兼ねる第１の下層配線２０６と、抵抗変化膜２０２と、第１の上部電極２０３ａと第２の上部電極２０３ｂとを有する上部電極２０３とを有する。
第１の下層配線２０６は、銅層２０６ａとバリアメタル２０６ｂとを有する。バリアメタル２０６ｂにはＴａ、ＴａＮ、あるいはその積層構造を用いることができる。第１の下層配線２０６の上面には第１の絶縁性バリア膜２１１を有する。第１の絶縁性バリア膜２１１は開口部を有し、開口部を介して第１の下層配線２０６と抵抗変化膜２０２とが接続している。
第２の下層配線２０７は、銅層２０７ａとバリアメタル２０７ｂとを有する。バリアメタル２０７ｂにはＴａ、ＴａＮ、あるいはその積層構造を用いることができる。第２の下層配線２０７の上面には第１の絶縁性バリア膜２１１を有する。第１の絶縁性バリア膜２１１は開口部を有し、開口部を介して第２の下層配線２０７とコンタクトプラグ２０９とが接続している。
抵抗変化素子２０１の側面および上面の一部は、第２の絶縁性バリア膜２０４によって覆われている。抵抗変化素子２０１の側面の少なくとも一部は、第２の絶縁性バリア膜２０４を介してコンタクトプラグ２０９に対向している。
コンタクトプラグ２０９は上層配線２０８に接続する。図２では、コンタクトプラグ２０９は上層配線２０８と一体化したスリット型のコンタクトプラグ構造としているが、各々が個別に形成されて接続する構造であってもよい。コンタクトプラグ２０９は、第２の層間絶縁膜２０５の内部に形成され、銅層２０８ａとバリアメタル２０８ｂとを有する。バリアメタル２０８ｂにはＴａ、ＴａＮ、あるいはその積層構造を用いることができる。コンタクトプラグ２０９は第２の下層配線２０７と接続し、かつ、第２の上部電極２０３ｂの上面および側面とも接続している。第１の上部電極２０３ａの側面とコンタクトプラグ２０９とは、第２の絶縁性バリア膜２０４を介して隣接している。
抵抗変化素子２０１が、抵抗変化膜２０２として固体電解質を用いた銅フィラメント析出型の抵抗変化素子である場合、第１の層間絶縁膜２１０は、ＳｉＯ２膜、ＳｉＯＣ膜、あるいはそれらの積層膜を用いることができる。抵抗変化膜２０２は固体電解質であり、ＴａＯ、ＴａＳｉＯ、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２、ＴｉＯ、Ａｌ２Ｏ３、有機ポリマー膜、ＳｉＯを含む有機ポリマー膜などを用いることができる。第１の上部電極２０３ａは銅よりも酸化の自由エネルギーの絶対値が小さい金属を含む電極であり、Ｒｕなどを用いることができる。第２の上部電極２０３ｂは、ＴａやＴｉ、もしくはそれらの窒素化合物などを用いることができる。
第２の絶縁性バリア膜絶縁膜２０４にはＳｉＮ膜を用いることができる。これにより、第２の層間絶縁膜２０５を形成する際に第１の上部電極２０３ａが酸化してしまうのを防ぐことができる。さらに、固体電解質である抵抗変化膜２０２内に水分が侵入し、抵抗変化素子２０１の抵抗状態を変動させてしまう不良の発生を抑制することができる。
前記ＳｉＮ膜の形成方法としては、抵抗変化素子２０１の抵抗変化特性を劣化させることのない成膜手法を選択することが好ましい。例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や、プラズマＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いることができる。さらに、膜の絶縁特性と側壁へのカバレッジ特性などを考慮して形成することが好ましく、より好ましくはサイドカバレッジが７０％以上のＰＥＡＬＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＡＬＤ）法などを用いることが好ましい。膜厚は１０ｎｍ以上５０ｎｍ以下であることが好ましい。
第２の層間絶縁膜２０５および上層配線２０８の上面には第３の絶縁性バリア膜２１２を有する。第３の絶縁性バリア膜２１２に開口部を設けることで、上層配線２０８をさらに上層の配線に接続することができる。
以上のような抵抗変化素子２０１、および第１の上部電極２０３ａの側面に第２の絶縁性バリア膜２０４を有することで、抵抗変化素子２０１に隣接するコンタクトプラグ２０９を形成した際に、第１の上部電極２０３ａの側面酸化を防ぐことができる。これによって、抵抗変化素子２０１の製造歩留りと信頼性を高く維持しつつ、高密度に抵抗変化素子２０１を配置して大容量化することが可能となる。
図３は、本実施形態の半導体装置の構成を示す上面模式図である。下部電極を兼ねる第１の下層配線３０１に開口部３０５が形成されている。その上に抵抗変化層および上部電極がドライエッチングにより形成され、さらに第２の絶縁性バリア膜３０４が形成される。上部電極は、上層配線と一体化しているコンタクトプラグ３０３と、第２の絶縁性バリア膜３０４を除去した部分で接続している。さらに、コンタクトプラグ３０３は第２の下層配線３０２と接続する。
上層配線と一体化したスリット型のコンタクトプラグ３０３を用いて、第２の上部電極（図２の２０３ｂ）と第２の下層配線３０２とを接続することによって、この間の接続抵抗を半減することができるようになる。さらに、図３のようなレイアウトにすることで、素子を微細化することができるようになる。第１の下層配線３０１と第２の下層配線３０２とをコンタクトプラグ３０３でコンパクトに接続することができるためである。
さらに、抵抗変化素子の上部電極（図２の２０３ｂ）をシリコン基板上のトランジスタに直接接続する場合、コンタクトプラグ３０３を介して第２の下層配線３０２から下層に接続することができるようになる。そのため、チップ面積を小さくすることができるようになる。抵抗変化層を動作させる電流は、コンタクトプラグ３０３を介して、第１の下層配線３０１から第２の下層配線３０２に、またはその逆向きに、流すことができる。
以上のように、本実施形態によれば、抵抗変化素子の製造歩留りと信頼性を維持しつつ、高密度に抵抗変化素子を配置することが可能な半導体装置が実現する。
（第３の実施形態）
図４は、本発明の第３の実施形態の半導体装置の構成を示す断面模式図である。本実施形態の半導体装置４００は、第１の絶縁性バリア膜４１１に設けられる開口部が、下部電極を兼ねる第１の下層配線４０６と第１の層間絶縁膜４１０に跨って開口していることを特徴とする。これ以外の構造は、第２の実施形態の半導体装置２００と同様であるため、詳細な説明を省略する。
（第３の実施形態）
図４は、本発明の第３の実施形態の半導体装置の構成を示す断面模式図である。本実施形態の半導体装置４００は、第１の絶縁性バリア膜４１１に設けられる開口部が、下部電極を兼ねる第１の下層配線４０６と第１の層間絶縁膜４１０に跨って開口していることを特徴とする。これ以外の構造は、第２の実施形態の半導体装置２００と同様であるため、詳細な説明を省略する。
すなわち、抵抗変化素子４０１の下電極を兼ねる第１の下層配線４０６を構成する銅層４０６ａとバリアメタル４０６ｂ、第２の下層配線４０７を構成する銅層４０７ａとバリアメタル４０７ｂ、抵抗変化膜４０２、上部電極４０３を構成する第１の上部電極４０３ａと第２の上部電極４０３ｂ、第２の絶縁性バリア膜４０４、第２の層間絶縁膜４０５、上層配線４０８と一体のコンタクトプラグ４０９を構成する銅層４０８ａとバリアメタル４０８ｂ、第３の絶縁性バリア膜４１２は、半導体装置２００のこれらに対応する各部と同様である。
本実施形態の半導体装置４００の構造によれば、抵抗変化膜４０２が下部電極を兼ねる第１の下層配線４０６のエッジ部に接続する。これによりエッジ部における電界集中の効果によって、抵抗変化素子４０１のプログラミング電圧を下げることができるようになる。
図５は、本実施形態の半導体装置の構成を示す上面模式図である。下部電極を兼ねる第１下層配線５０１に開口部５０５が形成されている。開口部５０５に抵抗変化層および上部電極がドライエッチングにより形成され、さらに第２の絶縁性バリア膜５０４が形成される。上部電極は、上層配線と一体化しているコンタクトプラグ５０３と、第２の絶縁性バリア膜５０４を除去した部分で接続している。さらに、コンタクトプラグ５０３は第２の下層配線５０２とも直接接続する。
上層配線と一体化したコンタクトプラグ５０３を用いて、第２の上部電極（図４の４０３ｂ）と第２の下層配線５０２とを接続することによって、この間の接続抵抗を半減することができるようになる。さらに、図５のようなレイアウトにすることで、素子を微細化することができるようになる。第１の下層配線５０１と第２の下層配線５０２とをコンタクトプラグ５０３でコンパクトに接続することができるためである。
さらに、抵抗変化素子の上部電極（図４の４０３ｂ）をシリコン基板上のトランジスタに直接接続する場合、コンタクトプラグ５０３介して第２の下層配線５０２から下層に接続することができるようになる。そのため、チップ面積を小さくすることができるようになる。本実施形態では、第２の実施形態に比較して、さらに素子を微細化しチップ面積を小さくすることができる。
図９は、本実施形態の変形例の半導体装置の構成を示す断面模式図である。本変形例の半導体装置４００’は、抵抗変化膜４０２の側面と上部電極４０３の側面と、コンタクトプラグ４０９の側面との間に、第２の絶縁性バリア膜が存在しない点が、半導体装置４００と異なる。半導体装置４００’のその他の構造は、半導体装置４００と同様であるので説明は省略する。この構造が実現されるのは、下部電極４０６と上部電極４０３が第１の絶縁性バリア膜４１１によって物理的に分離されている。このため、コンタクトプラグ４０９の側面に第２の絶縁性バリア膜が存在せずに、コンタクトプラグ４０９と抵抗変化膜と４０２が側面で接した場合でも、上部電極４０３と下部電極４０６の短絡は発生しない。
以上のように、本実施形態によれば、抵抗変化素子の製造歩留りと信頼性を維持しつつ、高密度に抵抗変化素子を配置することが可能な半導体装置が実現する。
（第４の実施形態）
図６は、本発明の第４の実施形態の半導体装置の構成を示す断面模式図である。本実施形態の半導体装置６００は、第１の絶縁性バリア膜６１１に設けられる開口部が、下部電極を兼ねる第１の下層配線６０６と第１の層間絶縁膜６１０と第２の下層配線６０７とに跨って開口していることを特徴とする。これ以外の構造は、第２の実施形態の半導体装置２００と同様であるため、詳細な説明を省略する。
（第４の実施形態）
図６は、本発明の第４の実施形態の半導体装置の構成を示す断面模式図である。本実施形態の半導体装置６００は、第１の絶縁性バリア膜６１１に設けられる開口部が、下部電極を兼ねる第１の下層配線６０６と第１の層間絶縁膜６１０と第２の下層配線６０７とに跨って開口していることを特徴とする。これ以外の構造は、第２の実施形態の半導体装置２００と同様であるため、詳細な説明を省略する。
すなわち、抵抗変化素子６０１の下電極を兼ねる第１の下層配線６０６を構成する銅層６０６ａとバリアメタル６０６ｂ、第２の下層配線６０７を構成する銅層６０７ａとバリアメタル６０７ｂ、抵抗変化膜６０２、上部電極６０３を構成する第１の上部電極６０３ａと第２の上部電極６０３ｂ、第２の絶縁性バリア膜６０４、第２の層間絶縁膜６０５、上層配線６０８と一体のコンタクトプラグ６０９を構成する銅層６０８ａとバリアメタル６０８ｂ、第３の絶縁性バリア膜６１２は、半導体装置２００のこれらに対応する各部と同様である。
図７は、本実施形態の半導体装置の構成を示す上面模式図である。下部電極を兼ねる第１の下層配線７０１と第２の下層配線７０２とに跨って開口部７０５が形成されている。開口部７０５には抵抗変化層および上部電極がドライエッチングにより形成され、さらに第２の絶縁性バリア膜７０４が形成される。上部電極は、上層配線と一体化しているコンタクトプラグ７０３と、第２の絶縁性バリア膜７０４を除去した部分で接続している。さらに、コンタクトプラグ７０３は第２の下層配線７０２とも直接接続する。
図７に示すレイアウトとすることによって、上部電極（図６の６０３ｂ）とコンタクトプラグ７０３との接続面積を大きく維持しつつ、素子を微細化することができる。そのため、本実施形態では、第２や第３の実施形態に比較して、上部電極とコンタクトプラグ７０３との接続抵抗を小さくすることができるようになり、素子を微細化しチップ面積を小さくしやすくすることができる。
次に、本実施形態の半導体装置６００の構造の製造方法を詳細に説明する。図８Ａ〜図８Ｎは、半導体装置６００の製造工程を模式的に示した断面図である。
（図８Ａ） まず、半導体基板上に、層間絶縁膜２、絶縁性バリア膜３および層間絶縁膜４を順に形成する。ここでいう半導体基板とは、シリコンウエハなどの半導体基板そのものであってもよく、基板表面にトランジスタなどの半導体素子が形成されている基板であってもよい。例えば、層間絶縁膜２は膜厚３００ｎｍのシリコン酸化膜、絶縁性バリア膜３は膜厚３０ｎｍのＳｉＣＮ膜、層間絶縁膜４は膜厚２００ｎｍのＳｉＯＣ膜とすることができる。
続いて、リソグラフィ法を用いて、層間絶縁膜４、絶縁性バリア膜３に配線溝を形成する。このリソグラフィ法では、まず、層間絶縁膜４の上に所定のパターンのフォトレジストを形成するフォトレジスト形成処理を行う。さらに、積層された膜に対してフォトレジストをマスクにして異方性エッチングを行うドライエッチング処理、ドライエッチングにより配線溝を形成した後にレジストを除去する処理を行う。
その後、配線溝にバリアメタル６ａ、６ｂを介して金属５ａ、５ｂを埋め込んで下層配線２０ａ、２０ｂを形成する。バリアメタル６ａ、６ｂは、例えばＴａＮ（膜厚５ｎｍ）／Ｔａ（膜厚５ｎｍ）の積層膜である。金属５ａ、５ｂの材料は、例えば銅である。
（図８Ｂ） 続いて、下層配線２０ａ、２０ｂ表面の研磨を行い、下層配線２０ａ、２０ｂを含む層間絶縁膜４上に絶縁性バリア膜７を形成する。絶縁性バリア膜７は、例えば膜厚３０ｎｍのＳｉＣＮ膜である。
（図８Ｃ） 絶縁性バリア膜７の上にドライエッチング用のハードマスク８として、ＳｉＯ２膜４０ｎｍを形成する。
（図８Ｄ） 続いて、絶縁性バリア膜７であるＳｉＣＮ膜へ開口部を形成するために、ハードマスク８であるＳｉＯ２膜に開口部を形成する。
（図８Ｅ） 続いてＳｉＯ２をマスクに、絶縁性バリア膜７であるＳｉＣＮ膜の反応性ドライエッチングを行う。例えば反応性ドライエッチングは、ＣＦ４／Ａｒのガス流量＝２５：５０ｓｃｃｍ、圧力０．５３［Ｐａ］、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件で行うことができる。ソースパワーを低下、または基板バイアスを大きくすることでエッチング時のイオン性を向上させ、ＳｉＣＮ膜のテーパ形状角度を小さくすることができる。このとき、絶縁性バリア膜７の開口部の底の絶縁性バリア膜７の膜厚３０ｎｍに対して、３５ｎｍ相当のエッチングを行うことができる。
続いて、開口部の下面に露出した下層配線２０ａ、２０ｂの銅表面を清浄に保つため、減圧した雰囲気下で基板を３５０℃に加熱してもよい。この加熱は、銅表面のエッチバックをスパッタリング装置で行う場合、前記スパッタリング装置内に搭載されているヒートチャンバにて行うことができる。
あるいは、銅表面の清浄化を非反応性ガスを用いたＲＦエッチングでエッチバックを行う場合、Ａｒガスを用いてＡｒガス流量＝３０ｓｃｃｍ、圧力１．３［Ｐａ］、ソースパワー２９０Ｗ、基板バイアスパワー１３０Ｗの条件で行うことができる。ＲＦエッチング時間は、プラズマＣＶＤ法により形成したＳｉＯ２膜のエッチング量で定量化することができ、ＳｉＯ２膜換算で２ｎｍとすることができる。
（図８Ｆ） 次に、下層配線２０ａ、２０ｂを含む絶縁性バリア膜７上にイオン伝導層９を形成する。イオン伝導層９の形成は、次の通りである。まず、膜厚１ｎｍの金属Ｚｒ膜をＤＣスパッタリング法によって堆積する。次に、金属Ｚｒ膜上に固体電解質として、例えば、有機モノマーを原料として用いて作製した多孔質高分子膜を膜厚５ｎｍで、ＲＦプラズマＣＶＤ法によって堆積する。このとき、金属Ｚｒ膜は多孔質高分子膜の形成中に原料の分解によって発生する酸素プラズマによって酸化し酸化ジルコン膜となる。これにより、下層配線２０ａ、２０ｂの銅の酸化を防止することができる。
多孔質高分子膜を堆積するプラズマＣＶＤ法では、ＲＦ電力５０〜３００Ｗ、基板温度３５０℃、Ｈｅとの混合ガス、圧力１．０〜６．０［Ｔｏｒｒ］の条件で堆積することができる。
具体的には、１２インチ用プラズマＣＶＤリアクターにおいて、Ｈｅガス流量＝５００ｓｃｃｍ、圧力４００［Ｐａ］、ＲＦ電力８０Ｗの条件で膜を形成することができる。この条件下において、金属Ｚｒの膜厚に対する酸化ジルコンの膜厚を断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ、透過型電子顕微鏡）観察により確認した。膜厚１ｎｍの金属Ｚｒを堆積した場合に、膜厚２．０ｎｍの酸化ジルコンが形成されていることを確認した。また、装置の仕様によって酸素プラズマによる酸化力が激しい場合には、金属Ｚｒの膜厚を厚くすることで下層電極を兼用している下層配線２０ａ、２０ｂの酸化を防止することができる。
絶縁性バリア膜７上には必ずしもＺｒ膜を形成する必要はなく、Ｔｉ膜やＡｌ膜やＨｆ膜などであっても良い。あるいはＲＦ電力を下げたり、原料流量を増加させたりしてもよい。これにより、原料の分解が抑制され、酸素プラズマの発生が抑制され、下層配線２０ａ、２０ｂの酸化を抑えることができる。
（図８Ｇ） その後、イオン伝導層９上に第１の上部電極１０および第２の上部電極１１を順に形成する。第１の上部電極１０は、例えば、膜厚１０ｎｍのＲｕである。第２の上部電極１１は、例えば、膜厚２５ｎｍのＴａである。
第１の上部電極１０は、ＤＣスパッタリングによりＲｕをターゲットとしてＤＣパワー０．２ｋＷ、Ａｒガス圧力０．２７［Ｐａ］の条件で堆積することができる。また、第２の上部電極１１は、同じくＤＣスパッタリングによりＴａをターゲットとして同条件で堆積することができる。第１、第２の上部電極１０、１１も減圧下での堆積であるため、イオン伝導層９からの酸素の脱離を抑制するために室温で堆積する。
（図８Ｈ） 次に、第２の上部電極１１上にハードマスク膜１２、およびハードマスク膜１３を順に積層する。ハードマスク膜１２は、例えば、膜厚３０ｎｍのＳｉＣＮ膜である。ハードマスク膜１３は、例えば、膜厚１００ｎｍのＳｉＯ２膜である。
ハードマスク膜１２、１３は、プラズマＣＶＤ法を用いて堆積することができる。ハードマスク膜１２、１３は当該技術分野における一般的なプラズマＣＶＤ法を用いて形成することができる。成長温度は２００℃〜４００℃の範囲を選択することが可能である。
（図８Ｉ） 次に、ハードマスク膜１３上に、抵抗変化素子部であるイオン伝導層９、第１と第２の電極１０、１１をパターニングするためのフォトレジストを形成する。その後、当該フォトレジストをマスクとして、ハードマスク膜１２が表れるまでハードマスク膜１３をドライエッチングする。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する。
（図８Ｊ） その後、ハードマスク膜１３をマスクとして、ハードマスク膜１２、第２の上部電極１１、第１の上部電極１０、イオン伝導層９を連続的にドライエッチングする。
ハードマスク膜１３を用いたドライエッチングは、ハードマスク膜１２の上面または内部で停止していることが好ましい。この場合、固体電解質膜であるイオン伝導層９はハードマスク膜１２によってカバーされているため、酸素プラズマ中に暴露されることはない。また、第１の上部電極１０のＲｕも酸素プラズマに暴露されることがないため、第１の上部電極１０に対するサイドエッチの発生を抑制することができる。なお、ハードマスク膜１３のドライエッチングは、一般的な平行平板型のドライエッチング装置を用いることができる。
ハードマスク膜１２、第２上部電極１１、第１上部電極１０、イオン伝導層９および酸化ジルコン膜のそれぞれのエッチングは、平行平板型のドライエッチング装置を用いることができる。例えばＳｉＮ膜を用いたハードマスク膜１２のエッチングは、ＣＦ４／Ａｒのガス流量＝２５／５０ｓｃｃｍ、圧力０５３［Ｐａ］、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件で行うことができる。
また、第２の上部電極１１のＴａのエッチングは、Ｃｌ２ガス流量＝５０ｓｃｃｍにて圧力０．５３［Ｐａ］、ソースパワー４００Ｗ、基板バイアスパワー６０Ｗの条件で行うことができる。また、第１の上部電極１０のＲｕのエッチングは、Ｃｌ２／Ｏ２のガス流量＝５／４０ｓｃｃｍにて圧力０．５３［Ｐａ］、ソースパワー９００Ｗ、基板バイアスパワー１００Ｗの条件で行うことができる。
また、イオン伝導層９の固体電解質のエッチングは、Ｃｌ２／ＣＦ４／Ａｒのガス流量＝４５／１５／１５ｓｃｃｍ、圧力１．３［Ｐａ］、ソースパワー８００Ｗ、基板バイアスパワー６０Ｗの条件で行うことができる。特に、塩素ガスを用いることで、下層のＳｉＮとの選択比を高く維持したまま、サブトレンチなどの発生を抑制し、イオン伝導層９を加工することができる。このとき、下層配線２０ａ、２０ｂ上の絶縁性バリア膜７の残膜厚は２０〜３０ｎｍとなるよう調節することができる。
（図８Ｋ） 次に、ハードマスク膜１２、第２の上部電極１１、第１の上部電極１０、イオン伝導層９、絶縁性バリア膜７上に、第２のバリア絶縁膜１４を堆積する。第２の絶縁性バリア膜１４は、例えば、膜厚３０ｎｍのＳｉＮ膜である。
第２の絶縁性バリア膜１４は、ＳｉＨ４とＮ２を原料ガスとし、基板温度３００℃にて、ＲＦプラズマを用いて形成することができる。ＮＨ３やＨ２などの還元系のガスを用いないため、成膜直前の成膜ガス安定化工程において、イオン伝導層９の固体電解質膜の吸水成分を脱離することができる。このとき、第２の絶縁性バリア膜１４はＳｉＮ膜であって、サイドカバレッジ７０％以上で堆積することが好ましく、例えばＡＬＤ法やＰＥＡＬＤ法を用いることが好ましい。
このとき、絶縁性バリア膜７、第２の絶縁性バリア膜１４、およびハードマスク膜１２は、ＳｉＮ膜の単一材料とすることができる。これにより、抵抗変化素子の周囲をＳｉＮ膜で一体化して保護するので、界面の密着性が向上し、吸湿性や耐水性、酸素脱離耐性を向上でき、素子の歩留まりと信頼性を向上することができる。
（図８Ｌ） 次に、第２の絶縁性バリア膜１４上に、プラズマＣＶＤ法を用いて層間絶縁膜１５を堆積する。層間絶縁膜１５は、例えば、膜厚３００ｎｍのシリコン酸化膜である。次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて、層間絶縁膜１５を平坦化する。ここで、層間絶縁膜１５の平坦化では、層間絶縁膜１５の頂面から約３００ｎｍを削り取り、残膜を約１５０ｎｍとすることができる。このとき、層間絶縁膜１５のＣＭＰでは、コロイダルシリカ、あるいはセリア系のスラリーを用いて研磨することができる。
次に、層間絶縁膜１５上に、層間絶縁膜１６として、例えばＳｉＯＣ膜を膜厚１５０ｎｍで堆積する。
（図８Ｍ） 次に、層間絶縁膜１５、１６にコンタクトプラグを形成するため、デュアルダマシン法のビアファースト法を用いて、上層配線溝と一体化したビアホールを形成する。まず、フォトレジストを用いてビアホールをドライエッチングによって形成し、第２の絶縁性バリア膜１４の上面あるいは内部でエッチングを停止する。次に、フォトレジストをアッシングによって除去する。次に、第２の絶縁性バリア膜１４をエッチバックして、ビアホール底部の絶縁第２の絶縁性バリア膜１４を開口し、単一のビアホール内で第２の上部電極１１の上面と側面の一部、および下層配線２０ｂの上面を、同時に露出する。この時のドライエッチングは、ＣＦ４／Ａｒ／Ｏ２のガス流量＝４０／１０／５ｓｃｃｍ、圧力０５３［Ｐａ］、ソースパワー１０００Ｗ、基板バイアスパワー２０Ｗの条件で行うことができる。
第１の上部電極１０がルテニウムの場合、第２の絶縁性バリア膜１４によってルテニウムの側面が保護されていないと、エッチングガス中に含まれる酸素と反応してＲｕＯ４を形成し、サイドエッチングが入ってしまう問題が生じる。この場合、第１の上部電極１０の側面は第２の絶縁性バリア膜１４で覆われているため、ルテニウムはドライエッチングのガスに暴露されることはなく、酸化は防止される。
（図８Ｎ） 次に、配線溝にバリアメタル１７を介して金属１８を埋め込んでコンタクトプラグ２１を形成する。バリアメタル１７は、例えば、ＴａＮ（膜厚５ｎｍ）／Ｔａ（膜厚５ｎｍ）である。金属１８の材料は、例えば銅である。また、コンタクトプラグ２１は上層配線２２と一体で形成することができる。
続いて、上層配線２２の研磨を行い、上層配線２２を含む層間絶縁膜１６上に絶縁性バリア膜１９を形成する。絶縁性バリア膜１９は、例えば、膜厚３０ｎｍのＳｉＣＮ膜である。
本実施形態によれば、抵抗変化素子の製造歩留りと信頼性を維持しつつ、高密度に抵抗変化素子を配置することが可能な半導体装置が実現する。
なお、本実施形態では、抵抗変化膜に固体電解質や酸素欠損型ＲｅＲＡＭを用いる場合を説明したが、これらには限定されず、磁性体を用いた抵抗変化膜、あるいは相変化型抵抗変化膜など、抵抗変化膜として知られている他の膜を用いることもできる。
以上のように好適な実施形態に関連付けして本発明を説明したが、これらの実施形態は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではない。
例えば、本発明の背景となったＣＭＯＳ回路を有する半導体装置に関して、半導体基板上の銅配線部に抵抗変化素子を形成する場合について説明したが、本発明はこれに限定されるものではない。本発明は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、フラッシュメモリ、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏ Ｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体装置へ適用することができる。さらに、マイクロプロセッサなどの論理回路を有する半導体装置、あるいはメモリ回路と論理回路を同時に掲載したボードやパッケージの銅配線上へも適用することができる。
また、本発明は、半導体装置に対する電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）などの接合にも適用することができる。また、本発明ではスイッチ機能での実施形態を説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。
また、半導体装置の製造後の状態から、本発明の確認をすることができる。具体的には、半導体装置の断面をＴＥＭ観察し、多層配線層内に抵抗変化層が搭載されていることを確認する。さらに、断面ＴＥＭ観察により、抵抗変化層もしくは電極の側面に絶縁膜が形成されていることを確認する。さらに、その絶縁膜が基板に並行方向に延在していないことを確認し、層間絶縁膜として用いられていないことを確認する。さらにＴＥＭに加えＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ、エネルギー分散型Ｘ線分光法）、ＥＥＬＳ（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ−Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ、電子エネルギー損失分光法）などで組成分析を行うことで、使用材用の確認をすることができる。
具体的には、銅配線上に形成された機能素子が、本発明の実施形態に記載されている抵抗変化膜であることを確認する。加えて、第２の絶縁性バリア膜がＳｉＮ膜であるかを同定する場合には、上記組成分析を面分析で行うことが好ましい。
本発明は上記の実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。
また、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
付記
（付記１）
上部電極と、下部電極を兼ねる第１の下層配線と、前記上部電極と前記第１の下層配線との間に介在する抵抗変化膜と、第２の下層配線と、コンタクトプラグと、を有し、前記コンタクトプラグは、前記上部電極と前記第２の下層配線とに接続する、半導体装置。
（付記２）
前記第１の下層配線と前記第２の下層配線との間に層間絶縁膜を有し、
前記第１の下層配線と前記第２の下層配線と前記層間絶縁膜との上に第１の絶縁性バリア膜を有し、
前記第１の絶縁性バリア膜は、少なくとも前記第１の下層配線の上に開口部を有し、
前記抵抗変化膜は、前記開口部にて少なくとも前記第１の下層配線と接する、付記１記載の半導体装置。
（付記３）
前記上部電極の側面と前記抵抗変化膜の側面の双方の少なくとも一部に、前記コンタクトプラグの側面が接する、付記１または２記載の半導体装置。
（付記４）
前記上部電極の側面と前記コンタクトプラグとの間の少なくとも一部に、第２の絶縁性バリア膜が介在する、付記１または２記載の半導体装置。
（付記５）
前記第２の絶縁性バリア膜はＳｉＮ膜を含む、付記４記載の半導体装置。
（付記６）
前記上部電極はルテニウムを含む、付記１から５の内の１項記載の半導体装置。
（付記７）
前記上部電極は、前記抵抗変化膜に接する第１の上部電極と、前記第１の上部電極に前記抵抗変化膜と反対面で接する第２の上部電極とを有し、前記第１の上部電極はルテニウムを含み、前記第２の上部電極はタンタル、チタン、もしくはそれらの窒素化合物を含む、付記１から６の内の１項記載の半導体装置。
（付記８）
前記第１の上部電極の側面と前記コンタクトプラグとの間に前記第２の絶縁性バリア膜が介在する、付記７記載の半導体装置。
（付記９）
前記コンタクトプラグは上層配線と一体化したスリット型のコンタクトプラグである、付記１から８の内の１項記載の半導体装置。
（付記１０）
前記コンタクトプラグは、外周部をバリアメタルで覆われた銅を有する、付記１から９の内の１項記載の半導体装置。
（付記１１）
前記抵抗変化膜は固体電解質を有する、付記１から１０の内の１項記載の半導体装置。
（付記１２）
半導体基板上に形成した第１の層間絶縁膜に、第１の下層配線と第２の下層配線を形成し、
前記第１の下層配線と前記第２の下層配線と前記第１の層間絶縁膜との上に、少なくとも前記第１の下層配線が露出する開口部を有する第１の絶縁性バリア膜を形成し、
前記開口部を介して、少なくとも前記第１の下層配線上に、抵抗変化膜、上部電極を順次形成し、
少なくとも前記上部電極の側面に第２の絶縁性バリア膜を形成し、
前記第２の絶縁性バリア膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜および前記第２の絶縁性バリア膜にビアホールを形成して、前記ビアホール底部に前記上部電極と前記第２の下層配線とを露出し、
前記ビアホールに前記上部電極と前記第２の下層配線とに接続するコンタクトプラグを形成する、半導体装置の製造方法。
（付記１３）
前記上部電極はルテニウムを含む、付記１２記載の半導体装置の製造方法。
（付記１４）
前記第２の絶縁性バリア膜はＳｉＮ膜を含む、付記１２または１３記載の半導体装置の製造方法。
（付記１５）
前記第２の絶縁性バリア膜は、サイドカバレッジ７０％以上で堆積する、付記１２から１４の内の１項記載の半導体装置の製造方法。
（付記１６）
前記コンタクトプラグは上層配線と一体化したスリット型のコンタクトプラグである、付記１２から１５の内の１項記載の半導体装置の製造方法。
（付記１７）
前記コンタクトプラグは、外周部をバリアメタルで覆われた銅を有する、付記１２から１６の内の１項記載の半導体装置の製造方法。
（付記１８）
前記抵抗変化膜は固体電解質を有する、付記１２から１７の内の１項記載の半導体装置の製造方法。
（付記１）
上部電極と、下部電極を兼ねる第１の下層配線と、前記上部電極と前記第１の下層配線との間に介在する抵抗変化膜と、第２の下層配線と、コンタクトプラグと、を有し、前記コンタクトプラグは、前記上部電極と前記第２の下層配線とに接続する、半導体装置。
（付記２）
前記第１の下層配線と前記第２の下層配線との間に層間絶縁膜を有し、
前記第１の下層配線と前記第２の下層配線と前記層間絶縁膜との上に第１の絶縁性バリア膜を有し、
前記第１の絶縁性バリア膜は、少なくとも前記第１の下層配線の上に開口部を有し、
前記抵抗変化膜は、前記開口部にて少なくとも前記第１の下層配線と接する、付記１記載の半導体装置。
（付記３）
前記上部電極の側面と前記抵抗変化膜の側面の双方の少なくとも一部に、前記コンタクトプラグの側面が接する、付記１または２記載の半導体装置。
（付記４）
前記上部電極の側面と前記コンタクトプラグとの間の少なくとも一部に、第２の絶縁性バリア膜が介在する、付記１または２記載の半導体装置。
（付記５）
前記第２の絶縁性バリア膜はＳｉＮ膜を含む、付記４記載の半導体装置。
（付記６）
前記上部電極はルテニウムを含む、付記１から５の内の１項記載の半導体装置。
（付記７）
前記上部電極は、前記抵抗変化膜に接する第１の上部電極と、前記第１の上部電極に前記抵抗変化膜と反対面で接する第２の上部電極とを有し、前記第１の上部電極はルテニウムを含み、前記第２の上部電極はタンタル、チタン、もしくはそれらの窒素化合物を含む、付記１から６の内の１項記載の半導体装置。
（付記８）
前記第１の上部電極の側面と前記コンタクトプラグとの間に前記第２の絶縁性バリア膜が介在する、付記７記載の半導体装置。
（付記９）
前記コンタクトプラグは上層配線と一体化したスリット型のコンタクトプラグである、付記１から８の内の１項記載の半導体装置。
（付記１０）
前記コンタクトプラグは、外周部をバリアメタルで覆われた銅を有する、付記１から９の内の１項記載の半導体装置。
（付記１１）
前記抵抗変化膜は固体電解質を有する、付記１から１０の内の１項記載の半導体装置。
（付記１２）
半導体基板上に形成した第１の層間絶縁膜に、第１の下層配線と第２の下層配線を形成し、
前記第１の下層配線と前記第２の下層配線と前記第１の層間絶縁膜との上に、少なくとも前記第１の下層配線が露出する開口部を有する第１の絶縁性バリア膜を形成し、
前記開口部を介して、少なくとも前記第１の下層配線上に、抵抗変化膜、上部電極を順次形成し、
少なくとも前記上部電極の側面に第２の絶縁性バリア膜を形成し、
前記第２の絶縁性バリア膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜および前記第２の絶縁性バリア膜にビアホールを形成して、前記ビアホール底部に前記上部電極と前記第２の下層配線とを露出し、
前記ビアホールに前記上部電極と前記第２の下層配線とに接続するコンタクトプラグを形成する、半導体装置の製造方法。
（付記１３）
前記上部電極はルテニウムを含む、付記１２記載の半導体装置の製造方法。
（付記１４）
前記第２の絶縁性バリア膜はＳｉＮ膜を含む、付記１２または１３記載の半導体装置の製造方法。
（付記１５）
前記第２の絶縁性バリア膜は、サイドカバレッジ７０％以上で堆積する、付記１２から１４の内の１項記載の半導体装置の製造方法。
（付記１６）
前記コンタクトプラグは上層配線と一体化したスリット型のコンタクトプラグである、付記１２から１５の内の１項記載の半導体装置の製造方法。
（付記１７）
前記コンタクトプラグは、外周部をバリアメタルで覆われた銅を有する、付記１２から１６の内の１項記載の半導体装置の製造方法。
（付記１８）
前記抵抗変化膜は固体電解質を有する、付記１２から１７の内の１項記載の半導体装置の製造方法。
この出願は、２０１４年５月２９日に出願された日本出願特願２０１４−１１１１０９を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明は、半導体集積回路、半導体デバイスおよびその製造方法に利用可能である。
１００、２００、４００、４００’、６００ 半導体装置
２０１、４０１、６０１ 抵抗変化素子
１０２、２０２、４０２、６０２ 抵抗変化膜
１０１、２０３、４０３、６０３ 上部電極
２０３ａ、４０３ａ、６０３ａ 第１の上部電極
２０３ｂ、４０３ｂ、６０３ｂ 第２の上部電極
２０４、４０４、６０４ 第２の絶縁性バリア膜
１０３、２０６、４０６、６０６ 第１の下層配線
１０４、２０７、４０７、６０７ 第２の下層配線
２０８、４０８、６０８ 上層配線
２０６ａ、４０６ａ、６０６ａ、２０７ａ、４０７ａ、６０７ａ、２０８ａ、４０８ａ、６０８ａ 銅層
２０６ｂ、４０６ｂ、６０６ｂ、２０７ｂ、４０７ｂ、６０７ｂ、２０８ｂ、４０８ｂ、６０８ｂ バリアメタル
１０５、２０９、４０９、６０９ コンタクトプラグ
２０５、４０５、６０５ 第２の層間絶縁膜
２１０、４１０、６１０ 第１の層間絶縁膜
２１１、４１１、６１１ 第１の絶縁性バリア膜
２１２、４１２、６１２ 第３の絶縁性バリア膜
３０１、５０１、７０１ 第１の下層配線
３０２、５０２、７０２ 第２の下層配線
３０３、５０３、７０３ コンタクトプラグ
３０４、５０４、７０４ 第２の絶縁性バリア膜
３０５、５０５、７０５ 開口部
２、４、１５、１６ 層間絶縁膜
３、７、１９ 絶縁性バリア膜
５ａ、５ｂ、１８ 金属
６ａ、６ｂ、１７ バリアメタル
８、１２、１３ ハードマスク
９ イオン伝導層
１０ 第１の上部電極
１１ 第２の上部電極
１４ 第２の絶縁性バリア膜
２０ａ、２０ｂ 下層配線
２１ コンタクトプラグ
２２ 上層配線
２０１、４０１、６０１ 抵抗変化素子
１０２、２０２、４０２、６０２ 抵抗変化膜
１０１、２０３、４０３、６０３ 上部電極
２０３ａ、４０３ａ、６０３ａ 第１の上部電極
２０３ｂ、４０３ｂ、６０３ｂ 第２の上部電極
２０４、４０４、６０４ 第２の絶縁性バリア膜
１０３、２０６、４０６、６０６ 第１の下層配線
１０４、２０７、４０７、６０７ 第２の下層配線
２０８、４０８、６０８ 上層配線
２０６ａ、４０６ａ、６０６ａ、２０７ａ、４０７ａ、６０７ａ、２０８ａ、４０８ａ、６０８ａ 銅層
２０６ｂ、４０６ｂ、６０６ｂ、２０７ｂ、４０７ｂ、６０７ｂ、２０８ｂ、４０８ｂ、６０８ｂ バリアメタル
１０５、２０９、４０９、６０９ コンタクトプラグ
２０５、４０５、６０５ 第２の層間絶縁膜
２１０、４１０、６１０ 第１の層間絶縁膜
２１１、４１１、６１１ 第１の絶縁性バリア膜
２１２、４１２、６１２ 第３の絶縁性バリア膜
３０１、５０１、７０１ 第１の下層配線
３０２、５０２、７０２ 第２の下層配線
３０３、５０３、７０３ コンタクトプラグ
３０４、５０４、７０４ 第２の絶縁性バリア膜
３０５、５０５、７０５ 開口部
２、４、１５、１６ 層間絶縁膜
３、７、１９ 絶縁性バリア膜
５ａ、５ｂ、１８ 金属
６ａ、６ｂ、１７ バリアメタル
８、１２、１３ ハードマスク
９ イオン伝導層
１０ 第１の上部電極
１１ 第２の上部電極
１４ 第２の絶縁性バリア膜
２０ａ、２０ｂ 下層配線
２１ コンタクトプラグ
２２ 上層配線
Claims (9)
- 上部電極と、下部電極を兼ねる第１の下層配線と、前記上部電極と前記第１の下層配線との間に介在する抵抗変化膜と、第２の下層配線と、コンタク卜プラグと、を有し、
前記コンタク卜プラグは、前記上部電極と前記第２の下層配線とに接続し、
前記第１の下層配線と前記第２の下層配線との間に層間絶縁膜を有し前記第１の下層配線と前記第２の下層配線と前記層間絶縁膜との上に第１の絶縁性バリア膜を有し、
前記第１の絶縁性バリア膜は、前記第１の下層配線のエッジ部と前記層間絶縁膜に跨って開口部を有し、
前記抵抗変化膜は、前記開口部にて前記エッジ部を含む第１の下層配線と前記層間絶縁膜に接する、半導体装置。
- 前記上部電極の側面と前記抵抗変化膜の側面の双方の少なくとも一部に、前記コンタクトプラグの側面が接する、請求項１記載の半導体装置。
- 前記上部電極の側面と前記コンタク卜プラグとの間の少なくとも一部に、第２の絶縁性バリア膜が介在する、請求項１または２記載の半導体装置。
- 前記第２の絶縁性バリア膜はＳｉＮ膜を含む、請求項３記載の半導体装置。
- 前記上部電極はルテニウムを含む、請求項１から４の内の１項記載の半導体装置。
- 前記上部電極は、前記抵抗変化膜に接する第１の上部電極と、前記第１の上部電極に前記抵抗変化膜と反対面で接する第２の上部電極とを有し、前記第１の上部電極はルテニウムを含み、前記第２の上部電極はタンタル、チタン、もしくはそれらの窒素化合物を含む、請求項１から５の内の１項記載の半導体装置。
- 前記コンタクトブラグは上層配線と一体化したスリット型のコンタク卜プラグである、請求項１から６の内の１項記載の半導体装置。
- 前記抵抗変化膜は固体電解質を有する、請求項１から７の内の１項記載の半導体装置。
- 半導体基板上に形成した第１の層間絶縁膜に、第１の下層配線と第２の下層配線を形成し、
前記第１の下層配線と前記第２の下層配線と前記第１の層間絶縁膜との上に、前記第１の下層配線のエッジ部と前記第１の層間絶縁膜が露出する開口部を有する第１の絶縁性バリア膜を形成し、
前記開口部を介して、前記エッジ部を含む第１の下層配線上及び前記第１の層間絶縁膜上に、抵抗変化膜、上部電極を順次形成し、
少なくとも前記上部電極の側面に第２の絶縁性バリア膜を形成し、
前記第２の絶縁性バリア膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜および前記第２の絶縁性バリア膜にビアホールを形成して、前記ビアホール底部に前記上部電極と前記第２の下層配線とを露出し、
前記ビアホールに前記上部電極と前記第２の下層配線とに接続するコンタク卜プラグを形成する、半導体装置の製造方法。
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