JP2023507251A - 堅牢な抵抗性ランダム・アクセス・メモリ接続のための自己整合的なエッジ・パッシベーション - Google Patents
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Abstract
【課題】 堅牢な抵抗性ランダム・アクセス・メモリ接続のための自己整合的なエッジ・パッシベーションを提供する。【解決手段】 抵抗性ランダム・アクセス・メモリ（ＲＲＡＭ）構造は、それぞれ第１及び第２の金属接続ラインで電気的に結合された頂部及び底部電極であって、第１及び第２の金属接続ラインがＲＲＡＭ構造に電気的接続を提供する。抵抗性スイッチング材料の層が、ＲＲＡＭ構造の頂部及び底部電極の間に配設される。抵抗性スイッチング材料は、少なくとも電場及び熱の影響下で測定可能な抵抗変化を示す。電体スペーサが、ＲＲＡＭ構造の底部電極の側壁に形成される。ＲＲＡＭ構造は、さらに、誘電体スペーサの上側面上に形成され、かつ頂部電極の側壁の少なくとも部分を覆うパッシベーション層を含む。パッシベーション層は、第１の金属接続ラインに自己整合する。【選択図】 図３
Description
本発明は、一般に電気、電子及びコンピュータ技術に関し、より具体的には、抵抗性ランダム・アクセス・メモリに関する。
抵抗性ランダム・アクセス・メモリ（ＲＲＡＭ、又はＲｅＲＡＭ）は、よりスケーラブルで、高密度、及び高性能の不揮発性ストレージ・ソリューションについての有望な技術と考えられている。ＲＲＡＭは、具体的にはニューロ・モルフィック・コンピューティングのための電気的シナプス・デバイス、又はメムリスタとして使用するために好ましい。ニューロ・モルフィック・エンジニアリングは、例えば、生物学、物理、数学、コンピュータ・サイエンス及び電子工学を含む多数の技術分野からの着想を、生物学的神経システムに基づいた物理的アーキテクチャ及び設計原理の人工知能システムを構築するために引き入れる。ニューロ・モルフィック・コンピューティング・アプリケーションにおいては、抵抗性メモリ・デバイスは、デバイス抵抗の形態において接続重みを表すプリ・ニューロンと、ポスト・ニューロンとの間の接続（すなわち、シナプス）として使用することができる。
人工ニューラル・システム・アプリケーションにおいては、多数のプリ・ニューロン及びポスト・ニューロンがＲＲＡＭｓのクロスバー・アレイを通して接続されることができ、これは、完全に接続されたニューラル・ネットワークを自然的に表現する。大規模なクロスバー・アレイを作るため、ラインを横切る電圧低下を最小限にするため、ライン抵抗をできるだけ下げることが好ましい。この理由のため、銅ラインが好ましい。しかしながら、ＲＲＡＭピラー内での銅ラインの集積は、顕著な設計及び信頼性の課題を提示する。
ＲＲＡＭピラー／スタックは、典型的には、窒化チタン（ＴｉＮ）電極を、相補型金属酸化物半導体（ＣＭＯＳ）プロセス・フローとの互換性のために含む。銅ダマシーン・プロセスにＲＲＡＭデバイスを一体化することは、ＴｉＮハードマスクの除去の間スタックを保護するため、追加的な金属マスク層（例えば、窒化タンタル（ＴａＮ））をＲＲＡＭスタックの頂部上に必要とする。追加的に、クロスバー・アレイ内の銅ビアの寸法は、典型的にはＲＲＡＭピラーのそれらよりも大きいので、一般的に側壁保護が要求される。従来のスペーサは、しばしばビア開口の形成の間にダメージを受け、それによって、引き続くＴｉＮのウェット・エッチングのため好ましくないウィーク・スポットを生成する。したがって、上述した課題に対応する技術が必要とされている。
第１の側面から見ると、本発明は、抵抗性ランダム・アクセス・メモリ（ＲＲＡＭ）を提供し：それぞれ第１及び第２の金属接続ラインで電気的に結合された頂部及び底部電極であって、前記第１及び第２の金属接続ラインが前記ＲＲＡＭ構造に電気的接続を提供し；前記頂部及び底部電極の間に配設された抵抗性スイッチング材料の層であって、前記抵抗性スイッチング材料が少なくとも電場及び熱の少なくとも１つの影響下で測定可能な抵抗変化を示し；前記底部電極の側壁に形成された誘電体スペーサと；前記誘電体スペーサの上側面上に形成され、かつ前記頂部電極の側壁の少なくとも一部分を覆うパッシベーション層とを含み、前記パッシベーション層が前記第１の金属接続ラインに自己整合する。
第１の側面から見ると、本発明は、抵抗性ランダム・アクセス・メモリ（ＲＲＡＭ）を形成する方法を提供し、本方法は：第１の金属接続ラインの上側面上に底部電極を形成すること；前記底部電極の上側面の少なくとも一部分上に抵抗性スイッチング材料の層を形成することであって、前記抵抗性スイッチング材料が少なくとも電場及び熱の少なくとも１つの影響下で測定可能な抵抗変化を示し；前記抵抗性スイッチング材料の層の上側面上に頂部電極を形成すること；少なくとも前記底部電極の側壁上に形成された誘電体スペーサを形成すること；及び前記底部電極の少なくとも側壁上に形成された誘電体スペーサを形成すること；及び電極の側壁の少なくとも一部分を覆うパッシベーション層を形成することであって、前記パッシベーション層が前記頂部電極に電気的に接続する第２の金属接続ラインに自己整合する。
本発明は、１つ又はそれ以上の実施形態に示されるように、抵抗性ランダム・アクセス・メモリ（ＲＲＡＭ）構造及びＲＲＡＭ構造を製造するための方法を利益的に提供し、この方法は、低下した接続抵抗を提供し、クロスバー・アレイに使用するために特に効果的である。１つ又はそれ以上の実施形態においては、ＲＲＡＭ構造は、ＲＲＡＭ構造の少なくとも底部電極を取り囲む自己整合的なパッシベーションの特徴を含む。パッシベーションの特徴は、クロスバー・アレイ内の上側電極と、下側電極とを接続するためのビアを形成するために使用するディープ・エッチングの間に発生する可能性のある、ＲＲＡＭ側壁スペーサの浸食にも関わらず、上側金属ラインが底部電極にショートすることを利益的に防止する。
本発明の実施形態によれば、ＲＲＡＭ構造は、それぞれ第１及び第２の金属接続ラインに電気的に結合された頂部及び底部電極を含み、第１及び前記第２の金属接続ラインが、ＲＲＡＭ構造への電気的接続を提供する。抵抗性スイッチング材料の層は、ＲＲＡＭ構造の頂部及び底部電極の間に配設される。抵抗性スイッチング材料は、少なくとも電界、又は熱、又はそれらの両方の影響下で測定可能な抵抗変化を示す。誘電体スペーサは、ＲＲＡＭ構造の少なくとも底部電極の側壁上に形成される。ＲＲＡＭ構造は、さらに、誘電体スペーサの上側面上に形成され、かつ頂部電極の側壁の少なくとも一部分を覆うパッシベーション層を含む。パッシベーション層は、第１の金属接続ラインと自己整合される。
本発明の実施形態によれば、ＲＲＡＭ構造を形成する方法は：第１の金属接続ラインの上側面上に底部電極を形成すること；前記底部電極の上側面の少なくとも一部上に抵抗性スイッチング材料の層を形成することであって、前記抵抗性スイッチング材料が少なくとも電場及び熱の少なくとも１つの影響下で測定可能な抵抗変化を示し；前記抵抗性スイッチング材料の層の上側面上に頂部電極を形成すること；少なくとも前記底部電極の側壁上に誘電体スペーサを形成すること；及び前記誘電体スペーサの上側面上に形成され、かつ前記頂部電極の側壁の少なくとも一部分を覆うパッシベーション層を形成することであって、前記パッシベーション層が前記頂部電極に電気的に接続する第２の金属接続ラインに自己整合する。
本明細書において使用される“容易にする”とは、動作を実行すること、動作が行われることを容易にすること、アクションの遂行を支援すること、又は動作が遂行されるように仕向けることを含む。したがって、実施例のみの目的により、及び限定することなく、半導体製造方法のコンテキストにおいて、１つのエンティティにより遂行されるステップは、もう１つのエンティティにより行われる動作を容易にして、所望の動作に仕向けるか、又は支援する。疑義を避けるため、動作者が動作を遂行することなく動作を容易にする場合、動作は、それにもかかわらずいくつかのエンティティ、又はエンティティの組み合わせにより遂行される。
本発明の技術は、実質的に利益的な技術的効果を提供することができる。実施例のみの目的により、及び限定ではなく、本発明の実施形態によるＲＲＡＭ構造、又はＲＲＡＭ構造の製造、又はそれらの両方は、以下の利点の１つ又はそれ以上を提供することができる。
・ＲＲＡＭ構造と、対応する金属接続ラインとの間の低下した接続抵抗
・ＲＲＡＭ構造の電極と、対応する金属接続ラインとの間の電気的ショートの低減された可能性
・クロスバー・アレイ内に形成された金属接続ラインに使用される銅ダマシーン・プロセッシングを有するＣＭＯＳプロセッシングを使用して、ＲＲＡＭ構造の集積化を容易にすること
・ＲＲＡＭピラーのサイズを、対応するコンタクトのサイズ以下のスケーリングすることを可能とすること
・ＲＲＡＭ構造と、対応する金属接続ラインとの間の低下した接続抵抗
・ＲＲＡＭ構造の電極と、対応する金属接続ラインとの間の電気的ショートの低減された可能性
・クロスバー・アレイ内に形成された金属接続ラインに使用される銅ダマシーン・プロセッシングを有するＣＭＯＳプロセッシングを使用して、ＲＲＡＭ構造の集積化を容易にすること
・ＲＲＡＭピラーのサイズを、対応するコンタクトのサイズ以下のスケーリングすることを可能とすること
本発明のこれら及び他の特徴は、添付する図面との関連において読まれるべき、その例示的な実施形態の詳細な説明から明らかとなるであろう。
以下の図面は、限定ではなく、実施例の目的のみにより提供され、同様の参照符号（使用される場合）は、いくつかの図面を通して対応する要素を示す。
図中の要素は、簡略化及び明確化のために示されていることについて理解されるべきである。市販の好ましい実施形態において有用、又は必要な可能性のある、普通の、よく理解された要素は、図示する実施形態の図面を隠さないことを容易にするため図示されていない可能性がある。
本発明の原理は、その１つ又はそれ以上の実施形態において示されるように、例示的な抵抗性ランダム・アクセス・メモリ（ＲＲＡＭ、又はＲｅＲＡＭ）構造、及び具体的にはＲＲＡＭ構造が例えばクロスバー・アレイにおいて使用される場合、接続抵抗を低下させるための自己整合的なエッジ・パッシベーションを有するそのような構造を製造するための方法が、本明細書において説明されるであろう。しかしながら、本発明は、本明細書で図面的に示し、かつ説明される特定の構造、又は方法、又はそれら両方に限定されないことについて認識されるべきである。むしろ、本明細書の教示を受けた当業者に対し、種々の修正が請求項の発明の範囲内である示された実施形態について成しえることについて認識されるであろう。すなわち、示され、かつ説明された実施形態に関して全く限定する意図は無く、又は推定されるべきではない。
図１は、基本的なＲＲＡＭセル１００の少なくとも一部分を示す斜視図である。ＲＲＡＭセル１００は、ワード・ラインとすることができる底部導電体１０２と、ビット・ラインとすることができるトップ導電体１０４との間に配置される。ＲＲＡＭセル１００は、ＲＲＡＭセルの底部電極１０８と、頂部電極１１０との間に挟まれた薄い抵抗性スイッチング材料１０６の接合を含む。窒化チタン（ＴｉＮ）は、しばしば底部及び頂部電極１０８、１１０のために使用され、金属酸化物（例えば、酸化ハフニウム（ＨｆＯ）が、しばしば抵抗性サンドウィッチ材料１０６として使用される。ＲＲＡＭのスイッチング効果は、スイッチング材料１０６内の欠陥の生成を含み、これは酸素欠損（すなわち、酸素が除去された酸化物結合の位置）として参照することができ、これが電界の影響下で電荷を与え、かつドリフトすることができ、この電界は、印加されたバイアス電位１１２、又は熱により生成される可能性がある。この印加電界、又は熱は、半導体内の電子及びホールの移動に調和した仕方で、スイッチング材料１０６内における酸素イオンの運動及び欠損を生じさせ、これが今度はデバイスの抵抗の測定可能な変化を生じさせる。
図２は、本発明の側面が使用することができるクロスバー・アレイ２００の少なくとも一部分を示す斜視図である。クロスバー・アレイ２００は、複数のＲＲＡＭセル２０２を含み、それぞれのＲＲＡＭセルが対応するワード・ラインとすることができる底部導電体２０４と、ビット・ラインとすることができる頂部導電体２０６との固有の交差部の間に配置される。明示的に示さないが（しかしながら、暗黙的に）、セル選択デバイス（例えばトランジスタ、又はダイオード）は、一般にそれぞれのＲＲＡＭセル２０２と、対応する頂部、又は底部導電体２０６、２０４の間に列となって接続されていて、個別的なセルへの選択的なアクセスのため機能する。底部導電体２０４は、好ましくは例えば層間誘電体層（ＩＬＤ）といった基板２０８上に配置されている。
以前に述べたように、大規模なクロスバー・アレイを製造するためには、アレイ内のライン抵抗を低下させて、ラインを横切る電圧低下を最小にすることが望ましい。この目的を達成するため、銅が、例えば銅ダマシーン・プロセスを使用することによってクロスバー・アレイ内に底部及び頂部導電体を形成するために好ましく使用される。しかしながら、ＲＲＡＭを銅ダマシーン・プロセスに一体化することは、ＲＲＡＭデバイスの信頼性及びコストに顕著な影響を有するいくつかの課題を提示する。
以前に述べたように、ＲＲＡＭピラーは、典型的には、ＣＭＯＳプロセス・フローとの互換性のため、ＴｉＮ電極を含む。銅ダマシーン・プロセッシングは、マスクとしてＴｉＮを使用するので、ＴｉＮマスクが銅ダマシーン・プロセスの間に選択的に除去される場合、ＲＲＡＮピラーのＴｉＮ電極もまた、エッチングされる。したがって、銅ダマシーン・プロセスにＲＲＡＭを組み込むことは、一般に銅ダマシーンのＴｉＮハードマスク除去の間にエッチングされることからＲＲＡＭピラーの頂部電極を保護するため、ＲＲＡＭピラーの頂部の上に形成される追加的なバリヤ層が必要である。
銅ダマシーン・プロセッシングにＲＲＡＭを一体化することにおけるもう１つの課題は、上側銅ラインの寸法は、典型的には、ＲＲＡＭピラーのそれらよりもずっと大きく、上側銅ラインが、ＲＲＡＭピラーの側面を超えて延び、かつその周りを覆う傾向があるので、ＲＲＡＭピラーの上側銅ラインと、底部電極との間の電気的ショートの可能性を増加することである。誘電体スペーサは、したがってＲＲＡＭピラーの側壁にしばしば形成されて、ＲＲＡＭピラーの上側銅ラインが底部電極に電気的に接続することを防止する。しかしながら、従来の側壁スペーサは、しばしばビア開口を形成するために使用されるエッチングの間に損傷され、それによってＴｉＮウェット・エッチングについては所望されないウィーク・スポットを生成する。これは、ＲＲＡＭクロスバー・アレイの収率低下を生じさせる。
本発明の実施形態は、ＲＲＡＭを銅ダマシーン・プロセッシングに一体化することに対する少なくとも上述した課題を有利に取り去る新規なＲＲＡＭピラー構造を提供する。ここで、図３を参照すると、断面図は、本発明の実施形態による対応する銅ラインに一体化された例示的なＲＲＡＭピラー構造３００の少なくとも一部分を示す。ＲＲＡＭピラー構造３００は、例えば、クロスバー・アレイのＲＲＡＭ領域に配置することができる。ＲＲＡＭピラー構造３００は、１つ又はそれ以上の実施形態では銅を含む下側金属ライン（Ｆ２）３０２、１つ又はそれ以上の実施形態ではまた銅を含む上側金属ライン（Ｆ３）３０４、及び図示するように下側及び上側金属ラインの間に配置されたＲＲＡＭピラー（すなわち、スタック）を含む。下側金属ライン３０２及び上側金属ライン３０４は、銅ダマシーン・プロセッシングを使用して形成することができ、１つ又はそれ以上の実施形態においては層間誘電体層（ＩＬＤ）である誘電体層３０６によって取り囲まれている。誘電体層３０６は、例えば、二酸化ケイ素、又は代替的な低ｋ材料を含むことができる。
銅ダマシーン・プロセッシングのコンテキストにおいては、下側金属ライン３０２及び上側金属ライン３０４のそれぞれは、好ましくはそれぞれバリヤ層３０８及び３１０によって取り囲まれていて、銅が周囲の誘電体層３０６へと拡散することを防止する。バリヤ層３０８、３１０は、好ましくは、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ＴｉＮなどを含むが、本発明の実施形態は、如何なる特定のバリヤ材料に限定されることはない。
カプセル化層３１２（例えば窒化ケイ素（ＳｉＮ））は、下側金属ライン３０２上に、かつ好ましくはこの構造を横切って延びるように堆積されるが、図３には明示的に示されていない。その後、開口がカプセル化層３１２の事前規定された領域を通してエッチングされて、下側の下側金属ライン３０２を露出する。ＲＲＡＭピラーは、下側金属ライン３０２の上側面の少なくとも一部分上のカプセル化層３１２内の開口に対応する頂部の上に形成される。
１つ又はそれ以上の実施形態においては、ＲＲＡＭピラーは、多層の底部電極及び多層の頂部電極を含む。いくつかの好ましい実施形態においては、ＲＲＡＭピラーの頂部及び底部電極は、２層電極であるが、本発明の実施形態は、２層を有する電極に限定されない。特に、ＲＲＡＭピラーの底部電極は、下側金属ライン３０２の上側面上に直接形成された本実施例ではＴａＮとすることができる第１の金属、又は金属窒化物層３１４及び第１の金属窒化物層の上側面上に形成された本実施例ではＴｉＮとすることができる第２の金属／金属窒化物層３１６を含む。同様に、この例示的な実施形態のＲＲＡＭピラーの頂部電極は、本実施例ではＴｉＮとすることができる第１の金属、又は金属窒化物層３１８及び本実施例ではＴａＮとすることができる第２の金属／金属酸化物層３２０を含む。第２の金属／金属酸化物（ＴａＮ）層３２０は、上側金属ライン３０４に電気的に直接接続する。ＲＲＡＭピラーの頂部及び底部電極を形成するすべての材料層は、金属窒化物を含む必要がないことについて認識されたい。例えば、１つ又はそれ以上の実施形態においては、頂部電極を形成する少なくとも１つの層は、ＴｉＮを含み、頂部電極の他の層は、タングステン（Ｗ）、イリジウム（Ｉｒ）などといった金属を含む。
ＲＲＡＭピラーは、さらに底部及び頂部電極の間に配設された金属酸化物層３２２を含む。より具体的には、金属酸化物層３２２は、底部電極の第２の金属窒化物層３１６の上側面の少なくとも一部分上に形成され、かつ頂部電極の第１の金属窒化物層３１８は、金属酸化物層３２２の上側面の少なくとも一部分上に形成されている。抵抗性スイッチング材料として使用される金属酸化物層３２２は、１つ又はそれ以上の実施形態においては、酸化ハフニウム（ＨｆＯ）を含むが、本発明の実施形態は、特定のスイッチング材料に限定されない。
誘電体スペーサ３２４は、好ましくはＲＲＡＭピラーの側壁上に形成されて、ＲＲＡＭピラーの底部電極のＴｉＮ層３１６を覆う。側壁スペーサ３２４は、１つ又はそれ以上の実施形態においては、窒化ケイ素（ＳｉＮ）を含み、上側金属ライン３０４の形成の間、ＲＲＡＭピラーを適切に保護しない。この結果、パッシベーション層３２６が多層頂部電極３１８、３２０の少なくとも一部分を覆う側壁スペーサ３２４上に形成される。側壁スペーサ３２４は、パッシベーション層３２６がＲＲＡＭピラーの金属酸化物層３２２、又は多層底部電極３１４、３１６に接続しない（すなわち、電気的に分離される）ようにして構成される。
関心のある示した領域３２８に示されるように、パッシベーション層３２６は、上側金属ライン３０４に自己整合的しているので、上側金属ラインの縁部は、パッシベーション層を超えて延びず、かつそれによってＲＲＡＭピラーの電気的ショートを生成させるようにＲＲＡＭピラーの周りを覆わない。自己整合的なパッシベーション層３２６は、１つ又はそれ以上の実施形態においては誘電体材料を含む。代替的な実施形態では、パッシベーション層３２６は、ＲＲＡＭピラーの金属酸化物層３２２、又は多層の底部電極３１４、３１６には接触するようにならず、パッシベーション層は、金属、又はもう１つの導電性材料を含むことができる。上側金属ライン３０４がＲＲＡＭピラーのパッシベーション層３２６上及び多層の頂部電極の第２の金属窒化物層３２０の上側面上に自己整合的に形成される。
したがって、従来のＲＲＡＭデバイスの製造アプローチとは対照的に、本発明の１つ又はそれ以上の実施形態によるＲＲＡＭピラー構造３００は、ビアのリソグラフィー及びエッチングの後（ＲＲＡＭ構造が形成されるウェハの周辺領域内で下側及び上側金属ラインを接続するため）に形成される自己整合的なパッシベーション層を有利に提供し、これがＲＲＡＭピラーの底部電極３１４、３１６が上側金属ライン３０４に電気的に接続することを防止する。この固有の配置は、ＲＲＡＭピラーのサイズを、電気的ショートの発生のリスクなく、上側金属コンタクトのサイズよりも小さくするようにスケーリングすることを可能とする。
実施例のみの目的により、限定することなく、図４～２６は、本発明の実施形態による、接続抵抗の低下を提供する例示的なＲＲＡＭ構造の製造における例示的なプロセッシング・ステップ／ステージを示す断面図である。全体的な製造方法及びそれにより形成される構造は、完全に新規であるが、本方法を実施するために必要な所定の個別的プロセッシング・ステップは、従来の半導体製造技術及び従来の半導体製造ツールを含む可能性がある。これらの技術及びツールは、本明細書の教示を受けた関連技術における当業者についてはすでに熟知されているであろう。さらに、半導体デバイスを製造するために使用されるプロセッシング・ステップ及びツールの多くは、また、例えば、Ｐ．ＨＨｏｌｌｏｗａｙら、化合物半導体ハンドブック：成長、プロセッシング、キャラクタリゼーション、及びデバイス（Growth, Processing、 Characterization, and Devices）、ケンブリッジ・ユニバーシティ・プレス２００８、及びＲ．Ｋ．Ｗｉｌｌａｒｄｓｏｎら、化合物半導体のプロセッシング及び特性（Processing and Properties of Compound Semiconductors）、アカデミック・プレス、２００１を含む、多くのすでに利用可能な刊行物において記述されている。いくつかの個別的なプロセッシング・ステップが本明細書において述べられるが、これらのステップは、単に例示的であり、かつ当業者は、本発明の範囲となるであろう、いくつかの等価的に好適な代替例を熟知する可能性があることについて強調する。
添付する図面に示された種々の層、又は領域、又はそれらの両方は、スケール通りに示されていない可能性があることについて認識されるべきである。さらに、そのような集積回路デバイスに共通的に使用されるタイプの１つ又はそれ以上の半導体層は、説明のより明確化を容易にするため、所与の図面に明示的に示されていない場合がある。このことは、明示的に示されていない半導体層（複数でもよい）が実際の集積回路デバイスにおいて省略されることを意味しない。
図４は、例示的な半導体構造４００の少なくとも一部分を示す断面図であり、ここでは、下側金属ラインが形成される。特に、構造４００は、誘電体層４０２を含み、これは好ましくは低ｋＩＬＤ層である。下側金属ライン４０４及び４０６は、標準的なフォトリソグラフィック・パターニング及びエッチングプロセスを使用することによるといったように、ＩＬＤ層４０２内に形成される。本例示においては、構造４００は、第１の（例えばＫＷ）アライメント・マーク領域、Ｄ２アライメント・マーク領域、ベース技術領域（ここでは、周辺回路が主として形成される）及びメモリ領域（ここでは、ＲＲＡＭセル（複数でもよい）が形成される）を含む、種々の領域に分割される。本発明の１つ又はそれ以上の実施形態では、下側金属ライン４０４、４０６は、銅ダマシーン・プロセッシングにより形成することができるような銅を含む。銅ダマシーン・プロセッシングのコンテキストにおいては、バリヤ層は、一般に銅ライン４０４、４０６を取り囲んで形成され、周りのＩＬＤ層４０２への銅の拡散を防止する。
図５は、１つ又はそれ以上の実施形態では、構造４００の上側面の少なくとも一部分の上側にＳｉＮを含むキャッピング（すなわちカプセル化）層５０２の形成を示す。特に、キャッピング層５０２は、好ましくは、下側銅ライン４０４、４０６の上側面上、かつＩＬＤ層４０２の少なくとも一部分の上側面上に、堆積プロセス（例えば、化学気相堆積法（ＣＤＶ））を使用して好ましくは形成されるが、本発明の実施形態は、キャッピング層を形成するために如何なる特定のプロセスに限定されない。
図６において、有機誘電体層（ＯＤＬ）６０２が、キャッピング層５０２の上側面の少なくとも一部分上に形成される。１つ又はそれ以上の実施形態においては、約１３５ナノメートル（ｎｍ）を有する有機誘電体層６０２が、例えば、化学気相堆積法（ＣＶＤ）といった標準的な堆積プロセスを使用して形成されるが、本発明の実施形態は、有機誘電体層６０２の形成のため、如何なる特定の厚さ、又は堆積プロセスに限定されない。反射防止（ＡＲＣ）層６０４は、有機誘電体層６０２の上側面の少なくとも一部分に形成される。フォトレジスト・マスク６０６は、ＡＲＣ層６０４の上側面の少なくとも一部に形成される。構造４００は、その後、光学的リソグラフィー・プロセスが適用され、そこでは事前規定されたパターンが光、又はもう１つの光学的ソースへの露光を通してフォトレジスト・マスク６０６へと転写される。１つ又はそれ以上の開口６０８及び６１０は、その後、フォトレジスト・マスク６０６に形成され（例えば、エッチングによる）、引き続いて除去される構造４００の領域を規定する。開口６０８の１つは、Ｄ２アライメント・マーク領域の上側に形成され、もう１つの開口６１０は、メモリ領域の上に形成され、かつ下側銅ライン４０６に整列される。選択的エッチングがその後適用されて、開口６０９、６１０の直接下側にあるキャッピング層５０２の部分を除去する。
図７を参照すると、開口７０２及び７０４は、ＳｉＮキャッピング層５０２を通してエッチングされる。開口７０２の第１のものは、Ｄ２アライメント・マーク領域において、ＡＲＣ層６０４、有機誘電体層６０２、及び少なくとも部分的にＩＬＤ層４０２までを通してエッチングされ、下側のＩＬＤ層４０２を露出する。同様に、開口７０４の第２のものは、メモリ領域においてＡＲＣ層６０４、有機誘電体層６０２、及び少なくとも部分的に下側銅ライン４０６まで通してエッチングされて、それによって下側にある下側銅ラインを露出する；この例では、下側銅ライン４０６は、引き続いてその上に形成されるＲＲＡＭピラーのためのランディング・パッドとして有用である。１つ又はそれ以上の実施形態においては、反応性イオンエッチング（ＲＩＥ）は、開口７０２、７０４のエッチングに使用されるが、本発明はＲＩＥに限定されない。開口７０２、７０４の形成の後、フォトレジスト・マスク６０６、ＡＲＣ層６０４、及び有機誘電体層６０２は、ウェット・エッチングにより、といったように除去される。
金属窒化物ライナ８０２は、図８に示すように開口７０２、７０４を含んで、構造４００の上側面の上に形成される。１つ又はそれ以上の実施形態においては、金属窒化物ライナ８０２は、ＴａＮを含むが、本発明の実施形態は、ＴａＮに限定されない。金属窒化物ライナ８０２は、プラズマ気相堆積法（ＰＶＤ）といった堆積プロセスを使用して形成することが好ましいが、これに限定されない。図９においては、構造４００の上側面は、例えば、化学機械平坦化法（ＣＭＰ）を使用して平坦化され、開口７０２、７０４の外側にあるキャッピング層５０２の上側面上の金属窒化物ライナ８０２の部分が除去されて、金属窒化物プラグ９０２及び９０４が形成される。金属窒化物プラグ９０４は、下側にある下側銅ライン４０６に電気的に直接接続すると共に、下側銅ライン４０６の頂部上に続いて形成されるＲＲＡＭピラーの多層の底部電極内の層の１つとなるが、これについては、本明細書において以下詳細に説明されるであろう。
図１０は、キャッピング層５０２及び金属窒化物プラグ９０２及び９０４の上側を含む構造４００の上側面の少なくとも一部分上に、第２の金属窒化物層１００２を形成するステップを示す。１つ又はそれ以上の実施形態においては、第２の金属窒化物層１００２は、ＴｉＮを含むが、本発明の実施形態は、ＴｉＮに限定されない。第２の金属窒化物層１００２は、金属窒化物プラグ９０４との組み合わせにおいて、続けて形成されるＲＲＡＭピラー構造の底部電極を形成することになる。
図１１～１３は、ｋｅｒｆアライメント構造を任意的に形成するための例示的な半導体製造ステップを示す。図１１を参照すると、ハードマスク層１１０２は、例えば、ＣＶＤプロセスを使用して第２の金属窒化物層１００２の上側面の少なくとも一部分に好ましくは堆積される。図１２においては、有機誘電体層（ＯＤＬ）１２０２は、ハードマスク層１１０２の上側面の少なくとも一部分上に形成される。１つ又はそれ以上の実施形態においては、有機誘電体層１２０２は、例えばＣＶＤといった標準的な堆積プロセスを使用して約１００ｎｍの厚さを有して形成されるが、本発明の実施形態は、有機誘電体層１２０２の形成のため、如何なる特定の厚さ、又は堆積プロセスに限定されない。次いで、もう１つのレベルにおけるアライメント・マークに対応するＡＲＣ層１２０４が標準的なＣＶＤ、又は類似のプロセスを使用するようにして有機誘電体層１２０２の上側面の少なくとも一部分上に形成される。フォトレジスト層１２０６は、ＡＲＣ層１２０４の上側面の少なくとも一部分の上に形成される。フォトレジスト層１２０６は、例えば標準的なフォトリソグラフィー的プロセッシングを使用してパターニングされ、かつエッチング（例えばＲＩＥ）されて、フォトレジストの部分のみが構造４００のＫＷアライメント・マーク領域内に残る。第２の金属窒化物層１００２まで下げる選択的エッチング、及びフォトレジスト層１２０６、ＡＲＣ層１２０４、及び有機誘電体層１２０２（例えばプラズマ、又はウェット・エッチングを使用する）の後、フォトレジスト層（図１２の１２０６）の下側にあるハードマスク構造１３０２（これは図１２に示されるハードマスク層１１０２の一部分である）が図１３に示されるように構造４００のＫＷアライメント・マーク内に残る。
図１４は、ＲＲＡＭピラーの残りの層を形成するためのプロセスを示す。より具体的には、金属酸化物層１４０２は、ＲＲＡＭピラーの底部電極を形成する第２の金属窒化物層１００２の上側面及び周囲のハードマスク構造１３０２を含む構造４００の少なくとも一部分上に形成される。金属酸化物層１４０２は、ＲＲＡＭピラーの抵抗性スイッチング材料として使用され、１つ又はそれ以上の実施形態においてはＨｆＯを含むが、本発明の実施形態は、この特定の抵抗性スイッチング材料に限定されない。第３の金属窒化物層１４０４は、金属酸化物層１４０２の上側面の少なくとも一部分上に形成され、かつ第４の金属窒化物層１４０６が第３の金属窒化物層１４０４の上側面の少なくとも一部分上に形成される。第３及び第４の金属窒化物層１４０４及び１４０６は、１つ又はそれ以上の実施形態においては、ＴｉＮ及びＴａＮをそれぞれ含み、ＲＲＡＭピラーの多層の頂部電極を形成することになる。金属酸化物層１４０２、及び第３及び第４の金属窒化物層は、例えばＣＶＤといった標準的な堆積プロセスを使用して形成することができる。
図１４の参照を続けると、第２のハードマスク層１４０８が構造４００の上側面の上に形成される。第１のハードマスク層５０２／１３０２と同様に、第２のハードマスク層１４０８は、１つ又はそれ以上の実施形態においては、ＳｉＮを含むが、本発明の実施形態は、この特定の材料に限定されない。図１４から明らかなように、第１のハードマスク構造１３０２の存在は、構造４００のＫＷアライメント・マスク領域内で段差付きの断面形状を生成する；これは、１つ又はそれ以上の実施形態におけるアライメントのために使用される。
図１５及１６は、本発明の実施形態によるＲＲＡＭピラーの形成における例示的ステップを示す。図１５に示されるように、第３の有機誘電体層１５０２は、標準的な堆積プロセス（例えばＣＶＤ、ＰＶＤ、プラズマ・エンハンスド化学気相堆積法（ＰＥＣＶＤ）、原子層堆積法（ＡＬＤ）など）を使用するようにして、第２のハードマスク層１４０８の上側面の少なくとも一部分上に形成される。１つ又はそれ以上の実施形態においては、第３の有機誘電体層１５０２は、約２００ｎｍの断面厚さを有して形成されるが、本発明は、如何なる特定の厚さに限定されない。ＣＭＰなどが、構造４００の上側面を平坦化するために第３の有機誘電体層１５０２に好ましくは行われる。その後、第３のＡＲＣ層１５０４は、例えば標準的な堆積プロセスを使用するようにして第３の有機誘電体層１５０２の上側面の少なくとも一部分上に形成される。
フォトレジスト層は、第３のＡＲＣ層１５０４の上側面上に堆積される。このフォトレジスト層は、その後、フォトリソグラフィー・プロセッシングを使用してタパーン付け及びエッチングされて、フォトレジスト構造１５０６及び１５０８を形成する。フォトレジスト構造１５０６及び１５０８は、それぞれ下側にある金属窒化物プラグ９０２及び９０４にアライメントされる。
図１６においては、ＲＩＥといった選択的エッチングが行われて、メモリ領域内にＲＲＡＭピラー１６０２及びＤ２アライメント・マーク及びＫＷアライメント・マーク領域内にアライメント構造１６０４及び１６０６がそれぞれ形成される。特に、１つ又はそれ以上の実施形態においては、ＲＩＥが、第３のＡＲＣ層１５０４、第３の有機誘電体層１５０２、第２のハードマスク層１４０８、第４の金属窒化物層１４０６、第３の金属窒化物層１４０４、金属酸化物層１４０２、及び第２の金属窒化物層１００２を通したエッチングが行われる。残りのフォトレジスト構造１５０６及び１５０８、第３のＡＲＣ層１５０４、及び第３の有機誘電体層１５０２（図１５を参照されたい）を除去した後に得られるＲＲＡＭピラー１６０２及びアライメント構造１６０４、１６０６が、図１６に示される。
カプセル化層１７０２が図１７に示されるように、ＲＲＡＭピラー１６０２の頂部面及び側壁、及びアライメント構造１６０４及び１６０６の頂部面及び側壁を含む構造４００の上に形成される。１つ又はそれ以上の実施形態においては、カプセル化層１７０２は、ＳｉＮを含むが、カプセル化層を形成するための他の絶縁（すなわち誘電体）材料は本発明の実施形態により同様に想定される。例えばＲＩＥといったような選択的エッチングがその後に行われて、図１８に示されるように、ＲＲＡＭピラー１６０２の頂部面、アライメント構造１６０４、１６０６、及び隣接する構造の間のキャッピング層５０２の上側面の上を含んで構造４００の水平表面上に堆積される。したがって、カプセル化層１７０２は、ＲＲＡＭピラー１６０２及びアライメント構造１６０４、１６０６の垂直側壁上にのみ残されて、側壁スペーサを形成する。
図１９において、誘電体層１９０２は、キャッピング層５０２の上側面及びその周りのＲＲＡＭピラー１６０２及びアライメント構造１６０４、１６０６の上を含む構造４００の上側面の少なくとも一部分上に堆積される。１つ又はそれ以上の実施形態においては、誘電体層１９０２は、低ｋのＩＬＤ層である。ＣＭＰ又は代替的な平坦化プロセスがその後行われて、誘電体層１９０２の上側面を平坦化する。上側金属配線（Ｆ３）は、それに続いてこの誘電体層１９０２内に形成されるが、これについては、本明細書において以下に、より詳細に説明されるであろう。
図２０に示されるように、上側金属配線層（Ｆ３）の形成においては、犠牲ＳｉＮ層２００２が、誘電体層１９０２の上側面上に堆積される。金属窒化物（例えばＴｉＮ）ハードマスク層２００４がその後、犠牲ＳｉＮ層２００２の上側面上に堆積されると共に、テトラエチルオルソシリケート（ＴＥＯＳ）層２００６がＴｉＮハードマスク層の上側面上に堆積される。ＳｉＮ層２００２の１つ又はそれ以上、ＴｉＮハードマスク層２００４、及びＴＥＯＳ層２００６は、例えばＣＶＤ、又はＰＥＣＶＤプロセスを使用して堆積することができる。図２１においては、ＴＥＯＳ層２００６は、標準的なフォトリソグラフィー及びエッチングを使用してパターン付け及びエッチングされ、開口２１０２及び２１０４がＴｉＮハードマスク層２００４内に形成されて、ＳｉＮ層２００２の部分を通して露出する。開口２１０２の第１のものは、下側にある下側金属ライン４０４に垂直にアライメントすると共に、開口２１０４の内の第２のものは、下側のＲＲＡＭピラー１６０２に垂直にアライメントされる。
ここで、図２２を参照すると、ディープＲＩＥ、又は同様の選択的エッチングがトレンチ２２０２及び２２０４を形成するために行われる。トレンチ２２０２は、犠牲ＳｉＮ層２００２、低ｋ誘電体層１９０２、及びキャッピング層５０２を通してエッチングされて、下側銅ライン４０４の少なくとも一部分を露出する。このトレンチ２２０２は、下側銅ライン４０４を、構造４００のベース技術領域内に形成されるであろう、対応する上側銅ラインに電気的に接続するビアを形成することとなる。同様に、トレンチ２２０４は、犠牲ＳｉＮ層２００２を通り、かつ低ｋ誘電体層１９０２の一部を通してエッチングされて、構造４００のメモリ領域内でＲＲＡＭピラーの第３及び第４の金属窒化物層１４０４及び１４０６を含む頂部電極を露出する。
トレンチ２２０２を形成するために、ディープＲＩＥを使用することにより、トレンチ２２０４内において、ＲＲＡＭピラーを保護するための側壁スペーサを形成するカプセル化層１７０２を著しく浸食する大きなオーバー・エッチ量が存在するであろう。ＲＲＡＭピラーを保護するカプセル化層１７０２の浸食は、領域２２０６において示される。この浸食は、ＲＲＡＭピラーの形成されるべき対応する上側銅ラインと、金属酸化物スイッチング層１４０２と、第２の金属窒化物層１００２を含む底部電極との間の電気的ショートの高いリスクを生成する。
ＲＲＡＭピラーの上側銅ラインと、下側電極との間のショートのリスクを排除、又は少なくとも実質的に低減するため、図２３に示されるように、共形の誘電体ライナ（すなわち、パッシベーション層）２３０２が少なくともＴｉＮハードマスク層２００４、トレンチ２２０２及び２２０４の側壁、及びＲＲＡＭピラーの少なくとも一部分の周りの上を含む構造４００の上側面上に堆積される。カプセル化層１７０２に近接するＲＲＡＭピラーの側壁スペーサを形成する小さな空間がまた誘電体ライナ２３０２で完全に充填されるであろうことについて認識されるべきである。誘電体ライナ２３０２は、例えば、炭化ケイ素（ＳｉＣ）、ケイ素カーボネート（ＳｉＣＯ）、ＳｉＯ２などを含むことができるが、本発明の実施形態は、如何なる特定の誘電体ライナ材料に限定されない。
図２４は、本発明の１つ又はそれ以上の実施形態による、共形の誘電体ライナ２３０２の等方的エッチ・バックを行った後の例示的な構造４００を示す。図２４から明らかなように、等方的エッチ・バック・プロセスは、ハードマスク層２００４の上側面上、トレンチ２２０２の側壁及び底部上、及びトレンチ２２０４の側壁の少なくとも一部分上の開いた領域内で共形の誘電体ライナ２３０２を除去することになる。共形の誘電体ライナ２３０２は、トレンチ内に露出されるＲＲＡＭピラーの頂部電極の上側面を形成する第４の金属窒化物層１４０６の部分のみを除き、ＲＲＡＭピラーと、トレンチ２２０４との間のピンチ・オフ領域内に残される。この共形の誘電体ライナ２３０２は、ＲＲＡＭピラーのスイッチング材料及び底部材料がトレンチ２２０４内で形成されるべき上側銅ラインとショートすることを防止する。等方的エッチ・バック・プロセスに後続して、ＲＲＡＭピラーの頂部電極１４０６の上側面の少なくとも一部分が溝付の共形の誘電体ライナ２３０２を通してトレンチ内に露出される。１つ又はそれ以上の実施形態においては、等方的エッチ・バックは、原子層エッチング（ＡＬＥ）により行われて、正確なエッチング制御を達成するが、本発明の実施形態は、本質的にいかなる等方的なドライ、又はウェット・エッチング・プロセスでも想定する。
図２５において、犠牲ＴｉＮハードマスク層（図２４の２００４）が除去される。１つ又はそれ以上の実施形態においては、犠牲ＴｉＮハードマスク層の除去は、例えば、希釈過酸化水素、又はＳＣ１ケミストリといった選択的エッチングを使用して達成される。ＲＲＡＭピラーの頂部及び底部電極を形成するために使用されるＴｉＮは、自己整合的な共形の誘電体ライナ２３０２によってＴｉＮハードマスク除去の間の損傷から有利に保護される;この誘電体ライナ材料は、ＲＲＡＭピラーの下側縁部をピンチ・オフし、かつ如何なる露出したＴｉＮを遮蔽する。図２６は、１つ又はそれ以上の実施形態においては、銅がそれぞれ上側銅ライン２６０２及び２６０４を形成するためにトレンチ２２０２及び２２０４を充填した場合の上側レベル（Ｆ３）のメタライゼーション・プロセスを示す。平坦化プロセス（例えば、ＣＭＰ）がその後行われて、上側銅ライン２６０２及び２６０４を平坦化すると共に、犠牲ＳｉＮ層（図２５の２００２）を低ｋ誘電体層１９０２まで除去する。上述したように、上側銅ライン２６０４の底部に自己整合された共形の誘電体ライナ２３０２の追加は、領域２６０６にハイライトされるように、ＲＲＡＭピラーへのＴｉＮ電極の損傷を効果的に防止すると共に、領域２６０８にハイライトされるように、ＲＲＡＭピラーの上側銅ライン２６０４と、底部電極との間の電気的なショートを防止する。
本発明の代替的実施形態においては、図２７を参照すると、トレンチ２２０２及び２２０４を形成するために使用される金属オーバー・エッチが深すぎない場合、トレンチ２２０４の底部は、ＲＲＡＭピラーの頂部電極の下にまで下がらず、そのため、自己整合された共形のライナ２３０２は、金属又は同様の電気的導電性の材料を含むことができる。図２７から明らかなように、共形のライナ２３０２は、図２７０２に示されるように、ＲＲＡＭピラーを保護するための側壁スペーサを形成するカプセル化層１７０２の上側表面上に構成されている。この実施形態においては、共形のライナ２３０２は、好ましくは、例えば、ＴａＮ、レニウムなどを含む。この仕方において、金属ライナ２３０２は、再度、上側銅ライン２６０４の底部と自己整合され、ＲＲＡＭピラーの下側のＴｉＮ電極の損傷を防止するだけではなく、さらには接続接合がより大きな表面積を有することになるので、ＲＲＡＭピラーの頂部電極と、上側銅ライン２６０４との間のより低い抵抗を示す接続を提供する。
本発明の技術の少なくとも一部分は、集積回路において実装することができる。集積回路の形成においては、同一のダイが典型的には半導体ウェハの表見上の繰り返しパターンにおいて製造される。それぞれのダイは、本明細書で説明したデバイスを含み、かつ他の構造、又は回路、又はそれらの両方を含むことができる。個別的なダイは、ウェハから切断、又はダイスされ、その後、集積回路としてパッケージされる。当業者は、ウェハをどのようにダイスし、パッケージして集積回路を製造するかについて知っているであろう。添付する図面又はそれらの部分に記載された例示的な構造の何れでも集積回路の部分とすることができる。そのようにして製造された集積回路は、本発明の部分として想定される。
当業者は、上述した例示的な構造が粗形態（すなわち、多数の未パッケージのチップを有する単一のウェハ）において、ベア・ダイとして、パッケージ形態において、又は中間製品の部品として追加されたもの、又は本発明の１つ又はそれ以上の実施形態により形成されたＲＲＡＭデバイスを有することの利益を受ける最終製品として頒布することができることについて認識するであろう。
本開示の側面による集積回路は、これに限定されないが、本質的にクロスバー・アレイなどといったＲＲＡＭを含む如何なる用途、又は電気システム、又はそれら両方において使用することができる。本発明の実施形態を実装するための好適なシステムは、これらに限定されないが、ニューロ・モルフィック・コンピューティング・システムを含む。そのような集積回路が追加するシステムは、本発明の部分と想定される。本明細書における本開示の教示を得えたならば、当業者は、本発明の実施形態の他の実装及びア用途を想定することができるであろう。
本明細書における本発明の実施形態の例示は、種々の実施形態の一般的な理解を提供することを意図しており、これらは本明細書に記載された構造及び半導体製造方法の使用を可能とするであろう装置及びシステムのすべての要素及び特徴を提供することを意図するものではない。多くの他の実施形態は、本明細書の教示を受けた当業者にとっては自明となるであろう；他の実施形態が使用され、それから導出されるので、構造的及び論理的な置換及び変更は、本開示の範囲から逸脱することなく成しえる。図面は、また、単に例示であり、かつスケール通りに示されていない。したがって、明細書及び図面は、限定的な意味ではなく例示と考えられるべきである。
本発明の実施形態は、本明細書で用語“実施形態”により、便宜的及び如何なる単一の実施形態、又は発明的概念への本出願の範囲の限定を意図することなく、１つ以上が実際に示されている場合には、個別的、又は集合的、又はこれらの両方で参照される。したがって、特定の実施形態を本明細書で示し、かつ説明したが、同一の目的を達成する構成は、図示された特定の実施形態を置き換えることができるとして理解されるべきであり、すなわち、本開示は、種々の実施形態の如何なる及びすべての適応例及び変形例に及ぶことを意図する。上述の実施形態の組み合わせ及び本明細書に特定的に記載されない他の実施形態は、本明細書の教示を受けた当業者にとれば自明となるであろう。
本明細書で使用した用語は、特定の実施形態を説明する目的のみであり、本発明の限定を意図しない。本明細書で使用されるように、単数形式“ａ”、“ａｎ”、及び“ｔｈｅ”は、文脈が明確にそれ以外を示さない限り、同様に複数の形態を含むことを意図する。さらに、用語“含む”及び“含んでいる”は、本明細書において使用される場合、言及された特徴、整数、ステップ、操作、要素、及びコンポーネント、又はそれらの組み合わせの存在を特定するが、１つ又はそれ以上の他の特徴、整数、ステップ、操作、要素、コンポーネント、及びそれらのグループ又はそれらの組み合わせを除外しない。“上側”、“下側”、“上”、“下”、“頂部”及び“底部”といった用語は、本明細書で使用されることができるように、絶対的な位置ではなく要素、又は構造の相対的な位置を示すために使用される。
請求項における対応する構造、材料、動作、及び手段、又はステップに機能要素を追加した全ての均等範囲は、請求項に特に記載されたものとして他の請求項に記載された要素との組み合わせにおいて機能するためのいかなる構造、材料、又は動作を含むことを意図する。本発明の種々の実施形態の記述は、例示の目的のために提示されるが、開示された実施形態に尽きるものとしたり、又は限定したりすることを意図しない。多くの修正例及び変形例は、当業者に対し説明した実施形態の範囲及び精神から逸脱することなく自明であろう。実施形態は、本発明の原理、実用的用途を最良に説明し、かつ当業者の他の者が想定する特定の使用に適合するような種々の修正で種々の実施形態を理解させるために選択され、かつ説明された。
追加的に、上述した詳細な説明においては、明細書の合理化の目的のため種々の特徴を単一の実施形態に互いにグループ化したことが理解される。開示の本方法は、請求された実施形態がそれぞれの請求項において明示的に列挙されるよりもより多くの特徴を要求することの意図を反映するように解釈されるべきではない。むしろ、添付する請求項は、発明的な主題が単一の実施形態のすべての特徴よりも少ないものの内に存在することを反映する。したがって、後述する請求項は、ここに、詳細な説明に追加され、それぞれの請求項は、別々の請求項された手段としてのそれ自体に基づくものである。
本明細書で提供された本発明の実施例の教示が与えられれば、当業者は、本発明の実施形態の技術の他の実装及び適用を想定することができるであろう。本発明の例示的な実施形態は、本明細書において添付する図面を参照して説明してきたが、本発明の実施形態は、それらの正確な実施形態に限定されないことが理解されるべきであると共に、添付する請求項の範囲から逸脱することなく、当業者により種々の他の変更及び修正がその内部で成されることについて理解されるべきである。
Claims (20)
- 抵抗性ランダム・アクセス・メモリ（ＲＲＡＭ）構造であって、
それぞれ第１及び第２の金属接続ラインで電気的に結合され、前記第１及び第２の金属接続ラインが前記ＲＲＡＭ構造に電気的接続を提供する頂部及び底部電極と、
前記頂部及び底部電極の間に配設され、抵抗性スイッチング材料が少なくとも電場及び熱の少なくとも１つの影響下で測定可能な抵抗変化を示す抵抗性スイッチング材料の層と、
前記底部電極の側壁に形成された誘電体スペーサと、
前記誘電体スペーサの上側面上に形成され、かつ前記頂部電極の側壁の少なくとも部分を覆うパッシベーション層とを含み、前記パッシベーション層が前記第１の金属接続ラインに自己整合する、
ＲＲＡＭ構造。 - 前記頂部及び底部電極の少なくとも１つが多層電極を含む、
請求項１に記載のＲＲＡＭ構造。 - 前記頂部及び底部電極の少なくとも１つが第１の金属窒化物層及び少なくとも１つの第２の金属窒化物層及び前記第１の金属窒化物層の上側面上に形成された第１の金属層を含む、
請求項２に記載のＲＲＡＭ構造。 - 前記第１の及び第２の金属窒化物層の１つが窒化チタンを含み、前記第１及び第２の金属窒化物層のもう１つが窒化タンタルを含む、
請求項３に記載のＲＲＡＭ構造。 - 前記第１の金属層がタングステン及びイリジウムの少なくとも１つを含む、
請求項３に記載のＲＲＡＭ構造。 - 前記パッシベーション層の上側面が、前記第１の金属接続ラインの底部面に自己整合される、
請求項１～５の何れか１項に記載のＲＲＡＭ構造。 - 前記抵抗性スイッチング材料の層が、酸化ハフニウムを含む、
請求項１～６の何れか１項に記載のＲＲＡＭ構造。 - 前記パッシベーション層は、炭化ケイ素、二酸化ケイ素、及びケイ素カーボネートの少なくとも１つを含む、請求項１～７の何れか１項に記載のＲＲＡＭ構造。
- 前記パッシベーション層は、共形の誘電体ライナを含む請求項１～８の何れか１項に記載のＲＲＡＭ構造。
- 前記パッシベーション層は、電気的に導電性の材料を含み、前記誘電体スペーサが前記抵抗性スイッチング材料の層の側壁上及び底部電極上に形成され、かつ前記パッシベーション層から前記抵抗性スイッチング材料及び底部電極を電気的に分離するように構成される、
請求項１～９の何れか１項に記載のＲＲＡＭ構造。 - 前記パッシベーション層は、前記頂部電極に電気的に接続される、
請求項１０に記載のＲＲＡＭ構造。 - 前記頂部及び底部電極及び抵抗性スイッチング層の全体の幅は、前記第１の金属接続ラインの幅よりも小さく、それにより前記ＲＲＡＭ構造を前記第１の金属接続ラインのサイズよりも小さいサイズにスケーリングすることが可能とされる、
請求項１～１１の何れか１項に記載のＲＲＡＭ構造。 - 抵抗性ランダム・アクセス・メモリ（ＲＲＡＭ）構造を形成する方法であって、前記方法は、
第１の金属接続ラインの上側面上に底部電極を形成すること、
前記底部電極の上側面の少なくとも一部分上に抵抗性スイッチング材料の層を形成することであって、前記抵抗性スイッチング材料が少なくとも電場及び熱の少なくとも１つの影響下で測定可能な抵抗変化を示し、
前記抵抗性スイッチング材料の層の上側面上に頂部電極を形成すること、
少なくとも前記底部電極の側壁上に形成された誘電体スペーサを形成すること、及び
前記誘電体スペーサの上側面上に形成され、かつ前記頂部電極の側壁の少なくとも一部分を覆うパッシベーション層を形成することであって、前記パッシベーション層が前記頂部電極に電気的に接続する第２の金属接続ラインに自己整合する、
方法。 - 前記パッシベーション層が、共形の誘電体ライナを含み、前記方法がさらに、
前記ＲＲＡＭ構造を取り囲む誘電体層を形成すること、
前記誘電体層を少なくとも部分的に通るトレンチを形成することであって、それにより前記ＲＲＡＭ構造の前記頂部電極及び少なくとも前記誘電体スペーサの一部分を露出させ、
前記トレンチ内に前記共形の誘電体ライナを堆積し、前記トレンチのオーバー・エッチ領域を充填すること、及び
前記共形の誘電体ライナの等方的エッチ・バックを行い、前記トレンチの側壁上の前記共形の誘電体ライナを除去し、前記トレンチの前記オーバー・エッチ領域内に前記共形の誘電体ライナを残し、前記頂部電極の上側面の少なくとも一部分が溝付きの共形の誘電体ライナを通して前記トレンチ内に露出される、
請求項１３に記載の方法。 - 前記第２の金属接続ラインが前記ＲＲＡＭ構造の前記トレンチ内及び前記共形の誘電体ライナ及び頂部電極のそれぞれの上側面の上に金属を堆積することにより形成される、
請求項１４に記載の方法。 - 前記第１及び第２の金属接続ラインは、銅ダマシーン・プロセスによって形成される、
請求項１３に記載の方法。 - 前記誘電体スペーサは、少なくとも前記底部電極の側壁及び前記抵抗性スイッチング材料の層の上に形成され、前記パッシベーション層が電気的に導電性の材料を含む、
請求項１３～１６の何れか１項に記載の方法。 - 前記頂部及び底部電極の少なくとも１つは、多層電極を形成することを含む、
請求項１３～１７のいずれか１項に記載の方法。 - 前記多層電極は、第１の金属窒化物層及び少なくとも１つの第２の金属窒化物層及び前記第１の金属窒化物層の上側面上に形成された第１の金属層を含む、
請求項１８に記載の方法。 - 前記頂部及び底部電極及び抵抗性スイッチング材の料層の全体の幅は、前記第２の金属接続ラインの幅よりも小さい、
請求項１３～１９の何れか１項に記載の方法。
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