TWI739174B - 記憶胞及其製造方法 - Google Patents

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TWI739174B
TWI739174B TW108137014A TW108137014A TWI739174B TW I739174 B TWI739174 B TW I739174B TW 108137014 A TW108137014 A TW 108137014A TW 108137014 A TW108137014 A TW 108137014A TW I739174 B TWI739174 B TW I739174B
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廖均恆
學理 莊
謝章仁
王宏烵
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台灣積體電路製造股份有限公司
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Abstract

一種具有雙側壁分隔件的記憶胞及其製造方法。在一些 實施例中，形成多層堆疊及圖案化以形成硬罩幕、頂部電極以及電阻切換介電質。隨後，第一介電分隔層形成於底部電極層上方，且在電阻切換介電質、頂部電極以及硬罩幕旁側延伸，並進一步在硬罩幕上方延伸。隨後，第二介電分隔層直接地形成於第一介電分隔層上，且共形地鑲襯第一介電分隔層。第一介電分隔層在第一溫度下沈積，且第二介電分隔層在第二溫度下沈積，第二溫度高於第一溫度。

Description

記憶胞及其製造方法
本發明實施例是有關於一種記憶胞及其製造方法。
許多現代電子裝置含有電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在缺乏電力的情況下儲存資料，而揮發性記憶體則不能。諸如磁阻式隨機存取記憶體(magnetoresistive random-access memory；MRAM)及電阻式隨機存取記憶體(resistive random access memory；RRAM)的非揮發性記憶體為次世代非揮發性記憶體技術的理想候選，此是由於相對簡單的結構及其與互補式金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)邏輯製造製程的相容性。
根據本發明的實施例，一種用於製造記憶胞的方法，所述方法包括：形成多層堆疊，所述多層堆疊包括底部電極層、所述底部電極層上方的電阻切換介電層、所述電阻切換介電層上方的頂部電極層以及所述頂部電極層上方的硬罩幕層；執行第一系 列蝕刻以圖案化所述硬罩幕層、所述頂部電極層以及所述電阻切換介電層，從而形成硬罩幕、頂部電極以及電阻切換介電質；在所述底部電極層上方形成第一介電分隔層，所述第一介電分隔層在所述電阻切換介電質、所述頂部電極以及所述硬罩幕旁側延伸，且進一步在所述硬罩幕上方延伸；以及直接地在所述第一介電分隔層上形成第二介電分隔層，且共形地鑲襯所述第一介電分隔層；其中所述第一介電分隔層在第一溫度下沈積，且所述第二介電分隔層在第二溫度下沈積，所述第二溫度高於所述第一溫度。
根據本發明的實施例，一種用於製造記憶胞的方法，所述方法包括：形成多層堆疊，所述多層堆疊包括底部電極層、所述底部電極層上方的電阻切換介電層、所述電阻切換介電層上方的頂部電極層以及所述頂部電極層上方的硬罩幕層；執行第一系列蝕刻以圖案化所述硬罩幕層、所述頂部電極層以及所述電阻切換介電層，從而形成硬罩幕、頂部電極以及電阻切換介電質；在所述底部電極層上方，且在所述電阻切換介電質、所述頂部電極以及所述硬罩幕旁側形成第一介電分隔層；直接地在所述第一介電分隔層上形成第二介電分隔層，且共形地鑲襯所述第一介電分隔層；對所述第一介電分隔層及所述第二介電分隔層執行第二系列蝕刻，以分別形成第一側壁分隔件及第二側壁分隔件；對所述底部電極層執行第三系列蝕刻，以形成底部電極；以及形成到達所述頂部電極上的頂部電極通孔。
根據本發明的實施例，一種記憶胞，包括底部電極、電阻切換介電質、頂部電極、第一側壁分隔件、第二側壁分隔件以及頂部電極通孔。底部電極安置在基底上方。電阻切換介電質安 置在所述底部電極上方且具有可變電阻。頂部電極安置在所述電阻切換介電質上方。第一側壁分隔件安置在所述底部電極的上表面上，且沿所述電阻切換介電質的側壁及所述頂部電極的側壁朝上延伸。第二側壁分隔件直接地且共形地鑲襯所述第一側壁分隔件。頂部電極通孔到達所述頂部電極上。
100a、100b、100c、300、400、500、600、700、800、900、1000、1100、1200、1300、1400:橫截面視圖
102、202:基底
104:底部層間介電層
106:底部金屬化線
108:下部介電層
109:障壁襯裡
110:底部電極通孔
112:底部電極
114:記憶胞
116:電阻切換介電質
118:頂部電極
120:硬罩幕
122:第一側壁分隔件
124、128、130:虛線圈
126:第二側壁分隔件
132:頂部電極通孔
134:頂部金屬化線
136:介電層
138:頂部層間介電層
140:下部互連件結構
142:上部互連件結構
144:下部尖端
146:第一下部側壁
148:第二下部側壁
152:第二上部側壁
154:第一上部側壁
150:延長垂直線
200:積體電路裝置
201:記憶胞
204:淺溝槽隔離區域
206、208:字元線電晶體
210:字元線閘極
212:字元線介電層
214、216:源極/汲極區域
218:後段製程金屬化堆疊
220、228、230:層間介電層
222、224、226:金屬化層
232:源極線
234:金屬化線
236:接點
238:最底部ILD層
240:通孔
242:蝕刻停止層
302:底部通孔開口
402:底部電極層
404:電阻切換層
406:頂部電極層
408:硬罩幕層
502:多層堆疊
512:圖案化層
514:底部抗反射塗佈層
516:光阻層
602:圖案化罩幕
802:第一介電分隔層
902:第二介電分隔層
1302:頂部電極通孔開口
1500:方法
1502、1504、1506、1508、1510、1512、1514、1516、1518、1520、1522:動作
結合隨附圖式閱讀以下詳細描述會最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見，而任意地增大或減小各種特徵的尺寸。
圖1A示出具有單側壁分隔件的記憶胞的一些實施例的橫截面視圖。
圖1B示出具有雙側壁分隔件的記憶胞的一些實施例的橫截面視圖。
圖1C示出圖1B中所示的記憶胞的一些實施例的部分橫截面視圖。
圖2示出具有圖1B的記憶胞的積體電路的一些實施例的橫截面視圖。
圖3至圖14示出各個製造階段的包括記憶胞的積體電路的一些實施例的一系列橫截面視圖。
圖15示出用於製造具有記憶胞的積體電路的方法的一些實施例的流程圖。
本揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。以下描述組件以及佈置的特定實例以簡化本揭露。當然，這些組件及佈置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵形成於第二特徵上方或上可包括第一特徵及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單性及清晰的目的，且本身不指示所論述的各種實施例及/或配置之間的關係。
此外，諸如「頂部(top)」、「底部(bottom)」、「在...下面(beneath)」、「在...下方(below)」、「下部(lower)」、「在...上方(above)」、「上部(upper)」及類似者的空間相對術語可在本文中使用，以便於描述如圖式中所示一個元件或特徵與另一元件或特徵之間的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
此外，為易於描述，本文中可使用「第一(first)」、「第二(second)」、「第三(third)」等來區分圖式或一系列圖式的不同元件。「第一」、「第二」、「第三」等並不意欲描述對應的元件。因此，結合第一圖式描述的「第一介電層」可能未必對應於結合另一圖式描述的「第一介電層」。
參看圖1A的橫截面視圖100a，記憶胞114包括藉由電 阻切換介電質116分隔開的頂部電極118及底部電極112。視施加至該對電極的電壓而定，電阻切換介電質116將經歷與第一資料狀態(例如「0」或「重設(RESET)」)相關聯的高電阻狀態與同第二資料狀態(例如「1」或「設定(SET)」)相關聯的低電阻狀態之間的可逆變化。記憶胞114與互補式金屬氧化物半導體(CMOS)邏輯製造製程相容，以用於資料儲存及傳輸。第一側壁分隔件122可安置在頂部電極118及電阻切換介電質116旁側，從而對頂部電極118的側壁表面及電阻切換介電質116的側壁表面提供保護。介電層136形成為上覆於且包圍頂部電極118、電阻切換介電質116以及底部電極112。頂部電極通孔132安置為通過介電層136，且上覆於並接觸記憶胞114的頂部電極118。形成頂部電極通孔132的製程產生接觸問題：當使頂部電極118上的頂部電極通孔132著陸(land)時，可能損壞電阻切換介電質116。更詳細地說，頂部電極通孔132藉由圖案化製程形成，以通過介電層136形成開口，從而暴露頂部電極118以用於頂部電極通孔132的填充及著陸。開口可移位至頂部電極118的邊緣。由於技術的發展及裝置縮減(shrink)，形成開口可能暴露並損壞電阻切換介電質116的側壁，如由虛線圈124所示。因此，頂部電極118及電阻切換介電質116可能藉由頂部電極通孔132短接。
在一些進階實施例中，本申請案是關於一種具有包括雙側壁分隔件結構的通孔著陸改良結構的改良型記憶體裝置，以及相應的製造方法。雙側壁分隔件結構可包括多個堆疊側壁分隔件，所述多個堆疊側壁分隔件包括不同材料或具有不同密度的相同材料。內側壁分隔件可為原位(in-situ)形成，以使得在暴露於 相同環境干擾之前保護記憶體裝置。外側壁分隔件隨後沿內側壁分隔件非原位(ex-situ)形成。外側壁分隔件可能對後續通孔著陸蝕刻製程更具抵抗性，以使得在通孔著陸蝕刻製程期間保護記憶體裝置的側壁。
在一些實施例中，參看圖1B的橫截面視圖100b，記憶胞114包括安置在基底102上方的底部電極112。電阻切換介電質116安置在底部電極112上方且具有可變電阻。頂部電極118安置在電阻切換介電質116上方。第一側壁分隔件122安置在底部電極112的上表面上，且沿電阻切換介電質116的側壁及頂部電極118的側壁朝上延伸。第二側壁分隔件126安置為直接地且共形(conformally)地鑲襯(line)第一側壁分隔件122。第二側壁分隔件126及第一側壁分隔件122包括不同材料或具有不同密度的相同材料。在一些實施例中，第一側壁分隔件122經原位(in-situ)形成(意指形成於相同群集工具(cluster tool)中而未將工件暴露於周圍環境)，以保護工件不受周圍環境損害。在將基底傳送至不同腔室之後，第二側壁分隔件126經非原位(ex-situ)形成。第二側壁分隔件126具有更高蝕刻選擇性，且對蝕刻劑更具抵抗性。藉此，當藉由此類蝕刻劑形成用於頂部電極通孔填充的開口時，第二側壁分隔件126可較大程度地保留住，且提供電阻切換介電質116免受損害。因此，較不影響到用於側壁保護的製程裕度(process window)，且改良了記憶胞114的短路缺陷。
根據一些實施例，圖1B中所示的記憶胞114可插入具有佈置在基底102上方的下部互連件結構140及上部互連件結構142的後段製程(back-end-of-line；BEOL)金屬化堆疊內。下部互連 件結構140包括安置在底部層間介電層104內的底部金屬化線106。上部互連件結構142包括安置在頂部層間介電層138內的頂部金屬化線134。底部層間介電層104及頂部層間介電層138可為例如氧化物、低介電常數(k)介電質(亦即，介電常數(k)小於二氧化矽的介電質)或極低k介電質(介電常數k小於約2的介電質)，且底部金屬化線106及頂部金屬化線134可為例如諸如銅的金屬。
記憶胞114的底部電極112可為導電材料，諸如氮化鈦、氮化鉭或其組合。底部電極112的示例性厚度可在約100埃至約200埃的範圍內。此示例性厚度與下文給出的其他示例性尺寸可針對某一製造節點(node)，且其他節點的這些尺寸的按比例縮放為適合的。底部電極112亦可包括例如鈦、鉭、鉑、銥、鎢、釕或類似者。在一些實施例中，底部電極112經由佈置在底部電極112與底部金屬化線106之間的底部電極通孔110電性耦接至下部互連件結構140的底部金屬化線106。底部電極通孔110可包括氮化鈦。底部電極通孔110的示例性厚度可在約400埃至約500埃的範圍內。障壁襯裡(barrier liner)109可安置在底部電極通孔110下方，且充當擴散障壁層以防止材料在底部金屬化線106與底部電極112之間擴散。障壁襯裡109可包括例如氮化鉭。障壁襯裡109的示例性厚度可在約50埃至約100埃的範圍內。底部電極通孔110可具有較窄下部部分及較寬上部部分。上部部分的側壁可與底部電極112的側壁對齊。
記憶胞114更包括佈置在底部電極112上方的電阻切換介電質116。在一些實施例中，記憶胞114為磁阻式隨機存取記憶 體(MRAM)胞，且電阻切換介電質116可包括磁性穿隧接面(magnetic tunnel junction；MTJ)結構，所述結構具有藉由穿隧障壁層分隔開的底部鐵磁性(ferromagnetic)層及頂部鐵磁性層。在一些其他實施例中，記憶胞114為電阻式隨機存取記憶體(RRAM)胞，且電阻切換介電質116可包括RRAM介電層。電阻切換介電質116可為高k層(亦即，介電常數k大於3.9的層)，例如氧化鉭、氧化鉿鉭、氧化鉭鋁，或包括鉭、氧及一種或多種其他元素的另一材料。電阻切換介電質116亦可包括其他複合層。舉例而言，電阻切換介電質116可包括安置在底部的晶種層及安置在頂部的障壁層。電阻切換介電質116的示例性厚度可在約300埃至約500埃的範圍內。
頂部電極118佈置在電阻切換介電質116上方。障壁襯裡109可包括例如鎢。頂部電極118的示例性厚度可在約300埃至約400埃的範圍內。頂部電極118亦可包括一種或多種金屬或金屬組合層，包括例如鈦、氮化鈦、鉭、氮化鉭或類似者。在一些實施例中，頂部電極118經由佈置在頂部電極118與頂部金屬化線134之間的頂部電極通孔132電性耦接至上部互連件結構142的頂部金屬化線134。頂部電極通孔132可為例如導電材料，諸如銅、鋁或鎢。在記憶胞114的操作期間，可將電壓施加於頂部電極118與底部電極112之間，以藉由形成或阻斷電阻切換介電質116的一個或多個導電絲來讀取、設定或抹除記憶胞114。因此，記憶胞114可在相對較低或較高電阻狀態下具有可變電阻，以表示例如低位元(bit)狀態或高位元狀態。
在一些實施例中，第一側壁分隔件122直接地安置在底 部電極112的上表面上。第一側壁分隔件122可沿電阻切換介電質116的側壁及頂部電極118的側壁直接地接觸電阻切換介電質116的側壁及頂部電極118的側壁。第二側壁分隔件126亦可在第一側壁分隔件122的側面處直接地安置在底部電極112的上表面上。第二側壁分隔件126的側壁可與底部電極112的側壁及/或底部電極通孔110的上部部分對齊。第一側壁分隔件122及第二側壁分隔件126可為共形層。第二側壁分隔件126具有第二厚度，所述第二厚度大於所述第一側壁分隔件122的第一厚度，較佳地為第一厚度的至少兩倍。第一側壁分隔件122的示例性厚度可在約50埃至約100埃的範圍內。第二側壁分隔件126的示例性厚度可在約200埃至約250埃的範圍內。第二側壁分隔件126的頂表面可高於第一側壁分隔件122的頂表面。第一側壁分隔件122及第二側壁分隔件126可由不同材料或具有不同密度的相同材料製成。第一側壁分隔件122及第二側壁分隔件126可由具有不同密度的氮化矽製成。第一側壁分隔件122及第二側壁分隔件126亦可包括一個或多個介電組合層，包括例如氧化矽、碳化矽或類似者。頂部電極通孔132可偏離頂部電極118的中心區域著陸，且直接地與第一側壁分隔件122及第二側壁分隔件126接觸。相較在頂部電極通孔132遠離的相對側，在頂部電極通孔132著陸的記憶胞114的一側處，第一側壁分隔件122及第二側壁分隔件126可分別具有更小高度。頂部電極通孔132可具有著陸於第一側壁分隔件122或第二側壁分隔件126上的底部。頂部電極通孔132可具有沿著延長垂直線150的不對稱形狀，所述延長垂直線150等分頂部電極通孔132的頂部：下部側壁在更接近記憶胞114的 邊界的一側處比更接近記憶胞114的中心區域的另一側更向內傾斜(更往延長垂直線線150偏斜)，如虛線圈128、130所示。下文參看圖1C描述頂部電極通孔132、第一側壁分隔件122以及第二側壁分隔件126的更詳細結構。第一側壁分隔件122及第二側壁分隔件126防止頂部電極118及電阻切換介電質116出現短路，且在記憶胞114的製造期間使用來定義底部電極112的占地面積。
在一些實施例中，下部介電層108安置在底部電極通孔110周圍。舉例而言，下部介電層108可包括碳化矽、氮化矽、氧化矽或複合介電膜的一個或多個層。介電層136安置在下部介電層108上方。介電層136可包括氧化矽。介電層136可具有與下部介電層108的頂表面直接接觸的底表面。介電層136可具有與頂部層間介電層138的底表面直接接觸的頂表面。第二側壁分隔件126可與介電層136直接接觸。
圖1C示出根據一些實施例的圖1B中所示的記憶胞的放大區域的橫截面視圖100c。如圖1C中所示，頂部電極通孔132可具有自延長垂直線線150偏移的下部尖端144。下部尖端144可位於第一側壁分隔件122的凹形上表面上。頂部電極通孔132亦可具有第一下部側壁146以及第二下部側壁148，所述第一下部側壁146在更接近記憶胞的邊界的一側與第二側壁分隔件126接觸，所述第二下部側壁148在更接近記憶胞的中心區域的相對側與頂部電極118接觸。第一下部側壁146及第二下部側壁148可具有不同傾角。第一下部側壁146的相對於橫向水平的傾角可大於第二下部側壁148相對於橫向水平的的傾角。在一些實施例中，第一下部側壁146可具有範圍為約20度至約30度範圍內的傾角 α。相較具有單個側壁分隔件的結構，傾角α相對較大，其中單個側壁分隔件的結構的傾角可能小於10度。如下文將再次論述，更傾斜的下部側壁可為通孔蝕刻製程的蝕刻選擇性的結果：蝕刻劑對第二側壁分隔件126可比對第一側壁分隔件122具有更高選擇性。更接近記憶胞的邊界的第一上部側壁154及更接近記憶胞的中心的第二上部側壁152可具有實質上相同的傾角。
圖2示出包括根據一些額外實施例的記憶胞201的積體電路裝置200的橫截面視圖。記憶胞201可具有與如圖1B中所示及上文所描述的記憶胞114相同的結構。如圖2中所示，記憶胞201可安置在基底202上方。基底202可為例如塊狀基底(例如塊狀矽基底)或絕緣體上矽(silicon-on-insulator；SOI)基底。一個或多個淺溝槽隔離(shallow trench isolation；STI)區域204或氧化物填充溝槽安置在基底202中。一對字元線(word line)電晶體206、字元線電晶體208在STI區域204之間隔開。字元線電晶體206、字元線電晶體208彼此平行延伸，且包括藉由字元線介電層212與基底202分隔開的字元線閘極210，以及源極/汲極區域214、源極/汲極區域216。源極/汲極區域214、源極/汲極區域216嵌入字元線閘極210與STI區域204之間的基底202的表面內。字元線閘極210可例如為摻雜多晶矽；或金屬，諸如氮化鈦或氮化鉭。字元線介電層212可例如為氧化物，諸如二氧化矽。最底部ILD層238安置為上覆於字元線電晶體206、字元線電晶體208。最底部ILD層238可為氧化物。
後段製程(BEOL)金屬化堆疊218佈置在字元線電晶體206、字元線電晶體208上方。BEOL金屬化堆疊218包括分別佈 置在層間介電層220、層間介電層228、層間介電層230內的多個金屬化層222、金屬化層224、金屬化層226。金屬化層222、金屬化層224、金屬化層226可例如為諸如銅或鋁的金屬。層間介電層220、層間介電層228、層間介電層230可為例如低κ介電質，諸如多孔未摻雜矽玻璃；或氧化物，諸如二氧化矽。蝕刻停止層108、蝕刻停止層242可安置為分離層間介電層220、層間介電層228、層間介電層230。金屬化層222、金屬化層224、金屬化層226包括源極線232，所述源極線232耦接至字元線電晶體206、字元線電晶體208共用的源極/汲極區域214。此外，金屬化層222、金屬化層224、金屬化層226包括位元線134，所述位元線連接至記憶胞201，且進一步經由多個金屬化線(諸如金屬化線106、金屬化線234)以及多個通孔(諸如通孔132、通孔110、通孔240)連接至字元線電晶體206或字元線電晶體208的源極/汲極區域216。接點236穿過最底部ILD層238自金屬化線234延伸以到達源極/汲極區域216。通孔132、通孔110、通孔240以及接點236可例如為諸如銅、金或鎢的金屬。
記憶胞201插入頂部金屬化線134與底部金屬化線106之間。介電層136安置為在層間介電層228、層間介電層230之間上覆於記憶胞201。介電層136可為氧化物。儘管在圖2中繪示記憶胞201插入於上部金屬化層226與下部金屬化層224之間，但應理解，記憶胞201可插入於BEOL金屬化堆疊218的金屬化層的任兩者之間。
類似於如上文結合圖1B所描述，記憶胞201包括與底部電極通孔110連接或無縫接觸的底部電極112。電阻切換介電質 116安置在底部電極112上方。頂部電極118安置在電阻切換介電質116上方。第一側壁分隔件122安置在底部電極112的上表面上，且沿電阻切換介電質116的側壁及頂部電極118的側壁朝上延伸。第二側壁分隔件126安置在第一側壁分隔件122的側壁上。頂部電極通孔132使頂部金屬化線134與頂部電極118連接。如藉由左側上的示例性記憶胞所示，頂部電極通孔132可具有著陸於頂部電極118的頂表面上的底表面。如藉由右側上的另一示例性記憶胞所示，頂部電極通孔134亦可自頂部電極118偏移，且部分地著陸於第一側壁分隔件122及第二側壁分隔件126的上表面上。第二側壁分隔件126及第一側壁分隔件122具有不同蝕刻選擇性。第二側壁分隔件126可由與第一側壁分隔件122不同的材料或不同的密度製成。第一側壁分隔件122可在圖案化電阻切換介電質116之後即刻形成。第二側壁分隔件126對通孔開口蝕刻的蝕刻劑更具抵抗性，以使得當通孔開口形成為暴露頂部電極118且準備用於頂部電極通孔填充時可防止短路損害。
圖3至圖14示出繪示形成積體電路裝置的方法的橫截面視圖的一些實施例。
如圖3的橫截面視圖300中所示，底部通孔開口302形成於下部介電層108內，下部介電層108上覆於下部互連件結構140。下部互連件結構140包括被底部層間介電層104橫向包圍的底部金屬化線106。底部層間介電層104可為例如低k介電質，且底部金屬化線106可例如為諸如銅的金屬。下部介電層108形成於下部互連件結構140上方，其中底部通孔開口302暴露底部金屬化線106。下部介電層108可包括例如介電質的一個或多個層， 諸如二氧化矽、碳化矽及/或氮化矽。用於形成底部通孔開口302的製程可包括在光微影製程之後在下部互連件結構140上方沈積下部介電層108。光阻層可形成於下部介電層108上方且暴露下部介電層108中對應於待形成的底部通孔開口302的區域。隨後，可根據光阻層施加選擇下部介電層108的一或多種蝕刻劑。在施加一或多種蝕刻劑之後，可移除光阻層。
如圖4的橫截面視圖400中所示，記憶胞的多層堆疊藉由一系列氣相沈積技術(例如物理氣相沈積，化學氣相沈積等)沈積於下部介電層108上方。底部電極通孔110首先形成於下部介電層108上方，且填充底部通孔開口302(圖3中所示)。底部電極通孔110可例如由一種或多種層導電材料形成，諸如多晶矽、氮化鈦、氮化鉭、鉑、金、銥、釕、鎢或類似者。舉例而言，底部電極通孔110可為由在平坦化製程之後的原子層沈積(atomic layer deposition；ALD)製程形成的氮化鈦層。隨後，底部電極層402形成於底部電極通孔110及下部介電層108上方。底部電極層402可為與底部電極通孔相同的材料，且甚至可與底部電極通孔110形成於一個沈積製程中。底部電極層402可形成為具有對應於底部電極通孔110的凹口。隨後可執行平坦化製程，以形成底部電極層402的平面頂表面。在一些實施例中，底部電極層402可包括金屬氮化物(例如氮化鈦(titanium nitride；TiN)、氮化鉭(tantalum nitride；TaN)或類似者)及/或金屬(例如鈦(Ti)、鉭(Ta)或類似者)。隨後，電阻切換層404形成於平坦化底部電極層402上方。在一些實施例中，電阻切換層404可包括磁性穿隧接面(MTJ)結構，所述結構具有被介電障壁層垂直地分隔開的固 定磁性層及自由磁性層。在其他實施例中，電阻切換層404可包括RRAM介電資料儲存層。在一些實施例中，電阻切換層404可包括金屬氧化物複合物，諸如鉿氧化鋁(HfAlOx)、氧化鋯(ZrOx)、氧化鋁(AlOx)、氧化鎳(NiOx)、氧化鉭(TaOx)或氧化鈦(TiOx)。頂部電極層406形成於電阻切換層404上方。頂部電極層406可包括一個或多個導電層。在一些實施例中，頂部電極層406可包括氮化鈦(TiN)或氮化鉭(TaN)、金屬(例如鈦(Ti)或鉭(Ta)銅)等。硬罩幕層408形成於頂部電極層406上方。硬罩幕層408可包括諸如碳化矽的介電材料。
如圖5的橫截面視圖500中所示，多個圖案化層的多層堆疊502形成於硬罩幕層408上方以用於圖案化記憶胞。多層堆疊502可包括多個硬罩幕層，諸如氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、鉭(Ta)、銅、先進圖案膜(advanced pattern film；APF)及/或氮氧化矽(SiON)等。圖案化層512形成於多層堆疊502上方。圖案化層512可包括底部抗反射塗佈(bottom antireflective coating；BARC)層514及光阻層516，所述光阻層已經旋塗於BARC層514上方，且例如使用雙重圖案化(double-patterning)技術來圖案化。
如圖6的橫截面視圖600中所示，頂部電極層406(圖5中所示)經圖案化以形成頂部電極118。頂部電極118是根據硬罩幕120形成，所述硬罩幕藉由圖案化硬罩幕層408(圖5中所示)而形成。多層堆疊502(圖5中所示)經一層一層圖案化，且因此圖案化罩幕602形成於硬罩幕120上方。圖案化罩幕602亦可包括圖5的多層堆疊502的更多或更少層。在一些實施例中，由於 圖案化製程，圖案化罩幕602、硬罩幕120以及頂部電極118可形成為具有傾斜側壁。在一些實施例中，圖案化製程可包括乾式蝕刻製程，所述製程可具有包括CF4、CH2F2、Cl2、BCl3的蝕刻劑化學物質及/或其他化學物質。
如圖7的橫截面視圖700中所示，電阻切換層404(圖6中所示)經圖案化以根據圖案化罩幕602及硬罩幕120形成電阻切換介電質116。在圖案化製程期間，圖案化罩幕602(圖6中所示)可實質上被移除或減小。可暴露底部電極層402。在一些實施例中，電阻切換介電質116的側壁及頂部電極118的側壁可傾斜及對齊(例如共面)。在一些實施例中，圖案化製程可包括乾式蝕刻製程，所述製程可具有包括CF4、CH2F2、Cl2、BCl3的蝕刻劑化學物質及/或其他化學物質。
如圖8的橫截面視圖800中所示，第一介電分隔層802沿平坦化底部電極層402的上表面形成，且沿電阻切換介電質116、頂部電極118、硬罩幕120以及圖案化罩幕602的側壁表面延伸，並覆蓋圖案化罩幕602的頂表面。第一介電分隔層802可包括氮化矽、正矽酸四乙酯(tetraethyl orthosilicate；TEOS)、富矽氧化物(silicon-rich oxide；SRO)或類似複合介電膜。在一些實施例中，第一介電分隔層802可藉由氣相沈積技術(例如物理氣相沈積、化學氣相沈積等)形成。形成第一介電分隔層802可在同一群集工具中執行，或在甚至與如上文結合圖7所描述的圖案化製程相同的腔室中執行。可在相對較低溫度(例如約180攝氏度)下形成第一介電分隔層802。
如圖9的橫截面視圖900中所示，沿第一介電分隔層802 的頂表面的第二介電分隔層902。第二介電分隔層902可直接地形成於第一介電分隔層802上，且共形地鑲襯第一介電分隔層802。工件從腔室或甚至從形成第一介電分隔層802的群集工具中移出，且傳送至新的腔室/群集工具，以使得可使用與第一介電分隔層802不同的材料或相同但具有更大密度的材料來形成第二介電分隔層902。在一些實施例中，在第二溫度下形成第二介電分隔層902，所述第二溫度高於形成第一介電分隔層802的第一溫度。第二介電分隔層902亦可包括氮化矽、正矽酸四乙酯(TEOS)、富矽氧化物(SRO)或類似複合介電膜。在一些實施例中，第二介電分隔層902可藉由氣相沈積技術(例如物理氣相沈積、化學氣相沈積等)形成。第二介電分隔層902可在例如約300攝氏度至400攝氏度的相對較高溫度下形成。在一些實施例中，第二介電分隔層902形成為具有第二厚度，所述第二厚度為第一介電分隔層802的第一厚度的至少兩倍。第一介電分隔層802在圖案化以形成電阻切換介電質116之後即刻地保護工件不受周圍環境損害。形成較厚且更可保留住的第二介電分隔層902以準備保護記憶胞免受頂部電極通孔開口及著陸製程，如稍後描述。舉例而言，第二介電分隔層902可具有範圍為約200埃至約250埃的厚度，而第一介電分隔層802可具有範圍為約50埃至約100埃的厚度。
如圖10的橫截面視圖1000中所示，第一介電分隔層802及第二介電分隔層902經蝕刻以分別形成第一側壁分隔件122及第二側壁分隔件126。用於形成第一側壁分隔件122及第二側壁分隔件126的製程可包括對第一介電分隔層802及第二介電分隔層902執行各向異性蝕刻(例如垂直蝕刻)，以移除介電分隔層802 及介電分隔層902的橫向伸長部，藉此產生沿電阻切換介電質116的側壁表面及頂部電極118的側壁表面的第一側壁分隔件122及第二側壁分隔件126。由於移除了介電分隔層802、介電分隔層902的橫向伸長部，可暴露底部電極層402。圖案化罩幕602及硬罩幕120(圖8中所示)可在蝕刻製程期間中移除。
如圖11的橫截面視圖1100中所示，執行蝕刻以圖案化底部電極層402，且根據第二側壁分隔件126形成底部電極112。蝕刻可包括諸如電漿蝕刻製程的乾式蝕刻製程，所述製程可具有包括CF4、CH2F2、Cl2、BCl3的蝕刻劑化學物質及/或其他化學物質。在一些實施例中，底部電極通孔110的上部部分亦可在底部電極層402之後被蝕刻。由於蝕刻製程，底部電極112的側壁及底部電極通孔110的上部部分的側壁可與第二側壁分隔件126的側壁對齊，且可暴露下部介電層108。
如圖12的橫截面視圖1200中所示，介電層136形成於記憶胞上方且包圍記憶胞。介電層136可為例如低k或極低k介電質。在一些實施例中，用於形成介電層136的製程包括沈積中間層間介電層且對中間層間介電層執行化學機械拋光(chemical mechanical polish；CMP)，以對中間層間介電層的頂表面進行平坦化。
如圖13的橫截面視圖1300中所示，頂部電極通孔開口1302形成為通過介電層136，且到達頂部電極118上。頂部電極通孔開口1302是藉由蝕刻製程使用蝕刻劑形成，所述蝕刻劑相對於第一側壁分隔件122及第二側壁分隔件126對介電層136具有選擇性。在良好的對齊情況下，頂部電極通孔開口1302形成於頂 部電極118的中心區域處且遠離頂部電極118的邊緣，例如如圖2的左側上的記憶胞所示。在較不理想的對齊情況下，頂部電極通孔開口1302可形成於記憶胞接近邊界的一側處，例如如圖13、圖1B中或圖2的右側上的記憶胞。因此，除了暴露頂部電極118以外，頂部電極通孔開口1302亦可暴露第一側壁分隔件122及/或第二側壁分隔件126。由於第二側壁分隔件126對於頂部電極通孔開口1302的蝕刻製程更具抵抗性，因此作為蝕刻結果，第二側壁分隔件126的頂表面可高於第一側壁分隔件122的頂表面。第一側壁分隔件122及第二側壁分隔件126防止到達及暴露電阻切換介電質116的側壁。藉此，可防止電阻切換介電質116及頂部電極118經由隨後填充的導電材料而短路。
如圖14的橫截面視圖1400中所示，導電層隨後形成且填充頂部電極通孔開口1302，以形成頂部電極通孔132。導電層可例如為諸如銅或鎢的金屬。用於形成導電層的製程可包括沈積中間導電層，所述中間導電層填充頂部電極通孔開口1302且突出於介電層136，以形成頂部電極通孔132及形成頂部金屬化線134。隨後可使用光微影來圖案化導電層。在一些實施例中，頂部電極通孔132及頂部金屬化線134可藉由單金屬鑲嵌製程(single damaseene process)、先溝槽(trench-first)或先通孔(via-first)雙金屬鑲嵌製程(dual damascene process)或其他可適用的金屬填充製程形成。由於填充的結果，頂部電極通孔132可具有與第一側壁分隔件122接觸的底表面及與第二側壁分隔件126接觸的側壁表面。上文參看圖1B、圖1C以及圖2論述了詳細頂部電極通孔結構的一些實例。
圖15繪示形成記憶體裝置的方法1500的流程圖的一些實施例。儘管關於圖3至圖14來描述方法1500，但應瞭解，方法1500不限於圖3至圖14中所揭露的此類結構，反而可獨立於圖3至圖14中所揭露的結構。類似地，應瞭解，圖3至圖14中所揭露的結構不限於方法1500，反而可作為獨立於方法1500的結構。此外，儘管所揭露的方法(例如方法1500)被說明且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解譯此類動作或事件的所說明的排序。舉例而言，除本文中所說明及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時出現。另外，可能需要並非所有的所說明動作實施本文中的描述的一或多個態樣或實施例。此外，本文中所描繪的動作中的一或多者可以一或多個單獨動作及/或階段進行。
在動作1502處，底部通孔開口形成於下部介電層內，所述下部介電層上覆於下部互連件結構。下部互連件結構可包括被底部層間介電層橫向包圍的底部金屬化線。底部通孔開口形成為穿過下部介電層以暴露底部金屬化線。圖3示出對應於動作1502的橫截面視圖300的一些實施例。
在動作1504處，多層堆疊藉由一系列氣相沈積技術(例如物理氣相沈積、化學氣相沈積等)沈積於下部介電層上方。底部電極通孔首先形成於下部介電層上方且填充底部通孔開口。底部電極通孔可為由原子層沈積(ALD)製程形成的氮化鈦層，隨之以平坦化製程。隨後，底部電極層、電阻切換層、頂部電極層以及硬罩幕層隨後形成於底部電極通孔及下部介電層上方。在一些實施例中，底部電極層可包括金屬氮化物(例如氮化鈦(TiN)、 氮化鉭(TaN)或類似者)及/或金屬(例如鈦(Ti)、鉭(Ta)或類似者)。在一些實施例中，電阻切換層可包括磁性穿隧接面(MTJ)結構，所述結構具有被介電障壁層垂直地分隔開的固定磁性層及自由磁性層。在其他實施例中，電阻切換層可包括RRAM介電資料儲存層。在一些實施例中，頂部電極層可包括氮化鈦(TiN)或氮化鉭(TaN)，金屬(例如鈦(Ti)或鉭(Ta)銅)等。硬罩幕層可包括諸如碳化矽的介電材料。圖4示出對應於動作1504的橫截面視圖400的一些實施例。
在動作1506處，多個圖案化層的多層堆疊形成於硬罩幕層上方以用於圖案化記憶胞。多層堆疊可包括導電層以及形成於導電層上方的多個硬罩幕層。導電層可包括氮化鈦(TiN)或氮化鉭(TaN)，金屬(例如鈦(Ti)或鉭(Ta)銅)等。多個硬罩幕層可包括先進圖案膜(APF)、氮氧化矽(SiON)等中的一者或多者。底部抗反射塗佈(BARC)層及光阻層在多個硬罩幕層上方形成且經圖案化。圖5示出對應於動作1506的橫截面視圖500的一些實施例。
在動作1508處，多層堆疊經一層一層圖案化，且因此圖案化罩幕形成於硬罩幕層上方。隨後藉由圖案化硬罩幕層來形成硬罩幕。根據硬罩幕來形成頂部電極。在一些實施例中，由於圖案化製程，圖案化罩幕、硬罩幕以及頂部電極可形成為具有傾斜側壁。在一些實施例中，圖案化製程可包括乾式蝕刻製程，所述製程可具有包括CF4、CH2F2、Cl2、BCl3的蝕刻劑化學物質及/或其他化學物質。圖6示出對應於動作1508的橫截面視圖600的一些實施例。
在動作1510處，根據頂部電極及硬罩幕圖案化電阻切換層，以形成電阻切換介電質。在圖案化製程期間，圖案化罩幕可實質上被移除或減小。可暴露底部電極層。在一些實施例中，電阻切換介電質的側壁及頂部電極的側壁可傾斜及對齊(例如共面)。在一些實施例中，圖案化製程可包括乾式蝕刻製程。圖7示出對應於動作1510的橫截面視圖700的一些實施例。
在動作1512處，第一介電分隔層沿底部電極層的上表面形成，且沿電阻切換介電質、頂部電極以及硬罩幕的側壁表面延伸，並覆蓋硬罩幕的頂表面。第一介電分隔層可包括氮化矽、正矽酸四乙酯(TEOS)、富矽氧化物(SRO)或類似複合介電膜。在一些實施例中，第一介電分隔層可形成於相同腔室中或在與如參看動作1510所描述的圖案化製程相同的群集工具中。第一介電分隔層可為共形層，且可藉由氣相沈積技術(例如化學氣相沈積等)形成。圖8示出對應於動作1512的橫截面視圖800的一些實施例。
在動作1514處，第二介電分隔層形成於第一介電分隔層的頂表面上及沿第一介電分隔層的頂表面形成。第二介電分隔層可由不同介電材料或具有更大密度的相同介電材料形成。第二介電分隔層可包括氮化矽、正矽酸四乙酯(TEOS)、富矽氧化物(SRO)或類似複合介電膜。在一些實施例中，第二介電分隔層可形成於不同腔室中，且形成為更具抵抗性(亦即，具有下文參看動作1520描述的頂部通孔開口蝕刻劑的更小蝕刻速率)。第二介電分隔層可為共形層，且可藉由氣相沈積技術(例如化學氣相沈積等)形成。圖9示出對應於動作1514的橫截面視圖800的一些實施例。
在動作1516處，第一側壁分隔件及第二側壁分隔件分別 從第一介電分隔層及第二介電分隔層形成。用於形成第一側壁分隔件及第二側壁分隔件的製程可包括對第一介電分隔層及第二介電分隔層執行各向異性蝕刻(例如垂直蝕刻)，以移除第一介電分隔層及第二介電分隔層的橫向伸長部，藉此產生沿電阻切換介電質的側壁表面及頂部電極的側壁表面的第一側壁分隔件及第二側壁分隔件。圖10示出對應於動作1516的橫截面視圖1000的一些實施例。
在動作1518處，執行蝕刻以根據第二側壁分隔件及硬罩幕來圖案化及形成底部電極。介電層隨後形成於記憶胞上方且包圍記憶胞。介電層可為例如低k或極低k介電質。在一些實施例中，用於形成介電層136的製程包括沈積中間層間介電層且對中間層間介電層執行化學機械拋光(CMP)，以對中間層間介電層的頂表面進行平坦化。圖11至圖12示出對應於動作1518的橫截面視圖1100及橫截面視圖1200的一些實施例。
在動作1520處，頂部電極通孔開口形成為通過介電層，且到達頂部電極。頂部電極通孔開口是藉由蝕刻製程使用蝕刻劑形成，所述蝕刻劑相對於第一側壁分隔件及第二側壁分隔件對介電層具有選擇性。頂部電極通孔開口可形成於記憶胞更接近邊界的一側處。因此，頂部電極通孔開口可暴露第一側壁分隔件及/或第二側壁分隔件。由於第二側壁分隔件對於頂部電極通孔開口的蝕刻製程更具抵抗性，因此作為蝕刻結果，第二側壁分隔件的頂表面可高於第一側壁分隔件的頂表面。第一側壁分隔件及第二側壁分隔件防止到達及暴露電阻切換介電質的側壁。藉此，可防止電阻切換介電質及頂部電極經由隨後填充的導電材料而短路。圖 13示出對應於動作1520的橫截面視圖1300的一些實施例。
在動作1522處，導電層形成且填充頂部電極通孔開口以形成頂部電極通孔，且突出介電層以形成頂部金屬化線。導電層可例如為諸如銅或鎢的金屬。用於形成導電層的製程可包括沈積中間導電層，所述中間導電層在其餘介電層上方且填充頂部電極通孔開口。隨後可使用光微影來圖案化導電層。由於填充的結果，頂部電極通孔可具有與第一側壁分隔件接觸的底表面及與第二側壁分隔件接觸的側壁表面。圖14示出對應於動作1522的橫截面視圖1400的一些實施例。
應瞭解，雖然在整個此文檔中參考示例性結構論述本文中所描述的方法的態樣，但所述方法並不受所呈現的對應結構限制。實情為，將方法(及結構)視為不依賴於彼此且能夠在不考慮圖式中所描繪的特定態樣中的任一者的情況下獨立及實踐。另外，本文中所描述的層可以任何適合的方式形成，諸如使用旋塗、濺鍍、生長及/或沈積技術等。
此外，所屬領域中具通常知識者可基於對本說明書及隨附圖式的閱讀及/或理解來想到等效的更改及/或修改。本文中的揭露內容包括此類修改及更改且通常並不意欲因此而受限。舉例而言，儘管本文中提供的圖式示出及描述為具有特定摻雜類型，但應瞭解，如所屬領域中具通常知識者將瞭解，可利用替代性摻雜類型。
因此，如上文可瞭解，在一些實施例中，本揭露提供一種製造積體電路(integrated circuit；IC)的方法。在所述方法中，形成多層堆疊，所述多層堆疊包括底部電極層、底部電極層上方 的電阻切換介電層、電阻切換介電層上方的頂部電極層以及頂部電極層上方的硬罩幕層。執行第一系列蝕刻以圖案化硬罩幕層、頂部電極層以及電阻切換介電層，從而形成硬罩幕、頂部電極以及電阻切換介電質。第一介電分隔層形成於底部電極層上方，且在電阻切換介電質、頂部電極以及硬罩幕旁側延伸，且進一步在硬罩幕上方延伸。第二介電分隔層直接地形成於第一介電分隔層上方，且共形地鑲襯第一介電分隔層。第一介電分隔層在第一溫度下沈積，且第二介電分隔層在第二溫度下沈積，第二溫度高於第一溫度。在實施例中，方法更包括：對所述第一介電分隔層及所述第二介電分隔層執行第二系列蝕刻，以在所述電阻切換介電質、所述頂部電極以及所述硬罩幕旁側分別形成第一側壁分隔件及第二側壁分隔件；以及執行第三系列蝕刻，以根據所述頂部電極、所述第一側壁分隔件以及所述第二側壁分隔件圖案化所述底部電極層，從而形成底部電極，其中所述底部電極具有一側壁，所述側壁與所述第二側壁分隔件的側壁對齊。在實施例中，方法更包括：形成上部介電層，所述上部介電層包圍所述底部電極、所述第二側壁分隔件且上覆於所述頂部電極；以及形成頂部電極通孔，所述頂部電極通孔延伸穿過所述上部介電層以到達所述頂部電極上。在實施例中，所述第二介電分隔層具有一第二厚度，所述第二厚度為所述第一介電分隔層的第一厚度的至少兩倍。在實施例中，形成所述第二介電分隔層的第二溫度大於300攝氏度。在實施例中，所述第一介電分隔層形成於與執行所述第一系列蝕刻相同的群集工具中，而所述第二介電分隔層形成於與執行所述第一系列蝕刻不同的群集工具中。在實施例中，所述第一介電分 隔層直接地形成於所述底部電極層上。
在另一實施例中，本揭露是關於一種製造積體電路(IC)的方法。在所述方法中，形成多層堆疊，所述多層堆疊包括底部電極層、底部電極層上方的電阻切換介電層、電阻切換介電層上方的頂部電極層以及頂部電極層上方的硬罩幕層。執行第一系列蝕刻以圖案化硬罩幕層、頂部電極層以及電阻切換介電層，從而形成硬罩幕、頂部電極以及電阻切換。第一介電分隔層形成於底部電極層上方，且在電阻切換介電質、頂部電極以及硬罩幕旁側。第二介電分隔層直接地形成於第一介電分隔層上方，且共形地鑲襯第一介電分隔層。對第一介電分隔層及第二介電分隔層執行第二系列蝕刻，以分別形成第一側壁分隔件及第二側壁分隔件。對底部電極層執行第三系列蝕刻，以形成底部電極。頂部電極通孔形成為到達頂部電極上。
在又一實施例中，本揭露是關於一種記憶體裝置。所述記憶體裝置包括安置在基底上方的底部電極，以及安置在底部電極上方且具有可變電阻的電阻切換介電質。所述記憶體裝置更包括安置在電阻切換介電質上方的頂部電極，以及安置在底部電極的上表面上且沿電阻切換介電質的側壁及頂部電極的側壁向上延伸的第一側壁分隔件。所述記憶體裝置更包括第二側壁分隔件，所述第二側壁分隔件直接地且共形地鑲襯第一側壁。所述記憶體裝置更包括到達頂部電極上的頂部電極通孔。在實施例中，所述第一介電分隔層在第一溫度下沈積，且所述第二介電分隔層在第二溫度下沈積，所述第二溫度高於所述第一溫度。在實施例中，所述頂部電極通孔藉由以下而形成：形成上部介電層，所述上部 介電層包圍所述底部電極、所述第二側壁分隔件且上覆於所述頂部電極；以及對所述上部介電層執行蝕刻，以形成用於填充所述頂部電極通孔的通孔開口；其中所述蝕刻具有用於所述第一側壁分隔件的第一蝕刻速率，所述第一蝕刻速率小於用於所述第二側壁分隔件的第二蝕刻速率。在實施例中，所述頂部電極通孔形成為具有與所述第一側壁分隔件接觸的底表面及與所述第二側壁分隔件接觸的側壁表面。在實施例中，所述第二介電分隔層形成為具有一厚度，所述厚度為所述第一介電分隔層的至少兩倍。在實施例中，所述第一介電分隔層形成於與執行所述第一系列蝕刻相同的群集工具中，而所述第二介電分隔層形成於與執行所述第一系列蝕刻不同的群集工具中。
前文概述若干實施例的特徵，從而使得在所屬領域中具有知識者可較好地理解本揭露的態樣。在本領域具有知識者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。在實施例中，所述第二側壁分隔件具有第二厚度，所述第二厚度為所述第一側壁分隔件的第一厚度的至少兩倍。在實施例中，所述第一側壁分隔件及所述第二側壁分隔件由氮化矽製成。在實施例中，所述第二側壁分隔件的頂表面高於所述第一側壁分隔件的頂表面。在實施例中，所述頂部電極通孔具有與所述第一側壁分隔件接觸的底表面及與所述第二側壁分隔件接觸的側壁表 面。在實施例中，記憶胞更包括底部金屬化線以及頂部金屬化線。底部金屬化線被底部層間介電層包圍，且經由底部電極通孔耦接至所述底部電極。頂部金屬化線被頂部層間介電層包圍且經由所述頂部電極通孔耦接至所述頂部電極。在實施例中，所述第一側壁分隔件安置在所述底部電極的上表面上，且與所述電阻切換介電質的所述側壁及所述頂部電極的所述側壁直接接觸；以及其中所述第二側壁分隔件安置在所述底部電極的所述上表面上，且其中所述第二側壁分隔件的側壁與所述底部電極的側壁對齊。
100b、100c:橫截面視圖
102:基底
104:底部層間介電層
106:底部金屬化線
108:下部介電層
109:障壁襯裡
110:底部電極通孔
112:底部電極
114:記憶胞
116:電阻切換介電質
118:頂部電極
122:第一側壁分隔件
126:第二側壁分隔件
128、130:虛線圈
132:頂部電極通孔
134:頂部金屬化線
136:介電層
138:頂部層間介電層
140:下部互連件結構
142:上部互連件結構
150:延長垂直線

Claims (12)

  1. 一種用於製造記憶胞的方法，所述方法包括：形成多層堆疊，所述多層堆疊包括底部電極層、所述底部電極層上方的電阻切換介電層、所述電阻切換介電層上方的頂部電極層以及所述頂部電極層上方的硬罩幕層；執行第一系列蝕刻以圖案化所述硬罩幕層、所述頂部電極層以及所述電阻切換介電層，從而形成硬罩幕、頂部電極以及電阻切換介電質；在所述底部電極層上方形成第一介電分隔層，所述第一介電分隔層在所述電阻切換介電質、所述頂部電極以及所述硬罩幕旁側延伸，且進一步在所述硬罩幕上方延伸；以及形成第二介電分隔層，所述第二介電分隔層具有位於所述底部電極層上方的底表面及與所述第一介電分隔層接觸的側壁表面；其中所述第一介電分隔層在第一溫度下沈積，且所述第二介電分隔層在第二溫度下沈積，所述第二溫度高於所述第一溫度。
  2. 如申請專利範圍第1項所述的用於製造記憶胞的方法，更包括：對所述第一介電分隔層及所述第二介電分隔層執行第二系列蝕刻，以在所述電阻切換介電質、所述頂部電極以及所述硬罩幕旁側分別形成第一側壁分隔件及第二側壁分隔件；以及執行第三系列蝕刻，以根據所述頂部電極、所述第一側壁分隔件以及所述第二側壁分隔件圖案化所述底部電極層，從而形成底部電極，其中所述底部電極具有一側壁，所述側壁與所述第二側 壁分隔件的側壁對齊。
  3. 如申請專利範圍第2項所述的用於製造記憶胞的方法，更包括：形成上部介電層，所述上部介電層包圍所述底部電極、所述第二側壁分隔件且上覆於所述頂部電極；以及形成頂部電極通孔，所述頂部電極通孔延伸穿過所述上部介電層以到達所述頂部電極上。
  4. 如申請專利範圍第1項所述的用於製造記憶胞的方法，其中所述第一介電分隔層形成於與執行所述第一系列蝕刻相同的群集工具中，而所述第二介電分隔層形成於與執行所述第一系列蝕刻不同的群集工具中。
  5. 如申請專利範圍第1項所述的用於製造記憶胞的方法，其中所述第一介電分隔層直接地形成於所述底部電極層上。
  6. 一種用於製造記憶胞的方法，所述方法包括：形成多層堆疊，所述多層堆疊包括底部電極層、所述底部電極層上方的電阻切換介電層、所述電阻切換介電層上方的頂部電極層以及所述頂部電極層上方的硬罩幕層；執行第一系列蝕刻以圖案化所述硬罩幕層、所述頂部電極層以及所述電阻切換介電層，從而形成硬罩幕、頂部電極以及電阻切換介電質；在所述底部電極層上方，且在所述電阻切換介電質、所述頂部電極以及所述硬罩幕旁側形成第一介電分隔層；直接地在所述第一介電分隔層上形成第二介電分隔層，且共形地鑲襯所述第一介電分隔層； 對所述第一介電分隔層及所述第二介電分隔層執行第二系列蝕刻，以分別形成第一側壁分隔件及第二側壁分隔件；在執行所述第二系列蝕刻之後，對所述底部電極層執行第三系列蝕刻，以形成底部電極；以及形成到達所述頂部電極上的頂部電極通孔。
  7. 如申請專利範圍第6項所述的用於製造記憶胞的方法，其中所述頂部電極通孔藉由以下而形成：形成上部介電層，所述上部介電層包圍所述底部電極、所述第二側壁分隔件且上覆於所述頂部電極；以及對所述上部介電層執行蝕刻，以形成用於填充所述頂部電極通孔的通孔開口；其中所述蝕刻具有用於所述第一側壁分隔件的第一蝕刻速率，所述第一蝕刻速率小於用於所述第二側壁分隔件的第二蝕刻速率。
  8. 一種記憶胞，包括：底部電極，安置在基底上方；電阻切換介電質，安置在所述底部電極上方且具有可變電阻；頂部電極，安置在所述電阻切換介電質上方；第一側壁分隔件，安置在所述底部電極的上表面上，且沿所述電阻切換介電質的側壁及所述頂部電極的側壁朝上延伸；第二側壁分隔件，直接地且共形地鑲襯所述第一側壁分隔件，其中所述第二側壁分隔件的頂表面低於所述第一側壁分隔件的頂表面或與所述第一側壁分隔件的頂表面等高；以及頂部電極通孔，到達所述頂部電極上。
  9. 如申請專利範圍第8項所述的記憶胞，其中所述第二側壁分隔件具有第二厚度，所述第二厚度為所述第一側壁分隔件的第一厚度的至少兩倍。
  10. 如申請專利範圍第8項所述的記憶胞，其中所述頂部電極通孔具有與所述第一側壁分隔件接觸的底表面及與所述第二側壁分隔件接觸的側壁表面。
  11. 如申請專利範圍第8項所述的記憶胞，更包括：底部金屬化線，被底部層間介電層包圍，且經由底部電極通孔耦接至所述底部電極；以及頂部金屬化線，被頂部層間介電層包圍且經由所述頂部電極通孔耦接至所述頂部電極。
  12. 如申請專利範圍第8項所述的記憶胞，其中所述第一側壁分隔件安置在所述底部電極的上表面上，且與所述電阻切換介電質的所述側壁及所述頂部電極的所述側壁直接接觸；以及其中所述第二側壁分隔件安置在所述底部電極的所述上表面上，且其中所述第二側壁分隔件的側壁與所述底部電極的側壁對齊。
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