KR20200047300A - 메모리 디바이스에 대한 비아 랜딩 향상 - Google Patents

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KR20200047300A
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훙 초 왕
창-젠 시에
해리-하크-레이 추앙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

이중 측벽 스페이서를 갖는 메모리 셀 및 그 제조 방법이 제공된다. 일부 실시예에서, 다중 층 스택이 형성되고 패터닝되어 하드 마스크, 상단 전극 및 저항 스위칭 유전체를 형성한다. 그 후, 하단 전극 층 위에 있고, 저항 스위칭 유전체, 상단 전극 및 하드 마스크와 나란히 연장되고, 하드 마스크 위로 더 연장되는 제 1 유전체 스페이서 층이 형성된다. 그 후, 제 1 유전체 스페이서 층의 바로 위에 있고 제 1 유전체 스페이서 층을 컨포멀하게 라이닝하는 제 2 유전체 스페이서 층이 형성된다. 제 1 유전체 스페이서 층은 제 1 온도에서 퇴적되고 제 2 유전체 스페이서 층은 제 1 온도보다 높은 제 2 온도에서 퇴적된다.

Description

메모리 디바이스에 대한 비아 랜딩 향상{VIA LANDING ENHANCEMENT FOR MEMORY DEVICE}
관련 출원의 참조
본 출원은 2018년 10월 23일 화요일자로 출원된 미국 가출원 제62/749,314호의 우선권을 청구하며, 그 내용은 그 전체가 참조로서 본 명세서에 통합된다.
오늘날의 많은 전자 디바이스는 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 비휘발성 메모리는 전원이 없는 상태에서 데이터를 저장할 수 있지만 휘발성 메모리는 그렇지 않다. 자기저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 및 저항 랜덤 액세스 메모리(resistive random access memory; RRAM)와 같은 비휘발성 메모리는 비교적 간단한 구조와 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 로직 제조 공정과의 호환성으로 인해 차세대 비휘발성 메모리 기술의 유망한 후보이다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1a는 단일 측벽 스페이서를 갖는 메모리 셀의 일부 실시예의 단면도를 예시한다.
도 1b는 이중 측벽 스페이서를 갖는 메모리 셀의 일부 실시예의 단면도를 예시한다.
도 1c는 도 1b에 도시된 메모리 셀의 일부 실시예의 단면도를 예시한다.
도 2는 도 1b에 도시된 메모리 셀을 갖는 집적 회로의 일부 실시예의 단면도를 예시한다.
도 3 내지 도 14는 다양한 제조 단계에서의, 메모리 셀을 포함한 집적 회로의 일부 실시예의 일련의 단면도를 예시한다.
도 15는 메모리 셀를 갖는 집적 회로를 제조하는 방법의 일부 실시예의 흐름도를 예시한다.
본 발명개시는 이 발명개시의 상이한 피처들을 구현하는 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하위", "위", "상위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향 외에 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
또한, "제 1", "제 2", "제 3" 등은 도면의 상이한 요소들 또는 일련의 도면들 사이를 구별하는데 설명의 용이함을 위해 여기서 사용될 수 있다. "제 1", "제 2", "제 3" 등은 대응하는 요소의 설명하는 것으로 의도되지 않는다. 그러므로, 제 1 도면과 함께 설명된 "제 1 유전체 층"은 다른 도면과 함께 설명된 "제 1 유전체 층"에 반드시 대응해야 하는 것은 아닐 수 있다.
도 1a의 단면도(110a)를 참조하면, 메모리 셀(114)은 저항 스위칭 유전체(116)에 의해 분리된 상단 전극(118) 및 하단 전극(112)을 포함한다. 한 쌍의 전극에 인가된 전압에 의존하여, 저항 스위칭 유전체(116)는 제 1 데이터 상태(예를 들어, '0' 또는 'RESET')와 연관된 고 저항 상태와 제 2 데이터 상태(예를 들어, '1' 또는 'SET')와 연관된 저 저항 상태 사이의 가역 변화를 겪을 수 있다. 메모리 셀(114)은 데이터 저장 및 송신을 위한 상보성 금속-산화물-반도체(complementary metal-oxide-semiconductor; CMOS) 로직 제조 공정과 호환가능하다. 제 1 측벽 스페이서(122)는 상단 전극(118) 및 저항 스위칭 유전체(116)와 나란히 배치될 수 있고, 상단 전극(118) 및 저항 스위칭 유전체(116)의 측벽 표면에 보호를 제공할 수 있다. 유전체 층(136)은 상단 전극(118) 위에 놓이고 상단 전극(118)을 둘러싸도록 형성된다. 상단 전극 비아(132)는 유전체 층(136)을 통해 배치되고 메모리 셀(114)의 상단 전극(118) 위에 놓여 상단 전극(118)과 접촉한다. 상단 전극 비아(132)를 형성하는 공정은 접촉 문제: 상단 전극(118) 상에 상단 전극 비아(132)를 랜딩(landing)할 때 저항 스위칭 유전체(116)가 손상될 수 있다는 문제를 도입한다. 보다 상세하게, 상단 전극 비아(132)는 상단 전극 비아(132)의 충진 및 랜딩을 위해 상단 전극(118)을 노출시키기 위해 유전체 층(136)을 통해 개구부를 형성하도록 패터닝 공정에 의해 형성된다. 개구부는 상단 전극(118)의 에지로 시프트될 수 있다. 기술이 발전하고 디바이스가 축소됨에 따라, 개구부의 형성은 점선 원(124)에 의해 나타낸 바와 같이, 저항 스위칭 유전체(116)의 측벽을 노출시키고 손상시킬 수 있다. 결과적으로, 상단 전극(118) 및 저항 스위칭 유전체(116)는 상단 전극(132)을 통해 단락될 수 있다.
일부 선진 실시예에서, 본 출원은 이중 측벽 스페이서 구조물을 포함하는 비아 랜딩 향상 구조물을 갖는 향상된 메모리 디바이스 및 대응하는 제조 방법에 관한 것이다. 이중 측벽 스페이서 구조물은 상이한 재료 또는 상이한 밀도를 갖는 동일한 재료를 포함하는 적층된 측벽 스페이서를 포함할 수 있다. 내부 측벽 스페이서는 일부 주변 간섭에 노출되기 전에 메모리 디바이스가 보호되도록 인-시튜(in-situ) 형성될 수 있다. 그 후, 외부 측벽 스페이서가 내부 측벽 스페이서를 따라 엑스-시튜(ex-situ) 형성된다. 외부 측벽 스페이서는, 메모리 디바이스의 측벽이 비아 랜딩 에칭 공정 동안 보호되도록 후속 비아 랜딩 에칭 공정에 대해 내성이 더 클 수 있다.
일부 실시예에서, 도 1b의 단면도(100b)를 참조하면, 메모리 셀(114)은 기판(102) 위에 배치된 하단 전극(112)을 포함한다. 저항 스위칭 유전체(116)는 하단 전극(112) 위에 배치되고 가변 저항을 가진다. 상단 전극(118)은 저항 스위칭 유전체(116) 위에 배치된다. 제 1 측벽 스페이서(122)는 하단 전극(112)의 상부 표면 상에 배치되고 상단 전극(118) 및 저항 스위칭 유전체(116)의 측벽을 따라 상향하여 연장된다. 제 2 측벽 스페이서(126)는 제 1 측벽 스페이서의 바로 위에 배치되고 제 1 측벽 스페이서를 컨포멀하게 라이닝한다. 제 2 측벽 스페이서(126) 및 제 1 측벽 스페이서(122)는 상이한 재료 또는 상이한 밀도를 갖는 동일한 재료를 포함한다. 일부 실시예에서, 제 1 측벽 스페이서(122)는 워크피스가 주변 환경으로부터 잘 보호되도록 인-시튜 형성된다(주변 환경에서 워크피스를 노출시키지 않고 동일한 클러스터 툴에서 형성됨을 의미함). 제 2 측벽 스페이서(126)는 기판을 상이한 챔버로 이송한 후 엑스-시튜 형성된다. 제 2 측벽 스페이서(126)는 더 높은 에칭 선택도를 가지며 에칭제에 대한 내성이 더 크다. 이에 의해, 이러한 에칭제로 충진한 상단 전극 비아를 위한 개구부를 형성할 때, 제 2 측벽 스페이서(126)가 더 잘 유지될 수 있고 저항 스위칭 유전체(116)가 손상되는 것을 방지할 수 있다. 따라서, 측벽 보호를 위한 공정 윈도우는 덜 염려되며, 메모리 셀(114)의 단락 고장이 개선된다.
일부 실시예들에 따르면, 도 1b에 도시된 메모리 셀(114)은 기판 위에 배열된 하부 상호접속 구조물(140) 및 상부 상호접속 구조물(142)을 갖는 BEOL(back-end-of-line) 금속화 스택 내에 삽입될 수 있다. 하부 상호접속 구조물(140)은 하단 층간 유전체 층(104) 내에 배치된 하단 금속화 라인(106)을 포함한다. 상부 상호접속 구조물(142)은 상단 층간 유전체 층(138) 내에 배치된 상단 금속화 라인(134)을 포함한다. 하단 층간 유전체 층(104) 및 상단 층간 유전체 층(138)은 예를 들어 산화물, 저 k 유전체(즉, 실리콘 이산화물보다 작은 유전 상수 k를 갖는 유전체) 또는 극저 k 유전체(약 2보다 작은 유전 상수 k를 갖는 유전체)일 수 있ㄱ고, 하단 금속화 라인(106) 및 상단 금속화 라인(134)은 예를 들어 구리와 같은 금속일 수 있다.
메모리 셀(114)의 하단 전극(112)은 티타늄 질화물, 탄탈륨 질화물 또는 이들의 조합과 같은 전도성 재료일 수 있다. 하단 전극(112)의 예시적인 두께는 약 100 Å 내지 약 200 Å의 범위 내일 수 있다. 이하 주어진 다른 예시적인 치수와 함께, 이 예시적인 두께는 특정 제조 노드에 대한 것일 수 있고, 다른 노드에 대한 이들 치수의 비례적인 스케일링이 가능하다. 하단 전극(112)은 또한 예를 들어 티타늄, 탄탈륨, 백금, 이리듐, 텅스텐, 루테늄 등을 포함할 수 있다. 일부 실시예에서, 하단 전극(112)은 하단 전극(112)과 하단 금속화 라인(106) 사이에 배열된 하단 전극 비아(110)를 통해 하부 상호접속 구조물(140)의 하단 금속화 라인(106)에 전기적으로 커플링된다. 하단 전극 비아(110)는 티타늄 질화물을 포함할 수 있다. 하단 전극 비아(110)의 예시적인 두께는 약 400 Å 내지 약 500 Å의 범위 내일 수 있다. 배리어 라이너(109)는 하단 전극 비아(110) 아래에 배치될 수 있고 하단 금속화 라인(106)과 하단 전극(112) 사이에서 재료가 확산되는 것을 방지하기 위해 확산 배리어 층으로서 기능할 수 있다. 배리어 라이너(109)는 예를 들어 탄탈륨 질화물을 포함할 수 있다. 배리어 라이너(109)의 예시적인 두께는 약 50 Å 내지 약 100 Å의 범위 내일 수 있다. 하단 전극 비아(110)는 더 좁은 하부 부분 및 더 넓은 상부 부분을 가질 수 있다. 상부 부분은 하단 전극(112)과 정렬된 측벽을 가질 수 있다.
메모리 셀(114)은 하단 전극(112) 위에 배열된 저항 스위칭 유전체(116)를 더 포함한다. 일부 실시예에서, 메모리 셀(114)은 자기저항 랜덤 액세스 메모리(MRAM) 셀이고 저항 스위칭 유전체(116)는 터널 배리어 층에 의해 분리된 하단 강자성 층 및 상단 강자성 층을 갖는 자기 터널 접합(MTJ) 구조물을 포함할 수 있다. 일부 다른 실시예에서, 메모리 셀(114)은 저항성 랜덤 액세스 메모리(RRAM) 셀이고 저항 스위칭 유전체(116)는 RRAM 유전체 층을 포함할 수 있다. 저항 스위칭 유전체(116)는 고 k 층(즉, 3.9보다 큰 유전 상수 k를 갖는 층), 예를 들어 탄탈륨 산화물, 탄탈륨 하프늄 산화물, 탄탈륨 알루미늄 산화물, 또는 탄탈륨, 산소 및 하나 이상의 다른 원소를 포함한 다른 재료일 수 있다. 저항 스위칭 유전체(116)는 또한 다른 복합 층을 포함할 수 있다. 예를 들어, 저항 스위칭 유전체(116)는 저부에 배치된 시드 층 및 상부에 배치된 배리어 층을 포함할 수 있다. 저항 스위칭 유전체(116)의 예시적인 두께는 약 300 Å 내지 약 500 Å의 범위 내일 수 있다.
상단 전극(118)은 저항 스위칭 유전체(116) 위에 배열된다. 배리어 라이너(109)는 예를 들어 텅스텐을 포함할 수 있다. 상단 전극(118)의 예시적인 두께는 약 300 Å 내지 약 400 Å의 범위 내일 수 있다. 상단 전극(118)은 또한 예를 들어 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함하는 하나 이상의 금속 또는 금속 조성물 층을 포함할 수 있다. 일부 실시예에서, 상단 전극(118)은 상단 전극(118)과 상단 금속화 라인(134) 사이에 배열된 상단 전극 비아(132)를 통해 상부 상호접속 구조물(142)의 상단 금속화 라인(134)에 전기적으로 커플링된다. 상단 전극 비아(132)는 예를 들어, 구리, 알루미늄 또는 텅스텐과 같은 전도성 재료일 수 있다. 메모리 셀(114)의 동작 동안, 저항 스위칭 유전체(116)의 하나 이상의 전도성 필라멘트를 형성 또는 차단함으로써 메모리 셀(114)을 판독, 설정 또는 소거하도록 상단 전극(118)과 하단 전극(112) 사이에 전압이 인가된다. 따라서, 메모리 셀(114)은 예를 들어, 로우 또는 하이 비트 상태를 나타내기 위해 비교적 낮은 또는 높은 저항 상태에서 가변 저항을 가질 수 있다.
일부 실시예에서, 제 1 측벽 스페이서(122)는 하단 전극(112)의 상부 표면 상에 직접 배치된다. 제 1 측벽 스페이서(122)는 상단 전극(118) 및 저항 스위칭 유전체(116)의 측벽을 따라 상단 전극(118) 및 저항 스위칭 유전체(116)의 측벽과 직접 접촉할 수 있다. 제 2 측벽 스페이서(126)는 또한 제 1 측벽 스페이서(122)의 측면에서 하단 전극(112)의 상부 표면 상에 직접 배치될 수 있다. 제 2 측벽 스페이서(126)의 측벽은 하단 전극 비아(110)의 상부 부분 및/또는 하단 전극(112)의 측벽과 정렬될 수 있다. 제 1 측벽 스페이서(122) 및 제 2 측벽 스페이서(126)는 컨포멀 층일 수 있다. 제 2 측벽 스페이서(126)는 제 1 측벽 스페이서(122)의 제 1 두께보다 큰, 바람직하게는 제 1 두께의 적어도 2배보다 큰 제 2 두께를 가진다. 제 1 측벽 스페이서(122)의 예시적인 두께는 약 50 Å 내지 약 100 Å의 범위 내일 수 있다. 제 2 측벽 스페이서(126)의 예시적인 두께는 약 200 Å 내지 약 250 Å의 범위 내일 수 있다. 제 2 측벽 스페이서(126)의 상단 표면은 제 1 측벽 스페이서(122)의 상단 표면보다 높을 수 있다. 제 1 측벽 스페이서(122) 및 제 2 측벽 스페이서(126)는 상이한 재료 또는 상이한 밀도의 동일한 재료로 제조될 수 있다. 제 1 측벽 스페이서(122) 및 제 2 측벽 스페이서(126)는 상이한 밀도를 갖는 실리콘 질화물로 제조될 수 있다. 제 1 측벽 스페이서(122) 및 제 2 측벽 스페이서(126)는 또한 예를 들어 실리콘 산화물, 실리콘 탄화물 등을 포함하는 하나 이상의 유전체 조성물 층을 포함할 수 있다. 상단 전극 비아(132)는 상단 전극(118)의 중심 영역을 오프셋 랜딩할 수 있고, 제 1 측벽 스페이서(122) 및 제 2 측벽 스페이서(126)와 직접 접촉할 수 있다. 제 1 측벽 스페이서(122) 및 제 2 측벽 스페이서(126)는 상단 전극 비아(132)가 랜딩하는 메모리 셀(114)의 한 측에서 상단 전극 비아(132)가 멀어지는 반대 측보다 상대적으로 더 작은 높이를 가질 수 있다. 상단 전극 비아(132)는 제 1 측벽 스페이서(122) 또는 제 2 측벽 스페이서(126) 상에 랜딩하는 저부를 가질 수 있다. 상단 전극 비아(132)는 상단 전극 비아(132)의 상부를 이등분하는 연장된 수직 라인(150)을 따라 비대칭 형상을 가질 수 있다: 메모리 셀(114)의 경계에 더 가까운 한 측에서의 하부 측벽은 점선 원(128, 130)에 의해 나타낸 바와 같이, 메모리 셀(114)의 중심 영역에 더 가까운 다른 측보다 더 안쪽으로 기울어져 있다[연장된 수직 라인(150)으로 더 치우침]. 상단 전극 비아(132), 제 1 측벽 스페이서(122) 및 제 2 측벽 스페이서(126)의 보다 상세한 구조는 도 1c와 관련하여 이하 논의된다. 제 1 측벽 스페이서(122) 및 제 2 측벽 스페이서(126)는 상단 전극(118) 및 저항 스위칭 유전체(116)을 단락으로부터 보호하고, 메모리 셀(114)의 제조 동안 하단 전극(112)의 풋 프린트를 정의하기 위해 사용된다.
일부 실시예에서, 하부 유전체 층(108)은 하단 전극 비아(110)를 둘러싸도록 배치된다. 하부 유전체 층(108)은 예를 들어 실리콘 탄화물, 실리콘 질화물, 실리콘 산화물, 또는 복합 유전체 막의 하나 이상의 층을 포함할 수 있다. 유전체 층(136)은 하부 유전체 층(108) 위에 배치된다. 유전체 층(136)은 실리콘 산화물을 포함할 수 있다. 유전체 층(136)은 하부 유전체 층(108)의 상단 표면과 직접 접촉한 하단 표면을 가질 수 있다. 유전체 층(136)은 상단 층간 유전체 층(138)의 하단 표면과 직접 접촉한 상단 표면을 가질 수 있다. 제 2 측벽 스페이서(126)는 유전체 층(136)과 직접 접촉할 수 있다.
도 1c는 일부 실시예에 따른도 1b에 도시된 메모리 셀의 확대 영역의 단면도(100c)를 도시한다. 도 1c에 도시된 바와 같이, 상단 전극 비아(132)는 연장된 수직 라인(150)으로부터 오프셋된 최하부 팁(144)을 가질 수 있다. 최하부 팁(144)은 제 1 측벽 스페이서(122)의 오목한 상부 표면 상에 위치할 수 있다. 또한, 메모리 셀의 경계에 더 가까운 일측에서 제 2 측벽 스페이서와 접촉하는 제 1 하부 측벽(146) 및 메모리 셀의 중심 영역에 더 가까운 반대 측에서 상단 전극(118)과 접촉하는 제 2 하부 측벽(148)을 가질 수 있다. 제 1 하부 측벽(146) 및 제 2 하부 측벽(158)은 상이한 경사각을 가질 수 있다. 제 1 하부 측벽(146)은 제 2 하부 측벽(158)의 것보다 큰 측면 레벨에 대한 경사각을 가질 수 있다. 일부 실시예에서, 제 1 하부 측벽(146)은 약 20도 내지 약 30도의 범위 내의 경사각(α)을 가질 수 있다. 경사각(α)은 단일 측벽 스페이서를 갖는 구조물에 비해 상대적으로 크며, 여기서 경사각은 10도 보다 작을 수 있다. 아래에 다시 논의되는 바와 같이, 더 경사진 하부 측벽은 비아 개구부 에칭 공정의 에칭 선택도의 결과일 수 있다: 에칭제는 제 1 측벽 스페이서(122)보다 제 2 측벽 스페이서(126)에 대해 높은 선택성을 가질 수 있다. 메모리 셀의 경계에 더 가까운 제 1 하부 측벽(154) 및 메모리 셀의 중심에 더 가까운 제 2 하부 측벽(152)은 실질적으로 동일한 경사각을 가질 수 있다.
도 2는 일부 추가적인 실시예에 따른 메모리 셀(201)을 포함하는 집적 회로 장치(200)의 단면도를 도시한다. 메모리 셀(201)은 도 1b에 도시되고 상술된 메모리 셀(114)과 동일한 구조를 가질 수 있다. 도 2에 도시된 바와 같이, 메모리 셀(201)은 기판(202) 위에 배치될 수 있다. 기판(202)은 예를 들어, 벌크 기판(예를 들어, 벌크 실리콘 기판) 또는 SOI(silicon-on-insulator) 기판 일 수 있다. 하나 이상의 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역(204) 또는 산화물로 충진된 트렌치가 기판(202) 내에 배치된다. 한 쌍의 워드 라인 트랜지스터(206, 208)는 STI 영역(204) 사이에서 이격되어 있다. 워드 라인 트랜지스터(206, 208)는 서로 평행하여 연장되고, 워드 라인 유전체 층(212)에 의해 기판(202)으로부터 분리된 워드 라인 게이트(210), 및 소스/드레인 영역(214, 216)을 포함한다. 소스/드레인 영역(214, 216)은 워드 라인 게이트(210)와 STI 영역(204) 사이에서 기판(202)의 표면 내에 매립되어 있다. 워드 라인 게이트(210)는 예를 들어 도핑된 폴리실리콘 또는 티타늄 질화물 또는 탄탈륨 질화물과 같은 금속일 수 있다. 워드 라인 유전체 층(212)은 예를 들어 실리콘 이산화물과 같은 산화물일 수 있다. 최하단 ILD 층(238)은 워드 라인 트랜지스터(206, 208) 위에 놓이도록 배치된다. 최하단 ILD 층(238)은 산화물일 수 있다.
BEOL(back-end-of-line) 금속화 스택(218)은 워드 라인 트랜지스터(206, 208) 위에 배열된다. BEOL 금속화 스택(218)은 층간 유전체 층(220, 228, 230) 내에 각각 배열된 복수의 금속화 층(222, 224, 226)을 포함한다. 금속화 층(222, 224, 226)은 예를 들어 구리 또는 알루미늄과 같은 금속일 수 있다. 층간 유전체 층(220, 228, 230)은, 예를 들어 다공성 비도핑 실리케이트 유리와 같은 저 k 유전체 또는 실리콘 이산화물과 같은 산화물일 수 있다. 에칭 정지 층(108, 242)은 층간 유전체 층(220, 228, 230)을 분리하기 위해 배치될 수 있다. 금속화 층(222, 224, 226)은 워드 라인 트랜지스터(206, 208)에 의해 공유되는 소스/드레인 영역(214)에 커플링된 소스 라인(232)을 포함한다. 또한, 금속화 층(222, 224, 226)은 메모리 셀(201)에 접속되고, 금속화 라인(106, 234)과 같은 복수의 금속화 라인 및 비아(132, 110, 240)와 같은 복수의 비아를 통해 워드 라인 트랜지스터(206) 또는 워드 라인 트랜지스터(208)의 소스/드레인 영역(216)에 추가로 접속되는 비트 라인(134)을 포함한다. 콘택(236)는 금속화 라인(234)으로부터 최하단 ILD 층(238)을 통해 소스/드레인 영역(216)에 도달하도록 연장된다. 비아(132, 110, 240) 및 콘택(236)은 예를 들어 구리, 금 또는 텅스텐과 같은 금속일 수 있다.
메모리 셀(201)은 상단 금속화 라인(134)과 하단 금속화 라인(106) 사이에 삽입된다. 유전체 층(136)은 층간 유전체 층(228, 230) 사이의 메모리 셀(201) 위에 놓이도록 배치된다. 유전체 층(136)은 산화물일 수 있다. 메모리 셀(201)이 도 2에서 상부 금속화 층(226)과 하부 금속화 층(224) 사이에 삽입된 것으로 도시되어 있지만, 메모리 셀(201)은 BEOL 금속화 스택(218)의 금속화 층들 중 임의의 2 개의 금속화 층 사이에 삽입될 수 있다는 것이 인지된다.
도 1b와 관련하여 상술된 바와 유사하게, 메모리 셀(201)은 하단 전극 비아(110)를 접속시키거나 하단 전극 비아(110)에 심리스(seamless) 접촉하는 하단 전극(112)을 포함한다. 저항 스위칭 유전체(116)는 하단 전극(112) 위에 배치된다. 상단 전극(118)은 저항 스위칭 유전체(116) 위에 배치된다. 제 1 측벽 스페이서(122)는 하단 전극(112)의 상부 표면 상에 배치되고 저항 스위칭 유전체(116) 및 상단 전극(118)의 측벽을 따라 상향하여 연장된다. 제 2 측벽 스페이서(126)는 제 1 측벽 스페이서(122)의 측벽 상에 배치된다. 상단 전극 비아(134)는 상부 금속화 라인(134)과 상단 전극(118)을 접속시킨다. 좌측의 예시적인 메모리 셀에 의해 도시된 바와 같이, 상단 전극 비아(134)는 상단 전극(118)의 상단 표면에 랜딩하는 하단 표면을 가질 수 있다. 우측의 다른 예시적인 메모리 셀에 의해 도시된 바와 같이, 상단 전극 비아(134)는 또한 상단 전극(118)으로부터 오프셋되고 제 1 측벽 스페이서(122) 및 제 2 측벽 스페이서(126)의 상부 표면에 부분적으로 랜딩할 수 있다. 제 2 측벽 스페이서(126) 및 제 1 측벽 스페이서(122)는 상이한 에칭 선택도를 가진다. 제 2 측벽 스페이서(126)는 제 1 측벽 스페이서(122)와는 상이한 재료 또는 상이한 밀도로 제조될 수 있다. 제 1 측벽 스페이서(122)는 저항 스위칭 유전체(116)의 패터닝 직후에 형성될 수 있다. 제 2 측벽 스페이서(126)는, 상단 전극(118)을 노출시켜 상단 전극 비아 충진을 준비하기 위해 비아 개구부가 형성될 때 단락 손상이 방지될 수 있도록 비아 개구부 에칭의 에칭제에 대해 내성이 더 크다.
도 3 내지 도 14는 집적 회로 디바이스를 형성하는 방법을 나타내는 단면도의 일부 실시예를 도시한다.
도 3의 단면도(300)에 도시된 바와 같이, 하단 비아 개구부(302)는 하부 상호접속 구조물(140) 위에 놓인 하부 유전체 층(108) 내에 형성된다. 하부 상호접속 구조물(140)은 하단 층간 유전체 층(104)에 의해 측면 방향으로 둘러싸인 하단 금속화 라인(106)을 포함한다. 하단 층간 유전체 층(104)은 예를 들어, 저 k 유전체일 수 있고, 하단 금속화 라인(106)은 예를 들어 구리와 같은 금속일 수 있다. 하부 유전체 층(108)은 하단 금속화 라인(106)을 노출시키는 하단 비아 개구부(302)와 함께 하부 상호접속 구조물(140) 위에 형성된다. 하부 유전체 층(108)은 예를 들어 실리콘 이산화물, 실리콘 탄화물, 및/또는 실리콘 질화물과 같은 하나 이상의 유전체 층을 포함할 수 있다. 하단 비아 개구부(302)를 형성하는 공정은 하부 상호접속 구조물(140) 위에 하부 유전체 층(108)을 증착하는 단계를 포함할 수 있고, 포토리소그래피 공정이 후속된다. 포토레지스트 층이 하부 유전체 층(108) 위에 형성되고 형성될 하단 비아 개구부(302)에 대응하는 하부 유전체 층(108)의 영역들을 노출시킬 수 있다. 이어서, 포토레지스트 층에 따라 하부 유전체 층(108)에 선택적인 하나 이상의 에칭제가 도포될 수 있다. 하나 이상의 에칭제를 도포한 후에, 포토레지스트 층이 제거될 수 있다.
도 4의 단면도(400)에 도시된 바와 같이, 메모리 셀의 다중 층 스택은 일련의 기상 증착 기술(예를 들어, 물리 기상 증착, 화학 기상 증착 등)에 의해 하부 유전체 층(108) 위에 퇴적된다. 하단 전극 비아(110)가 먼저 하부 유전체 층(108) 위에 형성되고 하단 비아 개구부(302)를 충진한다(도 3에 도시됨). 하단 전극 비아(110)는 예를 들어 폴리실리콘, 티타늄 질화물, 탄탈륨 질화물, 백금, 금, 이리듐, 루테늄, 텅스텐 등과 같은 전도성 재료의 하나 이상의 층으로 형성될 수 있다. 예를 들어, 하단 전극 비아(110)는 원자 층 증착(atomic layer deposition; ALD) 공정에 의해 형성된 티타늄 질화물 층일 수 있고, 평탄화 공정이 후속될 수 있다. 그 후, 하단 전극 층(402)이 하단 전극 비아(110) 및 하부 유전체 층(108) 위에 형성된다. 하단 전극 층(402)은 하단 전극 비아와 동일한 재료일 수 있고, 심지어 하단 전극 비아(110)와 하나의 퇴적 공정으로 형성될 수 있다. 하단 전극 층(402)은 하단 전극 비아(110)에 대응하는 리세스를 갖도록 형성될 수 있다. 평탄화 공정이 후속하여 수행되어 하단 전극 층(402)에 대해 평면 상단 표면을 형성할 수 있다. 일부 실시예에서, 하단 전극 층(402)은 금속 질화물[예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등] 및/또는 금속[예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등]을 포함할 수 있다. 그 후, 저항 스위칭 층(404)이 평탄화된 하단 전극 층(402) 위에 형성된다. 일부 실시예에서, 저항 스위칭 층(404)은 유전체 배리어 층에 의해 수직으로 분리된, 고정 자성 층 및 자유 자성 층을 갖는 자기 터널 접합(magnetic tunnel junction; MTJ) 구조물을 포함할 수 있다. 다른 실시예에서, 저항 스위칭 층(404)은 RRAM 유전체 데이터 저장 층을 포함할 수 있다. 일부 실시예에서, 저항 스위칭 층(404)은 하프늄 알루미늄 산화물(HfAlOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 니켈 산화물(NiOx), 탄탈륨 산화물(TaOx) 또는 티타늄 산화물(TiOx)과 같은 금속 산화물 복합제를 포함할 수 있다. 저항 스위칭 층(404) 위에 상단 전극 층(406)이 형성된다. 상단 전극 층(406)은 하나 이상의 전도성 층을 포함할 수 있다. 일부 실시예들에서, 상단 전극 층(406)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN), 금속[예를 들어, 티타늄(Ti) 또는 탄탈륨(Ta) 구리] 등을 포함할 수 있다. 하드 마스크 층(408)은 상단 전극 층(406) 위에 형성된다. 하드 마스크 층(408)은 실리콘 탄화물과 같은 유전체 재료를 포함할 수 있다.
도 5의 단면도(500)에 도시된 바와 같이, 패터닝 층의 다중 층 스택(502)이 메모리 셀을 패터닝하기 위해 하드 마스크 층(408) 위에 형성된다. 다중 층 스택(502)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄(Ti), 탄탈륨(Ta), 구리, APF(advanced pattern film), 및/또는 실리콘 산질화물(SiON) 등과 같은 복수의 하드 마스크 층을 포함할 수 있다. 패터닝 층(512)은 다중 층 스택(502) 위에 형성된다. 패터닝 층(512)은 하단 반사방지 코팅(bottom anti-reflective coating; BARC) 층(514), 및 BARC 층(514) 위에 스핀 코팅되고 예를 들어 이중 패터닝 기술에 의해 패터닝된 포토레지스트 층(516)을 포함할 수 있다.
도 6의 단면도(600)에 도시된 바와 같이, (도 5에 도시된) 상단 전극 층(406)은 상단 전극(118)을 형성하도록 패터닝된다. 상단 전극(118)은 하드 마스크(120)를 따라 형성되고, 이는 하드 마스크 층(408)(도 5에 도시됨)을 패터닝함으로써 형성된다. 다중 층 스택(502)(도 5에 도시됨)은 층마다 패터닝되고, 결과적으로 하드 마스크(120) 위에 패터닝 마스크(602)가 형성된다. 패터닝 마스크(602)는 또한 도 5의 더 많거나 더 적은 층의 다중 층 스택(502)을 포함할 수 있다. 일부 실시예에서, 패터닝 마스크(602), 하드 마스크(120) 및 상단 전극(118)은 패터닝 공정의 결과로서 경사진 측벽을 갖도록 형성될 수 있다. 일부 실시예에서, 패터닝 공정은 CF4, CH2F2, Cl2, BCl3 및/또는 다른 화학 재료를 포함하는 에칭제 화학물을 가질 수 있는 건식 에칭 공정을 포함할 수 있다.
도 7의 단면도(700)에 도시된 바와 같이, 저항 스위칭 층(404)(도 6에 도시됨)은 패터닝 마스크(602) 및 하드 마스크(120)를 따라 저항 스위칭 유전체(116)를 형성하도록 패터닝된다. 패터닝 공정 동안에, 패터닝 마스크(602)(도 6에 도시됨)는 실질적으로 제거되거나 감소될 수 있다. 하단 전극층(402)이 노출될 수 있다. 일부 실시예에서, 저항 스위칭 유전체(116) 및 상단 전극(118)의 측벽은 경사지고 정렬(예를 들어, 동일 평면)될 수 있다. 일부 실시예들에서, 패터닝 공정은 CF4, CH2F2, Cl2, BCl3 및/또는 다른 화학물을 포함하는 에칭제 화학물을 가질 수 있는 건식 에칭 공정을 포함할 수 있다.
도 8의 단면도(800)에 도시된 바와 같이, 제 1 유전체 스페이서 층(802)은 평탄화된 하단 전극 층(402)의 상부 표면을 따라 형성되고, 저항 스위칭 유전체(116), 하단 전극(118), 하드 마스크(120) 및 패터닝 마스크(602)의 측벽 표면을 따라 연장되고, 패터닝 마스크(602)의 상단 표면을 커버한다. 제 1 유전체 스페이서 층(802)은 실리콘 질화물, 테트라에틸 오르토실리케이트(tetraethyl orthosilicate; TEOS), 실리콘-풍부 산화물(silicon-rich oxide; SRO), 또는 실리콘 질화물 산화물(SRO) 또는 유사한 조성의 유전체 막을 포함할 수 있다. 일부 실시예에서, 제 1 유전체 스페이서 층(802)은 기상 증착 기술(예를 들어, 물리 기상 증착, 화학 기상 증착 등)에 의해 형성될 수 있다. 제 1 유전체 스페이서 층(802)의 형성은 도 7과 관련하여 상술된 바와 같은 패터닝 공정와 동일한 클러스터 툴에서, 또는 심지어 동일한 챔버에서 수행될 수 있다. 제 1 유전체 스페이서 층(802)은 상대적으로 낮은 온도, 예를 들어 약 180 ℃에서 형성될 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 제 2 유전체 스페이서 층(902)은 제 1 유전체 스페이서 층(802)의 상단 표면을 따른다. 제 2 유전체 스페이서 층(902)은 제 1 유전체 스페이서 층(802)상에 직접 형성되고 제 1 유전체 스페이서 층(802)을 컨포멀하게 라이닝(lining)할 수 있다. 워크피스는 제 1 유전체 스페이서 층(802)이 형성되는 챔버 또는 심지어 클러스터 툴로부터 제거되어 새로운 챔버/클러스터 툴로 이송되어, 제 2 유전체 스페이서 층(902)이 제 1 유전체 스페이서 층(802)과 상이한 재료로, 또는 제 1 유전체 스페이서 층(802)와 동일한 재료이지만 더 큰 밀도로 형성되게 할 수 있다. 일부 실시예에서, 제 2 유전체 스페이서 층(902)은 제 1 유전체 스페이서 층(802)을 형성하는 제 1 온도보다 높은 제 2 온도에서 형성된다. 제 2 유전체 스페이서 층(902)은 또한 실리콘 질화물, 테트라에틸 오르토실리케이트(TEOS), 실리콘-풍부 산화물(SRO), 또는 유사한 복합 유전체 막을 포함할 수 있다. 일부 실시예에서, 제 2 유전체 스페이서 층(902)은 기상 증착 기술(예를 들어, 물리 기상 증착, 화학 기상 증착 등)에 의해 형성될 수 있다. 제 2 유전체 스페이서 층(902)은 비교적 높은 온도, 예를 들어 약 300 ℃ 내지 400 ℃에서 형성될 수 있다. 일부 실시예에서, 제 2 유전체 스페이서 층(902)은 제 1 유전체 스페이서 층(802)의 제 1 두께의 적어도 2 배보다 큰 제 2 두께를 갖도록 형성된다. 제 1 유전체 스페이서 층(802)은, 저항 스위칭 유전체(116)를 형성하기 위해 패터닝한 후에 워크피스가 주변 환경으로부터 즉시 보호되도록 보호한다. 더 두껍고 더 많이 유지된 제 2 유전체 스페이서 층(902)은 후술하는 바와 같이 상단 전극 비아 개구부로부터의 메모리 셀의 보보 및 랜딩 공정을 준비하기 위해 형성된다. 예를 들어, 제 2 유전체 스페이서 층(902)은 약 200 Å 내지 약 250 Å의 범위 내의 두께를 가질 수 있는 반면, 제 1 유전체 스페이서 층(802)은 약 50 Å 내지 약 100 Å의 범위 내의 두께를 가질 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 제 1 유전체 스페이서 층(802) 및 제 2 유전체 스페이서 층(902)은 각각 제 1 측벽 스페이서(122) 및 제 2 측벽 스페이서(126)를 형성하도록 에칭된다. 제 1 측벽 스페이서(122) 및 제 2 측벽 스페이서(126)를 형성하기 위한 공정은 제 1 및 제 2 유전체 스페이서 층(802, 902)의 측면 스트레치(stretch)를 제거하기 위해 제 1 및 제 2 유전체 스페이서 층(802, 902)에 이방성 에칭(예를 들어, 수직 에칭)을 수행하는 것을 포함할 수 있고, 그에 따라 저항 스위칭 유전체(116) 및 상단 전극(118)의 측벽 표면을 따르는 제 1 측벽 스페이서(122) 및 제 2 측벽 스페이서(126)를 초래할 수 있다. 유전체 스페이서 층(802)의 측면 스트레치를 제거한 결과로서 하단 전극층(402)이 노출될 수 있다. 에칭 공정 동안 패터닝 마스크(602) 및 하드 마스크(120)(도 8에 도시됨)가 제거될 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 하단 전극층(402)을 패터닝하고 제 2 측벽 스페이서(126)에 따라 하단 전극(112)을 형성하기 위해 에칭이 수행된다. 에칭은 CF4, CH2F2, Cl2, BCl3 및/또는 다른 화학물을 포함한 에칭 화학물을 가질 수 있는 플라즈마 에칭 공정과 같은 건식 에칭을 포함할 수 있다. 일부 실시예들에서, 하단 전극 비아(110)의 상부 부분은 또한 하단 전극 층(402) 다음에 에칭될 수 있다. 에칭 공정의 결과로서, 하단 전극(112) 및 하단 전극 비아(110)의 상부 부분은 제 2 측벽 스페이서(126)와 정렬된 측벽을 가질 수 있고, 하부 유전체 층(108)이 노출될 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 유전체 층(136)이 메모리 셀 위에 그리고 메모리 셀을 둘러써서 형성된다. 유전체 층(136)은 예를 들어, 저 k 또는 극저 k 유전체일 수 있다. 일부 실시예들에서, 유전체 층(136)을 형성하는 공정은 중간 층간 유전체 층을 퇴적하는 단계 및 중간 층간 유전체 층의 상단 표면을 평탄화하기 위해 중간 층간 유전체 층에 화학 기계적 연마(chemical mechanical polish; CMP)를 수행하는 단계를 포함한다.
도 13의 단면도(1300)에 도시된 바와 같이, 상단 전극 비아 개구부(1302)는 유전체 층(136)을 통해 형성되고 상단 전극(118) 상에 도달한다. 상단 전극 비아 개구부(1302)는 제 1 측벽 스페이서(122) 및 제 2 측벽 스페이서(126)에 비해 유전체 층(136)에 선택적인 에칭제를 사용하는 에칭 공정에 의해 형성된다. 양호한 정렬 조건에서, 상단 전극 비아 개구부(1302)는, 예를 들어, 도 2의 좌측의 메모리 셀에 의해 도시된 바와 같이, 상단 전극(118)의 중심 영역에 형성되고 상단 전극(118)의 에지로부터 떨어져 있다. 덜 이상적인 정렬 조건에서, 상단 전극 비아 개구부(1302)는, 예를 들어, 도 13, 도 1b에서의, 또는 도 2의 우측의 메모리 셀에 의해 도시된 바와 같이, 메모리 셀의 일측에 경계에 더 가까이 형성될 수 있다. 따라서, 상단 전극(118)을 노출시키는 것 외에, 상단 전극 비아 개구부(1302)는 또한 제 1 측벽 스페이서(122) 및/또는 제 2 측벽 스페이서(126)를 노출시킬 수 있다. 제 2 측벽 스페이서(126)는 개구부(1302)를 통한 상단 전극의 에칭 공정에 대해 내성이 크게 되므로, 에칭 결과로서, 제 2 측벽 스페이서(126)는 제 1 측벽 스페이서의 상단 표면보다 높은 상단 표면을 가질 수 있다. 제 1 측벽 스페이서(122) 및 제 2 측벽 스페이서(126)는 저항 스위칭 유전체(116)의 측벽에 도달하여 노출되는 것을 방지한다. 이에 따라, 저항 스위칭 유전체(116) 및 상단 전극(118)은 후속적으로 충진된 전도성 재료에 의해 단락되는 것이 방지된다.
도 14의 단면도(1400)에 도시된 바와 같이, 이어서 전도성 층이 상단 전극 비아 개구부(1302)를 충진하도록 형성되어 상단 전극 비아(132)를 형성한다. 전도성 층은 예를 들어 구리 또는 텅스텐과 같은 금속일 수 있다. 전도성 층을 형성하는 공정은 개구부(1302)를 통해 상단 전극을 충진하는 중간 전도성 층을 퇴적하고, 유전체층(136)을 오버행(overhang)하여 상단 전극 비아(132)를 형성하고 상단 금속화 라인(134)을 형성하는 것을 포함할 수 있다. 그 후, 전도성 층을 패터닝하기 위해 포토리소그래피가 사용될 수 있다. 일부 실시예들에서, 상단 전극 비아(132) 및 상단 금속화 라인(134)은 단일 다마신 공정, 트렌치-퍼스트 또는 비아-퍼스트 이중 다마신 공정, 또는 다른 적용가능한 금속 충진 공정에 의해 형성될 수 있다. 충진의 결과로서, 상단 전극 비아(132)는 제 1 측벽 스페이서(122)와 접촉하는 하단 표면 및 제 2 측벽 스페이서(126)와 접촉하는 측벽 표면을 가질 수 있다. 상세한 상단 전극 비아 구조물의 일부 예는 도 1b, 도 1c, 및 도 2를 참조하여 위에서 논의되었다.
도 15는 메모리 디바이스를 형성하는 방법(1500)의 흐름도의 일부 실시예를 도시한다. 방법(1500)이 도 3 내지 도 14와 관련하여 설명되었지만, 도 3 내지 도 14에서 개시된 그러한 구조에 방법(1500)이 제한되지 않지만, 도 3 내지 도 14에 개시된 구조와 독립적으로 분리될 수 있음을 인지할 것이다. 유사하게, 도 3 내지 도 14에 개시된 구조가 방법(1500)에 제한되지 않고, 대신 방법(1500)과 독립적인 구조로서 분리될 수 있음을 인지할 것이다. 또한, 개시된 방법[예를 들어, 방법(1500)]이 일련의 동작 또는 이벤트로서 이하 예시되고 설명되지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되어서는 안됨을 인지할 것이다. 예를 들어, 일부 동작은 상이한 순서로 그리고/또는 본 명세서에 예시되고/예시되거나 설명된 것 이외의 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서의 하나 이상의 양태 또는 실시예를 구현하기 위해 예시된 모든 동작이 필요한 것은 아니다. 또한, 본 명세서에 도시된 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
동작(1502)에서, 하단 비아 개구부는 하부 상호접속 구조물 위에 놓인 하부 유전체 층 내에 형성된다. 하부 상호접속 구조물은 하단 층간 유전체 층에 의해 측면으로 둘러싸인 하단 금속화 라인을 포함할 수 있다. 하단 비아 개구부는 하단 유전체 층을 통해 하단 금속화 라인을 노출시키도록 형성된다. 도 3은 동작(1502)에 대응하는 단면도(300)의 일부 실시예를 도시한다.
동작(1504)에서, 다중 층 스택은 일련의 기상 증착 기술(예를 들어, 물리 증착, 화학 기상 증착 등)에 의해 하부 유전체 층 위에 퇴적된다. 하단 전극 비아가 먼저 하부 유전체 층 위에 형성되고 하단 비아 개구부를 충진한다. 하단 전극 비아는 원자 층 증착(atomic layer deposition; ALD) 공정에 의해 형성된 티타늄 질화물 층일 수 있고, 평탄화 공정이 후속될 수 있다. 이어서, 하단 전극 비아 및 하부 유전체 층 위에 하단 전극 층, 저항 스위칭 층, 상단 전극 층, 및 하드 마스크 층이 후속적으로 형성된다. 일부 실시예들에서, 하단 전극 층은 금속 질화물[예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등] 및/또는 금속[예를 들어, 티타늄(Ti), 탄탈륨(Ta), 등]을 포함할 수 있다. 일부 실시예들에서, 저항 스위칭 층은 유전체 배리어 층에 의해 수직으로 분리된 고정 자성 층 및 자유 자성 층을 갖는 자기 터널 접합(MTJ) 구조물을 포함할 수 있다. 다른 실시예들에서, 저항 스위칭 층은 RRAM 유전체 데이터 저장 층을 포함할 수 있다. 일부 실시예에서, 상단 전극 층은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN), 금속[예를 들어, 티타늄(Ti) 또는 탄탈륨(Ta) 구리) 등을 포함할 수 있다. 하드 마스크 층은 실리콘 탄화물과 같은 유전체 재료를 포함할 수 있다. 도 4는 동작(1504)에 대응하는 단면도(400)의 일부 실시예를 도시한다.
단계(1506)에서, 메모리 셀을 패터닝하기 위해 하드 마스크 층 위에 패터닝 층의 다중 층 스택이 형성된다. 다층 층 스택은 전도성 층 및 전도성 층 위에 형성된 복수의 하드 마스크 층을 포함할 수 있다. 전도성 층은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN), 금속[예를 들어, 티타늄(Ti) 또는 탄탈륨(Ta) 구리] 등을 포함할 수 있다. 복수의 하드 마스크 층은 하나 이상의 APF(advanced pattern film), 실리콘 산질화물(SiON) 등을 포함할 수 있다. 하단 반사 방지 코팅(bottom antireflective coating; BARC) 층 및 포토레지스트 층이 복수의 하드 마스크 층 위에 형성되고 패터닝된다. 도 5는 동작(1506)에 대응하는 단면도(500)의 일부 실시예를 도시한다.
동작(1508)에서, 다중 층 스택은 층마다 패터닝되고, 그 결과 하드 마스크 층 위에 패터닝 마스크가 형성된다. 그 후, 하드 마스크 층을 패터닝함으로써 하드 마스크가 형성된다. 하드 마스크에 따라 상단 전극이 형성된다. 일부 실시예들에서, 패터닝 마스크, 하드 마스크 및 상단 전극은 패터닝 공정의 결과로서 경사진 측벽을 갖도록 형성될 수 있다. 일부 실시예들에서, 패터닝 공정은 CF4, CH2F2, Cl2, BCl3 및/또는 다른 화학물을 포함하는 에칭제 화학물을 가질 수 있는 건식 에칭 공정을 포함할 수 있다. 도 6은 동작(1508)에 대응하는 단면도(600)의 일부 실시예를 도시한다.
동작(1510)에서, 저항 스위칭 층은 상단 전극 및 하드 마스크를 따라 저항 스위칭 유전체를 형성하도록 패터닝된다. 패터닝 공정 동안, 패터닝 마스크는 실질적으로 제거되거나 감소될 수 있다. 하단 전극 층이 노출될 수 있다. 일부 실시예에서, 저항 스위칭 유전체 및 상단 전극의 측벽은 경사지고 정렬(예를 들어, 동일 평면)될 수 있다. 일부 실시예들에서, 패터닝 공정은 건식 에칭 공정을 포함할 수 있다. 도 7은 동작(1510)에 대응하는 단면도(700)의 일부 실시예를 도시한다.
동작(1512)에서, 제 1 유전체 스페이서 층이 하단 전극 층의 상부 표면을 따라 형성되고, 저항 스위칭 유전체, 상단 전극 및 하드 마스크의 측벽 표면을 따라 연장되고, 하드 마스크의 상단 표면을 커버한다. 제 1 유전체 스페이서 층은 실리콘 질화물, 테트라에틸 오르토실리케이트(TEOS), 실리콘-풍부 산화물(SRO), 또는 유사한 복합 유전체 필름을 포함할 수 있다. 일부 실시예에서, 제 1 유전체 스페이서 층은 단계(1510)와 관련하여 설명된 패터닝 공정와 동일한 챔버 또는 동일한 클러스터 툴 내에 형성될 수 있다. 제 1 유전체 스페이서 층은 컨포멀 층일 수 있고 기상 증착 기술(예를 들어, 화학 기상 증착 등)에 의해 형성될 수 있다. 도 8은 동작(1512)에 대응하는 단면도(800)의 일부 실시예를 도시한다.
동작(1514)에서, 제 2 유전체 스페이서 층이 제 1 유전체 스페이서 층의 상단 표면 상에 그리고 그 상단 표면을 따라 형성된다. 제 2 유전체 스페이서 층은 상이한 유전체 재료, 또는 더 큰 밀도를 갖는 동일한 유전체 재료에 의해 형성될 수 있다. 제 2 유전체 스페이서 층은 실리콘 질화물, 테트라에틸 오르토실리케이트(TEOS), 실리콘-풍부 산화물(SRO), 또는 유사한 복합 유전체 막을 포함할 수 있다. 일부 실시예에서, 제 2 유전체 스페이서 층은 상이한 챔버 내에 형성될 수 있고, 더 내성이 커지게 형성될 수 있다[즉, 동작(1520)을 참조하여 후술되는 상단 비아 개구부 에칭제의 에칭 레이트가 더 작음]. 제 2 유전체 스페이서 층은 컨포멀 층일 수 있고, 기상 증착 기술(예를 들어, 화학 기상 증착 등)에 의해 형성될 수 있다. 도 9는 동작(1514)에 대응하는 단면도(800)의 일부 실시예를 도시한다.
동작(1516)에서, 제 1 측벽 스페이서 및 제 2 측벽 스페이서는 각각 제 1 유전체 스페이서 층 및 제 2 유전체 스페이서 층으로부터 형성된다. 제 1 측벽 스페이서 및 제 2 측벽 스페이서를 형성하는 공정은 제 1 및 제 2 유전체 스페이서 층의 측면 스트레치를 제거하기 위해 제 1 및 제 2 유전체 스페이서 층에 이방성 에칭(예를 들어, 수직 에칭)을 수행하는 것을 포함하고, 그에 따라 저항 스위칭 유전체 및 상단 전극의 측벽 표면을 따르는 제 1 측벽 스페이서 및 제 2 측벽 스페이서를 초래할 수 있다. 도 10은 동작(1516)에 대응하는 단면도(1000)의 일부 실시예를 도시한다.
단계(1518)에서, 제 1 측벽 스페이서 및 하드 마스크를 따라 하단 전극을 패터닝하고 형성하기 위해 에칭이 수행된다. 그 후, 메모리 셀 위에 그리고 메모리 셀을 둘러싸도록 유전체 층이 형성된다. 유전체 층은 예를 들어, 저 k 또는 극저 k 유전체일 수 있다. 일부 실시예들에서, 유전체 층(136)을 형성하는 공정은 중간 층간 유전체 층을 퇴적하고 중간 층간 유전체 층의 상단 표면을 평탄화하기 위해 중간 층간 유전체 층에 화학 기계적 연마(CMP)를 수행하는 것을 포함한다. 도 11 및 도 12는 동작(1518)에 대응하는 단면도(1100 및 1200)의 일부 실시예를 도시한다.
동작(1520)에서, 상단 전극 비아 개구부가 유전체 층을 통해 상단 전극 상에 도달하도록 형성된다. 상단 전극 비아 개구부는 제 1 측벽 스페이서 및 제 2 측벽 스페이서에 비해 유전체 층에 대해 선택적 에칭제를 사용하는 에칭 공정에 의해 형성된다. 상단 전극 비아 개구부는 메모리 셀의 일측에 경계에 더 가깝게 형성될 수 있다. 따라서, 상단 전극 비아 개구부는 제 1 측벽 스페이서 및/또는 제 2 측벽 스페이서를 노출시킬 수 있다. 제 2 측벽 스페이서는 상단 전극 비아 개구부의 에칭 공정에 대해 더 내성이 커지므로, 제 2 측벽 스페이서는 에칭 결과로서 제 1 측벽 스페이서의 상단 표면보다 높은 상단 표면을 가질 수 있다. 제 1 측벽 스페이서 및 제 2 측벽 스페이서는 저항 스위칭 유전체의 측벽에 도달하여 노출되는 것을 방지한다. 그에 따라, 저항 스위칭 유전체 및 상단 전극은 후속적으로 충진된 전도성 재료에 의해 단락되는 것이 방지된다. 도 13은 동작(1520)에 대응하는 단면도(1300)의 일부 실시예를 도시한다.
동작(1522)에서, 도전성 층이, 상단 전극 비아를 형성하기 위해 상단 전극 비아 개구부를 충진하고, 상단 금속화 라인을 형성하기 위해 유전체 층을 오버행하도록 형성된다. 전도성 층은 예를 들어 구리 또는 텅스텐과 같은 금속일 수 있다. 전도성 층을 형성하는 공정은 남아있는 유전체층 위에 중간 전도성 층을 퇴적하고 개구부를 통해 상단 전극을 충진하는 것을 포함할 수 있다. 이어서, 전도성 층을 패터닝하기 위해 포토리소그래피가 사용될 수 있다. 충진 결과로서, 상단 전극 비아는 제 1 측벽 스페이서와 접촉하는 하단 표면 및 제 2 측벽 스페이서와 접촉하는 측 벽면을 가질 수 있다. 도 14는 동작(1522)에 대응하는 단면도(1400)의 일부 실시예를 도시한다.
본 명세서에 걸쳐서 여기서 기술된 방법론들의 양상들을 논의하는데 있어서 예시적인 구조물들을 참조하였지만, 이러한 방법론들은 제시된 대응 구조물들에 의해 제한되지 않는다고 인지될 것이다. 이보다, 방법론들 및 구조물들은 서로 독립적이며 분리될 수 있고, 도면들에서 도시된 임의의 특정 양상 중 어느 것과 관련없이 실시된다고 간주되어야 한다. 추가적으로, 본 명세서에 설명된 층들은 예를 들어 스핀 온, 스퍼터링, 성장 및/또는 퇴적 기술 등의 임의의 적합한 방식으로 형성될 수 있다.
또한, 본 명세서 및 첨부된 도면들의 판독 및/또는 이해에 기초하여 동등한 변경 및/또는 수정들이 본 분야의 당업자에게 발생할 수 있다. 여기의 본 개시는 이러한 모든 변경 및 수정들을 포함하며, 일반적으로 이들에 의해 제한되도록 의도되는 것은 아니다. 예를 들어, 여기서 제공된 도면들은 특정 도핑형을 갖도록 도시되고 설명되었지만, 본 분야의 당업자에 의해 인지될 바와 같이 대안의 도핑형들이 이용될 수 있다는 것을 인지할 것이다.
따라서, 상기로부터 인지할 수 있는 바와 같이, 일부 실시예에서, 본 개시는 집적 회로(IC)를 제조하는 방법을 제공한다. 상기 방법에서, 하단 전극 층, 하단 전극 층 위의 저항 스위칭 유전체 층, 저항 스위칭 유전체 층 위의 상단 전극 층, 및 상단 전극 층 위의 하드 마스크 층을 포함한 다중 층 스택이 형성된다. 하드 마스크 층, 상단 전극 층 및 저항 스위칭 유전체 층을 패터닝하여 하드 마스크, 상단 전극 및 저항 스위칭 유전체를 형성하기 위해 제 1 일련의 에칭이 수행된다. 하단 전극 층 위에 있고, 저항 스위칭 유전체, 상단 전극 및 하드 마스크와 나란히 연장되고, 하드 마스크 위로 더 연장되는 제 1 유전체 스페이서 층이 형성된다. 제 1 유전체 스페이서 층의 바로 위에 있고 제 1 유전체 스페이서 층을 컨포멀하게 라이닝하는 제 2 유전체 스페이서 층이 형성된다. 제 1 유전체 스페이서 층은 제 1 온도에서 퇴적되고 제 2 유전체 스페이서 층은 제 1 온도보다 높은 제 2 온도에서 퇴적된다.
다른 실시예에서, 본 개시는 집적 회로(IC)를 제조하는 방법에 관한 것이다. 상기 방법에서, 하단 전극 층, 하단 전극 층 위의 저항 스위칭 유전체 층, 저항 스위칭 유전체 층 위의 상단 전극 층, 및 상단 전극 층 위의 하드 마스크 층을 포함한 다중 층 스택이 형성된다. 하드 마스크 층, 상단 전극 층 및 저항 스위칭 유전체 층을 패터닝하여 하드 마스크, 상단 전극 및 저항 스위칭 유전체를 형성하기 위해 제 1 일련의 에칭이 수행된다. 하단 전극 층 위에 있고, 저항 스위칭 유전체, 상단 전극 및 하드 마스크와 나란히 있는 제 1 유전체 스페이서 층이 형성된다. 제 1 유전체 스페이서 층의 바로 위에 있고 제 1 유전체 스페이서 층을 컨포멀하게 라이닝하는 제 2 유전체 스페이서 층이 형성된다. 제 1 측벽 스페이서 및 제 2 측벽 스페이서를 각각 형성하기 위해 제 1 유전체 스페이서 층 및 제 2 유전체 스페이서 층에 제 2 일련의 에칭이 수행된다. 하단 전극을 형성하기 위해 하단 전극 층에 제 3 일련의 에칭이 수행된다. 상단 전극 상에 도달하는 상단 전극 비아가 형성된다.
또다른 실시예에서, 본 개시는 메모리 디바이스에 관한 것이다. 메모리 디바이스는 기판 위에 배치된 하단 전극, 및 하단 전극 위에 배치되고 가변 저항을 갖는 저항 스위칭 유전체를 포함한다. 메모리 디바이스는 저항 스위칭 유전체 위에 배치된 상단 전극, 및 하단 전극의 상부 표면 상에 배치되고 상단 전극 및 저항 스위칭 유전체의 측벽을 따라 상향하여 연장되는 제 1 측벽 스페이서를 더 포함한다. 메모리 디바이스는 제 1 측벽 스페이서의 바로 위에 있고 제 1 측벽 스페이서를 컨포멀하게 라이닝하는 제 2 측벽 스페이서를 더 포함한다. 메모리 디바이스는 상단 전극 상에 도달하는 상단 전극 비아를 더 포함한다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 메모리 셀을 제조하는 방법에 있어서,
하단 전극 층, 상기 하단 전극 층 위의 저항 스위칭 유전체 층, 상기 저항 스위칭 유전체 층 위의 상단 전극 층, 및 상기 상단 전극 층 위의 하드 마스크 층을 포함한 다중 층 스택을 형성하는 단계;
상기 하드 마스크 층, 상기 상단 전극 층 및 상기 저항 스위칭 유전체 층을 패터닝하여 하드 마스크, 상단 전극 및 저항 스위칭 유전체를 형성하기 위해 제 1 일련의 에칭을 수행하는 단계;
상기 하단 전극 층 위에 있고, 상기 저항 스위칭 유전체, 상기 상단 전극 및 상기 하드 마스크와 나란히(alongside) 연장되고, 상기 하드 마스크 위로 더 연장되는 제 1 유전체 스페이서 층을 형성하는 단계; 및
상기 제 1 유전체 스페이서 층의 바로 위에 있고 상기 제 1 유전체 스페이서 층을 컨포멀하게 라이닝(lining)하는 제 2 유전체 스페이서 층을 형성하는 단계
를 포함하고,
상기 제 1 유전체 스페이서 층은 제 1 온도에서 퇴적되고 상기 제 2 유전체 스페이서 층은 상기 제 1 온도보다 높은 제 2 온도에서 퇴적되는 것인, 메모리 셀 제조 방법.
실시예 2. 실시예 1에 있어서,
상기 저항 스위칭 유전체, 상기 상단 전극 및 상기 하드 마스크와 나란히 제 1 측벽 스페이서 및 제 2 측벽 스페이서를 각각 형성하기 위해 상기 제 1 유전체 스페이서 층 및 상기 제 2 유전체 스페이서 층에 제 1 일련의 에칭을 수행하는 단계; 및
상기 상단 전극, 상기 제 1 측벽 스페이서 및 상기 제 2 측벽 스페이서를 따라 상기 하단 전극 층을 패터닝하여 제 2 하단 전극을 형성하기 위해 제 2 일련의 에칭을 수행하는 단계 - 상기 하단 전극은 제 2 측벽 스페이서와 정렬된 측벽을 가짐 -
를 더 포함하는, 메모리 셀 제조 방법.
실시예 3. 실시예 2에 있어서,
상기 하단 전극, 상기 제 2 측벽 스페이서를 둘러싸고 상단 전극 위에 놓이는 상부 유전체 층을 형성하는 단계; 및
상기 상단 전극 상에 도달하도록 상기 상부 유전체 층을 통해 연장되는 상단 전극 비아를 형성하는 단계
를 더 포함하는, 메모리 셀 제조 방법.
실시예 4. 실시예 1에 있어서,
상기 제 2 유전체 스페이서 층은 제 1 유전체 스페이서 층의 제 1 두께의 적어도 2배보다 큰 제 2 두께를 가지는 것인, 메모리 셀 제조 방법.
실시예 5. 실시예 1에 있어서,
상기 제 2 유전체 스페이서 층을 형성하는 단계의 제 2 온도는 300 ℃보다 큰 것인, 메모리 셀 제조 방법.
실시예 6. 실시예 1에 있어서,
상기 제 1 유전체 스페이서 층은 상기 제 1 일련의 에칭을 수행하는 것과 동일한 클러스터 툴에서 형성되고, 상기 제 2 유전체 스페이서 층은 상기 제 1 일련의 에칭을 수행하는 것과는 상이한 클러스터 툴에서 형성되는 것인, 메모리 셀 제조 방법.
실시예 7. 실시예 1에 있어서,
상기 제 1 유전체 스페이서 층은 상기 하단 전극 층 바로 위에 형성되는 것인, 메모리 셀 제조 방법.
실시예 8. 메모리 셀을 제조하는 방법에 있어서,
하단 전극 층, 상기 하단 전극 층 위의 저항 스위칭 유전체 층, 상기 저항 스위칭 유전체 층 위의 상단 전극 층, 및 상기 상단 전극 층 위의 하드 마스크 층을 포함한 다중 층 스택을 형성하는 단계;
상기 하드 마스크 층, 상기 상단 전극 층 및 상기 저항 스위칭 유전체 층을 패터닝하여 하드 마스크, 상단 전극 및 저항 스위칭 유전체를 형성하기 위해 제 1 일련의 에칭을 수행하는 단계;
상기 하단 전극 층 위에 있고, 상기 저항 스위칭 유전체, 상기 상단 전극 및 상기 하드 마스크와 나란히 있는 제 1 유전체 스페이서 층을 형성하는 단계;
상기 제 1 유전체 스페이서 층의 바로 위에 있고 상기 제 1 유전체 스페이서 층을 컨포멀하게 라이닝하는 제 2 유전체 스페이서 층을 형성하는 단계;
제 1 측벽 스페이서 및 제 2 측벽 스페이서를 각각 형성하기 위해 상기 제 1 유전체 스페이서 층 및 상기 제 2 유전체 스페이서 층에 제 2 일련의 에칭을 수행하는 단계;
하단 전극을 형성하기 위해 상기 하단 전극 층에 제 3 일련의 에칭을 수행하는 단계; 및
상기 상단 전극 상에 도달하는 상단 전극 비아를 형성하는 단계
를 포함하는, 메모리 셀 제조 방법.
실시예 9. 실시예 8에 있어서,
상기 제 1 유전체 스페이서 층은 제 1 온도에서 퇴적되고 상기 제 2 유전체 스페이서 층은 상기 제 1 온도보다 높은 제 2 온도에서 퇴적되는 것인, 메모리 셀 제조 방법.
실시예 10. 실시예 8에 있어서,
상기 상단 전극 비아는,
상기 하단 전극, 상기 제 2 측벽 스페이서를 둘러싸고 상단 전극 위에 놓이는 상부 유전체 층을 형성하는 단계; 및
상기 상단 전극 비아의 충진을 위한 비아 개구부를 형성하기 위해 상기 상부 유전체 층에 에칭을 수행하는 단계에 의해 형성되고,
상기 에칭은 상기 제 2 측벽 스페이서에 대한 제 2 에칭 레이트보다 작은, 상기 제 1 측벽 스페이서에 대한 제 1 에칭 레이트를 가지는 것인, 메모리 셀 제조 방법.
실시예 11. 실시예 8에 있어서,
상기 상단 전극 비아는, 상기 제 1 측벽 스페이서에 접촉한 하단 표면 및 상기 제 2 측벽 스페이서에 접촉한 측벽 표면을 갖도록 형성된 것인, 메모리 셀 제조 방법.
실시예 12. 실시예 8에 있어서,
상기 제 2 유전체 스페이서 층은 제 1 유전체 스페이서 층의 적어도 2배보다 큰 두께를 갖도록 형성되는 것인, 메모리 셀 제조 방법.
실시예 13. 실시예 8에 있어서,
상기 제 1 유전체 스페이서 층은 상기 제 1 일련의 에칭을 수행하는 것과 동일한 클러스터 툴에서 형성되고, 상기 제 2 유전체 스페이서 층은 상기 제 1 일련의 에칭을 수행하는 것과는 상이한 클러스터 툴에서 형성되는 것인, 메모리 셀 제조 방법.
실시예 14. 메모리 셀에 있어서,
기판 위에 배치된 하단 전극;
상기 하단 전극 위에 배치되고 가변 저항을 갖는 저항 스위칭 유전체;
상기 저항 스위칭 유전체 위에 배치된 상단 전극;
상기 하단 전극의 상부 표면 상에 배치되고 상기 상단 전극 및 상기 저항 스위칭 유전체의 측벽을 따라 상향하여 연장되는 제 1 측벽 스페이서;
상기 제 1 측벽 스페이서의 바로 위에 있고 상기 제 1 측벽 스페이서를 컨포멀하게 라이닝하는 제 2 측벽 스페이서; 및
상기 상단 전극 상에 도달하는 상단 전극 비아
를 포함하는, 메모리 셀.
실시예 15. 실시예 14에 있어서,
상기 제 2 측벽 스페이서는 제 1 측벽 스페이서의 제 1 두께의 적어도 2배보다 큰 제 2 두께를 가지는 것인, 메모리 셀.
실시예 16. 실시예 14에 있어서,
상기 제 1 측벽 스페이서 및 상기 제 2 측벽 스페이서는 실리콘 질화물로 제조되는 것인, 메모리 셀.
실시예 17. 실시예 14에 있어서,
상기 제 2 측벽 스페이서의 상단 표면은 상기 제 1 측벽 스페이서의 상단 표면보다 큰 것인, 메모리 셀.
실시예 18. 실시예 14에 있어서,
상기 상단 전극 비아는, 상기 제 1 측벽 스페이서에 접촉한 하단 표면 및 상기 제 2 측벽 스페이서에 접촉한 측벽 표면을 가지는 것인, 메모리 셀.
실시예 19. 실시예 14에 있어서,
하단 층간 유전체 층에 의해 둘러싸이고, 하단 전극 비아를 통해 상기 하단 전극에 커플링된 하단 금속화 라인; 및
상단 층간 유전체 층에 의해 둘러싸이고, 상기 상단 전극 비아를 통해 상기 상단 전극에 커플링된 상단 금속화 라인
을 더 포함하는, 메모리 셀.
실시예 20. 실시예 14에 있어서,
상기 제 1 측벽 스페이서는 상기 하단 전극의 상부 표면 상에 배치되고, 상기 상단 전극 및 상기 저항 스위칭 유전체의 측벽에 바로 접촉하며,
상기 제 2 측벽 스페이서는 상기 하단 전극의 상부 표면 상에 배치되고, 상기 제 2 측벽 스페이서의 측벽은 상기 하단 전극의 측벽과 정렬되는 것인, 메모리 셀.

Claims (10)

  1. 메모리 셀을 제조하는 방법에 있어서,
    하단 전극 층, 상기 하단 전극 층 위의 저항 스위칭 유전체 층, 상기 저항 스위칭 유전체 층 위의 상단 전극 층, 및 상기 상단 전극 층 위의 하드 마스크 층을 포함한 다중 층 스택을 형성하는 단계;
    상기 하드 마스크 층, 상기 상단 전극 층 및 상기 저항 스위칭 유전체 층을 패터닝하여 하드 마스크, 상단 전극 및 저항 스위칭 유전체를 형성하기 위해 제 1 일련의 에칭을 수행하는 단계;
    상기 하단 전극 층 위에 있고, 상기 저항 스위칭 유전체, 상기 상단 전극 및 상기 하드 마스크와 나란히(alongside) 연장되고, 상기 하드 마스크 위로 더 연장되는 제 1 유전체 스페이서 층을 형성하는 단계; 및
    상기 제 1 유전체 스페이서 층의 바로 위에 있고 상기 제 1 유전체 스페이서 층을 컨포멀하게 라이닝(lining)하는 제 2 유전체 스페이서 층을 형성하는 단계
    를 포함하고,
    상기 제 1 유전체 스페이서 층은 제 1 온도에서 퇴적되고 상기 제 2 유전체 스페이서 층은 상기 제 1 온도보다 높은 제 2 온도에서 퇴적되는 것인, 메모리 셀 제조 방법.
  2. 제 1 항에 있어서,
    상기 저항 스위칭 유전체, 상기 상단 전극 및 상기 하드 마스크와 나란히 제 1 측벽 스페이서 및 제 2 측벽 스페이서를 각각 형성하기 위해 상기 제 1 유전체 스페이서 층 및 상기 제 2 유전체 스페이서 층에 제 1 일련의 에칭을 수행하는 단계; 및
    상기 상단 전극, 상기 제 1 측벽 스페이서 및 상기 제 2 측벽 스페이서를 따라 상기 하단 전극 층을 패터닝하여 하단 전극을 형성하기 위해 제 2 일련의 에칭을 수행하는 단계 - 상기 하단 전극은 제 2 측벽 스페이서와 정렬된 측벽을 가짐 -
    를 더 포함하는, 메모리 셀 제조 방법.
  3. 제 2 항에 있어서,
    상기 하단 전극, 상기 제 2 측벽 스페이서를 둘러싸고 상단 전극 위에 놓이는 상부 유전체 층을 형성하는 단계; 및
    상기 상단 전극 상에 도달하도록 상기 상부 유전체 층을 통해 연장되는 상단 전극 비아를 형성하는 단계
    를 더 포함하는, 메모리 셀 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 유전체 스페이서 층은 상기 제 1 유전체 스페이서 층의 제 1 두께의 적어도 2배보다 큰 제 2 두께를 가지는 것인, 메모리 셀 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 유전체 스페이서 층을 형성하는 단계의 제 2 온도는 300 ℃보다 큰 것인, 메모리 셀 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 유전체 스페이서 층은 상기 제 1 일련의 에칭을 수행하는 것과 동일한 클러스터 툴에서 형성되고, 상기 제 2 유전체 스페이서 층은 상기 제 1 일련의 에칭을 수행하는 것과는 상이한 클러스터 툴에서 형성되는 것인, 메모리 셀 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 유전체 스페이서 층은 상기 하단 전극 층 바로 위에 형성되는 것인, 메모리 셀 제조 방법.
  8. 메모리 셀을 제조하는 방법에 있어서,
    하단 전극 층, 상기 하단 전극 층 위의 저항 스위칭 유전체 층, 상기 저항 스위칭 유전체 층 위의 상단 전극 층, 및 상기 상단 전극 층 위의 하드 마스크 층을 포함한 다중 층 스택을 형성하는 단계;
    상기 하드 마스크 층, 상기 상단 전극 층 및 상기 저항 스위칭 유전체 층을 패터닝하여 하드 마스크, 상단 전극 및 저항 스위칭 유전체를 형성하기 위해 제 1 일련의 에칭을 수행하는 단계;
    상기 하단 전극 층 위에 있고, 상기 저항 스위칭 유전체, 상기 상단 전극 및 상기 하드 마스크와 나란히 있는 제 1 유전체 스페이서 층을 형성하는 단계;
    상기 제 1 유전체 스페이서 층의 바로 위에 있고 상기 제 1 유전체 스페이서 층을 컨포멀하게 라이닝하는 제 2 유전체 스페이서 층을 형성하는 단계;
    제 1 측벽 스페이서 및 제 2 측벽 스페이서를 각각 형성하기 위해 상기 제 1 유전체 스페이서 층 및 상기 제 2 유전체 스페이서 층에 제 2 일련의 에칭을 수행하는 단계;
    하단 전극을 형성하기 위해 상기 하단 전극 층에 제 3 일련의 에칭을 수행하는 단계; 및
    상기 상단 전극 상에 도달하는 상단 전극 비아를 형성하는 단계
    를 포함하는, 메모리 셀 제조 방법.
  9. 메모리 셀에 있어서,
    기판 위에 배치된 하단 전극;
    상기 하단 전극 위에 배치되고 가변 저항을 갖는 저항 스위칭 유전체;
    상기 저항 스위칭 유전체 위에 배치된 상단 전극;
    상기 하단 전극의 상부 표면 상에 배치되고 상기 상단 전극 및 상기 저항 스위칭 유전체의 측벽을 따라 상향하여 연장되는 제 1 측벽 스페이서;
    상기 제 1 측벽 스페이서의 바로 위에 있고 상기 제 1 측벽 스페이서를 컨포멀하게 라이닝하는 제 2 측벽 스페이서; 및
    상기 상단 전극 상에 도달하는 상단 전극 비아
    를 포함하는, 메모리 셀.
  10. 제 9 항에 있어서,
    하단 층간 유전체 층에 의해 둘러싸이고, 하단 전극 비아를 통해 상기 하단 전극에 커플링된 하단 금속화 라인; 및
    상단 층간 유전체 층에 의해 둘러싸이고, 상기 상단 전극 비아를 통해 상기 상단 전극에 커플링된 상단 금속화 라인
    을 더 포함하는, 메모리 셀.
KR1020190100461A 2018-10-23 2019-08-16 메모리 디바이스에 대한 비아 랜딩 향상 KR102295994B1 (ko)

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