KR101589820B1 - 복합 스페이서를 이용한 rram 구조 및 프로세스 - Google Patents

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Abstract

메모리 셀 및 방법은, 제1 유전체층 내의 개구에 형성되는 제1 전극으로서, 상기 제1 유전체층은 금속층을 포함하는 기판 상에 형성되고, 상기 개구는 상기 제1 전극과 상기 금속층 사이에서 물리적 접촉을 가능하게 하도록 구성되고, 상기 제1 전극은 제1 폭(W1)을 갖고, 상기 개구에 의해 규정되는 영역을 넘는 거리로 연장되는 것인, 제1 전극; 상기 제1 전극 상에 형성되고, 실질적으로 상기 제1 폭(W1)을 갖는 저항층; 상기 제1 폭(W1)보다 작은 제2 폭(W2)를 갖고, 상기 저항층 상에 형성되는 캐핑층; 상기 캐핑층 상에 형성되고 실질적으로 상기 제2 폭(W2)을 갖는 제2 전극; 상기 제1 폭(W1)과 상기 제2 폭(W2) 사이에서 상기 저항층 상에 형성되는 적어도 2개의 상이한 유전체층을 갖는 제1 복합 스페이서 영역; 및 상기 제2 전극에 연결된 비아를 포함한다.

Description

복합 스페이서를 이용한 RRAM 구조 및 프로세스{RRAM STRUCTURE AND PROCESS USING COMPOSITE SPACER}
본 발명은 복합 스페이서를 이용한 RRAM 구조 및 프로세스에 관한 것이다.
반도체 집적 회로 산업은 과거 수십년동안 급속한 성장을 경험했다. 반도체 물질과 디자인에 있어서의 기술 향상은 점점 더 작아지고 더 복잡한 회로를 생산했다. 이러한 물질과 디자인 향상은 프로세싱과 제조에 관련된 기술이 기술적 향상을 경험함에 따라 가능하게 되었다. 반도체 진화의 코스에 있어서, 확실하게 생성될 수 있는 가장 작은 콤포넌트의 사이즈가 감소됨에 따라, 단위 영역 당 상호접속된 장치의 수가 증가한다.
반도체에 있어서 다수의 기술 향상은 메모리 장치의 분야에서 많이 발생했다. RRAM(Resistive random access memory)은 메모리 기술에 있어서의 미래 진보를 위해 가능한 한가지 후보인 비휘발성 메모리 타입이다. 일반적으로, RRAM 셀(cell)은 통상적으로, 보통은 절연성이지만 특정 전압의 인가 이후에 형성되는 필라멘트 또는 도전 경로(conduction path)를 통해 도전(conduct)하도록 이루어질 수 있는 유전체를 사용한다. 필라멘트가 형성되면, 적절히 인가된 전압에 의해 필라멘트가 세트(set)[즉, 재형성되어 RRAM 셀을 걸쳐 저저항(lower resistance)을 초래함]되거나 리셋(reset)[즉, 파손(broken)되어 RRAM 셀에 걸쳐 고저항(high resistance)을 초래함]될 수 있다. 저저항 상태 및 고저항 상태는 저항 상태에 따라 "1" 또는 "0"의 디지털 신호를 표시하는데 사용되고, 이에 따라 비트를 저장할 수 있는 비휘발성 메모리 셀을 제공할 수 있다.
내장 메모리 제품 및 이와 유사한 다수의 다른 반도체 제품들은 제조 시간 및 비용의 압박에 직면하고 있다. 더 작고 더 밀도 높게 패킹된 RRAM 셀을 사용하여 RRAM 셀을 제조하기 위한 능력이 매우 바람직하다. 따라서, 향상된 RRAM 셀 구조 및 제조 프로세스를 제공하는 것이 바람직할 것이다.
반도체 디바이스에 형성되는 메모리 셀은, 제1 유전체층 내의 개구에 형성되는 제1 전극으로서, 상기 제1 유전체층은 금속층을 포함하는 기판 상에 형성되고, 상기 개구는 상기 제1 전극과 상기 금속층 사이에서 물리적 접촉을 가능하게 하도록 구성되고, 상기 제1 전극은 제1 폭(W1)을 갖고 상기 개구에 의해 규정되는 영역을 넘는 거리로 연장되는 것인, 상기 제1 전극; 실질적으로 상기 제1 폭(W1)을 갖고 상기 제1 전극 상에 형성되는 저항층; 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 갖고 상기 저항층 상에 형성되는 캐핑층(capping layer); 실질적으로 상기 제2 폭(W2)을 갖고 상기 캐핑층 상에 형성되는 제2 전극; 상기 제1 폭(W1)과 상기 제2 폭(W2) 사이에서 상기 저항층 상에 형성되는 적어도 2개의 상이한 유전체층을 구비하는 제1 복합 스페이서 영역; 및 상기 제2 전극에 연결되는 비아(via)를 포함한다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 도면의 다양한 피쳐(feature)는 비례적으로 도시되어 있지 않다는 것을 강조한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 특정 실시형태에 따른 RRAM 셀의 단면을 나타내는 간략화된 다이어그램이다.
도 2는 특정 실시형태에 따른 도 1의 RRAM 셀을 제조하기 위한 방법을 나타내는 간략화된 다이어그램이다.
도 3a 내지 도 3m은 특정 실시형태에 따른 부분적으로 형성된 RRAM 셀의 단면도의 간략화된 다이어그램을 나타낸다.
도 4는 특정 실시형태에 따른 RRAM 셀의 단면을 나타내는 간략화된 다이어그램이다.
도 5는 특정 실시형태에 따른 도 4의 RRAM 셀의 제조 방법을 나타내는 간략화된 다이어그램이다.
도 6a 내지 도 6i는 특정 실시형태에 따른 부분적으로 형성된 RRAM 셀의 단면도의 간략화된 다이어그램을 나타낸다.
도 7은 특정 실시형태에 따른 하나 이상의 RRAM 셀 및 I/O 회로를 포함하는 디바이스의 간략화된 다이어그램이다.
위에서 간단히 설명한 도면에 개시된 여러가지 피쳐(feature)는 이하의 상세한 설명을 읽은 당업자에게 더 명백하게 될 것이다. 여러가지 도면에 도시된 피쳐가 2개 이상의 도면 사이에서 공동인 경우에, 설명의 명확함을 위해 동일한 식별번호가 사용된다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 및 실시예를 제공하는 것으로 이해될 것이다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 또한, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐에 인터포징(interposing)하는 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 도면 내의 여러가지 피쳐는 간단함과 명확함을 위해 상이한 스케일(scale)로 임의적으로 도시되어 있을 수 있다.
도 1은 특정 실시형태에 따른 RRAM 셀(100)의 단면도를 나타내는 간략화된 다이어그램이다. 도 1에 도시된 바와 같이, RRAM 셀(100)은 내장된 제1 금속층(110)을 갖는 제1 유전체 영역(105)을 포함하는 기판 상에 형성될 수 있다. 제1 금속층(110)은, 제1 콘택트(contact)로서 사용될 수 있고, RRAM 셀(100)을 반도체 디바이스 내의 다른 회로에 연결하는데 사용된다. 제1 금속층(110)은 제1, 제2, 제3, 제4, 또는 제5 금속화층(metallization layer) 중 임의의 하나를 포함하는 반도체 디바이스의 임의의 금속화층 내에 있을 수 있다.
제1 스탑층(stop layer)(115)은 제1 유전체 영역(105) 및 제1 금속층(110) 상에 형성된다. 제1 금속층(110)의 적어도 일부를 RRAM 셀(100)로 노출시킬 수 있는 개구를 생성하기 위해 제1 스탑층(115)의 일부가 제거된다. 일부 실시형태에서, 통상적으로 제1 스탑층(115)은 30 nm와 40 nm 사이의 두께를 갖는다. 일부 실시형태에 따르면, 제1 스탑층(115)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다.
제1 전극(120)은 제1 스탑층(115) 및 노출된 제1 금속층(110) 상에 형성된다. 일부 실시형태에서, 제1 전극(120)은 등각(conformal)으로 될 수 있다. 제1 전극(120)은 폭(W1)을 갖고, 노출된 제1 금속층(110) 위로 연장되고, 제1 스탑층(115)의 일부 위로 연장되는 립 영역(lip region)을 형성한다. 일부 실시형태에서, 립 영역은 제1 스탑층(115) 내의 개구를 지나 20 nm와 60 nm 사이에서 변하는 거리로 연장될 수 있다. 일부 실시형태에서, 제1 전극(120)의 두께는 40 nm와 60 nm 사이에서 변경될 수 있다. 일부 실시형태에서, 제1 전극(120)은 스탑층(115)과 접촉하는 베이스(base)에서 더 넓은 테이퍼진 측벽(tapered side wall)을 포함할 수 있다. 일부 실시형태에서, 제1 전극(120)은 하나 이상의 금속을 포함한다. 예컨대, 하나 이상의 금속 각각은 Pt, AlCu, TiN, Au, Ti, Ta, TaN, W, WN, Cu 등으로 구성된 그룹으로부터 선택된다.
저항층(125)은 제1 전극(120) 상에 형성된다. 저항층(125)은 제1 전극(120) 위로 연장되고, 제1 전극(120)의 테이퍼진 측벽의 상부와 실질적으로 동일한 폭으로 연장되는 립 영역을 형성한다. 일부 실시형태에서, 저항층(125)의 두께는 5 nm와 7 nm 사이에서 변경될 수 있다. 일부 실시형태에서, 저항층(125)은 제1 전극(120)의 테이퍼링(tapering)이 이어지는(continue) 테이퍼진 측벽을 포함한다. 일부 실시형태에서, 저항층(125)은 하나 이상의 금속 산화물을 포함한다. 예컨대, 하나 이상의 금속 산화물은 각각 NiO, TiO, HfO, ZrO, ZnO, WO3, Al2O3, TaO, MoO, CuO 등으로 구성된 그룹으로부터 선택된다. 일부 실시형태에서, 저항층(125)을 위한 유전 상수는 4.0보다 크다. 일부 실시형태에서, 저항층은 1014 Ωocm의 오더(order)로 저항성을 갖는 HfO를 포함할 수 있다. 일부 실시형태에 따르면, 저항층(125)은 100 kΩ과 10 MΩ 사이에서 변하는 고저항 상태 및 1 kΩ과 100 kΩ 사이에서 변하는 저저항 상태를 갖는다.
캐핑층(capping layer)(130)은 저항층(125) 상에 형성된다. 캐핑층(130)은 폭(W1)보다 짧은 폭(W2)을 갖고, 저항층(125) 위로 부분적으로 연장된다. 일부 실시형태에서, 캐핑층(130)은 저항층(125) 상의 립 영역의 단부의 10 nm 내지 30 nm 내로 저항층(125) 위로 연장될 수 있다. 일부 실시형태에서, 캐핑층(130)의 두께는 5 nm와 7 nm 사이에서 변경될 수 있다. 일부 실시형태에서, 캐핑층(130)은 하나 이상의 금속을 포함한다. 일부 실시예에서, 하나 이상의 금속 각각은 Ti, Ir 등으로 구성되는 그룹으로부터 선택된다.
제2 전극(135)은 캐핑층(130) 상에 형성된다. 제2 전극(135)은 캐핑층(130)과 실질적을 동일한 폭으로 캐핑층(130) 위로 연장된다. 일부 실시형태에서, 제2 전극(135)의 폭은 수 nm 또는 캐핑층(130)의 제2 폭(W2)보다 작은 범위 내에 있다. 일부 실시형태에서, 제2 전극(135)의 두께는 40 nm와 60 nm 사이에서 변경될 수 있다. 일부 실시형태에서, 제2 전극(135)은 하나 이상의 금속을 포함한다. 예컨대, 하나 이상의 금속 각각은 Pt, AlCu, TiN, Au, Ti, Ta, TaN, W, WN, Cu 등으로 구성된 그룹으로부터 선택된다.
하드 마스크층(140)은 제2 전극(135) 상에 형성된다. 하드 마스크층(140)은 제2 전극(135)과 실질적을 동일한 폭으로 제2 전극(135) 위로 연장된다. 전기 접속이 이루어질 수 있도록, 제2 전극(135)의 일부를 노출시키기 위해 하드 마스크층(140)의 중심 영역으로부터 하드 마스크층(140)의 일부가 제거된다. 일부 실시형태에서, 하드 마스크층(140)의 두께는 9 nm와 10 nm 사이에서 변경될 수 있다. 일부 실시형태에 따르면, 하드 마스크층(140)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다.
제1 스페이서 영역(145)은 제1 전극(120)의 측벽을 적어도 부분적으로 보호한다. 일부 실시형태에서, 제1 스페이서 영역(145)은 수 nm만큼만 넓거나 좁게 될 수 있다. 일부 실시형태에서, 제1 스페이서 영역(145)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다.
제2 스페이서 영역(150)은 제2 전극(135)의 측벽을 적어도 부분적으로 보호한다. 일부 실시형태에서, 제2 스페이서 영역(150)은 수 nm만큼만 넓거나 좁게 될 수 있다. 일부 실시형태에서, 제2 스페이서 영역(150)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다.
제2 스탑층(155)은, 제1 스페이서 영역(145), 제1 전극(120), 저항층(125), 제2 스페이서 영역(150), 제2 전극(135), 및 하드 마스크층(140) 상에 등각으로(conformally) 형성된다. 전기 접속이 이루어질 수 있도록, 제2 전극(135)의 중심 영역을 노출시키기 위해 제2 스탑층(155)의 일부가 제거된다. 일부 실시형태에서, 제2 스탑층(155)의 두께는 30 nm와 40 nm 사이에서 변경될 수 있다. 일부 실시형태에서, 제2 스탑층(155)은 제1 스탑층(115)에 대한 확장(extension)을 형성할 수 있다. 일부 실시형태에 따르면, 제2 스탑층(155)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다.
RRAM 셀(100)은 제2 금속층(165)과 제2 전극(135) 사이에 형성된 비아(160)를 통해 제2 금속층(165)에 연결된다. RRAM 셀의 상부(upper portion)는 제2 유전체 영역(170) 내에 매립(embedded)된다. 제2 금속층(165)은 제2, 제3, 제4, 제5 또는 제6 금속화층(metallization layer) 중 임의의 하나를 포함하는 반도체 디바이스의 임의의 금속화층 내에 있을 수 있다.
도 2는 특정 실시형태에 따른 도 1의 RRAM 셀(100)을 제조하기 위한 방법(200)을 나타내는 간략화된 다이어그램이다. 도 2에 도시된 바와 같이, 상기 방법(200)은, 제1 금속층을 갖는 기판을 제공하는 프로세스(205); 제1 스탑층을 형성하는 프로세스(210); 상기 제1 스탑층을 선택적으로 제거하는 프로세스(215); 제1 전극층을 형성하는 프로세스(220); 저항층을 형성하는 프로세스(225); 캐핑층을 형성하는 프로세스(230); 제2 전극층을 형성하는 프로세스(235); 하드 마스크층을 형성하는 프로세스(240); 상기 하드 마스크층, 상기 제2 전극층, 및 상기 캐핑층을 선택적으로 제거하는 프로세스(245); 제1 스페이서층을 형성하는 프로세스(250); 상기 제1 스페이서층, 상기 하드 마스크층, 및 상기 제1 전극층을 선택적으로 제거하는 프로세스(255); 제2 스페이서층을 형성하는 프로세스(260); 상기 제2 스페이서층을 선택적으로 제거하는 프로세스(265); 제2 스탑층을 형성하는 프로세스(270); 제2 유전체층을 형성하는 프로세스(275); 비아 트렌치를 형성하는 프로세스(280); 제2 금속층 패턴을 형성하는 프로세스(285); 및 비아와 제2 금속층을 형성하는 프로세스(290)를 포함한다. 특정 실시형태에 따르면, RRAM 셀(200)을 제조하는 상기 방법(200)은 통상의 기술자에 의해 인식되는 바와 같이, 프로세스(205 내지 290) 중 변형들(variations)을 사용하여 수행될 수 있다.
상기 방법(200)은 RRAM 셀(100)로 끝이 나는(culminating) 도 3a 내지 도 3m에서의 일련의 단면 이미지(cross-sectional image)를 참조하여 이하 더 설명될 것이다.
도 3a는 특정 실시형태에 따른 기판의 단면도를 나타내는 간략화된 다이어그램을 도시한다. 프로세스(205)에서, 도 3a에 도시된 바와 같이, 제1 금속층(110)을 가진 기판이 제공된다. 기판은 RRAM 셀의 영역 내의 제1 유전체 영역(105)에 매립되는 제1 금속층(110)을 포함한다. 기판은 임의의 적합한 프로세스를 사용하여 형성되고, CMP(chemical-mechanical polishing)를 사용하여 미리 평탄화될 수 있다.
도 3b는 특정 실시형태에 따른, 제1 스탑층(305)이 상에 형성되는 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(210)에서, 도 3b에 도시된 바와 같이, 기판 상에 제1 스탑층(305)이 형성된다. 제1 스탑층(305)은 제1 유전체 영역(105) 및 제1 금속층(110) 상에 형성된다. 제1 스탑층(305)은 통상적으로 CVD(chemical vapor deposition) 또는 PVD(physical vapor deposition)를 사용하여 형성된다. 그러나, 제1 스탑층(305)을 형성하기 위해 프로세스(210)에서 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 제1 스탑층(305)은 30 nm와 40 nm 사이의 두께를 가질 수 있다. 일부 실시형태에 따르면, 제1 스탑층(305)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다.
도 3c는 특정 실시형태에 따른, 선택적으로 제거되는 제1 스탑층(305)의 일부를 갖는 부분적으로 형성되는 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(215)에서, 도 3c에 도시된 바와 같이, 개구(310)를 형성하기 위해 제1 스탑층(305)의 일부가 선택적으로 제거된다. 개구(310)는, 통상적으로 제1 금속층(110)의 영역 내에 배치되고, 추가 프로세싱을 위해 제1 금속층(110)의 일부를 노출시키도록 제거된다. 제1 스탑층(305)의 일부는 통상적으로 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 제거된다. 예컨대, 마스크를 사용하는 포토리소그래피 프로세스는, 포토레지스트로 기판을 코팅하는 단계, 포토레지스트를 베이킹(baking)하는 단계, 물질이 제거될 영역과 물질이 유지될 영역을 식별하는 패턴 마스크로 포토레지스트를 노광하는 단계, 에칭 패턴을 형성하기 위해 포토레지스트를 현상하는 단계, 습식 또는 건식 에칭 프로세스를 사용하여 기판의 일부를 에칭하는 단계, 및 포토레지스트를 제거하는 단계를 포함하는 멀티스텝(multi-step) 프로세스이다. 일부 실시형태에 따르면, 제1 스탑층(305)은 건식 에칭 프로세스를 사용하여 에칭될 수 있지만, 임의의 적합한 에칭 프로세스가 사용될 수 있다. 개구(310)를 형성한 후에, 제1 스탑층(305)은 제1 스탑층(115)이 된다.
도 3b는 특정 실시형태에 따른, 제1 전극층(315)이 상에 형성되는 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(220)에서, 제1 전극층(315)은 제1 스탑층(115) 및 제1 금속층(110) 상에 형성된다. 제1 전극층(315)은 통상적으로 CVD, PVD, 또는 ALD(atomic layer deposition)를 사용하여 형성된다. 그러나, 프로세스(220)에서 제1 전극층(315)을 형성하기 위해 임의의 적합한 증착 프로세스가 사용될 수 있다. 제1 전극층(315)은 통상적으로 등각(conformal)이다. 일부 실시형태에서, 통상적으로 제1 전극층(315)은 40 nm와 60 nm 사이의 두께를 갖는다. 일부 실시형태에서, 제1 전극층(315)은 하나 이상의 금속을 포함한다. 예컨대, 하나 이상의 금속 각각은 Pt, AlCu, TiN, Au, Ti, Ta, TaN, W, WN, Cu 등으로 구성된 그룹으로부터 선택된다.
도 3e는 본 발명의 특정 실시형태에 따른, 저항층(320), 캐핑층(325), 제2 전극층(330), 및 하드 마스크층(335)이 상에 형성되는 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(225)에서, 저항층(320)은 제1 전극층(315) 상에 형성된다. 저항층(320)은 통상적으로 CVD 또는 ALD를 사용하여 형성된다. 그러나, 프로세스(225)에서 저항층(320)을 형성하기 위해 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 저항층(320)은 5 nm와 7 nm 사이의 두께를 가질 수 있다. 일부 실시형태에서, 저항층(320)은 하나 이상의 금속 산화물을 포함한다. 예컨대, 하나 이상의 금속 산화물은 각각 NiO, TiO, HfO, ZrO, ZnO, WO3, Al2O3, TaO, MoO, CuO 등으로 구성된 그룹으로부터 선택된다.
프로세스(230)에서, 캐핑층(325)은 저항층(320) 상에 형성된다. 캐핑층(325)은 통상적으로 CVD, PVD, 또는 ALD를 사용하여 형성된다. 그러나, 프로세스(230)에서 캐핑층(325)을 형성하기 위해 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 캐핑층(325)은 5 nm와 7 nm 사이의 두께를 가질 수 있다. 일부 실시형태에서, 캐핑층(325)은 하나 이상의 금속을 포함한다. 일부 실시예에서, 하나 이상의 금속 각각은 Ti, Ir 등으로 구성되는 그룹으로부터 선택된다.
프로세스(235)에서, 제2 전극층(330)은 캐핑층(325) 상에 형성된다. 제2 전극층(330)은 통상적으로 CVD, PVD, 또는 ALD를 사용하여 형성된다. 그러나, 프로세스(235)에서 제2 전극층(330)을 형성하기 위해 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 제2 전극층(330)은 40 nm와 60 nm 사이의 두께를 가질 수 있다. 일부 실시형태에서, 제2 전극층(330)은 하나 이상의 금속을 포함한다. 예컨대, 하나 이상의 금속 각각은 Pt, AlCu, TiN, Au, Ti, Ta, TaN, W, WN, Cu 등으로 구성된 그룹으로부터 선택된다.
프로세스(240)에서, 도 3e에 도시된 바와 같이, 하드 마스크층(335)이 형성된다. 하드 마스크층(335)은 제2 전극층(330) 상에 형성된다. 하드 마스크층(335)은 통상적으로 CVD 또는 PVD를 사용하여 형성된다. 그러나, 하드 마스크층(335)을 형성하기 위해 프로세스(240)에서 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 통상적으로 하드 마스크층(335)은 9 nm와 10 nm 사이의 두께를 가질 수 있다. 일부 실시형태에 따르면, 하드 마스크층(335)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다.
도 3f는 특정 실시형태에 따른, 하드 마스크층(325), 제2 전극층(330), 및 캐핑층(325)의 일부의 제거 이후에, 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(244)에서, 도 3f에 도시된 바와 같이, 하드 마스크층(335), 제2 전극층(330), 및 캐핑층(325)의 선택된 부분이 제거된다. 하드 마스크층(335), 제2 전극층(330), 및 캐핑층(325)의 선택된 부분은 통상적으로 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 제거된다. 일부 실시형태에서, 마스크는 감광 마스크층(photo-sensitive mask layer) 및 비감광 마스크층(non-photo-sensitive mask layer)을 모두 포함할 수 있다. 일부 실시형태에 따르면, 하드 마스크층(325), 제2 전극층(330), 및 캐핑층(325)은 건식 에칭 프로세스를 사용하여 에칭될 수 있지만, 임의의 적합한 에칭 프로세스가 사용될 수 있다. RRAM 셀 내에 하드 마스크층 부분(340)을 형성하기 위해 하드 마스크층(335)의 충분한 부분이 제거되고, 제2 전극(135)을 형성하기 위해 제2 전극층(330)의 충분한 부분이 제거되고, 캐핑층(130)을 형성하기 위해 캐핑층(330)의 충분한 부분이 제거된다. 하드 마스크층(325), 제2 전극층(330), 및 캐핑층(325)이 총괄적으로 폭(W2)을 갖도록 하기 위해, 하드 마스크층(325), 제2 전극층(330), 및 캐핑층(325)의 충분한 부분만이 제거된다. 일부 실시형태에서, 하드 마스크층(325), 제2 전극층(330), 및 캐핑층(325)은 제1 거리만큼 제1 스탑층(305)에서 개구(310)(도 3c 참조)에 의해 규정되는 영역을 넘어 연장될 수 있다. 일부 실시형태에 따르면, 제1 거리는 개구(310)의 각 측면 상에서 10 nm 내지 30 nm 사이의 길이로 변경될 수 있다.
도 3g는 특정 실시형태에 따라, 부분적으로 형성된 RRAM 셀 상에 제1 스페이서층이 형성된 후에, 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(250)에서, 제1 스페이서층(345)은 저항층(320), 캐핑층(130), 제2 전극(135), 및 하드 마스크층 부분(340) 상에 등각으로 형성된다. 제1 스페이서층(345)은 통상적으로 CVD 또는 PVD를 사용하여 형성된다. 그러나, 제1 스페이서층(345)을 형성하기 위해 프로세스(250)에서 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 통상적으로 제1 스페이서층(345)은 30 nm와 50 nm 사이의 두께를 가질 수 있다. 일부 실시형태에 따르면, 제1 스페이서층(345)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다.
도 3h는 특정 실시형태에 따른, 제1 스페이서층(345), 하드 마스크층(340), 저항층(320), 및 제1 전극층(315)의 일부의 제거 이후에, 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(255)에서, 도 3h에 도시된 바와 같이, 제1 스페이서층(345), 하드 마스크층(340), 저항층(320), 및 제1 전극층(315)의 선택된 부분이 제거된다. 제1 스페이서층(345), 하드 마스크층(340), 저항층(320), 및 제1 전극층(315)의 선택된 부분은 통상적으로 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 제거된다. 일부 실시형태에 따르면, 제1 스페이서층(345), 하드 마스크층(340), 저항층(320), 및 제1 전극층(315)은 건식 에칭 프로세스를 사용하여 에칭될 수 있지만, 임의의 적합한 에칭 프로세스가 사용될 수 있다. 저항층(125)을 형성하기 위해 저항층(320)의 충분한 부분이 제거되고, 제1 전극(120)을 형성하기 위해 제1 전극층(315)의 충분한 부분이 제거되고, 제2 스페이서 영역(150)을 형성하기 위해 제1 스페이서층(345)의 충분한 부분이 제거되고, 얇은 하드 마스크층 부분(350)을 형성하기 위해 하드 마스크층 부분(340)이 시닝(thinning)된다. 저항층(125)과 제1 전극(120)이 총괄적으로 폭(W2)보다 긴 폭(W1)을 갖게 하고, 제1 스탑층(305)에서의 개구(310)(도 3c 참조)에 의해 규정되는 영역을 넘어 연장되는 제1 스탑층(115) 상에 립 영역을 형성하기 위해, 저항층(320)과 제1 전극층(315)의 충분한 부분만이 제거된다. 일부 실시형태에 따르면, 립 영역은 각 측면 상에서 20 nm 내지 60 nm까지 개구(310)를 넘어 연장될 수 있다.
제1 스페이서층(345)은 프로세스(255)의 물질 제거 중에 부분적으로 형성된 RRAM 셀에 몇가지 보호를 제공한다. 일부 실시형태에서, 얇은 하드 마스크 부분(350), 제2 전극(135), 및 캐핑층(130)이 실질적으로 수직으로 유지되도록 하기 위해, 얇은 하드 마스크 부분(350), 제2 전극(135), 및 캐핑층(130)의 측벽은 제2 스페이서 영역(150)에 의해 보호된다. 이에 반하여, 일부 실시형태에서, 제1 스페이서층(345)은 저항층(125)과 제1 전극(120)의 측벽을 적절히 보호할 수 없다. 이것은 저항층(125)과 제1 전극(120)의 측벽의 테이퍼링(tapering)을 초래한다. 일부 실시형태에서, 저항층(125)과 제1 전극(120)의 측벽의 테이퍼(taper)는 제1 스탑층(115)과 접촉하는 제1 전극(120)의 폭이 캐핑층(130)과 접촉하는 저항층(125)의 폭보다 넓은 30 nm 내지 50 nm 정도가 되게 할 수 있다. 일부 실시형태에 따르면, 저항층(125)과 제1 전극(120)의 측벽의 테이퍼링은 RRAM 셀(100)의 저하된 성능(degraded performance)을 초래할 수 있다. 또한, 이 저하된 성능은, RRAM 셀(100)이 저하된 성능을 보상하기 위해 더 큰 사이즈가 되는 것을 필요로 할 수 있고, 반도체 디바이스에서의 RRAM 셀(100)의 더 낮은 패킹 밀도를 초래할 수 있다.
도 3i는 특정 실시형태에 따라, 부분적으로 형성된 RRAM 셀 상에 제2 스페이서층이 형성된 후에, 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(260)에서, 제2 스페이서층(355)은, 얇은 하드 마스크 부분(350), 제2 전극(135), 캐핑층(130), 제2 스페이서 영역(150), 저항층(125), 제1 전극(120), 및 제1 스탑층(115) 상에 등각으로 형성된다. 제2 스페이서층(355)은 통상적으로 CVD 또는 PVD를 사용하여 형성된다. 그러나, 제2 스페이서층(355)을 형성하기 위해 프로세스(260)에서 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 통상적으로 제2 스페이서층(355)은 30 nm와 50 nm 사이의 두께를 가질 수 있다. 일부 실시형태에 따르면, 제2 스페이서층(355)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다.
도 3j는 특정 실시형태에 따라, 부분적으로 형성된 RRAM 셀로부터 제2 스페이서층(355)이 선택적으로 제거된 후에, 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(265)에서, 제2 스페이서층(355)의 일부가 선택적으로 제거된다. 제2 스페이서층(350)의 선택된 부분은 통상적으로 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 제거된다. 일부 실시형태에 따르면, 제2 스페이서층(355)은 건식 에칭 프로세스를 사용하여 에칭될 수 있지만, 임의의 적합한 에칭 프로세스가 사용될 수 있다. 제1 스페이서 영역(145)을 형성하기 위해 제2 스페이서층(355)의 충분한 부분이 제거된다. 제1 스페이서 영역(145)은 제1 전극(120)의 측벽을 적어도 부분적으로 보호한다. 일부 실시형태에서, 제1 스페이서 영역(145)은 수 nm만큼만 넓거나 좁게 될 수 있다.
도 3k는 특정 실시형태에 따른, 제2 스탑층(360)이 상에 형성되는 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(270)에서, 제2 스탑층(360)은, 얇은 하드 마스크 부분(350), 제2 전극(135), 캐핑층(130), 제2 스페이서 영역(155), 저항층(125), 제1 전극(120), 및 제1 스페이서 영역(150) 상에 등각으로 형성된다. 제2 스탑층(360)은 통상적으로 CVD 또는 PVD를 사용하여 형성되지만, 제2 스탑층(360)을 형성하기 위해 프로세스(270)에서 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 제2 스탑층(360)은 30 nm와 40 nm 사이의 두께를 가질 수 있다. 일부 실시형태에 따르면, 제2 스탑층(360)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다.
도 3l은 특정 실시형태에 따른, 제2 유전체 영역(365)이 상에 형성되는 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(275)에서, 제2 유전체 영역(365)은 통상적으로 CVD, PVD, 또는 ALD를 사용하여 형성된다. 그러나, 제2 유전체 영역(365)을 형성하기 위해 프로세스(275)에서 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 제2 유전체 영역(365)은 층간 유전체 영역이다.
도 3m은 특정 실시형태에 따른, 제2 유전체 영역(365), 제2 스탑층(360), 및 얇은 하드 마스크 부분(350) 내에 형성된 비아 트렌치(370)를 갖는 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(280)에서, 비아 트렌치(370)를 형성하기 위해, 제2 유전체 영역(365), 제2 스탑층(360), 및 얇은 하드 마스크 부분(350)의 일부가 선택적으로 제거된다. 비아 트렌치(370)는 통상적으로 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 생성된다. 일부 실시형태에 따르면, 비아 트렌치(370)는 투 스텝 에칭 프로세싱(two step etching processing)을 필요로 할 수 있다. 제1 에칭 스텝은 비아 트렌치(370)가 요구되는 제2 유전체 영역(365)의 일부를 선택적으로 제거하는데 사용될 수 있다. 제2 에칭 스텝은 얇은 하드 마스크 부분(350)과 제2 스탑층(360)의 일부를 선택적으로 제거하고 이에 따라 제2 스탑층(155)과 하드 마스크층(140)을 형성하고, 제2 전극(135) 노출시키는데 사용될 수 있다.
프로세스(285)에서, 제2 유전체 영역(365) 내에 제1 금속 패턴이 형성된다. 제2 금속 패턴과 제2 유전체 영역(170)을 형성하기 위해, 제2 유전체 영역(365)의 일부는 통상적으로 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 제거된다. 일부 실시형태에 따르면, 제2 유전체 영역(365)은 건식 에칭 프로세스를 사용하여 에칭될 수 있지만, 임의의 적합한 에칭 프로세스가 사용될 수 있다.
프로세스(290)에서, 도 1에 도시된 바와 같이, RRAM 셀(100)을 완성하기 위해, 제2 유전체 영역(170) 내에 비아(160) 및 제2 금속층(165)이 형성된다. 비아(160) 및 제2 금속층(165)은 통상적으로 CVD, PVD, 또는 ALD를 사용하여 형성된다. 그러나, 비아(160) 및 제2 금속층(165)을 형성하기 위해 프로세스(290)에서 임의의 적합한 증착 프로세스가 사용될 수 있다.
도 4는 특정 실시형태에 따른 RRAM 셀(400)의 단면도를 나타내는 간략화된 다이어그램이다. 도 4에 도시된 바와 같이, RRAM 셀(400)은 내장된 제1 금속층(410)을 갖는 제1 유전체 영역(405)을 포함하는 기판 상에 형성될 수 있다. 제1 금속층(410)은, 제1 콘택트(contact)로서 사용될 수 있고, RRAM 셀(400)을 반도체 디바이스 내의 다른 회로에 연결하는데 사용된다. 제1 금속층(410)은 제1, 제2, 제3, 제4, 또는 제4 금속화층(metallization layer) 중 임의의 하나를 포함하는 반도체 디바이스의 임의의 금속화층 내에 있을 수 있다. 일부 실시형태에서, 제1 유전체 영역(405)은 제1 유전체 영역(105)이 될 수 있고, 제1 금속층(410)은 제1 금속층(110)이 될 수 있다.
제1 스탑층(stop layer)(415)은 제1 유전체 영역(405) 및 제1 금속층(410) 상에 형성된다. 제1 금속층(410)의 적어도 일부를 RRAM 셀(400)로 노출시킬 수 있는 개구를 생성하기 위해 제1 스탑층(415)의 일부가 제거된다. 일부 실시형태에서, 통상적으로 제1 스탑층(415)은 30 nm와 40 nm 사이의 두께를 갖는다. 일부 실시형태에 따르면, 제1 스탑층(415)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다. 일부 실시형태에서, 제1 스탑층(415)은 제1 스탑층(115)이 될 수 있다.
제1 또는 하부 전극(bottom electrode)(420)은 제1 스탑층(415) 및 노출된 제1 금속층(410) 상에 형성된다. 일부 실시형태에서, 제1 전극(420)은 등각(conformal)으로 될 수 있다. 제1 전극(420)은 폭(W1)을 갖고, 노출된 제1 금속층(410) 위로 연장되고, 제1 스탑층(415)의 일부 위로 연장되는 립 영역(lip region)을 형성한다. 일부 실시형태에서, 립 영역은 제1 스탑층(415) 내의 개구를 지나 20 nm와 60 nm 사이에서 변하는 거리로 연장될 수 있다. 일부 실시형태에서, 제1 전극(420)의 두께는 40 nm와 60 nm 사이에서 변경될 수 있다. 일부 실시형태에서, 제1 전극(420)은 수 nm보다 작거나 1 nm보다도 작은 수직으로부터의 변화를 갖는 실질적으로 수직이 되는 측벽을 포함할 수 있다. 일부 실시형태에서, 제1 전극(420)은 하나 이상의 금속을 포함한다. 예컨대, 하나 이상의 금속 각각은 Pt, AlCu, TiN, Au, Ti, Ta, TaN, W, WN, Cu 등으로 구성된 그룹으로부터 선택된다.
저항 또는 하이-k 층(425)은 제1 전극(420) 상에 형성된다. 저항층(425)은 제1 전극(420) 위로 연장되고, 제1 전극(420)과 실질적으로 동일한 폭으로 연장되는 립 영역을 형성한다. 일부 실시형태에서, 저항층(425)의 폭은 수 nm 또는 제1 전극(420)의 제1 폭(W1)보다 작은 범위 내에 있다. 일부 실시형태에서, 저항층(425)의 두께는 5 nm와 7 nm 사이에서 변경될 수 있다. 일부 실시예에서, 저항층(425)은 수 nm보다 작거나 1 nm보다도 작은 수직으로부터의 변화를 갖는 실질적으로 수직이 되는 측벽을 포함한다. 일부 실시형태에서, 저항층(425)은 하나 이상의 금속 산화물을 포함한다. 예컨대, 하나 이상의 금속 산화물은 각각 NiO, TiO, HfO, ZrO, ZnO, WO3, Al2O3, TaO, MoO, CuO 등으로 구성된 그룹으로부터 선택된다. 일부 실시형태에서, 저항층(425)을 위한 유전 상수는 4.0보다 크다. 일부 실시형태에서, 저항층은 4014 Ωocm의 오더(order)로 저항성을 갖는 HfO를 포함할 수 있다. 일부 실시형태에 따르면, 저항층(425)은 400 kΩ과 40 MΩ 사이에서 변하는 고저항 상태 및 4 kΩ과 400 kΩ 사이에서 변하는 저저항 상태를 갖는다.
캐핑 또는 보호층(430)은 저항층(425) 상에 형성된다. 캐핑층(430)은 폭(W1)보다 짧은 폭(W2)을 갖고, 저항층(425) 위로 부분적으로 연장된다. 일부 실시형태에서, 캐핑층(430)은 저항층(425) 상의 립 영역의 단부의 10 nm 내지 30 nm 내로 저항층(425) 위로 연장될 수 있다. 일부 실시형태에서, 캐핑층(430)의 두께는 5 nm와 7 nm 사이에서 변경될 수 있다. 일부 실시형태에서, 캐핑층(430)은 하나 이상의 금속을 포함한다. 일부 실시예에서, 하나 이상의 금속 각각은 Ti, Ir 등으로 구성되는 그룹으로부터 선택된다.
제2 또는 상부 전극(435)은 캐핑층(430) 상에 형성된다. 제2 전극(435)은 캐핑층(430)과 실질적을 동일한 폭으로 캐핑층(430) 위로 연장된다. 일부 실시형태에서, 제2 전극(435)의 폭은 수 nm 또는 캐핑층(430)의 제2 폭(W2)보다 작은 범위 내에 있다. 일부 실시형태에서, 제2 전극(435)의 두께는 40 nm와 60 nm 사이에서 변경될 수 있다. 일부 실시형태에서, 제2 전극(435)은 하나 이상의 금속을 포함한다. 예컨대, 하나 이상의 금속 각각은 Pt, AlCu, TiN, Au, Ti, Ta, TaN, W, WN, Cu 등으로 구성된 그룹으로부터 선택된다.
하드 마스크층(440)은 제2 전극(435) 상에 형성된다. 하드 마스크층(440)은 제2 전극(435)과 실질적을 동일한 폭으로 제2 전극(435) 위로 연장된다. 전기 접속이 이루어질 수 있도록, 제2 전극(435)의 일부를 노출시키기 위해 하드 마스크층(440)의 중심 영역으로부터 하드 마스크층(440)의 일부가 제거된다. 일부 실시형태에서, 하드 마스크층(440)의 두께는 9 nm와 10 nm 사이에서 변경될 수 있다. 일부 실시형태에 따르면, 하드 마스크층(440)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다.
제2 복합 스페이서는 제1 전극(420)과 저항층(425)의 측벽을 보호한다. 제2 복합 스페이서는 제1 스페이서 영역(445)과 제2 스페이서 영역(450)을 포함한다. 일부 실시형태에서, 제1 스페이서 영역(445)은 10 nm 내지 50 nm 넓게 될 수 있다. 일부 실시형태에서, 제1 스페이서 영역(445)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다. 일부 실시형태에서, 제2 스페이서 영역(450)은 1 nm 내지 5 nm 넓게 될 수 있다. 일부 실시형태에서, 제2 스페이서 영역(450)은 하나 이상의 산화물, 도핑된 유리 등을 포함할 수 있다.
제1 복합 스페이서는 캐핑층(430), 제2 전극(435), 및 하드 마스크층(440)의 측벽을 보호한다. 제1 복합 스페이서는 제3 스페이서 영역(455)과 제4 스페이서 영역(460)을 포함한다. 일부 실시형태에서, 제3 스페이서 영역(455)은 10 nm 내지 50 nm 넓게 될 수 있다. 일부 실시형태에서, 제3 스페이서 영역(455)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다. 일부 실시형태에서, 제4 스페이서 영역(460)은 1 nm 내지 5 nm 넓게 될 수 있다. 일부 실시형태에서, 제4 스페이서 영역(460)은 하나 이상의 산화물, 도핑된 유리 등을 포함할 수 있다.
제2 스탑층(465)은 제1 복합 스페이서, 제2 복합 스페이서, 및 하드 마스크층(440) 상에 등각으로 형성된다. 전기 접속이 이루어질 수 있도록, 제2 전극(435)의 중심 영역을 노출시키기 위해 제2 스탑층(465)의 일부가 제거된다. 일부 실시형태에서, 제2 스탑층(465)의 두께는 30 nm와 40 nm 사이에서 변경될 수 있다. 일부 실시형태에서, 제2 스탑층(465)은 제1 스탑층(415)에 대한 확장(extension)을 형성할 수 있다. 일부 실시형태에 따르면, 제2 스탑층(465)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다. 일부 실시형태에서, 제2 금속층(475)은 제2 금속층(165)이 될 수 있다. 일부 실시형태에서, 비아(470)는 비아(160)가 될 수 있다. 일부 실시형태에서, 제2 유전체 영역(480)은 제2 유전체 영역(170)이 될 수 있다.
RRAM 셀(400)은 제2 금속층(475)과 제2 전극(435) 사이에 형성된 비아(470)를 통해 제2 금속층(475)에 연결된다. RRAM 셀의 상부(upper portion)는 제2 유전체 영역(480) 내에 매립(embedded)된다. 제2 금속층(475)은 제2, 제3, 제4, 제5 또는 제6 금속화층(metallization layer) 중 임의의 하나를 포함하는 반도체 디바이스의 임의의 금속화층 내에 있을 수 있다.
특정 실시형태에 따르면, RRAM 셀(400)은 RRAM 셀(100) 이상의 몇가지 장점을 제공할 수 있다. 일부 실시형태에서, 제1 전극(420)과 저항층(425)의 측벽은 실질적으로 수직이기 때문에, RRAM 셀(400)은 제조 중에 RRAM 셀(100)과 같은 저하(degradation)을 경험하지 않는다. 일부 실시형태에서, RRAM 셀(400)의 성능은 더 작은 셀 사이즈를 사용하는 RRAM 셀(100)의 성능을 충족시키거나 초과할 수 있다. 일부 실시형태에서, RRAM 셀(400)은 동일 사이즈의 반도체 디바이스에 대하여 더 큰 저장 용량을 초래하는 RRAM 셀(100)보다 높은 밀도로 패킹될 수 있다.
도 5는 특정 실시형태에 따른 도 4의 RRAM 셀(400)을 제조하기 위한 방법(500)을 나타내는 간략화된 다이어그램이다. 도 5에 도시된 바와 같이, 상기 방법(500)은, 프로세스(205~245)를 반복하는 프로세스(505); 제1 복합 스페이서를 형성하는 프로세스(510); 제1 복합 스페이서를 선택적으로 제거하는 프로세스(515); 저항층, 제1 전극층, 제1 복합 스페이서, 및 하드 마스크층을 선택적으로 제거하는 프로세스(520); 제2 복합 스페이서를 형성하는 프로세스(525); 제2 복합 스페이서를 선택적으로 제거하는 프로세스(530); 제2 스탑층을 형성하는 프로세스(535); 제2 유전체층을 형성하는 프로세스(540); 비아 트렌치를 형성하는 프로세스(545); 제2 금속층 패턴을 형성하는 프로세스(550); 및 비아와 제2 금속층을 형성하는 프로세스(555)를 포함한다. 특정 실시형태에 따르면, RRAM 셀(500)을 제조하는 상기 방법(500)은 통상의 기술자에 의해 인식되는 바와 같이, 프로세스(505 내지 555) 중 변형들(variations)을 사용하여 수행될 수 있다.
상기 방법(500)은 도 3a 내지 도 3f 및 도 6a 내지 도 6i에서의 일련의 단면 이미지를 참조하여 이하 더 설명될 것이다.
도 6a는 프로세스(505) 중에 프로세스(205 내지 245)를 수행한 이후에 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 도 6a에 도시된 바와 같이, 부분적으로 형성된 RRAM 셀은 제1 유전체 영역(405), 제1 금속층(410), 제1 스탑층(415), 제1 전극층(620), 저항층(625), 캐핑층(430), 제2 전극(435), 및 하드 마스크 부분(640)을 포함한다.
도 6b는 특정 실시형태에 따른, 저항층(625), 캐핑층(430), 제2 전극(435), 및 하드 마스크 부분(640) 상에 제1 복합 스페이서가 등각으로 형성된 이후에, 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(510)에서, 제1 복합 스페이서는 투 스텝 프로세스를 사용하여 형성된다.
첫번째로, 저항층(625), 캐핑층(430), 제2 전극(435), 및 하드 마스크 부분(640) 위헤 제1 스페이서층(645)이 등각으로 형성된다. 제1 스페이서층(645)은 통상적으로 CVD 또는 PVD를 사용하여 형성된다. 그러나, 제1 스페이서층(645)을 형성하기 위해 프로세스(510)에서 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 통상적으로 제1 스페이서층(645)은 10 nm와 50 nm 사이의 두께를 가질 수 있다. 일부 실시형태에 따르면, 제1 스페이서층(645)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다.
두번째로, 제1 스페이서층(645) 상에 제2 스페이서층(646)이 등각으로 형성된다. 제2 스페이서층(646)은 통상적으로 도핑된 유리의 형성을 통해 또는 PECVD(plasma-enhanced CVD)를 사용하여 형성된다. 그러나, 제2 스페이서층(646)을 형성하기 위해 프로세스(510)에서 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 통상적으로 제2 스페이서층(646)은 1 nm와 5 nm 사이의 두께를 가질 수 있다. 일부 실시형태에 따르면, 제2 스페이서층(646)은 하나 이상의 산화물, 도핑된 유리 등을 포함한다.
도 6c는 특정 실시형태에 따른, 제1 복합 스페이서의 일부가 선택적으로 제거된 이후에, 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(515)에서, 제1 복합 스페이서는 투 스텝 프로세스를 사용하여 선택적으로 제거된다.
제2 스페이서층 부분(651)을 형성하기 위해, 제2 스페이서층(646)의 선택된 부분은 통상적으로 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 제거된다. 일부 실시형태에 따르면, 제2 스페이서층(646)은 이방성 건식 에칭 프로세스를 사용하여 에칭될 수 있지만, 임의의 적합한 에칭 프로세스가 사용될 수 있다.
제1 스페이서층 부분(650)을 형성하기 위해, 제1 스페이서층(645)의 선택된 부분은 통상적으로 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 제거된다. 일부 실시형태에 따르면, 제1 스페이서층(645)은 이방성 건식 에칭 프로세스를 사용하여 에칭될 수 있지만, 임의의 적합한 에칭 프로세스가 사용될 수 있다.
도 6d는 특정 실시형태에 따른, 저항층(625), 제1 전극층(620), 제2 스페이서층 부분(651), 제1 스페이서층 부분(650), 및 하드 마스크층 부분(640)의 부분이 선택적으로 제거된 이후에, 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(520)에서 저항층(625), 제1 전극층(620), 제2 스페이서층 부분(651), 제1 스페이서층 부분(650), 및 하드 마스크층 부분(640)이 선택적으로 제거된다. 저항층(625), 제1 전극층(620), 제2 스페이서층 부분(651), 제1 스페이서층 부분(650), 및 하드 마스크층 부분(640)의 선택된 부분은 통상적으로 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 제거된다. 일부 실시형태에 따르면, 저항층(625), 제1 전극층(620), 제2 스페이서층 부분(651), 제1 스페이서층 부분(650), 및 하드 마스크층 부분(640)은 건식 에칭 프로세스를 사용하여 에칭될 수 있지만, 임의의 적합한 에칭 프로세스가 사용될 수 있다. 저항층(425)을 형성하기 위해 저항층(625)의 충분한 부분이 제거되고, 제1 전극(420)을 형성하기 위해 제1 전극층(620)의 충분한 부분이 제거되고, 제4 스페이서 영역(460)을 형성하기 위해 제2 스페이서층 부분(651)의 충분한 부분이 제거되고, 제3 스페이서 영역(455)을 형성하기 위해 제1 스페이서층 부분(650)의 충분한 부분이 제거되고, 얇은 하드 마스크 부분(655)을 형성하기 위해 하드 마스크 부분(640)의 충분한 부분이 제거된다. 제1 스페이서 영역(455) 및 제2 스페이서 영역(460)은 저항층(425) 및 제1 전극(420)의 측벽을 실질적으로 보호한다. 일부 실시예에서, 저항층(425) 및 제1 전극(420)의 측벽은 수 nm보다 작거나 1 nm보다도 작은 수직으로부터의 변화를 갖는 실질적으로 수직이 된다.
도 6e는 특정 실시형태에 따른, 제1 스탑층(415), 제1 전극(420), 저항층(425), 제4 스페이서 영역(460), 제3 스페이서 영역(455), 및 얇은 하드 마스크 부분(655) 상에 제2 복합 스페이서가 등각으로 형성된 이후에, 부분적으로 형성되는 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(525)에서, 제2 복합 스페이서는 투 스텝 프로세스를 사용하여 형성된다.
첫번째로, 제1 스탑층(145), 제1 전극(420), 저항층(425), 제4 스페이서 영역(460), 제3 스페이서 영역(455), 및 얇은 하드 마스크 부분(655) 상에 제3 스페이서층(660)이 등각으로 형성된다. 제3 스페이서층(660)은 통상적으로 CVD 또는 PVD를 사용하여 형성된다. 그러나, 제3 스페이서층(660)을 형성하기 위해 프로세스(525)에서 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 통상적으로 제3 스페이서층(660)은 10 nm와 50 nm 사이의 두께를 가질 수 있다. 일부 실시형태에 따르면, 제3 스페이서층(660)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다.
두번째로, 제3 스페이서층(660) 상에 제4 스페이서층(661)이 등각으로 형성된다. 제4 스페이서층(661)은 통상적으로 도핑된 유리의 형성을 통해 또는 PECVD(plasma-enhanced CVD)를 사용하여 형성된다. 그러나, 제4 스페이서층(661)을 형성하기 위해 프로세스(525)에서 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 통상적으로 제4 스페이서층(661)은 1 nm와 5 nm 사이의 두께를 가질 수 있다. 일부 실시형태에 따르면, 제4 스페이서층(661)은 하나 이상의 산화물, 도핑된 유리 등을 포함한다.
도 6f는 특정 실시형태에 따른, 제2 복합 스페이서의 일부가 선택적으로 제거된 이후에, 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(530)에서, 제2 복합 스페이서는 투 스텝 프로세스를 사용하여 선택적으로 제거된다.
제2 스페이서 영역(450)을 형성하기 위해, 제4 스페이서층(661)의 선택된 부분은 통상적으로 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 제거된다. 일부 실시형태에 따르면, 제4 스페이서층(661)은 이방성 건식 에칭 프로세스를 사용하여 에칭될 수 있지만, 임의의 적합한 에칭 프로세스가 사용될 수 있다.
제1 스페이서 영역(445)을 형성하기 위해, 제3 스페이서층(660)의 선택된 부분은 통상적으로 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 제거된다. 일부 실시형태에 따르면, 제3 스페이서층(660)은 이방성 건식 에칭 프로세스를 사용하여 에칭될 수 있지만, 임의의 적합한 에칭 프로세스가 사용될 수 있다.
도 6g는 특정 실시형태에 따른, 제2 스탑층(665)이 형성된 이후에, 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(535)에서, 제2 스페이서 영역(450), 제1 스페이서 영역(445), 제4 스페이서 영역(460), 제3 스페이서 영역(455), 및 얇은 하드 마스크 부분(655) 상에 제2 스탑층(665)이 등각으로 형성된다. 제2 스탑층(665)은 통상적으로 CVD 또는 PVD를 사용하여 형성되지만, 제2 스탑층(665)을 형성하기 위해 프로세스(535)에서 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 제2 스탑층(665)은 30 nm와 40 nm 사이의 두께를 가질 수 있다. 일부 실시형태에 따르면, 제2 스탑층(665)은 하나 이상의 유전체를 포함한다. 예컨대, 하나 이상의 유전체 각각은 SiC, SiON, Si3N4 등으로 구성된 그룹으로부터 선택된다.
도 6h는 특정 실시형태에 따른, 제2 유전체 영역(670)이 상에 형성되는 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(540)에서, 제2 유전체 영역(670)은 통상적으로 CVD, PVD, 또는 ALD를 사용하여 형성된다. 그러나, 제2 유전체 영역(670)을 형성하기 위해 프로세스(540)에서 임의의 적합한 증착 프로세스가 사용될 수 있다. 일부 실시형태에서, 제2 유전체 영역(670)은 층간 유전체 영역이다.
도 6i는 특정 실시형태에 따른, 제2 유전체 영역(670), 제2 스탑층(660), 및 얇은 하드 마스크 부분(655) 내에 형성된 비아 트렌치(675)를 갖는 부분적으로 형성된 RRAM 셀의 단면을 나타내는 간략화된 다이어그램을 도시한다. 프로세스(545)에서, 비아 트렌치(675)를 형성하기 위해, 제2 유전체 영역(670), 제2 스탑층(665), 및 얇은 하드 마스크 부분(655)의 일부가 선택적으로 제거된다. 비아 트렌치(675)는 통상적으로 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 생성된다. 일부 실시형태에 따르면, 비아 트렌치(675)는 투 스텝 에칭 프로세싱(two step etching processing)을 필요로 할 수 있다. 제1 에칭 스텝은 비아 트렌치(675)가 요구되는 제2 유전체 영역(670)의 일부를 선택적으로 제거하는데 사용될 수 있다. 제2 에칭 스텝은 얇은 하드 마스크 부분(350)과 제2 스탑층(665)의 일부를 선택적으로 제거하고 이에 따라 제2 스탑층(465)과 하드 마스크층(440)을 형성하고, 제2 전극(435) 노출시키는데 사용될 수 있다.
프로세스(550)에서, 제2 유전체 영역(670) 내에 제1 금속 패턴이 형성된다. 제2 금속 패턴과 제2 유전체 영역(480)을 형성하기 위해, 제2 유전체 영역(670)의 일부는 통상적으로 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 제거된다. 일부 실시형태에 따르면, 제2 유전체 영역(670)은 건식 에칭 프로세스를 사용하여 에칭될 수 있지만, 임의의 적합한 에칭 프로세스가 사용될 수 있다.
프로세스(555)에서, 도 4에 도시된 바와 같이, RRAM 셀(400)을 완성하기 위해, 제2 유전체 영역(480) 내에 비아(470) 및 제2 금속층(475)이 형성된다. 비아(470) 및 제2 금속층(475)은 통상적으로 CVD, PVD, 또는 ALD를 사용하여 형성된다. 그러나, 비아(470) 및 제2 금속층(475)을 형성하기 위해 프로세스(555)에서 임의의 적합한 증착 프로세스가 사용될 수 있다.
도 7은 특정 실시형태에 따른 하나 이상의 RRAM 셀(710) 및 I/O 회로(720)를 포함하는 디바이스(700)의 간략화된 다이어그램이다. 디바이스(700)의 예는 RRAM 셀(710)이 적어두 부분적으로 내장 메모리를 제공하는 프로세서, 컨트롤러, 로직 디바이스 등을 포함한다. 대안으로서, 디바이스(700)는, 디바이스(700)의 현저한 부분이 RRAM 셀(710)을 포함하는 스탠드 얼론 메모리 디바이스(stand-alone memory device)가 될 수 있다. 특정 실시형태에 따르면, RRAM 셀(710)은 RRAM 셀(400)이 될 수 있다.
특정 실시형태에 따르면, 반도체 디바이스 내에 형성된 메모리 셀은, 제1 유전체층 내의 개구에 형성되는 제1 전극으로서, 상기 제1 유전체층은 금속층을 포함하는 기판 상에 형성되고, 상기 개구는 상기 제1 전극과 상기 금속층 사이에서 물리적 접촉을 가능하게 하도록 구성되고, 상기 제1 전극은 제1 폭(W1)을 갖고, 상기 개구에 의해 규정되는 영역을 넘는 거리로 연장되는 것인, 제1 전극; 상기 제1 전극 상에 형성되고, 실질적으로 상기 제1 폭(W1)을 갖는 저항층; 상기 제1 폭(W1)보다 작은 제2 폭(W2)를 갖고, 상기 저항층 상에 형성되는 캐핑층; 상기 캐핑층 상에 형성되고 실질적으로 상기 제2 폭(W2)을 갖는 제2 전극; 상기 제1 폭(W1)과 상기 제2 폭(W2) 사이에서 상기 저항층 상에 형성되는 적어도 2개의 상이한 유전체층을 갖는 제1 복합 스페이서 영역; 및 상기 제2 전극에 연결된 비아를 포함한다.
일부 실시형태에서, 메모리 셀은 상기 거리를 넘어서 상기 제1 유전체층 상에 형성되는 적어도 2개의 상이한 유전체층을 구비하는 제2 복합 스페이서 영역을 더 포함한다. 제2 복합 스페이서 영역은, 제1 전극과 저항층의 측벽에 인접하여 형성되고 SiC, SiON, 및 Si3N4로 구성된 그룹으로부터 선택되는 적어도 하나의 유전체를 포함하는 제1 스페이서 영역 및 제1 스페이서 영역에 인접하여 형성되고 산화물과 도핑된 유리로 구성되는 그룹으로부터 선택되는 적어도 하나의 물질을 포함하는 제2 스페이서 영역을 포함한다. 일부 실시형태에서, 제1 스페이서 영역의 폭은 10 nm와 50 nm 사이에서 변경되고, 제2 스페이서 영역의 폭은 1 nm와 5 nm 사이에서 변경된다. 일부 실시형태에서, 제1 복합 스페이서 영역은, 제2 전극과 캐핑층의 측벽에 인접하여 형성되고 SiC, SiON, 및 Si3N4로 구성된 그룹으로부터 선택되는 적어도 하나의 유전체를 포함하는 제1 스페이서 영역 및 제1 스페이서 영역에 인접하여 형성되고 산화물과 도핑된 유리로 구성되는 그룹으로부터 선택되는 적어도 하나의 물질을 포함하는 제2 스페이서 영역을 포함한다. 일부 실시형태에서, 제1 스페이서 영역의 폭은 10 nm와 50 nm 사이에서 변경되고, 제2 스페이서 영역의 폭은 1 nm와 5 nm 사이에서 변경된다. 일부 실시형태에서, 제1 복합 스페이서는 제1 폭(W1)으로부터 제2 폭(W2)으로 연장된다.
일부 실시형태에서, 제1 전극은 Pt, AlCu, TiN, Au, Ti, Ta, TaN, W, WN, 및 Cu로 구성된 그룹으로부터 선택되는 적어도 하나의 물질을 포함하고, 제2 전극은 Pt, AlCu, TiN, Au, Ti, Ta, TaN, W, WN, 및 Cu로 구성된 그룹으로부터 선택되는 적어도 하나의 물질을 포함하고, 제1 유전체층은 SiC, SiON, 및 Si3N4로 구성된 그룹으로부터 선택되는 적어도 하나의 물질을 포함한다. 일부 실시형태에서, 저항층은 NiO, TiO, HfO, ZrO, ZnO, WO3, Al2O3, TaO, MoO, 및 CuO로 구성된 그룹으로부터 선택되는 적어도 하나의 물질을 포함한다. 일부 실시형태에서, 제1 전극의 두께는 40 nm와 60 nm 사이에서 변경되고, 제2 전극의 두께는 40 nm와 60 nm 사이에서 변경된다. 일부 실시형태에서, 저항층의 두께는 5 nm와 7 nm 사이에서 변경된다.
일부 실시형태에서, 캐핑층은 Ti와 Ir로 구성된 그룹으로부터 선택되는 적어도 하나의 금속을 포함하고, 캐핑층의 두께는 5 nm와 7 nm 사이에서 변경된다. 일부 실시형태에서, 제1 전극과 저항층의 측벽은 수직으로부터 1 nm보다 작게 변경된다. 일부 실시형태에서, 메모리 셀은 제2 전극 상에 형성되는 하드 마스크층을 더 포함한다. 일부 실시형태에 따르면, 저항층은100 kΩ과 10 MΩ 사이에서 변하는 고저항 상태를 포함하고, 저항층은 1 kΩ과 100 kΩ 사이에서 변하는 저저항 상태를 포함한다.
특정 실시형태에 따르면, 메모리 셀을 형성하는 방법은, 금속층을 포함하는 기판을 형성하는 단계; 상기 기판 상에 제1 유전체층을 형성하는 단계; 상기 제1 유전체층 내의 개구 내에 제1 전극을 형성하는 단계로서, 상기 개구는 상기 제1 전극과 상기 금속층 사이의 물리적 접촉을 가능하게 하도록 구성되고, 상기 제1 전극은 제1 폭(W1)을 갖고 상기 개구에 의해 규정되는 영역을 넘는 거리로 연장되는 것인, 제1 전극을 형성하는 단계; 상기 제1 전극 상에 실질적으로 상기 제1 폭(W1)을 갖는 저항층을 형성하는 단계; 상기 저항층 상에 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는 캐핑층을 형성하는 단계; 상기 저항층 상에 실질적으로 상기 제2 폭(W2)을 갖는 제2 전극을 형성하는 단계; 상기 제1 폭(W1)과 상기 제2 폭(W2) 사이에서 상기 저항층 상에 적어도 2개의 상이한 유전체층을 구비하는 제1 복합 스페이서 영역을 형성하는 단계; 및 상기 제2 전극을 비아에 연결하는 단계를 포함한다.
일부 실시형태에서, 제1 유전체층 상에 적어도 2개의 상이한 유전체층을 구비하는 제2 복합 스페이서 영역을 형성한다. 제2 복합 스페이서 영역을 형성하는 단계는, 제1 전극과 저항층의 측벽에 인접하여 제1 스페이서 영역을 형성하는 단계 및 제1 스페이서 영역에 인접하여 제2 스페이서 영역을 형성하는 단계를 포함한다. 일부 실시형태에서, 제1 스페이서 영역은 SiC, SiON, 및 Si3N4로 구성된 그룹으로부터 선택되는 적어도 하나의 유전체를 포함하고, 제2 스페이서 영역은 산화물과 도핑된 유리로 구성되는 그룹으로부터 선택되는 적어도 하나의 물질을 포함한다. 일부 실시형태에서, 제1 복합 스페이서 영역을 형성하는 단계는, SiC, SiON, 및 Si3N4로 구성된 그룹으로부터 선택되는 적어도 하나의 유전체를 포함하는 캐핑층과 제2 전극의 측벽에 인접하여 제1 스페이서 영역을 형성하는 단계 및 산화물과 도핑된 유리로 구성되는 그룹으로부터 선택되는 적어도 하나의 물질을 포함하는 제1 스페이서 영역에 인접하여 제2 스페이서 영역을 형성하는 단계를 포함한다. 일부 실시형태에서, 제1 전극과 저항층의 측벽은 수직으로부터 1 nm보다 작게 변경되도록 형성된다.
특정 실시형태에 따르면, 반도체 디바이스는 하나 이상의 메모리 셀을 포함한다. 하나 이상의 메모리 셀 각각은, 제1 폭(W1)을 갖고 금속화 영역 상에 형성되는 스탑 영역의 개구 내에서 금속화 영역과 접촉하여 형성되는 하부 전극; 상기 하부 전극 상에 형성되고 상기 제1 폭(W1)을 넘어 연장되는 하이-k 영역; 상기 하이-k 영역의 일부 상에 형성되고 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는 보호 영역; 상기 보호 영역 상에 형성되고 실질적으로 상기 제2 폭(W2)을 갖는 상부 전극; 상기 상부 전극과 상기 보호 영역의 측벽에 인접하여 상기 하이-k 영역 상에 형성되는 제1 스페이서 영역; 상기 제1 스페이서 영역에 인접하여 상기 하이-k 영역 상에 형성되는 제2 스페이서 영역; 및 상기 상부 전극에 연결되는 비아를 포함한다. 제1 스페이서 영역은 SiC, SiON, 및 Si3N4로 구성되는 그룹으로부터 선택되는 적어도 하나의 유전체를 포함한다. 제2 스페이서 영역은 산화물과 도핑된 유리로 구성되는 그룹으로부터 선택되는 적어도 하나의 물질을 포함한다. 제2 스페이서 영역은 제1 폭(W1)을 넘어 연장되지 않는다.
당업자가 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징에 대하여 설명하였다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 반도체 디바이스에 형성되는 메모리 셀에 있어서,
    제1 유전체층 내의 개구에 형성되는 제1 전극으로서, 상기 제1 유전체층은 금속층을 포함하는 기판 상에 형성되고, 상기 개구는 상기 제1 전극과 상기 금속층 사이에서 물리적 접촉을 가능하게 하도록 구성되고, 상기 제1 전극은 제1 폭(W1)을 갖고 상기 개구에 의해 규정되는 영역을 넘는 거리로 연장되는 것인, 상기 제1 전극;
    상기 제1 폭(W1)을 갖고 상기 제1 전극 상에 형성되는 저항층;
    상기 제1 폭(W1)보다 작은 제2 폭(W2)을 갖고 상기 저항층 상에 형성되는 캐핑층(capping layer);
    상기 제2 폭(W2)을 갖고 상기 캐핑층 상에 형성되는 제2 전극;
    상기 제1 폭(W1)과 상기 제2 폭(W2) 사이에서 상기 저항층 상에 형성되는 적어도 2개의 상이한 유전체층을 구비하는 제1 복합 스페이서 영역; 및
    상기 제2 전극에 연결되는 비아(via)를 포함하는, 메모리 셀.
  2. 제1항에 있어서,
    상기 거리를 넘어 상기 제1 유전체층 상에 형성되는 적어도 2개의 상이한 유전체층을 구비하는 제2 복합 스페이서 영역을 더 포함하고,
    상기 제2 복합 스페이서 영역은,
    상기 제1 전극와 상기 저항층의 측벽에 인접하여 형성되고 SiC, SiON, 및 Si3N4로 구성되는 그룹으로부터 선택되는 적어도 하나의 유전체를 포함하는 제1 스페이서 영역; 및
    상기 제1 스페이서 영역에 인접하여 형성되고 산화물과 도핑된 유리로 구성되는 그룹으로부터 선택되는 적어도 하나의 물질을 포함하는 제2 스페이서 영역을 포함하는 것인, 메모리 셀.
  3. 제1항에 있어서, 상기 제1 복합 스페이서 영역은,
    상기 제2 전극과 상기 캐핑층의 측벽에 인접하여 형성되고 SiC, SiON, 및 Si3N4로 구성되는 그룹으로부터 선택되는 적어도 하나의 유전체를 포함하는 제3 스페이서 영역; 및
    상기 제3 스페이서 영역에 인접하여 형성되고 산화물과 도핑된 유리로 구성되는 그룹으로부터 선택되는 적어도 하나의 물질을 포함하는 제4 스페이서 영역을 포함하는 것인, 메모리 셀.
  4. 제1항에 있어서, 상기 제1 복합 스페이서 영역은 상기 제1 폭(W1)으로부터 상기 제2 폭(W2)으로 연장되는 것인, 메모리 셀.
  5. 제1항에 있어서,
    상기 제1 전극은 Pt, AlCu, TiN, Au, Ti, Ta, TaN, W, WN, 및 Cu로 구성되는 그룹으로부터 선택되는 적어도 하나의 물질을 포함하고,
    상기 제2 전극은 Pt, AlCu, TiN, Au, Ti, Ta, TaN, W, WN, 및 Cu로 구성되는 그룹으로부터 선택되는 적어도 하나의 물질을 포함하고,
    상기 제1 유전체층은 SiC, SiON, 및 Si3N4로 구성되는 그룹으로부터 선택되는 적어도 하나의 물질을 포함하는 것인, 메모리 셀.
  6. 제1항에 있어서, 상기 저항층은 NiO, TiO, HfO, ZrO, ZnO, WO3, Al2O3, TaO, MoO, 및 CuO로 구성되는 그룹으로부터 선택되는 적어도 하나의 물질을 포함하는 것인, 메모리 셀.
  7. 제1항에 있어서, 상기 제1 전극과 상기 저항층의 측벽은 수직으로부터 1 nm보다 작게 변하는 것인, 메모리 셀.
  8. 제1항에 있어서, 상기 제2 전극 상에 형성되는 하드 마스크층을 더 포함하는, 메모리 셀.
  9. 메모리 셀의 형성 방법에 있어서,
    금속층을 포함하는 기판을 형성하는 단계;
    상기 기판 상에 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층 내의 개구에 제1 전극을 형성하는 단계로서, 상기 개구는 상기 제1 전극과 상기 금속층 사이에서 물리적 접촉을 가능하게 하도록 구성되고, 상기 제1 전극은 제1 폭(W1)을 갖고 상기 개구에 의해 규정되는 영역을 넘는 거리로 연장되는, 상기 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 상기 제1 폭(W1)을 갖는 저항층을 형성하는 단계;
    상기 저항층 상에 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는 캐핑층(capping layer)을 형성하는 단계;
    상기 캐핑층 상에 상기 제2 폭(W2)을 갖는 제2 전극을 형성하는 단계;
    상기 제1 폭(W1)과 상기 제2 폭(W2) 사이에서 상기 저항층 상에 적어도 2개의 상이한 유전체층을 구비하는 제1 복합 스페이서 영역을 형성하는 단계; 및
    상기 제2 전극에 비아(via)를 연결하는 단계를 포함하는, 메모리 셀의 형성 방법.
  10. 하나 이상의 메모리 셀을 포함하는 반도체 디바이스에 있어서,
    상기 하나 이상의 메모리 셀 각각은,
    제1 폭(W1)을 갖고 금속화 영역 상에 형성되는 스탑 영역(stop region)의 개구 내에서 상기 금속화 영역과 접촉하여 형성되는 하부 전극(bottom electrode);
    상기 하부 전극 상에 형성되고 상기 제1 폭(W1)을 넘어 연장되는 하이-k 영역(high-k region);
    상기 하이-k 영역의 일부 상에 형성되고 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는 보호 영역;
    상기 보호 영역 상에 형성되고 상기 제2 폭(W2)을 갖는 상부 전극;
    상기 상부 전극과 상기 보호 영역의 측벽에 인접하여 상기 하이-k 영역 상에 형성되고 SiC, SiON, 및 Si3N4로 구성되는 그룹으로부터 선택되는 적어도 하나의 유전체를 포함하는 제1 스페이서 영역;
    상기 제1 스페이서 영역에 인접하여 상기 하이-k 영역 상에 형성되고 산화물과 도핑된 유리로 구성되는 그룹으로부터 선택되는 적어도 하나의 물질을 포함하며, 상기 제1 폭(W1)을 넘어 연장되지 않는 제2 스페이서 영역; 및
    상기 상부 전극에 연결되는 비아(via)를 포함하는 것인, 반도체 디바이스.
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