CN104347631A - 使用组合间隔件的rram结构和工艺 - Google Patents

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Abstract

一种存储单元及其形成方法。该存储单元包括：形成于第一介电层中的开口中的第一电极，第一介电层形成于包括金属层的衬底上，开口被配置为允许第一电极与金属层之间的物理接触，第一电极具有第一宽度W1并延伸超过开口限定的区域一段距离；形成于第一电极上并具有与第一宽度W1基本相同的宽度的电阻层；具有小于第一宽度W1的第二宽度W2并形成于电阻层上的覆盖层；形成于覆盖层上并具有与第二宽度W2基本相同的宽度的第二电极；在第一宽度W1与第二宽度W2之间形成于电阻层上并具有至少两个不同的介电层的第一组合间隔区；以及连接到第二电极的通孔。本发明还公开了使用组合间隔件的RPAM结构和工艺。

Description

使用组合间隔件的RRAM结构和工艺
技术领域
本发明总的来说涉及半导体领域，更具体地，涉及使用组合间隔件的RRAM结构和工艺。
背景技术
在过去的几十年间，半导体集成电路产业经历了快速成长。半导体材料和设计中的技术进步已经生产了越来越小且越来越复杂的电路。由于加工和制造技术也经历了技术进步，使得这些材料和设计的进步成为可能。在半导体的发展进程中，随着能够被可靠地制造的最小元件的尺寸的缩小，每个单位面积的互连器件的数量得以增加。
半导体中的很多技术进步发生在存储设备领域。阻变存储器（RRAM）是非易失性类型的存储器，其是存储技术未来发展的一个可能方向。通常，RRAM单元一般使用电介质材料，虽然电介质材料通常是绝缘的，但可通过施加特定电压之后形成的细丝（filament）或传导通路来导电。一旦细丝形成，可通过适当的外加电压对其设定（例如重新形成，引起RRAM单元两端产生低电阻）或重新设定（例如断开，引起RRAM单元两端产生高电阻）。取决于电阻状态，低电阻和高电阻状态可被用来表示数字信号“1”或“0”，从而提供可存储比特的非易失性存储单元。
和很多其它半导体产品一样，嵌入式存储器产品面临制造时间和成本的压力。用更小、更密集的RRAM单元制造RRAM单元的能力是很令人期望的。因此，提供改进的RRAM单元结构和制造工艺将是令人期待的。
发明内容
根据本发明的一个方面，提供了一种形成于半导体器件中的存储单元，包括：第一电极，第一电极形成于第一介电层的开口中，第一介电层形成于包括金属层的衬底上，开口被配置为允许第一电极与金属层之间的物理接触，第一电极具有第一宽度W1并延伸超出由开口限定的区域一段距离；电阻层，形成于第一电极上且基本具有第一宽度W1；覆盖层，形成于电阻层上并具有小于第一宽度W1的第二宽度W2；第二电极，形成于覆盖层上且基本具有第二宽度W2；第一组合间隔区，具有在第一宽度W1与第二宽度W2之间形成于电阻层上的至少两个不同的介电层；以及通孔，连接至第二电极。
优选地，该存储单元还包括：第二组合间隔区，具有在一段距离之外形成于第一介电层上的至少两个不同的介电层。其中，第二组合间隔区包括：第一间隔区，形成为与第一电极和电阻层的侧壁相邻且包括选自由SiC、SiON和Si3N4组成的组的至少一种电介质；以及第二间隔区，形成为与第一间隔区相邻且包括选自由氧化物和掺杂玻璃组成的组的至少一种材料。
优选地，第一间隔区的宽度在10nm到50nm之间；以及第二间隔区的宽度在1nm到5nm之间。
优选地，第一组合间隔区包括：第一间隔区，形成为与第二电极和覆盖层的侧壁相邻且包括选自由SiC、SiON和Si3N4组成的组的至少一种电介质；以及第二间隔区，形成为与第一间隔区相邻且包括选自由氧化物和掺杂玻璃组成的组的至少一种材料。
优选地，第一间隔区的宽度在10nm到50nm之间；以及第二间隔区的宽度在1nm到5nm之间。
优选地，第一组合间隔件从第一宽度W1延伸至第二宽度W2。
优选地，第一电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu组成的组的至少一种材料；第二电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu组成的组的至少一种材料；以及第一介电层包括选自由SiC、SiON和Si3N4组成的组的至少一种材料。
优选地，电阻层包括选自由NiO、TiO、HfO、ZrO、ZnO、WO3、Al2O3、TaO、MoO和CuO组成的组的至少一种材料。
优选地，第一电极的厚度在40nm到60nm之间；以及第二电极的厚度在40nm到60nm之间。
优选地，电阻层的厚度在5nm到7nm之间。
优选地，覆盖层包括选自由Ti和Ir组成的组的至少一种金属；以及覆盖层的厚度在5nm到7nm之间。
优选地，第一电极和电阻层的侧壁偏离垂直方向小于1nm。
优选地，该存储单元还包括形成于第二电极上的硬掩模层。
优选地，电阻层包括在100kΩ和10MΩ之间变化的高电阻状态；以及电阻层包括在1kΩ到100kΩ之间变化的低电阻状态。
根据本发明的另一方面，提供了一种形成存储单元的方法，包括：形成包含金属层的衬底；在衬底上形成第一介电层；在第一介电层的开口中形成第一电极，开口被配置为允许第一电极与金属层之间的物理接触，第一电极具有第一宽度W1并延伸超过由开口限定的区域一段距离；在第一电极上形成基本具有第一宽度W1的电阻层；在电阻层上形成具有小于第一宽度W1的第二宽度W2的覆盖层；在覆盖层上形成基本具有第二宽度W2的第二电极；形成第一组合间隔区，第一组合间隔区具有在第一宽度W1与第二宽度W2之间形成于电阻层上的至少两个不同的介电层；以及将第二电极连接到通孔。
优选地，该方法还包括：在第一介电层上形成具有至少两个不同的介电层的第二组合间隔区。其中，形成第二组合间隔区包括：形成与第一电极和电阻层的侧壁相邻的第一间隔区；以及形成与第一间隔区相邻的第二间隔区。
优选地，第一间隔区包括选自由SiC、SiON和Si3N4组成的组的至少一种电介质；以及第二间隔区包括选自由氧化物和掺杂玻璃组成的组的至少一种材料。
优选地，形成第一组合间隔区包括：形成与第二电极和覆盖层的侧壁相邻的第一间隔区，第一间隔区包括选自由SiC、SiON和Si3N4组成的组的至少一种电介质；以及形成与第一间隔区相邻的第二间隔区，第二间隔区包括选自由氧化物和掺杂玻璃组成的组的至少一种材料。
优选地，形成的第一电极和电阻层的侧壁偏离垂直方向小于1nm。
根据本发明的又一方面，提供了一种半导体器件，包括：一个或多个存储单元，一个或多个存储单元的每个都包括：下电极，具有第一宽度W1并与形成在金属化区上方的停止区的开口中的金属化区相接触而形成；高k区，形成在下电极上方并以第一宽度W1延伸；保护区，形成在部分高k区上方并具有小于第一宽度W1的第二宽度W2；上电极，形成在保护区上方且基本具有第二宽度W2；第一间隔区，形成在高k区上方并与上电极和保护区的侧壁相邻，第一间隔区包括选自由SiC、SiON和Si3N4组成的组的至少一种电介质；第二间隔区，形成在高k区上方并与第一间隔区相邻，第二间隔区包括选自由氧化物和掺杂玻璃组成的组的至少一种材料，第二间隔区未延伸超过第一宽度W1；以及通孔，连接至上电极。
附图说明
当结合附图阅读以下详细说明时，能最佳地理解本发明的各方面。应该强调，根据工业中的标准实践，附图中的各个部件未按比例绘制。实际上，为了论述的清楚，各个部件的尺寸可被任意增大或减小。
图1是示出根据特定实施例的RRAM单元的截面表示的简化图。
图2是示出根据特定实施例的制造图1的RRAM单元的方法的简化图。
图3A-3M示出了根据特定实施例的部分形成的RRAM单元的截面表示的简化图。
图4是示出根据特定实施例的RRAM单元的截面表示的简化图。
图5是示出根据特定实施例的制造图4的RRAM单元的方法的简化图。
图6A-6I示出了根据特定实施例的部分形成的RRAM单元的截面表示的简化图。
图7是根据特定实施例的包括一个或多个RRAM单元和I/O电路的器件的简化图。
上面简要描述的附图中公开的各个部件对阅读了下面的详细说明的本领域技术人员将变得更加显而易见。为了描述清楚，各个附图中描述的部件在两个或多个附图中是通用的，相同的部件使用相同的识别标号。
具体实施方式
应该理解，下面的公开提供了多种不同的实施例和实例来实现本发明的不同特征。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例而不旨在限定。此外，在下面的说明书中，第一部件形成于第二部件上方或第二部件上可包括第一部件和第二部件以直接接触的方式形成的实施例，也包括第一部件和第二部件之间插入了其它部件，即第一部件和第二部件不以直接接触的方式形成的实施例。为了简单明了，附图中的各个部件以不同的比例任意绘制。
图1是示出根据特定实施例的RRAM单元100的截面表示的简化图。如图1所示，RRAM单元100可形成于包括第一介电区105的衬底上，第一介电区105中嵌入有第一金属层110。第一金属层110可被用作第一接触件并用于将RRAM单元100连接至半导体器件中的其它电路。第一金属层110可位于半导体器件的任何金属化层中，包括第一、第二、第三、第四或第五金属化层中的任何一个。
第一介电区105和第一金属层110上方形成有第一停止层115。部分第一停止层115被去除以产生可将至少部分第一金属层110暴露于RRAM单元100的开口。在一些实施例中，第一停止层115通常具有介于30nm到40nm之间的厚度。根据一些实施例，第一停止层115包括一种或多种电介质。例如，上述的一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。
第一停止层115和暴露的第一金属层110上方形成有第一电极120。在一些实施例中，第一电极120是共形的。第一电极120具有宽度W1，在暴露的第一金属层110上方延伸并形成在部分第一停止层115上方延伸的唇区。在一些实施例中，唇区可在第一停止层115的开口外延伸可在20nm和60nm之间变化的一段距离。在一些实施例中，第一电极120的厚度可介于40nm到60nm之间。在一些实施例中，第一电极120可包括锥形侧壁，锥形侧壁在与停止层115接触的底部更宽。在一些实施例中，第一电极120包括一种或多种金属。例如，上述的一种或多种金属的每一个都选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN、Cu等组成的组。
第一电极120上方形成有电阻层125。电阻层125在第一电极120上方延伸并形成唇区，该唇区延伸至与第一电极120的锥形侧壁的上部基本一样的宽度。在一些实施例中，电阻层125的厚度可介于5nm到7nm之间。在一些示例中，电阻层125包括延续第一电极120的锥形的锥形侧壁。在一些实施例中，电阻层125包括一种或多种金属氧化物。例如，一种或多种金属氧化物中的每一个都选自由NiO、TiO、HfO、ZrO、ZnO、WO3、Al2O3、TaO、MoO、CuO等组成的组。在一些实施例中，电阻层125的介电常数大于4.0。在一些实施例中，电阻层可包括电阻率为大约1014Ω·cm等级的HfO。根据一些实施例，电阻层125具有在100kΩ和10MΩ之间变化的高电阻状态和在1kΩ到100kΩ之间变化的低电阻状态。
电阻层125上方形成有覆盖层130。覆盖层130具有小于宽度W1的宽度W2并在电阻层125上方部分地延伸。在一些实施例中，覆盖层130可在电阻层125上方延伸至与电阻层125上的唇区的端部的距离10nm到30nm之间。在一些实施例中，覆盖层130的厚度可介于5nm到7nm之间。在一些实施例中，覆盖层130包括一种或多种金属。在一些示例中，一种或多种金属中的每一个都选自由Ti、Ir等组成的组。
覆盖层130上形成有第二电极135。第二电极135在覆盖层130上方延伸至与覆盖层130基本一样的宽度。在一些实施例中，第二电极135的宽度比覆盖层130的第二宽度W2小几纳米。在一些实施例中，第二电极135的厚度可介于40nm到60nm之间。在一些实施例中，第二电极135包括一种或多种金属。例如，一种或多种金属中的每一个都选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN、Cu等组成的组。
第二电极135上形成有硬掩模层140。硬掩模层140在第二电极135上方延伸至与第二电极135基本一样的宽度。部分硬掩模层140从硬掩模层140的中心区被去除以暴露部分第二电极135，从而可形成电气连接。在一些实施例中，硬掩模层140的厚度可介于9nm到10nm之间。根据一些实施例，硬掩模层140包括一种或多种电介质。例如，一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。
第一间隔区145至少部分地保护第一电极120的侧壁。在一些实施例中，第一间隔区145只有几纳米宽或更窄。在一些实施例中，第一间隔区145包括一种或多种电介质。例如，一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。
第二间隔区150至少部分地保护第二电极135的侧壁。在一些实施例中，第二间隔区150只有几纳米宽或更窄。在一些实施例中，第二间隔区150包括一种或多种电介质。例如，一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。
第二停止层155共形地形成于第一间隔区145、第一电极120、电阻层125、第二间隔区150、第二电极135和硬掩模层140上方。部分第二停止层155被去除以暴露第二电极135的中心区，从而可建立电气连接。在一些实施例中，第二停止层155的厚度可介于30nm到40nm之间。在一些实施例中，第二停止层155可延伸至第一停止层115。根据一些实施例，第二停止层155包括一种或多种电介质。例如，一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。
RRAM单元100通过形成于第二金属层165和第二电极135之间的通孔160连接到第二金属层165。RRAM单元100的上部被嵌入第二介电区170。第二金属层165可以是半导体器件的任何金属化层，包括第二、第三、第四、第五或第六金属化层中的任何一个。
图2是示出根据特定实施例的制造图1的RRAM单元100的方法200的简化图。如图2所示，方法200包括提供具有第一金属层的衬底的步骤205，形成第一停止层的步骤210，选择性地去除第一停止层的步骤215，形成第一电极层的步骤220，形成电阻层的步骤225，形成覆盖层的步骤230，形成第二电极层的步骤235，形成硬掩模层的步骤240，选择性地去除硬掩模层、第二电极层和覆盖层的步骤245，形成第一间隔件的步骤250，选择性地去除第一间隔件、硬掩模层、电阻层和第一电极层的步骤255，形成第二间隔件的步骤260，选择性地去除第二间隔件的步骤265，形成第二停止层的步骤270，形成第二介电层的步骤275，形成通孔沟槽的步骤280，形成第二金属层图案的步骤285和形成通孔与第二金属层的步骤290。根据特定实施例，制造RRAM单元100的方法200可使用本领域的一般技术人员能想到的步骤205-290之间的变型来实施。
下面将参考图3A-3M中的一系列截面图进一步描述方法200，RRAM单元100通过这些步骤最终得以形成。
图3A示出了根据特定实施例的衬底的截面表示的简化图。在步骤205中，提供了图3A中所示的具有第一金属层110的衬底。该衬底包括嵌入在RRAM单元区域的第一介电区105中的第一金属层110。衬底通过任何适当的工艺形成且使用化学机械抛光（CMP）被预先平坦化。
图3B示出了根据特定实施例的具有形成于其上的第一停止层305的部分形成的RRAM单元的截面表示的简化图。在步骤210中，如图3B所示，在衬底上形成第一停止层305。第一停止层305形成于第一介电区105和第一金属层110上方。第一停止层305通常使用化学汽相沉积（CVD）或物理汽相沉积（PVD）形成。然而，任何适合的沉积工艺都可用于步骤210以形成第一停止层305。在一些实施例中，第一停止层305的厚度可介于30nm到40nm之间。根据一些实施例，第一停止层305包括一种或多种电介质。例如，一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。
图3C示出了根据特定实施例的部分形成的RRAM单元的截面表示的简化图，其中，部分第一停止层305被选择性去除。在步骤215中，如图3C所示，部分第一停止层305被选择性去除以形成开口310。开口310通常位于第一金属层110的区域并被去除以暴露部分第一金属层110，以便进一步处理。第一停止层305的上述部分通常通过使用掩模的光刻工艺来去除。例如，使用掩模的光刻工艺是多步骤工艺，其涉及用光刻胶对衬底进行涂层、烘烤光刻胶、利用具有识别材料将被去除的区域和材料将被保留的区域的图案掩模对光刻胶进行曝光、显影光刻胶以形成蚀刻图案、用湿蚀刻或干蚀刻蚀刻掉部分衬底以及去除光刻胶。根据一些实施例，第一停止层305通过干蚀刻工艺来蚀刻，然而，可使用任何适合的蚀刻工艺。在形成开口310之后，第一停止层305成为第一停止层115。
图3D示出了根据特定实施例的部分形成的RRAM单元的截面表示的简化图，其中，第一电极层315形成于其上。在步骤220中，在第一停止层115和第一金属层110上形成第一电极层315。第一电极层315通常通过CVD、PVD或原子层沉积（ALD）形成。然而，任何适合的沉积工艺都可用于步骤220中以形成第一电极层315。第一电极层315通常是共形的。在一些实施例中，第一电极层315可通常具有40nm到60nm之间的厚度。在一些实施例中，第一电极层315包括一种或多种金属。例如，一种或多种金属的每一个都选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN、Cu等组成的组。
图3E示出了根据本发明的特定实施例的部分形成的RRAM单元的截面表示的简化图，其中，其上形成有电阻层320、覆盖层325、第二电极层330和硬掩模层335。在步骤225中，在第一电极层315上形成电阻层320。电阻层320通常通过CVD或ALD形成。然而，任何适合的沉积工艺都可用于步骤225中以形成电阻层320。在一些实施例中，电阻层320的厚度可介于5nm到7nm之间。在一些实施例中，电阻层320包括一种或多种金属氧化物。例如，一种或多种金属氧化物中的每一个都选自由NiO、TiO、HfO、ZrO、ZnO、WO3、Al2O3、TaO、MoO、CuO等组成的组。
在步骤230中，在电阻层320上形成覆盖层325。覆盖层325通常通过CVD、PVD或ALD形成。然而，任何适合的沉积工艺都可用于步骤230中以形成覆盖层325。在一些实施例中，覆盖层325的厚度可介于5nm到7nm之间。在一些实施例中，覆盖层325包括一种或多种金属。在一些实例中，上述的一种或多种金属中的每一个都选自由Ti、Ir等组成的组。
在步骤235中，在覆盖层325上形成第二电极层330。第二电极层330通常通过CVD、PVD或ALD形成。然而，任何适合的沉积工艺都可用于步骤235中以形成第二电极层330。在一些实施例中，第二电极层330的厚度可介于40nm到60nm之间。在一些实施例中，第二电极层330包括一种或多种金属。例如，上述的一种或多种金属中的每一个都选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN、Cu等组成的组。
在步骤240中，如图3E所示，形成硬掩模层335。硬掩模层335形成于第二电极层330上方。硬掩模层335通常通过CVD或PVD形成。然而，任何适合的沉积工艺都可用于步骤240中以形成硬掩模层335。在一些实施例中，硬掩模层335通常具有9nm到10nm之间的厚度。根据一些实施例，硬掩模层335包括一种或多种电介质。例如，上述的一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。
图3F示出了根据特定实施例的在去除部分硬掩模层335、第二电极层330和覆盖层325之后的部分形成的RRAM单元的截面表示的简化图。在步骤245中，如图3F所示，硬掩模层335、第二电极层330和覆盖层325的选定部分被去除。硬掩模层335、第二电极层330和覆盖层325的选定部分通常通过使用掩模的光刻工艺来去除。在一些实施例中，掩模包括光敏性和非光敏性掩模层。根据一些实施例，硬掩模层335、第二电极层330和覆盖层325可通过干蚀刻工艺来蚀刻，然而，可使用任何适合的蚀刻工艺。硬掩模层335的足够部分被去除以形成RRAM单元内的硬掩模层部分340，第二电极层330的足够部分被去除以形成第二电极135，而覆盖层325的足够部分被去除以形成覆盖层130。只有硬掩模层335、第二电极层330和覆盖层325的足够部分被去除，才使得硬掩模层335、第二电极层330和覆盖层325共同地具有宽度W2。在一些实施例中，硬掩模层335、第二电极层330和覆盖层325可以第一距离延伸超出由第一停止层305中的开口310（参见图3C）所限定的区域。根据一些实施例，第一距离的长度在开口310的每一侧都介于10nm到30nm之间。
图3G示出了根据特定实施例的在第一间隔层形成于部分形成的RRAM单元上方之后的部分形成的RRAM单元的截面表示的简化图。在步骤250中，第一间隔层345共形地形成于电阻层320、覆盖层130、第二电极135和硬掩模层部分340上方。第一间隔层345通常通过CVD或PVD形成。然而，任何适合的沉积工艺都可用于步骤250中以形成第一间隔层345。在一些实施例中，第一间隔层345通常可具有介于30nm到50nm之间的厚度。根据一些实施例，第一间隔层345包括一种或多种电介质。例如，上述的一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。
图3H示出了根据特定实施例的在去除部分第一间隔层345、硬掩模层部分340、电阻层320和第一电极层315之后的部分形成的RRAM单元的截面表示的简化图。在步骤255中，如图3H所示，第一间隔层345、硬掩模层部分340、电阻层320和第一电极层315的选定部分被去除。第一间隔层345、硬掩模层部分340、电阻层320和第一电极层315的选定部分通常通过使用掩模的光刻工艺来去除。根据一些实施例，第一间隔层345、硬掩模层部分340、电阻层320和第一电极层315通过干法蚀刻工艺来蚀刻，然而，可使用任何适合的蚀刻工艺。电阻层320的足够部分被去除以形成电阻层125，第一电极层315的足够部分被去除以形成第一电极120，第一间隔层345的足够部分被去除以形成第二间隔区150，硬掩模层部分340被削薄以形成变薄的硬掩模层部分350。只有电阻层320和第一电极层315的足够部分被去除，才使得电阻层125和第一电极120共同地具有大于宽度W2的宽度W1并在第一停止层115上方形成唇区，该唇区在由第一停止层305中的开口310（参见图3C）限定的区域外延伸。根据一些实施例，唇区在开口310外的每一侧延伸20nm到60nm。
在步骤255的材料去除过程中，第一间隔层345给部分形成的RRAM单元提供一些保护。在一些实施例中，变薄的硬掩模层部分350、第二电极135和覆盖层130的侧壁被第二间隔区150保护，从而使得变薄的硬掩模层部分350、第二电极135和覆盖层130的侧壁保持基本垂直。与此相反，在一些实施例中，第一间隔层345不能充分保护电阻层125和第一电极120的侧壁。这使得电阻层125和第一电极120的侧壁呈锥形。在一些实施例中，电阻层125和第一电极120的侧壁的锥形会引起第一电极120的在接触第一停止层115处的宽度比电阻层125的在接触覆盖层130处的宽度要宽30nm到50nm。根据一些实施例，电阻层125和第一电极120的侧壁的锥形会导致RRAM单元100的性能下降。此外，这种性能下降要求RRAM单元100的尺寸更大以补偿下降的性能，而这会导致半导体器件中的RRAM单元100的低封装密度。
图3I示出了根据特定实施例的在第二间隔层形成于部分形成的RRAM单元上方之后的部分形成的RRAM单元的截面表示的简化图。在步骤260中，第二间隔层355共形地形成于变薄的硬掩模层部分350、第二电极135、覆盖层130、第二间隔区150、电阻层125、第一电极120和第一停止层115上方。第二间隔层355通常通过CVD或PVD形成。然而，任何适合的沉积工艺都可用于步骤260中以形成第二间隔层355。在一些实施例中，第二间隔层355通常可具有介于30nm到50nm之间的厚度。根据一些实施例，第二间隔层355包括一种或多种电介质。例如，上述的一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。
图3J示出了根据特定实施例的在部分第二间隔层355从部分形成的RRAM单元被选择性去除之后的部分形成的RRAM单元的截面表示的简化图。在步骤265中，部分第二间隔层355被选择性去除。第二间隔层355的选定部分通常通过使用掩模的光刻工艺来去除。根据一些实施例，第二间隔层355通过干蚀刻工艺来蚀刻，然而，可使用任何适合的蚀刻工艺。第二间隔层355的足够部分被去除以形成第一间隔区145。第一间隔区145至少部分地保护第一电极120的侧壁。在一些实施例中，第一间隔区145只有几纳米宽或更窄。
图3K示出了根据特定实施例的具有形成于其上的第二停止层360的部分形成的RRAM单元的截面表示的简化图。在步骤270中，第二停止层360共形地形成于变薄的硬掩模层部分350、第二电极135、覆盖层130、第二间隔区150、电阻层125、第一电极120和第一间隔区145上方。第二停止层360通常通过CVD或PVD形成。然而，任何适合的沉积工艺都可用于步骤270中以形成第二停止层360。在一些实施例中，第二停止层360通常可具有介于30nm到40nm之间的厚度。根据一些实施例，第二停止层360包括一种或多种电介质。例如，上述的一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。
图3L示出了根据特定实施例的具有形成于其上的第二介电区365的部分形成的RRAM单元的截面表示的简化图。在步骤275中，第二介电区365通常通过CVD、PVD或ALD形成。然而，任何适合的沉积工艺都可用于步骤275中以形成第二介电区365。在一些实施例中，第二介电区365是层间介电区。
图3M示出了根据特定实施例的具有形成于第二介电区365、第二停止层360和变薄的硬掩模层部分350中的通孔沟槽370的部分形成的RRAM单元的截面表示的简化图。在步骤280中，部分第二介电区365、第二停止层360和变薄的硬掩模层部分350被选择性去除以形成通孔沟槽370。通孔沟槽370通常通过使用掩模的光刻工艺制作。根据一些实施例，通孔沟槽370需要两步蚀刻处理。第一蚀刻步骤可用于在希望形成通孔沟槽370的位置处选择性地去除部分第二介电区365。第二蚀刻步骤可用于选择性地去除部分第二停止层360和部分变薄的硬掩模层部分350，从而形成第二停止层155和硬掩模层140并暴露第二电极135。
在步骤285中，在第二介电区365中形成第二金属图案。部分第二介电区365通常可通过使用掩模的光刻工艺被去除以形成第二金属图案和第二介电区170。根据一些实施例，第二介电区365通过干蚀刻工艺来蚀刻，然而，可使用任何适合的蚀刻工艺。
在步骤290中，在第二介电区170中形成通孔160和第二金属层165以完成图1中所示的RRAM单元100。通孔160和第二金属层165通常通过CVD、PVD或ALD形成。然而，任何适合的沉积工艺都可用于步骤290中以形成通孔160和第二金属层165。
图4是示出根据特定实施例的RRAM单元400的截面表示的简化图。如图4所示，RRAM单元400可形成于具有第一介电区405的衬底上，第一介电区405中嵌入有第一金属层410。第一金属层410可被用作第一接触件并用于将RRAM单元400连接到半导体器件中的其它电路。第一金属层410可位于半导体器件的任何金属化层中，包括第一、第二、第三、第四或第五金属化层中的任何一个。在一些实施例中，第一介电区405可以是第一介电区105，而第一金属层410可以是第一金属层110。
第一介电区405和第一金属层410上方形成有第一停止层415。部分第一停止层415被去除以产生可将至少部分第一金属层410暴露于RRAM单元400的开口。在一些实施例中，第一停止层415通常具有30nm到40nm之间的厚度。根据一些实施例，第一停止层415包括一种或多种电介质。例如，上述的一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。在一些实施例中，第一停止层415可以是第一停止层115。
第一停止层415和暴露的第一金属层410上方形成有第一电极或下电极420。在一些实施例中，第一电极420可以是共形的。第一电极420具有宽度W1，其在暴露的第一金属层410上方延伸并形成在部分第一停止层415上方延伸的唇区。在一些实施例中，唇区可在第一停止层415的开口外延伸20nm到60nm之间的一段距离。在一些实施例中，第一电极420的厚度可在40nm到60nm之间。在一些实施例中，第一电极420可以包括基本垂直的侧壁，该侧壁具有小于几纳米或甚至小于1nm的偏离垂直的变化。在一些实施例中，第一电极420包括一种或多种金属。例如，上述的一种或多种金属中的每一个都选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN、Cu等组成的组。
第一电极420上方形成有电阻层或高k层425。电阻层425在第一电极420上方延伸并形成唇区，该唇区延伸至与第一电极420基本一样的宽度。在一些实施例中，电阻层425的宽度在几纳米内或者小于第一电极420的第一宽度W1。在一些实施例中，电阻层425的厚度可以在5nm到7nm之间。在一些实例中，电阻层425包括基本垂直的侧壁，该侧壁具有小于几纳米或甚至小于1nm的偏离垂直的变化。在一些实施例中，电阻层425包括一种或多种金属氧化物。例如，上述的一种或多种金属氧化物的每一个都选自由NiO、TiO、HfO、ZrO、ZnO、WO3、Al2O3、TaO、MoO、CuO等组成的组。在一些实施例中，电阻层425的介电常数大于4.0。在一些实施例中，电阻层包括电阻率为大约1014Ω·cm等级的HfO。根据一些实施例，电阻层425具有在400kΩ到40MΩ之间变化的高电阻状态和在4kΩ到400kΩ之间变化的低电阻状态。
电阻层425上方形成有覆盖层或保护层430。覆盖层430具有小于宽度W1的宽度W2并在电阻层425上方部分地延伸。在一些实施例中，覆盖层430可在电阻层425上方延伸至与电阻层425上的唇区的端部的距离在10nm到30nm之间。在一些实施例中，覆盖层430的厚度可以在5nm到7nm之间。在一些实施例中，覆盖层430包括一种或多种金属。在一些实例中，上述的一种或多种金属中的每一个都选自由Ti、Ir等组成的组。
覆盖层430上形成有第二电极或上电极435。第二电极435在覆盖层430上方延伸至与覆盖层430基本一样的宽度。在一些实施例中，第二电极435的宽度比覆盖层430的第二宽度W2小几纳米。在一些实施例中，第二电极435的厚度可在40nm到60nm之间。在一些实施例中，第二电极435包括一种或多种金属。例如，上述的一种或多种金属中的每一个都选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN、Cu等组成的组。
第二电极435上形成有硬掩模层440。硬掩模层440在第二电极435上方延伸至与第二电极435基本一样的宽度。部分硬掩模层440从硬掩模层440的中心区被去除以暴露部分第二电极435，从而可形成电气连接。在一些实施例中，硬掩模层440的厚度可在9nm到10nm之间。根据一些实施例，硬掩模层440包括一种或多种电介质。例如，上述的一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。
第一组合间隔件保护第一电极420和电阻层425的侧壁。第一组合间隔件包括第一间隔区445和第二间隔区450。在一些实施例中，第一间隔区445的宽度可在10nm到50nm之间。在一些实施例中，第一间隔区445包括一种或多种电介质。例如，上述的一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。在一些实施例中，第二间隔区450的宽度在1nm到5nm之间。在一些实施例中，第二间隔区450包括一种或多种氧化物、掺杂玻璃等。
第二组合间隔件保护覆盖层430、第二电极435和硬掩模层440的侧壁。第二组合间隔件包括第三间隔区455和第四间隔区460。在一些实施例中，第三间隔区455的宽度可在10nm到50nm之间。在一些实施例中，第三间隔区455包括一种或多种电介质。例如，上述的一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。在一些实施例中，第四间隔区460的宽度可在1nm到5nm之间。在一些实施例中，第四间隔区460包括一种或多种氧化物、掺杂玻璃等。
第二停止层465共形地形成于第一组合间隔件、第二组合间隔件和硬掩模层440上方。部分第二停止层465被去除以暴露第二电极435的中心区，从而可建立电气连接。在一些实施例中，第二停止层465的厚度可以在30nm到40nm之间。在一些实施例中，第二停止层465可延伸至第一停止层415。根据一些实施例，第二停止层465包括一种或多种电介质。例如，上述的一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。在一些实施例中，第二金属层475可以是第二金属层165。在一些实施例中，通孔470可以是通孔160。在一些实施例中，第二介电区480可以是第二介电区170。
RRAM单元400通过形成于第二金属层475和第二电极435之间的通孔470连接到第二金属层475。RRAM单元的上部被嵌入第二介电区480。第二金属层475可位于半导体器件的任何金属化层中，包括第二、第三、第四、第五或第六金属层中的任何一个。
根据特定实施例，RRAM单元400可提供优于RRAM单元100的某些优势。在一些实施例中，由于第一电极420和电阻层425的侧壁是基本垂直的，因此在制造过程中，RRAM单元400不会像RRAM单元100那样经历那么大的品质下降。在一些实施例中，RRAM单元400可使用更小的单元尺寸满足或超过RRAM单元100的性能。在一些实施例中，RRAM单元400可比RRAM单元100以更高的密度封装，从而使同样尺寸的半导体器件产生更大的存储能力。
图5是示出根据特定实施例的制造图4的RRAM单元400的方法500的简化图。如图5所示，方法500包括重复步骤205-245的步骤505，形成第一组合间隔件的步骤510，选择性地去除第一组合间隔件的步骤515，选择性地去除电阻层、第一电极层、第一组合间隔件和硬掩模层的步骤520，形成第二组合间隔件的步骤525，选择性地去除第二组合间隔件的步骤530，形成第二停止层的步骤535，形成第二介电层的步骤540，形成通孔沟槽的步骤545，形成第二金属层图案的步骤550以及形成通孔和第二金属层的步骤555。根据特定实施例，制造RRAM单元400的方法500可使用本领域的一般技术人员能想到的步骤505-555之中的变型来实施。
下面将参考图3A-3F和图6A-6I中的一系列截面图对方法500作进一步的描述。
图6A示出了在步骤505中执行步骤205-245之后的部分形成的RRAM单元的截面表示的简化图。如图6A所示，部分形成的RRAM单元包括第一介电区405、第一金属层410、第一停止层415、第一电极层620、电阻层625、覆盖层430、第二电极435和硬掩模部分640。
图6B示出了根据特定实施例的在第一组合间隔件共形地形成于电阻层625、覆盖层430、第二电极435和硬掩模部分640上方之后的部分形成的RRAM单元的截面表示的简化图。在步骤510中，第一组合间隔件通过两步工艺形成。
第一步，第一间隔层645共形地形成于电阻层625、覆盖层430、第二电极435和硬掩模部分640上方。第一间隔层645通常通过CVD或PVD形成。然而，任何适合的沉积工艺都可用于步骤510中以形成第一间隔层645。在一些实施例中，第一间隔层645通常可以具有介于10nm到50nm之间的厚度。根据一些实施例，第一间隔层645包括一种或多种电介质。例如，上述的一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。
第二步，第二间隔层646共形地形成于第一间隔层645上方。第二间隔层646通常使用等离子体增强CVD或通过形成掺杂玻璃来形成。然而，任何适合的沉积工艺都可用于步骤510中以形成第二间隔层646。在一些实施例中，第二间隔层646通常可以具有1nm到5nm之间的厚度。根据一些实施例，第二间隔层646包括一种或多种氧化物、掺杂玻璃等。
图6C示出了根据特定实施例的在部分第一组合间隔件被选择性去除之后的部分形成的RRAM单元的截面表示的简化图。在步骤515中，第一组合间隔件通过两步工艺被选择性去除。
第二间隔层646的选定部分通常通过使用掩模的光刻工艺来去除以形成第二间隔层部分651。根据一些实施例，第二间隔层646可通过各向异性的干蚀刻工艺被蚀刻，然而，可使用任何适合的蚀刻工艺。
第一间隔层645的选定部分通常通过使用掩模的光刻工艺被去除以形成第一间隔层部分650。根据一些实施例，第一间隔层645可通过各向异性的干蚀刻工艺来蚀刻，然而，可使用任何适合的蚀刻工艺。
图6D示出了根据特定实施例的在部分电阻层625、第一电极层620、第二间隔层部分651、第一间隔层部分650和硬掩模层部分640被选择性去除之后的部分形成的RRAM单元的截面表示的简化图。在步骤520中，电阻层625、第一电极层620、第二间隔层部分651、第一间隔层部分650和硬掩模层部分640被选择性去除。电阻层625、第一电极层620、第二间隔层部分651、第一间隔层部分650和硬掩模层部分640的选定部分通常通过使用掩模的光刻工艺来去除。根据一些实施例，电阻层625、第一电极层620、第二间隔层部分651、第一间隔层部分650和硬掩模层部分640可通过干蚀刻工艺被蚀刻，然而，可使用任何适合的蚀刻工艺。电阻层625的足够部分被去除以形成电阻层425，第一电极层620的足够部分被去除以形成第一电极420，第二间隔层部分651的足够部分被去除以形成第四间隔区460，第一间隔层部分650的足够部分被去除以形成第三间隔区455，以及硬掩模层部分640的足够部分被去除以形成变薄的硬掩模层部分655。第三间隔区455和第四间隔区460充分地保护电阻层425和第一电极420的侧壁。在一些实施例中，电阻层425和第一电极420的侧壁是基本垂直的，该侧壁具有小于几纳米或甚至小于1nm的偏离垂直的变化。
图6E示出了根据特定实施例的在第二组合间隔件共形地形成于第一停止层415、第一电极420、电阻层425、第四间隔区460、第三间隔区455和变薄的硬掩模部分655上方之后的部分形成的RRAM单元的截面表示的简化图。在步骤525中，第二组合间隔件通过两步工艺形成。
第一步，第三间隔层660共形地形成于第一停止层415、第一电极420、电阻层425、第四间隔区460、第三间隔区455和变薄的硬掩模部分655上方。第三间隔层660通常通过CVD或PVD形成。然而，任何适合的沉积工艺都可用于步骤525中以形成第三间隔层660。在一些实施例中，第三间隔层660通常可具有10nm到50nm之间的厚度。根据一些实施例，第三间隔层660包括一种或多种电介质。例如，上述的一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。
第二步，第四间隔层661共形地形成于第三间隔层660上方。第四间隔层661通常使用等离子体增强CVD或通过形成掺杂玻璃来形成。然而，任何适合的沉积工艺都可用于步骤525中以形成第四间隔层661。在一些实施例中，第四间隔层661通常可具有1nm到5nm之间的厚度。根据一些实施例，第四间隔层661包括一种或多种氧化物、掺杂玻璃等。
图6F示出了根据特定实施例的在部分第二组合间隔件被选择性去除之后的部分形成的RRAM单元的截面表示的简化图。在步骤530中，第二组合间隔件通过两步工艺被选择性去除。
第四间隔层661的选定部分通常通过使用掩模的光刻工艺来去除以形成第二间隔区450。根据一些实施例，第四间隔层661可通过各向异性的干蚀刻工艺被蚀刻，然而，可使用任何适合的蚀刻工艺。
第三间隔层660的选定部分通常通过使用掩模的光刻工艺来去除以形成第一间隔区445。根据一些实施例，第三间隔层660可通过各向异性的干蚀刻工艺被蚀刻，然而，可使用任何适合的蚀刻工艺。
图6G示出了根据特定实施例的在形成第二停止层665之后的部分形成的RRAM单元的截面表示的简化图。在步骤535中，第二停止层665共形地形成于第二间隔区450、第一间隔区445、第四间隔区460、第三间隔区455和变薄的硬掩模层部分655上方。第二停止层665通常通过CVD或PVD形成，然而，任何适合的沉积工艺都可用于步骤535中以形成第二停止层665。在一些实施例中，第二停止层665的厚度可在30nm到40nm之间。根据一些实施例，第二停止层665包括一种或多种电介质。例如，上述的一种或多种电介质中的每一个都选自由SiC、SiON、Si3N4等组成的组。
图6H示出了根据特定实施例的具有形成于其上的第二介电区670的部分形成的RRAM单元的截面表示的简化图。在步骤540中，第二介电区670通常通过CVD、PVD或ALD形成。然而，任何适合的沉积工艺都可用于步骤540中以形成第二介电区670。在一些实施例中，第二介电区670是层间介电区。
图6I示出了根据特定实施例的具有形成于第二介电区670、第二停止层665和变薄的硬掩模层部分655中的通孔沟槽675的部分形成的RRAM单元的截面表示的简化图。在步骤545中，部分第二介电区670、第二停止层665和变薄的硬掩模层部分655被选择性去除以形成通孔沟槽675。通孔沟槽675通常通过使用掩模的光刻工艺制作。根据一些实施例，通孔沟槽675需要两步蚀刻处理。第一蚀刻步骤可用于在希望形成通孔沟槽675的位置处选择性地去除部分第二介电区670。第二蚀刻步骤可用于选择性地去除部分第二停止层665和变薄的硬掩模层部分655，从而形成第二停止层465和硬掩模层440并暴露第二电极435。
在步骤550中，在第二介电区670中形成第二金属图案。部分第二介电区670通常通过使用掩模的光刻工艺来去除以形成第二金属图案和第二介电区480。根据一些实施例，第二介电区670通过干蚀刻工艺被蚀刻，然而，任何适合的蚀刻工艺都可被使用。
在步骤555中，在第二介电区480中形成通孔470和第二金属层475以完成图4中所示的RRAM单元400。通孔470和第二金属层475通常通过CVD、PVD或ALD形成。然而，任何适合的沉积工艺都可用于步骤555中以形成通孔470和第二金属层475。
图7是根据特定实施例的包括一个或多个RRAM单元710和I/O电路720的器件700的简化图。器件700的实例包括处理器、控制器、逻辑器件等，其中，RRAM单元710至少部分地提供了嵌入式存储器。在替代实施例中，器件700可以是独立存储设备，其中，器件700的很大一部分包括RRAM单元710。根据特定实施例，RRAM单元710可以是RRAM单元400。
根据特定实施例，形成于半导体器件中的存储单元包括：形成于第一介电层的开口中的第一电极，第一介电层形成于包括金属层的衬底上，开口被配置为允许第一电极与金属层之间物理接触，第一电极具有第一宽度W1并延伸超过由开口限定的区域一段距离；形成于第一电极上且基本具有第一宽度W1的电阻层；形成于电阻层上并具有小于第一宽度W1的第二宽度W2的覆盖层；形成于覆盖层上且基本具有第二宽度W2的第二电极；具有在第一宽度W1与第二宽度W2之间形成于电阻层上的至少两个不同的介电层的第一组合间隔区；以及连接至第二电极的通孔。
在一些实施例中，存储单元还包括第二组合间隔区，第二组合间隔区具有在上述一段距离之外形成于第一介电层上的至少两个不同的介电层。第二组合间隔区包括第一间隔区和第二间隔区，第一间隔区形成于与第一电极和电阻层的侧壁相邻的位置并包括选自由SiC、SiON和Si3N4组成的组的至少一种电介质，第二间隔区形成于与第一间隔区相邻的位置并包括选自由氧化物和掺杂玻璃组成的组的至少一种材料。在一些实施例中，第一间隔区的宽度在10nm到50nm之间，而第二间隔区的宽度在1nm到5nm之间。在一些实施例中，第一组合间隔区包括第一间隔区和第二间隔区，第一间隔区形成于与第二电极和覆盖层的侧壁相邻的位置并包括选自由SiC、SiON和Si3N4组成的组的至少一种电介质，第二间隔区形成于与第一间隔区相邻的位置并包括选自由氧化物和掺杂玻璃组成的组的至少一种材料。在一些实施例中，第一间隔区的宽度在10nm到50nm之间，而第二间隔区的宽度在1nm到5nm之间。在一些实施例中，第一组合间隔件从第一宽度W1延伸至第二宽度W2。
在一些实施例中，第一电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu组成的组的至少一种材料，第二电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu组成的组的至少一种材料，而第一介电层包括选自由SiC、SiON和Si3N4组成的组的至少一种材料。在一些实施例中，电阻层包括选自由NiO、TiO、HfO、ZrO、ZnO、WO3、Al2O3、TaO、MoO和CuO组成的组的至少一种材料。在一些实施例中，第一电极的厚度在40nm到60nm之间，而第二电极的厚度在40nm到60nm之间。在一些实施例中，电阻层的厚度在5nm到7nm之间。
在一些实施例中，覆盖层包括选自由Ti和Ir组成的组的至少一种金属，且覆盖层的厚度在5nm到7nm之间。在一些实施例中，第一电极和电阻层的侧壁偏离垂直方向小于1nm。在一些实施例中，存储单元还包括形成于第二电极上的硬掩模层。在一些实施例中，电阻层包括介于100kΩ到10MΩ之间的高电阻状态，且电阻层包括介于1kΩ到100kΩ之间的低电阻状态。
根据特定实施例，形成存储单元的方法包括：形成包含金属层的衬底；在衬底上形成第一介电层；在第一介电层的开口中形成第一电极，开口被配置为允许第一电极与金属层之间物理接触，第一电极具有第一宽度W1并在由开口限定的区域外延伸一段距离；在第一电极上形成电阻层且电阻层基本具有第一宽度W1；在电阻层上形成具有小于第一宽度W1的第二宽度W2的覆盖层；在覆盖层上形成第二电极且第二电极基本具有第二宽度W2；形成第一组合间隔区，该第一组合间隔区具有在第一宽度W1与第二宽度W2之间形成于电阻层上的至少两个不同的介电层；以及将第二电极连接到通孔。
在一些实施例中，在第一介电层上形成具有至少两个不同的介电层的第二组合间隔区。形成第二组合间隔区包括形成与第一电极和电阻层的侧壁相邻的第一间隔区和形成与第一间隔区相邻的第二间隔区。在一些实施例中，第一间隔区包括选自由SiC、SiON和Si3N4组成的组的至少一种电介质，而第二间隔区包括选自由氧化物和掺杂玻璃组成的组的至少一种材料。在一些实施例中，形成第一组合间隔区包括形成与第二电极和覆盖层的侧壁相邻的第一间隔区和形成与第一间隔区相邻的第二间隔区，第一间隔区包括选自由SiC、SiON和Si3N4组成的组的至少一种电介质，第二间隔区包括选自由氧化物和掺杂玻璃组成的组的至少一种材料。在一些实施例中，形成的第一电极和电阻层的侧壁偏离垂直方向小于1nm。
根据特定实施例，半导体器件包括一个或多个存储单元。上述的一个或多个存储单元中的每个都包括：具有第一宽度W1并与形成在金属区上方的停止区的开口中的金属区相接触的下电极；形成在下电极上方并以第一宽度W1延伸的高k区；形成在部分高k区上方并具有小于第一宽度W1的第二宽度W2的保护区；形成在保护区上方且基本具有第二宽度W2的上电极；形成在高k区之上并与上电极和保护区的侧壁相邻的第一间隔区；形成在高k区之上并与第一间隔区相邻的第二间隔区；以及连接到上电极的通孔。第一间隔区包括选自由SiC、SiON和Si3N4组成的组的至少一种电介质。第二间隔区包括选自由氧化物和掺杂玻璃组成的组的至少一种材料。第二间隔区不延伸到第一宽度W1外面。
前面已经概述了若干实施例的特征，从而使得本领域的技术人员能够更好地理解详细的说明书。本领域的技术人员应该意识到，他们能轻易地使用本发明作为基础来设计或改变用于实施与在此介绍的实施例相同的目的和/或获得相同的优势的其它工艺和结构。本领域的技术人员还应该意识到，这些等效结构不背离本发明的精神与范围，且在不背离本发明的精神与范围的情况下，在此他们可作出各种变化、替代和改变。

Claims (10)

1.一种形成于半导体器件中的存储单元，所述存储单元包括：
第一电极，所述第一电极形成于第一介电层的开口中，所述第一介电层形成于包括金属层的衬底上，所述开口被配置为允许所述第一电极与所述金属层之间的物理接触，所述第一电极具有第一宽度W1并延伸超出由所述开口限定的区域一段距离；
电阻层，形成于所述第一电极上且基本具有所述第一宽度W1；
覆盖层，形成于所述电阻层上并具有小于所述第一宽度W1的第二宽度W2；
第二电极，形成于所述覆盖层上且基本具有所述第二宽度W2；
第一组合间隔区，具有在所述第一宽度W1与所述第二宽度W2之间形成于所述电阻层上的至少两个不同的介电层；以及
通孔，连接至所述第二电极。
2.根据权利要求1所述的存储单元，还包括：
第二组合间隔区，具有在所述一段距离之外形成于所述第一介电层上的至少两个不同的介电层；
其中，所述第二组合间隔区包括：
第一间隔区，形成为与所述第一电极和所述电阻层的侧壁相邻且包括选自由SiC、SiON和Si3N4组成的组的至少一种电介质；以及
第二间隔区，形成为与所述第一间隔区相邻且包括选自由氧化物和掺杂玻璃组成的组的至少一种材料。
3.根据权利要求2所述的存储单元，其中：
所述第一间隔区的宽度在10nm到50nm之间；以及
所述第二间隔区的宽度在1nm到5nm之间。
4.根据权利要求1所述的存储单元，其中，所述第一组合间隔区包括：
第一间隔区，形成为与所述第二电极和所述覆盖层的侧壁相邻且包括选自由SiC、SiON和Si3N4组成的组的至少一种电介质；以及
第二间隔区，形成为与所述第一间隔区相邻且包括选自由氧化物和掺杂玻璃组成的组的至少一种材料。
5.根据权利要求4所述的存储单元，其中：
所述第一间隔区的宽度在10nm到50nm之间；以及
所述第二间隔区的宽度在1nm到5nm之间。
6.根据权利要求1所述的存储单元，其中，所述第一组合间隔件从所述第一宽度W1延伸至所述第二宽度W2。
7.根据权利要求1所述的存储单元，其中：
所述第一电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu组成的组的至少一种材料；
所述第二电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu组成的组的至少一种材料；以及
所述第一介电层包括选自由SiC、SiON和Si3N4组成的组的至少一种材料。
8.根据权利要求1所述的存储单元，其中，所述电阻层包括选自由NiO、TiO、HfO、ZrO、ZnO、WO3、Al2O3、TaO、MoO和CuO组成的组的至少一种材料。
9.一种形成存储单元的方法，所述方法包括：
形成包含金属层的衬底；
在所述衬底上形成第一介电层；
在所述第一介电层的开口中形成第一电极，所述开口被配置为允许所述第一电极与所述金属层之间的物理接触，所述第一电极具有第一宽度W1并延伸超过由所述开口限定的区域一段距离；
在所述第一电极上形成基本具有第一宽度W1的电阻层；
在所述电阻层上形成具有小于所述第一宽度W1的第二宽度W2的覆盖层；
在所述覆盖层上形成基本具有第二宽度W2的第二电极；
形成第一组合间隔区，所述第一组合间隔区具有在所述第一宽度W1与所述第二宽度W2之间形成于所述电阻层上的至少两个不同的介电层；以及
将所述第二电极连接到通孔。
10.一种半导体器件，包括：
一个或多个存储单元，所述一个或多个存储单元的每个都包括：
下电极，具有第一宽度W1并与形成在金属化区上方的停止区的开口中的所述金属化区相接触而形成；
高k区，形成在所述下电极上方并以第一宽度W1延伸；
保护区，形成在部分所述高k区上方并具有小于所述第一宽度W1的第二宽度W2；
上电极，形成在所述保护区上方且基本具有第二宽度W2；
第一间隔区，形成在所述高k区上方并与所述上电极和所述保护区的侧壁相邻，所述第一间隔区包括选自由SiC、SiON和Si3N4组成的组的至少一种电介质；
第二间隔区，形成在所述高k区上方并与所述第一间隔区相邻，所述第二间隔区包括选自由氧化物和掺杂玻璃组成的组的至少一种材料，所述第二间隔区未延伸超过第一宽度W1；以及
通孔，连接至所述上电极。
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