KR100648033B1 - 비대칭 영역 메모리 셀 - Google Patents

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Abstract

본 발명은 비대칭 영역 메모리 셀 및 그 비대칭 영역 메모리 셀을 형성하는 제조방법을 제공한다. 이 방법은, 하나의 영역을 가지는 하부 전극을 형성하는 단계; 비대칭 영역을 가지며, 그 하부 전극을 오버레이하는 CMR 메모리 필름을 형성하는 단계; CMR 필름을 오버레이하며, 하부 전극 영역 보다 작은 영역을 가지는 상부 전극을 형성하는 단계를 포함한다. 일 양태에서, CMR 필름은 상부 전극에 인접한 제 1 영역, 및 하부 전극에 인접하며, 제 1 영역 보다 큰 제 2 영역을 가진다. 통상적으로, CMR 필름의 제 1 영역은, CMR 필름의 제 2 영역이 하부 전극 영역보다 작더라도, 대략 상부 전극 영역과 대략 동일하다.
비대칭 영역 메모리 셀

Description

비대칭 영역 메모리 셀 {ASYMMETRIC-AREA MEMORY CELL}
도 1 은 대칭형 CMR 필름 메모리 셀 (종래 기술) 의 다이어그램.
도 2 는 본 발명의 비대칭 영역 메모리 셀을 나타내는 다이어그램.
도 3 은 도 2 의 비대칭 영역 메모리 셀의 평면도.
도 4 는 본 발명의 RRAM 비대칭 영역 메모리 셀의 다이어그램.
도 5 는 본 발명의 메모리 셀 제조 프로세스의 초기 단계를 나타내는 도면.
도 6a 내지 도 6d 는 비대칭 영역 CMR 필름을 이용하는 RRAM 메모리 셀의 제조시의 부가적인 단계들을 나타내는 도면.
도 7 은 비대칭 영역 메모리 셀을 형성하는 본 발명의 방법을 나타내는 흐름도.
도 8 는 RRAM 비대칭 영역 메모리 셀을 형성하는 본 발명의 방법을 나타내는 흐름도.
도 9 는 바이폴라 펄스와 유니폴라 펄스를 이용하여 비대칭 영역 메모리 셀을 프로그래밍하는 본 발명의 방법을 나타내는 흐름도.
※도면의 주요부분에 대한 부호의 설명
100 : 비대칭 영역 메모리 셀 102 : 하부 전극
104 : 하부 전극 영역 106 : CMR 메모리 필름
108 : 비대칭 영역 110 : 상부 전극
본 발명은 일반적으로 비휘발성 메모리 어레이용 박막 저항 메모리 장치에 관한 것으로, 보다 상세하게는 비대칭 영역을 가지는 바이폴라 프로그램가능 메모리 셀 (bipolar programmable memory cell) 에 관한 것이다.
종래기술의 RRAM (resistor random access memory) 은 종종 CMR (colossal magnetoresistance) 메모리 필름을 재료로 제조되며, 더욱 일반적으로는 Pr0.3Ca0.7MnO3(PCMO) 타입의 CMR 재료로 제조된다. CMR 재료는 비휘발성 성질을 가지는 것으로 기재되고 있고, 이 CMR 재료의 저항은 대부분의 환경하에서 일정하게 유지된다. 그러나, 높은 전계가 CMR 재료를 통하여 전류 흐름을 유도하는 경우, CMR 의 저항이 변한다. 좁은 펄스 프로그래밍 동안에, 전극 부근의 메모리 저항의 저항율이 변한다. 실험 데이터는, 캐소드 부근의 CMR 재료의 저항율이 애노드 부근의 CMR 재료의 저항율이 감소되는 동안에 증가함을 나타낸다. 소거 프로세스 동안에, 펄스 극성은 반전된다. 즉, 캐소드와 애노드의 명칭이 반전된다. 그 후, 캐소드 부근의 재료의 저항율이 감소하고, 애노드 부근의 재료의 저항율이 증가한다.
도 1 은 대칭형 CMR 필름 메모리 셀의 다이어그램이다(종래 기술). 이 장치는 CMR 필름 두께 방향의 어떠한 단면에 대해서도 균일한 영역을 가지므로 대칭형이라 불린다. 메모리 셀은 좁은 양의 펄스 또는 좁은 음의 펄스 중 어느 하나를 이용하여 고 저항 상태로 기록될 수 있고, 긴 폭의 전기 펄스를 이용하여 저 저항 상태로 리셋될 수 있다. 다른 메모리 셀들 (미도시) 은 좁은 음의 펄스 및 좁은 양의 펄스를 각각 이용하여 고 저항 상태로 기록되고 저 저항 상태로 소거될 수도 있다. 1 개의 타입의 프로그래밍에만 응답하는 메모리 장치는, 그 타입이 바이폴라 또는 유니폴라 중 어느 것이라도, 필연적으로 용도가 한정되어 있고, 시스템 사양 및 가용전력에 의존한다.
따라서, 일부 시스템들은 바이폴라 프로그래밍을 위해 설계되는 반면에 나머지 시스템들은 사용되는 CMR 메모리 셀의 타입에 따라서 유니폴라 프로그래밍을 위해 설계된다. 이러한 메모리 셀의 설계시의 불확실성은 필연적으로 제조 비용을 증가시킨다. 일부 CMR 필름 메모리 셀 설계들은 RRAM 저항의 두께에 따른 필름의 조성을 조정함으로써 바이폴라 프로그램가능하게 된다. 메모리 셀 크기가 감소되는 경우, 메모리 저항 박막의 두께도 또한 감소된다. 그러나, CMR 필름 두께는 제어하기 어려운 변수가 될 수 있다.
CMR 메모리 셀을 유니폴라 펄스 뿐만 아니라 바이폴라 펄스를 이용하여 프로그래밍 할 수 있으면 유리하다.
바이폴라 프로그래밍 또는 유니폴라 프로그래밍 중 어느 하나에 응답하는 CMR 메모리 셀을 제조하는 프로세스를 작은 피쳐 (feature) 크기를 증가시키는 프로세스들에 대하여 정규화할 수 있으면 유리하다.
본 발명은 바이폴라 펄스 프로그래밍 프로세스를 이용하여 신뢰성 있게 프로그래밍될 수 있는 CMR 메모리 장치 구조를 제공한다. 다른 방법으로, 이 장치는 유니폴라 펄스 프로그래밍 프로세스를 이용하여 프로그래밍될 수 있다. 장치의 고유한 비대칭 영역 설계의 결과로 프로그래밍시에 융통성을 발휘할 수 있다.
따라서, 비대칭 영역 메모리 셀을 형성하는 방법을 제공한다. 이 방법은, 하나의 영역을 갖는 하부 전극을 형성하는 단계; 비대칭 영역을 가지며, 그 하부 전극을 오버레이하는 CMR 메모리 필름을 형성하는 단계; 및 CMR 필름을 오버레이하며, 하부 전극 영역보다 작은 영역을 가지는 상부 전극을 형성하는 단계를 포함한다. 일 양태에서, CMR 필름은 상부 전극에 인접한 제 1 영역 및 하부 전극에 인접하며 그 제 1 영역 보다 큰 제 2 영역을 갖는다. 통상적으로, CMR 필름의 제 1 영역은, CMR 필름의 제 2 영역이 하부 전극 영역보다 작더라도, 상부 전극 영역에 대략 동일할 수 있다.
보다 상세하게는, 이 방법은, 하부 전극층을 등방적으로 막형성하는 단계; 그 하부 전극층을 오버레이하는, 제 1 두께를 가지는 CMR 필름층을 등방적으로 막형성하는 단계; 및 CMR 필름층을 오버레이하는 상부 전극층을 등방적으로 막형성하는 단계를 포함한다. 그 후, 상부 전극층과 CMR 필름층의 제 2 두께 부분을 에칭하여 상부 전극 영역과 CMR 필름의 제 1 영역을 형성한다. 측벽 절연체의 제 1 세트는 상부 전극과 CMR 필름의 제 2 두께 부분에 인접하여 형성된다. 그 후, CMR 필름의 제 2 영역은 측벽 절연체들의 제 1 세트 아래에 있는, CMR 필름의 제 2 영역의 제 3 두께 부분을 잔존시키면서, CMR 필름층의 나머지 부분을 에칭하여 형성되며, 여기서 제 3 두께는 제 1 두께에서 제 2 두께를 감산한 값과 동일하다.
측벽 절연체의 제 2 세트는, 측벽 절연체들의 제 1 세트를 오버레이하며 CMR 필름의 제 3 두께 부분에 인접하여 형성된다. 그 후, 측벽 절연체들의 제 1 및 제 2 세트 아래에 있는 하부 전극 영역을 잔존시키면서 하부 전극층을 에칭한다.
이하, 상술한 방법, 바이폴라 펄스 또는 유니폴라 펄스 중 어느 하나를 이용하는 비대칭 영역 메모리 셀, 비대칭 영역 메모리 셀 장치, 및 비대칭 영역 RRAM 을 프로그래밍하는 방법에 대한 부가적인 세부사항들을 제공한다.
도 2 는 본 발명의 비대칭 영역 메모리 셀을 나타내는 다이어그램이다. 비대칭 영역 메모리 셀 (100) 은 하나의 영역 (104) 을 갖는 하부 전극 (102)(BE) 을 구비한다. 거대 자기저항 (CMR) 메모리 필름 (106) 은 비대칭 영역 (108) 을 가지는 하부 전극 (102) 을 오버레이한다. 상부 전극 (110)(TE) 은 CMR 필름 (106) 을 오버레이하는, 하부 전극 전극 영역 (104) 보다 작은 영역 (112) 을 갖는다. 보다 상세하게는, CMR 필름 (106) 은 상부 전극 (110) 에 인접한 제 1 영역 (114), 및 하부 전극 (102) 에 인접하는, 제 1 영역 (114) 보다 큰 제 2 영역 (116) 을 갖는다. 통상적으로, CMR 메모리 필름 (106) 은 Pr0.3Ca0.7MnO3(PCMO) 로 형성된다. 그러나, HTSC (high temperature super conducting) 재료 및 페로브스카이트 (perovskite) 금속 산화물 재료와 같은 다른 재료들도 또한 당해 분야에 알려져 있다.
도 3 은 도 2 의 비대칭 영역 메모리 셀의 평면도이다. 여기서 사용된 바와 같이, "영역" 이라는 용어는 도 2 의 사시도로 보여지는 경우에는 단면 영역으로 이해한다. 상대적인 영역 크기를 나타내기 위하여 영역 (104, 112, 116) 을 가상선(점선) 으로 나타낸다. 도시된 바와 같이, CMR 필름의 제 1 영역 (114) 은 상부 전극 영역 (112) 과 대략 동일하다. "대략" 이라는 용어는 제조 프로세스에서의 통상적인 허용 오차를 고려하기 위하여 사용된다. 아래에 설명한 바와 같이, 영역 (114) 은, 상부 전극 (110) 이 긴 시간 간격 동안에 에천트에 노출된다는 점으로 인하여 영역 (112) 보다 약간 더 크게 될 수도 있다. 그러나. 다른 양태들에 있어서, 영역 (112) 은 CMR 재료 및 전극 재료의 에칭 선택도에 응답하여, 영역 (114) 보다 약간 더 크게될 수도 있다.
CMR 필름의 제 2 영역 (116) 은, 아래에 더 상세히 설명한 바와 같이, 하부 전극 영역 (104) 보다 작은 것으로 나타낸다. 그러나, 다른 양태들에 있어서, CMR 필름의 제 2 영역 (116) 과 하부 전극 영역 (104) 은 동일 할 수도 있다. 영역들 (104, 110, 114, 116) 을 대략 정사각형으로 나타내지만, 다른 양태들에서, 영역들은 직사각형, 원형, 또는 타원형일 수도 있다.
도 2 로 되돌아가서, CMR 메모리 필름 (106) 은 전체두께로서의 제 1 두께 (120), 제 1 영역 (114) 을 가진 제 2 두께 부분 (122), 및 제 2 두께 부분 (122) 아래에 있는 제 2 영역 (116) 을 가진 제 3 두께 부분 (124) 을 갖는다. 제 3 두께 (124) 는 제 1 두께 (120) 에서 제 2 두께 (122) 를 감산한 값과 동일하다. CMR 필름의 제 3 두께 (124) 는 제 1 두께 (120) 의 20 내지 80% 범위를 가진다. 제 1 두께 (120) 는 50 내지 350 나노미터 (nm) 의 범위를 가진다.
제 2 및 제 3 두께 부분 (122/124) 이 단층형상 또는 직사각형으로 도시되더라도, 본 발명은 어떤 특정 형상으로 제한되지는 않는다. 다른 양태 (미도시) 에서, CMR 필름 비대칭 영역 (108) 은, 제 1 영역 (114) 으로부터 제 2 영역 (116) 까지의 영역에서 선형 변화하는 원뿔 형상을 가진다. 또 다른 양태 (미도시) 에서, 비대칭 영역 (108) 은 단층화된 피라미드 형상을 갖는다. 또한, 다른 비대칭 형상들을 가질 수도 있다.
측벽 절연체 (130a 및 130b) 의 제 1 세트는 상부 전극 (110) 과 CMR 필름 (106) 의 제 2 두께 부분 (122) 에 인접하고 있다. 측벽 절연체 (132a 및 132b) 의 제 2 세트는 측벽 절연체 (130a 및 130b) 의 제 1 세트를 오버레이하며, CMR 필름 (106) 의 제 3 두께 부분 (124) 에 인접하고 있다.
측벽 절연체 (130a 및 130b) 의 제 1 세트는 실리콘 질화물 또는 알루미늄 산화물과 같은 재료로 형성된다. 그러나, 다른 절연체 재료들도 당해 분야에 공지되어 있다. 각 측벽 (130a 또는 130b) 은 50 내지 200 nm 범위의 두께 (134) 를 갖는다. 또한, 측벽 절연체 (132a 및 132b) 의 제 2 세트는, 각 측벽이 20 내지 100 nm 범위의 두께 (136) 를 갖는 상태로, 실리콘 질화물 또는 알루미늄 산화물과 같은 재료로 형성된다.
하부 전극 (102) 은 Tin/Ti 화합물, Pt/TiN/Ti 화합물, In/TiN/Ti 화합물, PtRhOx 화합물 또는 PtIrOx 화합물과 같은 재료로 형성될 수 있다. 상부 전극 (110) 은 Tin 화합물, TiN/Pt 화합물, TiN/In 화합물, PtRhOx 화합물 또는 PtIrOx 화합물과 같은 재료로 형성될 수 있다. 그러나, 이는 완전한 리스트의 재료들이 아니며, 다른 전극 재료들도 당해 분야에 공지되어 있다.
도 4 는 본 발명의 RRAM 비대칭 영역 메모리 셀의 다이어그램이다. 메모리 셀 (300) 은 소스 (302) 활성 영역 및 드레인 (304) 활성 영역을 가진 CMOS 트랜지스터를 구비한다. 또한, 메모리 셀은 트랜지스터 활성 영역을 오버레이하는 금속 (또는 도전 재료) 레벨간 상호접속부 (306) 를 포함한다. 소스 (302) 에 접속된 레벨간 상호접속부 (306) 를 나타냈지만, 다른 방법으로 이는 드레인 (304) 에 접속될 수 있다. 영역 (104) 을 가지는 하부 전극 (102) 은 레벨간 상호접속부 (306) 를 오버레이한다. 하부 전극 (102) 은 상호접속부 (306) 와 전기통신한다. CMR 메모리 필름 (106) 은 상술한 바와 같이 (도 2 및 도 3 참조) 하부 전극 (102) 을 오버레이하고, 비대칭 영역 (108) 을 갖는다. 상부 전극 (110) 은 CMR 필름 (106) 을 오버레이하는, 하부 전극 영역 (104) 보다 작은 영역 (112) 을 갖는다. 일부 양태들에 있어서, 금속 레벨간 상호접속부 (306) 는 메모리 셀의 상부 전극 (110) 을 오버레이한다.
<동작의 설명>
도 2 로 되돌아가서, 에칭 이후의 CMR 메모리 박막을 나타낸다. 질화물 스페이서 (130a/b 및 132a/b) 의 2 개의 세트를 에칭된 면상에 형성한다. 스페이서 (130a/b) 의 제 1 세트들을 제 1 에칭 프로세스에 사용한다. 나머지 CMR 필름을 에칭하고 제 2 질화물 필름으로 패시베이션한다. 그 결과, 상부 전극 영역 (112) 은 하부 전극 영역 (104) 보다 작게 된다. 장치 (100) 는 비대칭적이며, 좁은 바이폴라 펄스 또는 유니폴라 펄스 중 어느 하나를 이용하여 프로그래밍될 수 있다.
도면이 단일 금속 전극을 나타내지만, 상부 전극과 하부 전극은 하부 전극에 대하여 TiN/Ti, Pt/TiN/Ti 또는 In/TiN/Ti 과 같은 다층 금속으로, 그리고 상부 전극에 대하여 TiN, TiN/Pt 또는 TiN/In 과 같은 다층 금속으로 제조될 수도 있다. 상술한 바와 같이, 재료들을 다르게 결합할 수 있다.
도 5 는 본 발명의 메모리 셀 제조 프로세스의 초기 단계를 나타낸다. 실리콘 기판 위에 모든 전자부품 (트랜지스터 소자들) 을 완전히 조립한 이후에, 웨이퍼를 산화물로 패시베이션한다. 메모리 셀과 관련 트랜지스터에 대한 금속 상호접속부를 형성하고, CMP (chemical-mechanical polishing) 프로세스와 같은 어떤 종래의 방법을 이용하여 평탄화한다. 하부 전극 (102), 메모리 레지스터 박막 (106), 상부 전극 (110), 및 하드 마스크 재료 (600) 를 포함하는 스택을 형성한다.
도 6a 내지 도 6d 는 비대칭 영역 CMR 필름을 이용하여 RRAM 메모리 셀의 제조시의 부가적인 단계들을 나타낸다. 도 6a 에서, 포토레지스트는 하드 마스크 (600), 상부 전극 (110), 및 메모리 레지스터 박막 (106) 을 에칭하는데 사용된다. 메모리 레지스터 박막 (106) 은 부분적으로 에칭한다. 나머지 메모리 필름 (제 3 두께 부분(124)) 은 오리지날 필름 두께 (120) 의 20% 내지 80 % 이다.
도 6b 에서, 포토레지스트를 박리한다. 50 nm 내지 200 nm의 실리콘 질 화물을 막형성한다. 실리콘 질화물을 에칭하여 패시베이션되고 에칭된 메모리 레지스터 박막 측벽 (130a 및 130b) 을 형성한다.
도 6c 에서, 나머지 메모리 레지스터 박막을 에칭한다. 먼저, 제 2 실리콘 질화물을 20 nm 내지 100nm 의 두께로 막형성한다. 그 후, 하부 전극을 에칭한다.
도 6b 또는 도 6c 의 프로세스 중 어느 하나에 의해 하드 마스크를 제거할 수도 있다. 도 6d 에서는, 산화물을 막형성한다. 옵션으로, CMP 평탄화 프로세스를 수행하고, 또 다른 금속 상호접속부 (602) 를 형성한다.
일부 양태에서는, 내화 금속을 하부 전극의 일부로서 사용한다. 적어도 부분적으로, 스퍼터링 프로세스를 이용하여 내화 금속을 건식 에칭한다. 종래의 메모리 셀 프로세스에는, 메모리 레지스터 특성들을 저하시키면서, 하부 전극으로부터 제거된 내화 금속의 일부를 메모리 레지스터 스택의 측벽들상에 재증착한다. 그러나, 본 발명의 메모리 셀 측벽 절연체들은 프로세스 수율을 개선시키면서, 내화 금속이 재증착되는 것을 방지한다.
도 7 은 비대칭 영역 메모리 셀을 형성하는 본 발명의 방법을 나타내는 흐름도이다. 이 방법을 명료화를 위하여 넘버링된 단계들의 시퀀스로 설명하지만, 방법을 명확하게 설명하는 것이 아니라면, 순서를 넘버링으로부터 추측할 필요는 없다. 이 단계들의 일부는 스킵될 수도 있고, 동시에 수행될 수 있고, 또는 시퀀스의 엄격한 순서를 유지할 필요없이 수행될 수도 있음을 이해하여야 한다. 이 방법은 단계 700 에서 개시한다.
단계 704 는 하나의 영역을 가지는 하부 전극을 형성하며, "영역"의 한정을 위하여 도 3 을 참조한다. 일부 양태들에서, TiN/Ti 화합물, Pt/TiN/Ti 화합물, In/TiN/Ti 화합물, PtRhOx 화합물, 또는 PtIrOx 화합물과 같은 재료로 하부 전극을 형성한다. 단계 706 은 비대칭 영역을 가지며, 하부 전극을 오버레이하는 CMR 메모리 필름을 형성한다. CMR 메모리 필름은 Pr0.3Ca0.7MnO3(PCMO) 메모리 필름으로 형성될 수 있다. 단계 708 은, CMR 필름을 오버레이하는, 하부 전극 영역보다 작은 영역을 가지는 상부 전극을 형성한다. TiN 화합물, TiN/Pt 화합물, TiN/In 화합물, PtRhOx 화합물, 및 PtIrOx 화합물로 상부 전극을 형성할 수 있다.
비대칭 영역을 가진 CMR 필름을 형성하는 단계 (단계 706) 는, 상부 전극에 인접한 제 1 영역, 및 하부 전극에 인접하며, 제 1 영역보다 큰 제 2 영역을 가진 CMR 필름을 형성하는 단계를 포함한다. 본 발명의 일부 양태들에서, CMR 필름의 제 1 영역은 상부 전극 영역과 대략 동일하다. 다른 양태들에서, CMR 필름의 제 2 영역은 하부 전극 영역 보다 작다.
보다 상세하게는, 이 방법은 부가적인 단계들을 포함할 수도 있다. 단계 702a 는 하부 전극 (BE) 층을 등방적으로 막형성한다. 단계 702b 는 하부 전극층을 오버레이하며, 제 1 두께를 가지는 CMR 필름층을 등방적으로 막형성한다. 단계 702c 는 CMR 필름층을 오버레이하는 상부 전극 (TE) 층을 등방적으로 막형성한다. 그 후, 상부 전극 영역 (단계 708) 과 CMR 필름의 제 1 영역 (단계 706) 을 형성하는 단계는, 상부 전극층 및 CMR 필름층의 제 2 두께 부분을 에칭하는 단계를 포함한다.
단계 702d 는 상부 전극 및 CMR 필름의 제 2 두께 부분에 인접한 측벽 절연체들의 제 1 세트를 형성한다. 일부 양태들에서, 실리콘 질화물 또는 알루미늄 질화물과 같은 재료로 50 내지 200 nm 의 범위의 두께를 가지는 측벽 절연체들을 형성한다. 그 후, CMR 필름 제 2 영역 (단계 706) 을 형성하는 단계는, CMR 필름 층의 나머지 부분을 에칭하는 단계, 측벽 절연체들의 제 1 세트 아래에 있는 CMR 필름 제 2 영역의 제 3 두께 부분을 잔존시키는 단계를 포함하며, 여기서 제 3 두께는 제 1 두께에서 제 2 두께를 감산한 값과 동일하다. 일부 양태들에서, CMR 필름의 제 3 두께는 제 1 두께의 20 내지 80 % 범위를 가진다. 다른 양태들에서, CMR 메모리 필름을 형성하는 단계 (단계 706) 는, CMR 필름의 제 1 두께를 50 내지 350 나노미터의 범위로 형성하는 단계를 포함한다.
단계 702e 는, 측벽 절연체들의 제 1 세트를 오버레이하며 CMR 필름의 제 3 두께 부분에 인접하는 측벽 절연체들의 제 2 세트를 형성한다. 일부 양태들에서, 실리콘 질화물 또는 알루미늄 산화물 재료로 20 내지 100 nm 의 범위의 두께를 가지는 측벽 절연체들의 제 2 세트를 형성한다. 그 후, 하나의 영역을 가지는 하부 전극을 형성하는 단계 (단계 704) 는 측벽 절연체들의 제 1 및 제 2 세트 아래에 있는 하부 전극 영역을 잔존시키면서, 하부 전극층을 에칭하는 단계를 포함한다.
도 8 은 RRAM 비대칭 영역 메모리 셀을 형성하는 본 발명의 방법을 나타내는 흐름도이다. 이 방법은 단계 800 에서 개시한다. 단계 802 는 소스 활성 영역과 드레인 활성 영역을 가지는 CMOS 트랜지스터를 형성한다. 단계 804 는 트랜지스터 활성 영역 (소스 또는 드레인 중 어느 하나) 에 금속 레벨간 상호접속부를 형성한다. 단계 802 및 804 는 당해 분야에 공지된 종래의 프로세스들을 이용하여 수행할 수도 있다. 단계 806 은 레벨간 상호접속부를 오버레이하며 하나의 영역을 가지는 하부 전극을 형성한다. 단계 808 는 비대칭 영역을 가지는, 하부 전극을 오버레이하는 CMR 메모리 필름을 형성한다. 단계 810 은 CMR 필름을 오버레이하는, 하부 전극 영역 보다 작은 영역을 가지는 상부 전극을 형성한다. 단계 806, 808, 및 810 은 도 7 의 설명부에서 더 상세히 설명한다.
도 9 는 바이폴라 펄스 및 유니폴라 펄스를 이용하여 비대칭 영역 메모리 셀을 프로그래밍하는 본 발명의 방법을 나타내는 흐름도이다. 이 방법은 단계 900 에서 개시한다. 단계 902 는 메모리 셀의 상부 전극에 제 1 극성을 가지는 제 1 전압 펄스를 인가한다. 아래에 설명한 바와 같이, 제 1 펄스는 비교적 좁다. 단계 904 는, 제 1 펄스에 응답하여, 비대칭 영역의 거대 자기저항 (CMR) 메모리 필름에서 낮은 저항을 생성한다. 단계 906 은 제 1 극성과 반대인 제 2 극성을 가진 제 2 (좁은) 전압 펄스를 메모리 셀의 상부 전극에 인가한다. 단계 908 은, 제 2 펄스에 응답하여, 비대칭 영역 CMR 메모리 필름에 높은 저항을 생성한다. 단계 910 은 제 2 펄스와 동일한 극성, 및 1 ㎲ 보다 큰 펄스폭을 가지는 제 3 펄스를 인가한다. 단계 912 는 제 3 펄스에 응답하여, CMR 메모리 필름에 낮은 저항을 생성한다.
제 1 펄스에 응답하여 CMR 메모리 필름에 낮은 저항을 생성하는 단계 (단계 904) 는 비대칭 영역 CMR 메모리 필름의 좁은 영역 부분에 낮은 저항을 생성하는 단계를 포함한다. 일부 양태들에서, CMR 메모리 필름에 생성되는 낮은 저항은 1000 내지 10k 오옴의 범위를 가진다. CMR 메모리 필름에서 높은 저항을 생성하는 단계 (단계 908) 는 비대칭 영역 CMR 메모리 필름의 좁은 영역 부분에 높은 저항을 생성하는 단계를 포함한다. CMR 메모리 필름에 생성된 높은 저항은 100k 내지 10 M 오옴 범위를 가진다.
일부 양태들에서, 제 1 극성을 가진 제 1 펄스를 메모리 셀의 상부 전극에 인가하는 단계 (단계 902) 는 5 내지 500 나노초의 범위의 폭을 가지는 전압 펄스를 인가하는 단계를 포함한다. 제 2 극성을 가진 제 2 펄스를 메모리 셀의 상부 전극에 인가하는 단계 (단계 906) 는 5 내지 500 ns 범위의 폭을 가지는 전압 펄스를 인가하는 단계를 포함한다.
CMR 필름이 50 내지 350 나노미터 범위의 두께를 가진다고 가정하면, 단계 902 는 2 내지 6 볼트 범위의 전압 진폭을 가지는 제 1 펄스를 인가하며, 단계 906 은 2 내지 6 볼트 범위의 전압 진폭을 가지는 제 2 펄스를 인가한다.
일부 양태들에서, 제 1 펄스에 응답하여 비대칭 영역의 CMR 메모리 필름의 좁은 영역 부분에 낮은 저항을 생성하는 단계 (단계 904) 는, CMR 메모리 필름의 좁은 영역 부분에서의 제 1 전계, 및 CMR 메모리 필름의 넓은 영역 부분에서의 제 1 전계보다 작은 전계 세기를 가지는 제 2 전계에 응답하여 낮은 저항을 생성하는 단계를 포함한다. 제 1 및 제 2 전계는 동일한 극성을 가진다. 또한, 비대 칭 영역 CMR 메모리 필름의 좁은 영역 부분에서 높은 저항을 생성하는 단계 (단계 908) 는 CMR 메모리 필름의 좁은 영역 부분에서의 제 1 전계와 극성이 반대인 제 3 전계, 및 CMR 메모리 필름의 넓은 영역 부분에서의 제 3 전계 보다 전계 세기가 제 4 전계에 응답하여 높은 저항을 생성하는 단계를 포함한다. 제 3 및 제 4 전계는 동일한 극성을 가진다.
예로서, 단계 902 는 양극성 펄스를 인가하고, 단계 904 는 상부 전극에 인접한 좁은 영역 부분에 낮은 저항을 생성한다. 이 예는 메모리 셀이 도 2 에 나타낸 메모리 셀로서 구성되어 있다고 가정한다. 이 예에 이어서, 단계 906 은 음극성 펄스를 인가한다. 그 후, 비대칭 영역 CMR 메모리 필름의 좁은 영역 부분에 높은 저항을 생성하는 단계 (단계 908) 는 상부 전극에 인접한 좁은 영역 부분에 높은 저항을 생성한다. 이 예에서 언급된 펄스 극성들은, 만일 상부 전극과 그 상부 전극에 인접한 CMR 필름 영역이 하부 전극 보다 더 넓은 경우에, 반전된다(비대칭이 반전됨).
비대칭 영역 메모리 셀, 대응하는 RRAM 구조, 프로그래밍 절차, 및 제조 프로세스를 제공하였다. 폭, 두께와 같은 특정한 세부사항들 및 재료들은 본 발명을 예시하기 위하여 사용하였다. 그러나, 본 발명은 이러한 예들만으로 한정되지 않는다. 당업자는 본 발명의 예 및 실시형태들을 다르게 할 수도 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 바이폴라 펄스 프로그래밍 프로세스를 이용하여 신뢰성 있게 프로그래밍될 수 있는 CMR 메모리 장치 구조를 제공 할 수 있다.

Claims (34)

  1. 하나의 영역을 갖는 하부 전극을 형성하는 단계;
    비대칭 영역을 가지며 상기 하부 전극을 오버레이하는 거대 자기저항 (CMR) 메모리 필름을 형성하는 단계; 및
    상기 CMR 메모리 필름을 오버레이하며 하부 전극 영역 보다 작은 영역을 가지는 상부 전극을 형성하는 단계를 포함하는, 비대칭 영역 메모리 셀의 형성 방법.
  2. 제 1 항에 있어서,
    비대칭 영역을 가진 CMR 메모리 필름을 형성하는 단계는,
    상기 상부 전극에 인접하는 제 1 영역, 및 상기 하부 전극에 인접하고 상기 제 1 영역보다 큰 제 2 영역을 가진 CMR 메모리 필름을 형성하는 단계를 포함하는, 비대칭 영역 메모리 셀의 형성 방법.
  3. 제 2 항에 있어서,
    비대칭 영역을 가진 CMR 메모리 필름을 형성하는 단계는, 상기 상부 전극 영역과 대략 동일한, CMR 메모리 필름의 제 1 영역을 형성하는 단계를 포함하는, 비대칭 영역 메모리 셀의 형성 방법.
  4. 제 3 항에 있어서,
    비대칭 영역을 가진 CMR 메모리 필름을 형성하는 단계는, 상기 하부 전극 영역 보다 작은, CMR 메모리 필름의 제 2 영역을 형성하는 단계를 포함하는, 비대칭 영역 메모리 셀의 형성 방법.
  5. 제 4 항에 있어서,
    하부 전극층을 등방적으로 막형성하는 단계;
    상기 하부 전극층을 오버레이하는, 제 1 두께를 가진 CMR 메모리 필름층을 등방적으로 막형성하는 단계; 및
    상기 CMR 메모리 필름층을 오버레이하는, 상부 전극층을 등방적으로 막형성하는 단계를 더 포함하며,
    상부 전극 영역 및 CMR 메모리 필름의 제 1 영역을 형성하는 단계는 상부 전극층과 CMR 메모리 필름층의 제 2 두께 부분을 에칭하는 단계를 포함하는, 비대칭 영역 메모리 셀의 형성 방법.
  6. 제 5 항에 있어서,
    상부 전극과 상기 CMR 메모리 필름의 제 2 두께 부분에 인접하는 측벽 절연체들의 제 1 세트를 형성하는 단계를 더 포함하며,
    CMR 메모리 필름의 제 2 영역을 형성하는 단계는, CMR 메모리 필름층의 나머지 부분을 에칭하는 단계; 측벽 절연체들의 제 1 세트 아래에 있는 CMR 메모리 필름의 제 2 영역의 제 3 두께 부분을 잔존시키는 단계를 포함하며,
    제 3 두께는 제 1 두께에서 제 2 두께를 감산한 값과 동일한, 비대칭 영역 메모리 셀의 형성 방법.
  7. 제 6 항에 있어서,
    측벽 절연체들의 제 1 세트를 오버레이하며 상기 CMR 메모리 필름의 제 3 두께 부분에 인접하는 측벽 절연체들의 제 2 세트를 형성하는 단계를 더 포함하며,
    하나의 영역을 가진 하부 전극을 형성하는 단계는 상기 하부 전극층을 에칭하는 단계, 측벽 절연체들의 제 1 및 제 2 세트 아래에 있는 하부 전극 영역을 잔존시키는 단계를 포함하는, 비대칭 영역 메모리 셀의 형성 방법.
  8. 제 6 항에 있어서,
    상기 CMR 메모리 필름의 제 2 영역의 제 3 두께 부분을 잔존시키는 단계는 제 1 두께의 20 내지 80% 범위의 제 3 두께를 잔존시키는는 단계를 포함하는, 비대칭 영역 메모리 셀의 형성 방법.
  9. 제 7 항에 있어서,
    상부 전극과 상기 CMR 메모리 필름의 제 2 두께 부분에 인접하는 측벽 절연체들의 제 1 세트를 형성하는 단계는, 실리콘 질화물 및 알루미늄 산화물을 포함하는 군에서 선택되는 재료로 50 내지 200 나노미터 (nm) 범위의 두께를 가진 측벽 절연체들을 형성하는 단계를 포함하는, 비대칭 영역 메모리 셀의 형성 방법.
  10. 제 9 항에 있어서,
    측벽들의 제 1 세트를 오버레이하며 상기 CMR 메모리 필름의 제 3 두께 부분에 인접하는 측벽 절연체들의 제 2 세트를 형성하는 단계는, 실리콘 질화물과 알루미늄 산화물을 포함하는 군에서 선택되는 재료로 20 내지 100 nm 의 범위의 두께를 가지는 측벽 절연체들을 형성하는 단계를 포함하는, 비대칭 영역 메모리 셀의 형성 방법.
  11. 제 1 항에 있어서,
    하부 전극을 형성하는 단계는, TiN/Ti 화합물, Pt/TiN/Ti 화합물, In/TiN/Ti 화합물, PtRhOx 화합물 및 PtIrOx 화합물을 포함하는 군에서 선택되는 재료로 전극을 형성하는 단계를 포함하며,
    상부 전극을 형성하는 단계는 TiN 화합물, TiN/Pt 화합물, TiN/In 화합물, PtRhOx 화합물, 및 PtIrOx 화합물을 포함하는 군에서 선택되는 재료로 전극을 형성하는 단계를 포함하는, 비대칭 영역 메모리 셀의 형성 방법.
  12. 제 1 항에 있어서,
    상기 하부 전극을 오버레이하는 CMR 메모리 필름을 형성하는 단계는 Pr0.3Ca0.7MnO3(PCMO) 메모리 필름을 형성하는 단계를 포함하는, 비대칭 영역 메모리 셀의 형성 방법.
  13. 제 1 항에 있어서,
    비대칭 영역을 가지며 하부 전극을 오버레이하는 CMR 메모리 필름을 형성하는 단계는, CMR 메모리 필름의 제 1 두께를 50 내지 350 나노미터 범위로 형성하는 단계를 포함하는, 비대칭 영역 메모리 셀의 형성 방법.
  14. RRAM 비대칭 영역 메모리 셀을 형성하는 방법으로서,
    소스 활성 영역과 드레인 활성 영역을 가지는 CMOS 트랜지스터를 형성하는 단계;
    트랜지스터 활성 영역에 금속 레벨간 상호접속부를 형성하는 단계;
    상기 금속 레벨간 상호접속부를 오버레이하는 영역을 가지는 하부 전극을 형성하는 단계;
    비대칭 영역을 가지며 하부 전극을 오버레이하는 거대 자기저항 (CMR) 메모리 필름을 형성하는 단계; 및
    상기 CMR 메모리 필름을 오버레이하며 상기 하부 전극 영역보다 작은 영역을 가지는 상부 전극을 형성하는 단계를 포함하는, RRAM 비대칭 영역 메모리 셀의 형성 방법.
  15. 바이폴라 펄스 및 유니폴라 펄스를 이용하여 비대칭 영역 메모리 셀을 프로 그래밍하는 방법으로서,
    제 1 극성을 가진 제 1 전압 펄스를 메모리 셀 상부 전극에 인가하는 단계;
    상기 제 1 펄스에 응답하여, 비대칭영역 거대 자기저항 (CMR) 메모리 필름에 낮은 저항을 생성하는 단계;
    상기 제 1 극성과 반대인 제 2 극성을 가진 제 2 전압 펄스를 상기 메모리 셀 상부 전극에 인가하는 단계;
    상기 제 2 펄스에 응답하여, 상기 비대칭 영역 CMR 메모리 필름에 높은 저항을 생성하는 단계;
    제 2 펄스와 동일한 극성, 및 1 ㎲ 보다 큰 펄스 폭을 가지는 제 3 펄스를 인가하는 단계; 및
    제 3 펄스에 응답하여, 상기 CMR 메모리 필름에 낮은 저항을 생성하는 단계를 포함하는, 비대칭 영역 메모리 셀의 프로그래밍 방법.
  16. 제 15 항에 있어서,
    상기 제 1 펄스에 응답하여 상기 CMR 메모리 필름에 낮은 저항을 생성하는 단계는, 비대칭 영역 CMR 메모리 필름의 좁은 영역 부분에 낮은 저항을 생성하는 단계를 포함하며,
    상기 제 2 펄스에 응답하여 CMR 메모리 필름에 높은 저항을 생성하는 단계는, 상기 비대칭 영역 CMR 메모리 필름의 좁은 영역 부분에 높은 저항을 생성하는 단계를 포함하는, 비대칭 영역 메모리 셀의 프로그래밍 방법.
  17. 제 16 항에 있어서,
    상기 제 1 펄스에 응답하여 상기 CMR 메모리 필름에 낮은 저항을 생성하는 단계는, 저항을 1000 내지 10k 오옴 범위로 생성하는 단계를 포함하며;
    상기 제 2 펄스에 응답하여 상기 CMR 메모리 필름에 높은 저항을 생성하는 단계는, 저항을 100k 내지 10M 오옴 범위로 생성하는 단계를 포함하는, 비대칭 영역 메모리 셀의 프로그래밍 방법.
  18. 제 17 항에 있어서,
    상기 메모리 셀 상부 전극에 제 1 극성을 가진 제 1 펄스를 인가하는 단계는, 5 내지 500 나노초 (ns) 범위의 폭을 가진 전압 펄스를 인가하는 단계를 포함하며,
    제 2 극성을 가진 제 2 펄스를 메모리 셀 상부 전극에 인가하는 단계는, 5 내지 500 ns 범위의 폭을 가진 전압 펄스를 인가하는 단계를 포함하는, 비대칭 영역 메모리 셀의 프로그래밍 방법.
  19. 제 18 항에 있어서,
    상기 CMR 메모리 필름은 50 내지 350 나노미터 범위의 두께를 가지며,
    제 1 극성을 가진 제 1 펄스를 메모리 셀 상부 전극에 인가하는 단계는, 2 내지 6 볼트 범위의 전압 진폭을 갖는 펄스를 인가하는 단계를 포함하며;
    제 2 극성을 가진 제 2 펄스를 메모리 셀 상부 전극에 인가하는 단계는, 2 내지 6 볼트 범위의 전압 진폭을 가진 펄스를 인가하는 단계를 포함하는, 비대칭 영역 메모리 셀의 프로그래밍 방법.
  20. 제 16 항에 있어서,
    제 1 펄스에 응답하여 비대칭 영역 CMR 메모리 필름의 좁은 영역 부분에 낮은 저항을 생성하는 단계는, 상기 CMR 메모리 필름의 좁은 영역 부분에서의 제 1 전계, 및 상기 CMR 메모리 필름의 넓은 영역 부분에서의 제 1 전계 보다 작은 전계 세기를 가진 제 2 전계에 응답하여 낮은 저항을 생성하는 단계를 포함하며,
    상기 제 2 펄스에 응답하여 비대칭 영역 CMR 메모리 필름의 좁은 영역 부분에 높은 저항을 생성하는 단계는, CMR 메모리 필름의 좁은 영역 부분에서의 제 1 전계와 극성이 반대인 제 3 전계, 및 CMR 메모리 필름의 넓은 영역 부분에서의 제 3 전계보다 작은 전계 세기를 가진 제 4 전계에 응답하여 높은 저항을 생성하는 단계를 포함하는, 비대칭 영역 메모리 셀의 프로그래밍 방법.
  21. 제 16 항에 있어서,
    제 1 극성을 가진 제 1 펄스를 메모리 셀 상부 전극에 인가하는 단계는, 양극성 펄스를 인가하는 단계를 포함하며,
    상기 비대칭 영역 CMR 메모리 필름의 좁은 영역 부분에 낮은 저항을 생성하는 단계는, 상부 전극에 인접하는 좁은 영역 부분에 낮은 저항을 생성하는 단계를 포함하며,
    제 2 극성을 가진 제 2 펄스를 메모리 셀 상부 전극에 인가하는 단계는, 음극성 펄스를 인가하는 단계를 포함하며,
    상기 비대칭 영역 CMR 메모리 필름의 좁은 영역 부분에 높은 저항을 생성하는 단계는, 상기 상부 전극에 인접하는 좁은 영역 부분에 높은 저항을 생성하는 단계를 포함하는, 비대칭 영역 메모리 셀의 프로그래밍 방법.
  22. 하나의 영역을 가지는 하부 전극:
    비대칭 영역을 가지며 상기 하부 전극을 오버레이하는 거대 자기저항 (CMR) 메모리 필름; 및
    상기 CMR 메모리 필름을 오버레이하며 상기 하부 전극 영역보다 작은 영역을 가지는 상부 전극을 구비하는, 비대칭 영역 메모리 셀
  23. 제 22 항에 있어서,
    CMR 메모리 필름은 상부 전극에 인접한 제 1 영역, 및 상기 하부 전극에 인접하고, 제 1 영역보다 큰 제 2 영역을 가지는, 비대칭 영역 메모리 셀.
  24. 제 23 항에 있어서,
    상기 CMR 메모리 필름의 제 1 영역은 상부 전극 영역과 대략 동일한, 비대칭 영역 메모리 셀.
  25. 제 24 항에 있어서,
    상기 CMR 메모리 필름의 제 2 영역은 상기 하부 전극 영역 보다 작은, 비대칭 영역 메모리 셀.
  26. 제 25 항에 있어서,
    상기 CMR 메모리 필름은 전체 두께로서의 제 1 두께, 제 1 영역을 가진 제 2 두께 부분, 및 상기 제 2 두께 부분 아래에 있는, 제 2 영역을 가진 제 3 두께 부분을 가지며,
    상기 제 3 두께는 제 1 두께에서 제 2 두께를 감산한 값과 동일한, 비대칭 영역 메모리 셀.
  27. 제 26 항에 있어서,
    상부 전극 및 CMR 메모리 필름의 제 2 두께 부분에 인접한 측벽 절연체들의 제 1 세트; 및
    측벽 절연체들의 제 1 세트를 오버레이하며 상기 CMR 메모리 필름의 제 3 두께 부분에 인접하는 측벽 절연체들의 제 2 세트를 더 구비하는, 비대칭 영역 메모리 셀.
  28. 제 27 항에 있어서,
    상기 CMR 메모리 필름의 제 3 두께는 제 1 두께의 20 내지 80% 범위인, 비대칭 영역 메모리 셀.
  29. 제 26 항에 있어서,
    상기 CMR 메모리 필름의 제 1 두께는 50 내지 350 나노미터 범위인, 비대칭 영역 메모리 셀.
  30. 제 27 항에 있어서,
    측벽 절연체들의 제 1 세트는 실리콘 질화물과 알루미늄 산화물을 포함하는 군에서 선택되는 재료로 형성되며, 각 측벽은 50 내지 200 나노미터 (nm) 범위의 두께를 가지는, 비대칭 영역 메모리 셀.
  31. 제 30 항에 있어서,
    측벽 절연체들의 제 2 세트는 실리콘 질화물과 알루미늄 산화물을 포함하는 군에서 선택되는 재료로 형성되며, 각 측벽은 20 내지 100 nm 범위의 두께를 가지는, 비대칭 영역 메모리 셀.
  32. 제 22 항에 있어서,
    상기 하부 전극은 TiN/Ti 화합물, Pt/TiN/Ti 화합물, In/TiN/Ti 화합물, PtRhOx 화합물, 및 PtIrOx 화합물을 포함하는 군에서 선택되는 재료로 형성되며,
    상기 상부 전극은 TiN 화합물, TiN/Pt 화합물, TiN/In 화합물, PtRhOx 화합물, 및 PtIrOx 화합물을 포함하는 군에서 선택되는 재료로 형성되는, 비대칭 영역 메모리 셀.
  33. 제 22 항에 있어서,
    상기 CMR 메모리 필름은 Pr0.3Ca0.7MnO3(PCMO) 로 형성되는, 비대칭 영역 메모리 셀.
  34. 소스 활성 영역과 드레인 활성 영역을 가지는 CMOS 트랜지스터;
    트랜지스터 활성 영역을 오버레이하는 금속 레벨간 상호접속부;
    상기 금속 레벨간 상호접속부를 오버레이하며 하나의 영역을 가진 하부 전극;
    비대칭 영역을 가지며 하부 전극을 오버레이하는 거대 자기저항 (CMR) 메모리 필름; 및
    상기 CMR 메모리 필름을 오버레이하며 하부 전극 영역보다 작은 영역을 가지는 상부 전극을 구비하는, RRAM 비대칭 영역 메모리 셀.
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