JP2005175461A - 非対称面積メモリセル - Google Patents

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Abstract

【課題】非対称面積メモリセルおよび非対称面積メモリセルを製造する方法が提供される。
【解決手段】本発明の方法は、ある面積を有する下部電極１０２を形成する工程と、下部電極の上に、非対称面積を有するＣＭＲメモリ膜１０６を形成する工程と、ＣＭＲ膜の上に、下部電極面積よりも狭い面積を有する上部電極１１０を形成する工程とを包含する。ある局面において、ＣＭＲ膜は、上部電極に隣接する第１の面積と、第１の面積よりも大きい、下部電極に隣接する第２の面積とを有する。代表的には、ＣＭＲ膜の第１の面積は、上部電極面積にほぼ等しいが、ＣＭＲ膜の第２の面積は、下部電極面積よりも狭くなり得る。
【選択図】図２

Description

本発明は、概して、不揮発性メモリアレイ用の薄膜抵抗メモリデバイスに関し、より具体的には、非対称な面積を有するバイポーラプログラマブルメモリセルに関する。
従来技術の抵抗器ランダムアクセスメモリ（ＲＲＡＭ）は、超巨大磁気抵抗（ＣＭＲ）メモリ膜、代表的には、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）タイプのＣＭＲ材料から製造される。ＣＭＲ材料は、不揮発性の性質を持っていると言える。なぜなら、ＣＭＲ材料の抵抗は、ほとんどの状況下で一定を維持するからである。しかし、高い電界によってＣＭＲ材料に電流が流れる場合、ＣＭＲの抵抗に変化が起き得る。狭いパルスプログラミングの間、電極の近傍のメモリ抵抗器の抵抗率は変化する。実験データは、カソード近傍のＣＭＲ材料の抵抗率は増大し、アノード近傍のＣＭＲ材料の抵抗率は低減することを示す。消去プロセスの間、パルス極性は反転する。すなわち、カソードとアノードとの名称は逆転する。その後、カソード近傍の材料の抵抗率は低減し、アノード近傍の抵抗率は増大する。
図１は、対称性ＣＭＲ膜メモリセル（従来技術）の図である。このデバイスは、ＣＭＲ膜の厚みの断面が全体にわたって同じ面積なので、対称性と呼ばれる。メモリセルは、正または負の狭いパルスのいずれかを用いて、高抵抗状態に書き込まれ得、長い幅の電気パルスを用いて低抵抗状態にリセットされ得る。他のメモリセル（図示せず）は、狭い負のパルスおよび狭い正のパルスを用いて、それぞれ、高抵抗状態に書き込まれ得、低抵抗状態に消去され得る。１つのタイプのプログラミングのみを行うメモリデバイスは、バイポーラまたはユニポーラのいずれであっても、必然的に用途が限定されており、システム仕様および利用可能な電源に依存する。
従って、用いられるＣＭＲメモリセルのタイプに依存して、あるシステムはバイポーラプログラミング用に設計され、他のシステムはユニポーラプログラミング用に設計される。このメモリセルの設計における不確実性は、製造コストを必然的に増大させる。一部のＣＭＲ膜メモリセル設計は、ＲＲＡＭ抵抗器の厚みに沿って膜の組成を操作することによって、バイポーラプログラマブルにされる。メモリセルサイズが低減するにつれて、メモリ抵抗器薄膜の厚みも低減する。しかし、ＣＭＲ膜の厚みは、制御が困難な変数となり得る。
ＣＭＲメモリセルが、ユニポーラパルスだけでなく、バイポーラを用いてプログラムされることができれば有用である。
バイポーラまたはユニポーラプログラミングのいずれかを行なうＣＭＲメモリセルを製造するプロセスが、ますます小さくなるフィーチャサイズを用いるプロセスのために拡大縮小可能になることができれば有用である。
本発明は、バイポーラパルスプログラミングプロセスを用いて、高い信頼性でプログラミングされ得るＣＭＲメモリデバイス構造を提供する。あるいは、デバイスは、ユニポーラパルスプログラミングプロセスを用いてプログラミングされ得る。プログラミングにおけるフレキシビリティは、このデバイス独自の非対称面積設計の結果である。
従って、非対称面積メモリセルを形成する方法が提供される。この方法は、ある面積を有する下部電極を形成する工程と、下部電極の上に、非対称面積を有するＣＭＲメモリ膜を形成する工程と、ＣＭＲ膜の上に、下部電極面積よりも狭い面積を有する上部電極を形成する工程とを包含する。ある局面において、ＣＭＲ膜は、上部電極に隣接する第１の面積と、第１の面積よりも大きい、下部電極に隣接する第２の面積とを有する。代表的には、ＣＭＲ膜の第１の面積は、上部電極面積にほぼ等しいが、ＣＭＲ膜の第２の面積は、下部電極面積よりも狭くなり得る。
より具体的には、この方法は、下部電極層を等方的に堆積する工程と、該下部電極層の上に、第１の厚みを有するＣＭＲ膜層を等方的に堆積する工程と、該ＣＭＲ膜層の上に上部電極層を等方的に堆積する工程とを包含する。その後、該上部電極層および該ＣＭＲ膜層の第２の厚み部分がエッチングされて、前記上部電極面積および前記ＣＭＲ膜の第１の面積が形成される。前記上部電極および前記ＣＭＲ膜の第２の厚み部分に隣接して、第１のセットの側壁絶縁体が形成される。その後、ＣＭＲ膜の第２の面積は、該第１のセットの側壁絶縁体の下に、該ＣＭＲ膜の第２の面積の第３の厚み部分を残して、該ＣＭＲ膜層の残りの部分をエッチングすることによって形成される。該第３の厚みは、前記第１の厚みから該第２の厚みを引いたものに等しい。第２のセットの側壁絶縁体は、第１のセットの側壁絶縁体を覆って形成され、CMR膜の第３の厚みの部分に隣接する。その後、該第１および第２のセットの側壁絶縁体の下にある下部電極層を残して下部電極層をエッチングする。
本発明による非対称面積メモリセルを形成する方法は、ある面積を有する下部電極を形成する工程と、該下部電極の上に、非対称面積を有する超巨大磁気抵抗（ＣＭＲ）メモリ膜を形成する工程と、該ＣＭＲ膜の上に、該下部電極面積よりも狭い面積を有する上部電極を形成する工程とを包含し、それにより上記目的が達成される。
非対称面積を有するＣＭＲ膜を形成する工程は、前記上部電極に隣接する第１の面積と、該第１の面積よりも大きい、前記下部電極に隣接する第２の面積とを有するＣＭＲ膜を形成する工程を含んでもよい。
非対称面積を有するＣＭＲ膜を形成する工程は、前記上部電極面積にほぼ等しいＣＭＲ膜の第１の面積を形成する工程を含んでもよい。
非対称面積を有するＣＭＲ膜を形成する工程は、前記下部電極面積よりも狭いＣＭＲ膜の第２の面積を形成する工程を含んでもよい。
下部電極層を等方的に堆積する工程と、該下部電極層の上に、第１の厚みを有するＣＭＲ膜層を等方的に堆積する工程と、該ＣＭＲ膜層の上に上部電極層を等方的に堆積する工程とをさらに包含する方法であって、前記上部電極面積および前記ＣＭＲ膜の第１の面積を形成する工程は、該上部電極層および該ＣＭＲ膜層の第２の厚み部分をエッチングする工程を含んでもよい。
前記上部電極および前記ＣＭＲ膜の第２の厚み部分に隣接して、第１のセットの側壁絶縁体を形成する工程をさらに包含する方法であって、ＣＭＲ膜の第２の面積を形成する工程は、該第１のセットの側壁絶縁体の下に、該ＣＭＲ膜の第２の面積の第３の厚み部分を残して、該ＣＭＲ膜層の残りの部分をエッチングする工程を含み、該第３の厚みは、前記第１の厚みから該第２の厚みを引いたものであってもよい。
前記第１のセットの側壁絶縁体の上に、前記ＣＭＲ膜の第３の厚み部分に隣接して、第２のセットの側壁絶縁体を形成する工程をさらに包含する方法であって、ある面積を有する下部電極を形成する工程は、該第１および第２のセットの側壁絶縁体の下の下部電極を残して、前記下部電極層をエッチングする工程を含んでもよい。
前記ＣＭＲ膜の第２の面積を残す工程は、前記第１の厚みの２０〜８０％の範囲内の第３の厚みを残す工程を含んでもよい。
前記上部電極および前記ＣＭＲ膜の第２の厚み部分に隣接して、第１のセットの側壁絶縁体を形成する工程は、窒化シリコンおよび酸化アルミニウムの群から選択される材料から、５０〜２００ナノメートル（ｎｍ）の範囲内の厚さを有する、側壁絶縁体を形成する工程を含んでもよい。
前記第１のセットの側壁絶縁体の上に、前記ＣＭＲ膜の第３の厚み部分に隣接して、第２のセットの側壁絶縁体を形成する工程は、窒化シリコンおよび酸化アルミニウムの群から選択される材料から、２０〜１００ｎｍの範囲内の厚さを有する、側壁絶縁体を形成する工程を含んでもよい。
下部電極を形成する工程は、ＴｉＮ／Ｔｉ、Ｐｔ／ＴｉＮ／Ｔｉ、Ｉｎ／ＴｉＮ／Ｔｉ、ＰｔＲｈＯｘ化合物、または、ＰｔＩｒＯｘ化合物を含む群から選択される材料から電極を形成する工程を含み、上部電極を形成する工程は、ＴｉＮ、ＴｉＮ／Ｐｔ、ＴｉＮ／Ｉｎ、ＰｔＲｈＯｘ、または、ＰｔＩｒＯｘ化合物を含む群から選択される材料から電極を形成する工程を含んでもよい。
前記下部電極の上にＣＭＲメモリ膜を形成する工程は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）メモリ膜を形成する工程を含んでもよい。
前記下部電極の上に、非対称面積を有するＣＭＲメモリ膜を形成する工程は、５０〜３５０ナノメートルの範囲内のＣＭＲ膜の第１の厚みを形成する工程を含んでもよい。
本発明による方法は、ＲＲＡＭ非対称メモリセルを形成する方法であって、ソースおよびゲートアクティブ領域を有するＣＭＯＳトランジスタを形成する工程と、トランジスタアクティブ領域への金属中間相互接続を形成する工程と、該中間相互接続の上に、ある面積を有する下部電極を形成する工程と、該下部電極の上に、非対称面積を有する超巨大磁気抵抗（ＣＭＲ）メモリ膜を形成する工程と、該ＣＭＲ膜の上に、該下部電極面積よりも狭い面積を有する上部電極を形成する工程とを包含し、それにより上記目的を達成する。
本発明による方法は、バイポーラおよびユニポーラパルスを用いて非対称面積メモリセルをプログラミングする方法であって、第１の極性を有する第１の電圧パルスをメモリセル上部電極に印加する工程と、該第１のパルスに応じて、非対称面積超巨大磁気抵抗（ＣＭＲ）メモリ膜において抵抗を低くする工程と、第１の極性と反対の第２の極性を有する第２の電圧パルスを該メモリセル上部電極に印加する工程と、該第２のパルスに応じて、非対称面積ＣＭＲメモリ膜において抵抗を高くする工程と、該第２のパルスと同じ極性を有し、１マイクロ秒よりも大きいパルス幅を有する第３のパルスを印加する工程と、該第３のパルスに応じて、ＣＭＲメモリ膜において抵抗を低くする工程とを包含し、それにより上記目的が達成される。
前記第１のパルスに応じて、非対称面積ＣＭＲメモリ膜において抵抗を低くする工程は、該非対称ＣＭＲメモリ膜の狭い面積の領域において抵抗を低くする工程を含み、前記第２のパルスに応じて、ＣＭＲメモリ膜において抵抗を高くする工程は、該非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗を高くする工程を含んでもよい。
前記第１のパルスに応じて、ＣＭＲメモリ膜において抵抗を低くする工程は、１０００〜１０ｋオームの範囲内の抵抗にする工程を含み、前記第２のパルスに応じて、非対称面積ＣＭＲメモリ膜において抵抗を高くする工程は、１００ｋ〜１０Ｍオームの範囲内にある抵抗にする工程を含んでもよい。
第１の極性を有する第１の電圧パルスを前記メモリセル上部電極に印加する工程は、５〜５００ナノ秒（ｎｓ）の範囲内の幅を有する電圧パルスを印加する工程を含み、第２の極性を有する第２の電圧パルスを該メモリセル上部電極に印加する工程は、５〜５００ｎｓの範囲内の幅を有する電圧パルスを印加する工程を含んでもよい。
前記ＣＭＲ膜は５０〜３５０ナノメートルの範囲内の厚みを有し、第１の極性を有する第１の電圧パルスを前記メモリセル上部電極に印加する工程は、２〜６ボルトの範囲内の電圧振幅を有するパルスを印加する工程を含み、第２の極性を有する第２の電圧パルスを該メモリセル上部電極に印加する工程は、２〜６ボルトの範囲内の電圧振幅を有するパルスを印加する工程を含んでもよい。
前記第１のパルスに応じて、前記非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗を低くする工程は、該ＣＭＲメモリ膜の狭い面積の領域における第１の電界と、該ＣＭＲメモリ膜の広い面積の領域における、該第１の電界よりも電界強度が低い第２の電界とに応じて、抵抗を低くする工程を含み、前記第２のパルスに応じて、該非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗を高くする工程は、該ＣＭＲメモリ膜の狭い面積の領域における、第１の電界と反対の極性を有する第３の電界と、該ＣＭＲメモリ膜の広い面積の領域における、該第３の電界よりも電界強度が低い第４の電界とに応じて、抵抗を高くする工程を含んでもよい。
第１の極性を有する第１の電圧パルスを前記メモリセル上部電極に印加する工程は、正の極性パルスを印加する工程を含み、前記非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗を低くする工程は、該上部電極に隣接する狭い面積の領域において抵抗を低くする工程を含み、第２の極性を有する第２の電圧パルスを該メモリセル上部電極に印加する工程は、負の極性パルスを印加する工程を含み、該非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗を高くする工程は、該上部電極に隣接する狭い面積の領域において抵抗を高くする工程を含んでもよい。
本発明による非対称メモリセルは、ある面積を有する下部電極と、該下部電極の上にあり、非対称面積を有する超巨大磁気抵抗（ＣＭＲ）メモリ膜と、該ＣＭＲ膜の上にあり、該下部電極面積よりも狭い面積を有する上部電極とを含み、それにより上記目的が達成される。
ＣＭＲ膜は、前記上部電極に隣接する第１の面積と、該第１の面積よりも大きい、前記下部電極に隣接する第２の面積とを有してもよい。
前記ＣＭＲ膜の第１の面積は、前記上部電極面積にほぼ等しくてもよい。
前記ＣＭＲ膜の第２の面積は、前記下部電極面積よりも狭くてもよい。
前記ＣＭＲメモリ膜は、全体的な第１の厚みと、第１の面積を有する第２の厚み部分と、該第２の厚みの下に、第２の面積の第３の厚み部分とを有し、該第３の厚みは、該第１の厚みから該第２の厚みを引いたものに等しくてもよい。
前記上部電極および前記ＣＭＲ膜の第２の厚み部分に隣接する、第１のセットの側壁絶縁体と、該第１のセットの側壁絶縁体の上に、前記ＣＭＲ膜の第３の厚み部分に隣接する、第２のセットの側壁絶縁体とをさらに含んでもよい。
前記ＣＭＲ膜の第３の厚みは、前記第１の厚みの２０〜８０％の範囲内であってもよい。
前記ＣＭＲ膜の第１の厚みは、５０〜３５０ナノメートルの範囲内であってもよい。
前記第１のセットの側壁絶縁体は、窒化シリコンおよび酸化アルミニウムの群から選択される材料から形成され、各側壁絶縁体は、５０〜２００ナノメートル（ｎｍ）の範囲内の厚さを有してもよい。
前記第２のセットの側壁絶縁体は、窒化シリコンおよび酸化アルミニウムの群から選択される材料から形成され、各側壁絶縁体は、２０〜１００ｎｍの範囲内の厚さを有してもよい。
前記下部電極は、ＴｉＮ／Ｔｉ、Ｐｔ／ＴｉＮ／Ｔｉ、Ｉｎ／ＴｉＮ／Ｔｉ、ＰｔＲｈＯｘ化合物、または、ＰｔＩｒＯｘ化合物を含む群から選択される材料から形成され、前記上部電極は、ＴｉＮ、ＴｉＮ／Ｐｔ、ＴｉＮ／Ｉｎ、ＰｔＲｈＯｘ、または、ＰｔＩｒＯｘ化合物を含む群から選択される材料から電極を形成されてもよい。
前記ＣＭＲメモリ膜は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）から形成されてもよい。
本発明によるＲＲＡＭ非対称面積メモリセルは、ソースおよびゲートアクティブ領域を有するＣＭＯＳトランジスタと、トランジスタアクティブ領域の上の金属中間相互接続と、該中間相互接続の上のある面積を有する下部電極と、該下部電極の上の、非対称面積を有する超巨大磁気抵抗（ＣＭＲ）メモリ膜と、該ＣＭＲ膜の上の、該下部電極面積よりも狭い面積を有する上部電極とを含み、それにより上記目的が達成される。
上記の方法、バイポーラまたはユニポーラパルスのいずれかを用いて非対称面積メモリセルをプログラミングする方法、非対称面積メモリセルデバイス、および非対称面積ＲＲＡＭのさらなる細部は、以下に提供される。
図２は、本発明の非対称面積メモリセルを示す図である。非対称面積メモリセル１００は、面積１０４を有する下部電極１０２（ＢＥ）を含む。下部電極１０２の上には、非対称面積１０８を有する超巨大磁気抵抗（ＣＭＲ）メモリ膜１０６がある。ＣＭＲ膜１０６の上には、上部電極１１０（ＴＥ）がある。上部電極１１０は、下部電極面積１０４よりも狭い面積１１２を有する。より具体的には、ＣＭＲ膜１０６は、上部電極１１０に隣接する第１の面積１１４と、下部電極１０２に隣接し、第１の面積１１４よりも大きい第２の面積１１６を有する。ＣＭＲメモリ膜１０６は、代表的には、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）から製造される。しかし、当該技術分野においては、他の材料、例えば、高温超伝導（ＨＴＳＣ）、およびペロブスカイト金属酸化物材料なども公知である。
図３は、図２の非対称面積メモリセルの平面図である。本明細書中、用語「面積」は、図２の視点から見た断面の領域であると理解される。面積１０４、１１０、および１１６は、相対的な面積の大きさを示すため、架空の線（点線）で示されている。図から分かるように、ＣＭＲ膜の第１の面積１１４は、上部電極面積１１２とほぼ等しい。「ほぼ」という用語は、製造プロセスにおける一般的な許容誤差を考慮に入れるために用いられる。以下に説明するように、面積１１４は、面積１１２よりもわずかに大きい。これは、上部電極１１０が、より長い時間、エッチャントに対して露出されるという事実に起因する。しかし、他の局面においては、ＣＭＲおよび電極材料のエッチング選択性に応じて、面積１１２が面積１１４よりもわずかに大きくなることもある。
ＣＭＲの第２の面積１１６は、下部電極面積１０４よりも狭く示されている。このことについては、以下により詳細に説明される。しかし、他の局面においては、ＣＭＲの第２の面積１１６と下部電極面積１０４とは、同じであることもある。面積１０４、１１０、１１４、および１１６の形は、ほぼ正方形として示されているが、他の局面において、面積の形は、矩形であってもよいし、円形であってもよいし、楕円であってもよい。
図２に戻ると、ＣＭＲメモリ膜１０６は、全体的な第１の厚み１２０と、第１の面積１１４を有する第２の厚み部分１２２と、第２の厚み部分１２２の下にある第２の面積１１６を有する第３の厚み部分１２４とを有する。第３の厚み１２４は、第１の厚み１２０から第２の厚み１２２を引いたものに等しい。ＣＭＲ膜の第３の厚み１２４は、第１の厚み１２０の２０〜８０％の範囲内である。第１の厚み１２０は、５０〜３５０ナノメートル（ｎｍ）の範囲内である。
第２および第３の厚み部分１２２／１２４は、段が付けられたり、形が矩形であるように示されているが、本発明は特定の形に限定されない。他の局面（図示せず）においては、ＣＭＲ膜非対称面積１０８は、円錐形を有し、第１の面積１１４から第２の面積１１６にかけて面積が線形に変化する。他の局面（図示せず）においては、非対称面積１０８は、段が付けられたピラミッド型を有する。他の非対称な形を取ることも可能である。
上部電極１１０およびＣＭＲ膜１０６の第２の厚み部分１２２に隣接して、第１のセットの側壁絶縁体１３０ａおよび１３０ｂがある。第１のセットの側壁絶縁体１３０ａおよび１３０ｂの上に、かつ、ＣＭＲ膜１０６の第３の厚み部分１２４に隣接して、第２のセットの側壁絶縁体１３２ａおよび１３２ｂがある。
第１のセットの側壁絶縁体１３０ａおよび１３０ｂは、窒化シリコンまたは酸化アルミニウムなどの材料から形成される。しかし、当該技術分野において、他の絶縁材料も公知である。それぞれの側壁（１３０ａまたは１３０ｂ）は、５０〜２００ｎｍの範囲内の厚み１３４を有する。同様に、第２のセットの側壁絶縁体１３２ａおよび１３２ｂも、窒化シリコンまたは酸化アルミニウムなどの材料から形成され、それぞれの側壁は、２０〜１００ｎｍの範囲内の厚み１３６を有する。
下部電極１０２は、ＴｉＮ／Ｔｉ、Ｐｔ／ＴｉＮ／Ｔｉ、Ｉｎ／ＴｉＮ／Ｔｉ、ＰｔＲｈＯｘ化合物、または、ＰｔＩｒＯｘ化合物などの材料から形成され得る。上部電極１１０は、ＴｉＮ、ＴｉＮ／Ｐｔ、ＴｉＮ／Ｉｎ、ＰｔＲｈＯｘ化合物、または、ＰｔＩｒＯｘ化合物などの材料から形成される。しかし、これは、材料を網羅したリストではなく、他の電極材料も、当該技術分野において公知である。
図４は、本発明のＲＲＡＭ非対称面積メモリセルの図である。メモリセル３００は、ソース３０２およびドレイン３０４アクティブ領域を有するＣＭＯＳトランジスタを含む。メモリセルはまた、トランジスタアクティブ領域の上に金属（または導電金属）中間相互接続３０６を含む。中間相互接続３０６は、ソース３０２に接続されているように示されているが、その代わりに、ドレイン３０４に接続されてもよい。中間相互接続３０６の上に、面積１０４を有する下部電極１０２がある。下部電極１０２は、相互接続３０６との電気的通信を行う。上記で詳細に説明したように（図２および図３を参照）、ＣＭＲメモリ膜１０６が、下部電極１０２の上にあり、非対称面積１０８を有する。ＣＭＲ膜１０６の上に、上部電極１１０があり、下部電極面積１０４よりも小さい面積１１２を有する。いくつかの局面においては、メモリセル上部電極１１０の上に金属中間相互接続３０８がある。
（機能の説明）
図２に戻ると、エッチング後のＣＭＲメモリ薄膜が示されている。２つのセットの窒化物スペーサー（１３０ａ／ｂおよび１３２ａ／ｂ）は、エッチングされた表面上に形成される。第１のセットのスペーサー１３０ａ／ｂは、第１のエッチングプロセスにおいて用いられる。残りのＣＭＲ膜は、エッチングされ、第２の窒化物膜を用いてパシベート処理される。結果として、上部電極面積１１２は、下部電極面積１０４よりも狭い。デバイス１００は非対称であり、バイポーラの狭いパルスまたはユニポーラパルスのいずれかを用いて、プログラムされ得る。
図には単層の金属電極が示されているが、上部電極および下部電極の両方が、マルチ層金属から製造されてもよい。例えば、下部電極はＴｉＮ／Ｔｉ、Ｐｔ／ＴｉＮ／Ｔｉ、またはＩｎ／ＴｉＮ／Ｔｉ、上部電極はＴｉＮ、ＴｉＮ／Ｐｔ、ＴｉＮ／Ｉｎなどである。上述したように、他の材料の組み合わせも可能である。
図５は、本発明のメモリセル製造プロセスにおける初期の工程を示す。シリコン基板上に全ての電子部品（トランジスタ素子）の製造が完成した後、ウェハは、酸化物を用いてパシベート処理される。メモリセルの金属相互接続および関連付けられたトランジスタは、化学−機械的研磨（ＣＭＰ）プロセスなどの任意の従来技術の手段を用いて、形成され、平板化される。下部電極１０２、メモリ抵抗器薄膜１０６、上部電極１１０、およびハードマスク材料６００を含むスタックが形成される。
図６ａ〜６ｄは、非対称面積ＣＭＲ膜を用いるＲＲＡＭメモリセルの製造におけるさらなる工程を示す。図６ａにおいて、フォトレジストが用いられて、ハードマスク６００、上部電極１１０、およびメモリ抵抗器薄膜１０６がエッチングされる。メモリ抵抗器薄膜１０６は、部分的にエッチングされる。残りのメモリ膜（第３の厚み部分１２４）は、元の膜の厚み１２０の２０〜８０％である。
図６ｂにおいて、フォトレジストが剥がされる。５０〜２００ｎｍの窒化シリコンが堆積される。窒化シリコンはエッチングされて、パシベート処理されたエッチングされたメモリ抵抗器側壁（１３０ａおよび１３０ｂ）が形成される。
図６ｃにおいて、残りのメモリ抵抗器薄膜がエッチングされる。第１に、第２の窒化シリコンが、２０〜１００ｎｍの厚さまで堆積される。その後、下部電極がエッチングされる。
図６ｂまたは図６ｃのプロセスのいずれかにおいて、ハードマスクが除去され得る。図６ｄにおいて、酸化物が堆積される。必要に応じて、ＣＭＰ平板化プロセスが行われてもよく、その後、他の金属相互接続６０２が形成される。
いくつかの局面において、高融点金属が下部電極の一部として用いられる。高融点金属は、スパッタリングプロセスを用いて、少なくとも部分的に、ドライエッチングされる。従来のメモリセルプロセスにおいて、下部電極から除去される高融点金属の一部が、メモリ抵抗器スタックの側壁上に再堆積され、メモリ抵抗器の性質を低下させる可能性が高い。しかし、本発明のメモリセル側壁絶縁体は、高融点金属の再堆積を防ぎ、プロセスの歩留まりを向上させる。
図７は、非対称面積メモリセルを形成する本発明の方法を示すフローチャートである。この方法は、明瞭化のため、一連の数字が付けられた複数の工程として描かれるが、明確に記載されない限り、数字からいかなる順序も推測されるべきではない。一部の工程は、飛ばされてもよいし、並行して行われてもよいし、厳密に順序を守る必要なしに行われてもよいことを理解されたい。この方法は、工程７００において開始される。
工程７０４において、ある面積を有する下部電極が形成される。「面積」という言葉の定義は図３を参照されたい。いくつかの局面において、下部電極は、ＴｉＮ／Ｔｉ、Ｐｔ／ＴｉＮ／Ｔｉ、Ｉｎ／ＴｉＮ／Ｔｉ、ＰｔＲｈＯｘ化合物、または、ＰｔＩｒＯｘ化合物から形成される。工程７０６において、下部電極の上に非対称面積を有するＣＭＲメモリ膜が形成される。ＣＭＲメモリ膜は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）メモリ膜から形成され得る。工程７０８において、ＣＭＲ膜の上に、ある面積、下部電極面積よりも狭い面積を有する上部電極が形成される。上部電極は、ＴｉＮ、ＴｉＮ／Ｐｔ、ＴｉＮ／Ｉｎ、ＰｔＲｈＯｘ、または、ＰｔＩｒＯｘ化合物から形成され得る。
非対称面積を有するＣＭＲ膜を形成する工程（工程７０６）は、上部電極に隣接する第１の面積と、第１の面積よりも広く、下部電極に隣接する第２の面積とを有するＣＭＲ膜を形成する工程を含む。この方法のいくつかの局面において、ＣＭＲ膜の第１の面積は、上部電極面積とほぼ等しい。他の局面においては、ＣＭＲ膜の第２の面積は、下部電極面積よりも狭い。
より具体的には、この方法は、さらなる工程を含み得る。工程７０２ａにおいて、下部電極（ＢＥ）層が等方的に堆積される。工程７０２ｂにおいて、下部電極層の上に、第１の厚みを有するＣＭＲ膜層が等方的に堆積される。工程７０２ｃにおいて、ＣＭＲ膜層の上に、上部電極（ＴＥ）層が堆積される。その後、上部電極面積（工程７０８）およびＣＭＲ膜の第１の面積（工程７０６）を形成する工程は、上部電極層およびＣＭＲ膜層の第２の厚み部分をエッチングする工程を含む。
工程７０２ｄにおいて、上部電極およびＣＭＲ膜の第２の厚み部分に隣接する第１のセットの側壁絶縁体が形成される。いくつかの局面においては、側壁絶縁体は、窒化シリコンまたは酸化アルミニウムなどの材料から形成され、厚みは、５０〜２００ｎｍの範囲内である。その後、ＣＭＲ膜の第２の面積を形成する工程（工程７０６）は、第１のセットの側壁絶縁体の下にＣＭＲ膜の第２の面積の第３の厚み部分を残して、ＣＭＲ膜層の残りの部分をエッチングする工程を含む。第３の厚みは、第１の厚みから第２の厚みを引いたものと等しい。いくつかの局面において、ＣＭＲの第３の厚みは、第１の厚みの２０〜８０％の範囲内である。他の局面においては、ＣＭＲメモリ膜を形成する工程は、５０〜３５０ナノメートルの範囲内のＣＭＲ膜の第１の厚みを形成する工程を含む。
工程７０２ｅにおいて、第１のセットの側壁絶縁体の上に、かつ、ＣＭＲ膜の第３の厚み部分に隣接して、第２のセットの側壁絶縁体が形成される。いくつかの局面において、第２のセットの側壁絶縁体は、窒化シリコンまたは酸化アルミニウム材料から形成され、厚みは、２０〜１００ｎｍの範囲内である。その後、ある面積を有する下部電極を形成する工程（工程７０４）は、第１および第２のセットの側壁絶縁体の下に下部電極面積を残して、下部電極層をエッチングする工程を含む。
図８は、ＲＲＡＭ非対称面積メモリセルを形成する本発明の方法を示すフローチャートである。この方法は、工程８００において開始される。工程８０２において、ソースおよびドレインアクティブ領域を有するＣＭＯＳトランジスタが形成される。工程８０４において、トランジスタアクティブ領域（ソースまたはドレインのいずれか）への金属中間相互接続が形成される。工程８０２および８０４は、当該技術分野において公知の従来のプロセスを用いて行われ得る。工程８０６において、中間相互接続の上にある、ある面積を有する下部電極が形成される。工程８０８において、下部電極の上に、非対称面積を有するＣＭＲメモリ膜が形成される。工程８１０において、下部電極面積よりも狭い面積を有する上部電極が、ＣＭＲ膜の上に形成される。工程８０６、８０８、および８１０は、図７を参照にしながらより詳細に説明される。
図９は、バイポーラおよびユニポーラパルスを用いて非対称面積メモリセルをプログラミングする本発明の方法を示すフローチャートである。この方法は、工程９００において開始される。工程９０２は、第１の極性を有する第１の電圧パルスをメモリセル上部電極に印加する。以下に説明するように、第１のパルスは比較的狭い。工程９０４において、第１のパルスに応じて、非対称面積超巨大磁気抵抗（ＣＭＲ）メモリ膜において、抵抗が低くなる。工程９０６において、第１の極性と反対の第２の極性を有する第２の（狭い）電圧パルスがメモリセル上部電極に印加される。工程９０８において、第２のパルスに応じて、非対称面積ＣＭＲメモリ膜において、抵抗が高くなる。工程９１０において、第２のパルスと同じ極性を有し、パルス幅が１マイクロ秒よりも大きい第３のパルスが印加される。工程９１２において、第３のパルスに応じて、ＣＭＲメモリ膜において、抵抗が低くなる。
第１のパルスに応じてＣＭＲメモリ膜における抵抗を低くする工程（工程９０４）は、非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗を低くする工程を含む。いくつかの局面においては、ＣＭＲメモリ膜において低くされた抵抗は、１０００〜１０ｋオームの範囲内である。ＣＭＲメモリ膜において抵抗を高くする工程（工程９０８）は、非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗を高くする工程を含む。ＣＭＲメモリ膜において高くされた抵抗は、１００ｋ〜１０Ｍオームの範囲内である。
いくつかの局面においては、第１の極性を有する第１のパルスをメモリセル上部電極に印加する工程（工程９０２）は、５〜５００ナノ秒（ｎｓ）の範囲内における幅を有する電圧パルスを印加する工程を含む。第２の極性を有する第２のパルスをメモリセル上部電極に印加する工程（工程９０６）は、５〜５００ｎｓの範囲内の幅を有する電圧パルスを印加する工程を含む。
ＣＭＲ膜が５０〜３５０ナノメートルの範囲内の厚みを有するとして、工程９０２において、２〜６ボルトの範囲内の電圧振幅を有する第１のパルスが印加され、工程９０６において、２〜６ボルトの範囲内の電圧振幅を有する第２のパルスが印加される。
いくつかの局面において、第１のパルスに応じて、非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗を低くする工程（工程９０４）は、ＣＭＲメモリ膜の狭い面積の領域における第１の電界、およびＣＭＲメモリ膜の広い面積の領域における、第１の電界よりも電界強度が低い第２の電界に応じて抵抗を低くする工程を含む。第１および第２の電界は、同じ極性を有する。同様に、非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗を高くする工程（工程９０８）は、ＣＭＲメモリ膜の狭い面積の領域における、第１の電界と逆の極性を有する第３の電界と、ＣＭＲメモリ膜の広い面積の領域における、第３の電界よりも電界強度が低い第４の電界とに応じて、抵抗を高くする工程を含む。第３および第４の電界は、同じ極性を有する。
一例として、工程９０２において、正の極性のパルスが印加され、工程９０４において、上部電極に隣接する狭い面積の領域において抵抗が低くされる。この例においては、メモリセルが、図２に示すメモリセルのように構成されていると仮定されている。この例について続けると、工程９０６において、負の極性のパルスが印加される。その後、非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗が高くされる工程（工程９０８）は、上部電極に隣接する狭い範囲の領域において抵抗を高くする工程を含む。この例において記載するパルス極性は、上部電極、および上部電極に隣接するＣＭＲ膜面積が、下部電極よりも広い場合、反対にされる（非対称性が反転される）。
非対称メモリセル、対応するＲＲＡＭ構造、プログラミング手順、および製造プロセスが提示されてきた。幅、厚み、材料などの特定の細部は、本発明を例示するために用いられてきた。しかし、本発明は、これらの例のみに限定されない。当業者であれば、他の変形例および本発明の実施形態に想到し得る。
図１は、対称ＣＭＲ膜メモリセル（従来技術）の図である。 図２は、本発明による非対称面積メモリセルの図である。 図３は、図２の非対称面積メモリセルの平面図である。 図４は、本発明によるＲＲＡＭメモリセルの図である。 図５は、本発明のメモリセル製造プロセスの初期のステップの図である。 図６ａは、非対称面積ＣＭＲ膜を用いるＲＲＡＭメモリセルの製造におけるさらなる工程を示す図である。 図６ｂは、非対称面積ＣＭＲ膜を用いるＲＲＡＭメモリセルの製造におけるさらなる工程を示す図である。 図６ｃは、非対称面積ＣＭＲ膜を用いるＲＲＡＭメモリセルの製造におけるさらなる工程を示す図である。 図６ｄは、非対称面積ＣＭＲ膜を用いるＲＲＡＭメモリセルの製造におけるさらなる工程を示す図である。 図７は、非対称面積メモリセルを形成する本発明の方法を示すフローチャートである。 図８は、ＲＲＡＭ非対称面積メモリセルを形成する本発明の方法を示すフローチャートである。 図９は、バイポーラおよびユニポーラパルスを用いて、非対称面積メモリセルをプログラミングする本発明の方法を示すフローチャートである。
符号の説明
１００ 非対称面積メモリセル
１０２ 下部電極
１０６ 超巨大磁気抵抗メモリ膜
１１０ 上部電極

Claims (34)

  1. 非対称面積メモリセルを形成する方法であって、
    ある面積を有する下部電極を形成する工程と、
    該下部電極の上に、非対称面積を有する超巨大磁気抵抗（ＣＭＲ）メモリ膜を形成する工程と、
    該ＣＭＲ膜の上に、該下部電極面積よりも狭い面積を有する上部電極を形成する工程と
    を包含する、方法。
  2. 非対称面積を有するＣＭＲ膜を形成する工程は、前記上部電極に隣接する第１の面積と、該第１の面積よりも大きい、前記下部電極に隣接する第２の面積とを有するＣＭＲ膜を形成する工程を含む、請求項１に記載の方法。
  3. 非対称面積を有するＣＭＲ膜を形成する工程は、前記上部電極面積にほぼ等しいＣＭＲ膜の第１の面積を形成する工程を含む、請求項２に記載の方法。
  4. 非対称面積を有するＣＭＲ膜を形成する工程は、前記下部電極面積よりも狭いＣＭＲ膜の第２の面積を形成する工程を含む、請求項３に記載の方法。
  5. 下部電極層を等方的に堆積する工程と、
    該下部電極層の上に、第１の厚みを有するＣＭＲ膜層を等方的に堆積する工程と、
    該ＣＭＲ膜層の上に上部電極層を等方的に堆積する工程とをさらに包含する方法であって、
    前記上部電極面積および前記ＣＭＲ膜の第１の面積を形成する工程は、該上部電極層および該ＣＭＲ膜層の第２の厚み部分をエッチングする工程を含む、請求項４に記載の方法。
  6. 前記上部電極および前記ＣＭＲ膜の第２の厚み部分に隣接して、第１のセットの側壁絶縁体を形成する工程をさらに包含する方法であって、
    ＣＭＲ膜の第２の面積を形成する工程は、該第１のセットの側壁絶縁体の下に、該ＣＭＲ膜の第２の面積の第３の厚み部分を残して、該ＣＭＲ膜層の残りの部分をエッチングする工程を含み、該第３の厚みは、前記第１の厚みから該第２の厚みを引いたものである、請求項５に記載の方法。
  7. 前記第１のセットの側壁絶縁体の上に、前記ＣＭＲ膜の第３の厚み部分に隣接して、第２のセットの側壁絶縁体を形成する工程をさらに包含する方法であって、
    ある面積を有する下部電極を形成する工程は、該第１および第２のセットの側壁絶縁体の下の下部電極を残して、前記下部電極層をエッチングする工程を含む、請求項６に記載の方法。
  8. 前記ＣＭＲ膜の第２の面積を残す工程は、前記第１の厚みの２０〜８０％の範囲内の第３の厚みを残す工程を含む、請求項６に記載の方法。
  9. 前記上部電極および前記ＣＭＲ膜の第２の厚み部分に隣接して、第１のセットの側壁絶縁体を形成する工程は、窒化シリコンおよび酸化アルミニウムの群から選択される材料から、５０〜２００ナノメートル（ｎｍ）の範囲内の厚さを有する、側壁絶縁体を形成する工程を含む、請求項７に記載の方法。
  10. 前記第１のセットの側壁絶縁体の上に、前記ＣＭＲ膜の第３の厚み部分に隣接して、第２のセットの側壁絶縁体を形成する工程は、窒化シリコンおよび酸化アルミニウムの群から選択される材料から、２０〜１００ｎｍの範囲内の厚さを有する、側壁絶縁体を形成する工程を含む、請求項７に記載の方法。
  11. 下部電極を形成する工程は、ＴｉＮ／Ｔｉ、Ｐｔ／ＴｉＮ／Ｔｉ、Ｉｎ／ＴｉＮ／Ｔｉ、ＰｔＲｈＯｘ化合物、または、ＰｔＩｒＯｘ化合物を含む群から選択される材料から電極を形成する工程を含み、
    上部電極を形成する工程は、ＴｉＮ、ＴｉＮ／Ｐｔ、ＴｉＮ／Ｉｎ、ＰｔＲｈＯｘ、または、ＰｔＩｒＯｘ化合物を含む群から選択される材料から電極を形成する工程を含む、請求項１に記載の方法。
  12. 前記下部電極の上にＣＭＲメモリ膜を形成する工程は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）メモリ膜を形成する工程を含む、請求項１に記載の方法。
  13. 前記下部電極の上に、非対称面積を有するＣＭＲメモリ膜を形成する工程は、５０〜３５０ナノメートルの範囲内のＣＭＲ膜の第１の厚みを形成する工程を含む、請求項１に記載の方法。
  14. ＲＲＡＭ非対称メモリセルを形成する方法であって、
    ソースおよびゲートアクティブ領域を有するＣＭＯＳトランジスタを形成する工程と、
    トランジスタアクティブ領域への金属中間相互接続を形成する工程と、
    該中間相互接続の上に、ある面積を有する下部電極を形成する工程と、
    該下部電極の上に、非対称面積を有する超巨大磁気抵抗（ＣＭＲ）メモリ膜を形成する工程と、
    該ＣＭＲ膜の上に、該下部電極面積よりも狭い面積を有する上部電極を形成する工程と
    を包含する、方法。
  15. バイポーラおよびユニポーラパルスを用いて非対称面積メモリセルをプログラミングする方法であって、
    第１の極性を有する第１の電圧パルスをメモリセル上部電極に印加する工程と、
    該第１のパルスに応じて、非対称面積超巨大磁気抵抗（ＣＭＲ）メモリ膜において抵抗を低くする工程と、
    第１の極性と反対の第２の極性を有する第２の電圧パルスを該メモリセル上部電極に印加する工程と、
    該第２のパルスに応じて、非対称面積ＣＭＲメモリ膜において抵抗を高くする工程と、
    該第２のパルスと同じ極性を有し、１マイクロ秒よりも大きいパルス幅を有する第３のパルスを印加する工程と、
    該第３のパルスに応じて、ＣＭＲメモリ膜において抵抗を低くする工程と
    を包含する、方法。
  16. 前記第１のパルスに応じて、非対称面積ＣＭＲメモリ膜において抵抗を低くする工程は、該非対称ＣＭＲメモリ膜の狭い面積の領域において抵抗を低くする工程を含み、
    前記第２のパルスに応じて、ＣＭＲメモリ膜において抵抗を高くする工程は、該非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗を高くする工程を含む、請求項１５に記載の方法。
  17. 前記第１のパルスに応じて、ＣＭＲメモリ膜において抵抗を低くする工程は、１０００〜１０ｋオームの範囲内の抵抗にする工程を含み、
    前記第２のパルスに応じて、非対称面積ＣＭＲメモリ膜において抵抗を高くする工程は、１００ｋ〜１０Ｍオームの範囲内にある抵抗にする工程を含む、請求項１６に記載の方法。
  18. 第１の極性を有する第１の電圧パルスを前記メモリセル上部電極に印加する工程は、５〜５００ナノ秒（ｎｓ）の範囲内の幅を有する電圧パルスを印加する工程を含み、
    第２の極性を有する第２の電圧パルスを該メモリセル上部電極に印加する工程は、５〜５００ｎｓの範囲内の幅を有する電圧パルスを印加する工程を含む、請求項１７に記載の方法。
  19. 前記ＣＭＲ膜は５０〜３５０ナノメートルの範囲内の厚みを有し、
    第１の極性を有する第１の電圧パルスを前記メモリセル上部電極に印加する工程は、２〜６ボルトの範囲内の電圧振幅を有するパルスを印加する工程を含み、
    第２の極性を有する第２の電圧パルスを該メモリセル上部電極に印加する工程は、２〜６ボルトの範囲内の電圧振幅を有するパルスを印加する工程を含む、請求項１８に記載の方法。
  20. 前記第１のパルスに応じて、前記非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗を低くする工程は、該ＣＭＲメモリ膜の狭い面積の領域における第１の電界と、該ＣＭＲメモリ膜の広い面積の領域における、該第１の電界よりも電界強度が低い第２の電界とに応じて、抵抗を低くする工程を含み、
    前記第２のパルスに応じて、該非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗を高くする工程は、該ＣＭＲメモリ膜の狭い面積の領域における、第１の電界と反対の極性を有する第３の電界と、該ＣＭＲメモリ膜の広い面積の領域における、該第３の電界よりも電界強度が低い第４の電界とに応じて、抵抗を高くする工程を含む、請求項１６に記載の方法。
  21. 第１の極性を有する第１の電圧パルスを前記メモリセル上部電極に印加する工程は、正の極性パルスを印加する工程を含み、
    前記非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗を低くする工程は、該上部電極に隣接する狭い面積の領域において抵抗を低くする工程を含み、
    第２の極性を有する第２の電圧パルスを該メモリセル上部電極に印加する工程は、負の極性パルスを印加する工程を含み、
    該非対称面積ＣＭＲメモリ膜の狭い面積の領域において抵抗を高くする工程は、該上部電極に隣接する狭い面積の領域において抵抗を高くする工程を含む、請求項１６に記載の方法。
  22. ある面積を有する下部電極と、
    該下部電極の上にあり、非対称面積を有する超巨大磁気抵抗（ＣＭＲ）メモリ膜と、
    該ＣＭＲ膜の上にあり、該下部電極面積よりも狭い面積を有する上部電極と
    を含む、非対称メモリセル。
  23. ＣＭＲ膜は、前記上部電極に隣接する第１の面積と、該第１の面積よりも大きい、前記下部電極に隣接する第２の面積とを有する、請求項２２に記載のメモリセル。
  24. 前記ＣＭＲ膜の第１の面積は、前記上部電極面積にほぼ等しい、請求項２３に記載のメモリセル。
  25. 前記ＣＭＲ膜の第２の面積は、前記下部電極面積よりも狭い、請求項２４に記載のメモリセル。
  26. 前記ＣＭＲメモリ膜は、全体的な第１の厚みと、第１の面積を有する第２の厚み部分と、該第２の厚みの下に、第２の面積の第３の厚み部分とを有し、該第３の厚みは、該第１の厚みから該第２の厚みを引いたものに等しい、請求項２５に記載のメモリセル。
  27. 前記上部電極および前記ＣＭＲ膜の第２の厚み部分に隣接する、第１のセットの側壁絶縁体と、
    該第１のセットの側壁絶縁体の上に、前記ＣＭＲ膜の第３の厚み部分に隣接する、第２のセットの側壁絶縁体とをさらに含む、請求項２６に記載のメモリセル。
  28. 前記ＣＭＲ膜の第３の厚みは、前記第１の厚みの２０〜８０％の範囲内である、請求項２７に記載のメモリセル。
  29. 前記ＣＭＲ膜の第１の厚みは、５０〜３５０ナノメートルの範囲内である、請求項２６に記載のメモリセル。
  30. 前記第１のセットの側壁絶縁体は、窒化シリコンおよび酸化アルミニウムの群から選択される材料から形成され、各側壁絶縁体は、５０〜２００ナノメートル（ｎｍ）の範囲内の厚さを有する、請求項２７に記載のメモリセル。
  31. 前記第２のセットの側壁絶縁体は、窒化シリコンおよび酸化アルミニウムの群から選択される材料から形成され、各側壁絶縁体は、２０〜１００ｎｍの範囲内の厚さを有する、請求項３０に記載のメモリセル。
  32. 前記下部電極は、ＴｉＮ／Ｔｉ、Ｐｔ／ＴｉＮ／Ｔｉ、Ｉｎ／ＴｉＮ／Ｔｉ、ＰｔＲｈＯｘ化合物、または、ＰｔＩｒＯｘ化合物を含む群から選択される材料から形成され、
    前記上部電極は、ＴｉＮ、ＴｉＮ／Ｐｔ、ＴｉＮ／Ｉｎ、ＰｔＲｈＯｘ、または、ＰｔＩｒＯｘ化合物を含む群から選択される材料から電極を形成される、請求項２２に記載のメモリセル。
  33. 前記ＣＭＲメモリ膜は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）から形成される、請求項２２に記載のメモリセル。
  34. ソースおよびゲートアクティブ領域を有するＣＭＯＳトランジスタと、
    トランジスタアクティブ領域の上の金属中間相互接続と、
    該中間相互接続の上のある面積を有する下部電極と、
    該下部電極の上の、非対称面積を有する超巨大磁気抵抗（ＣＭＲ）メモリ膜と、
    該ＣＭＲ膜の上の、該下部電極面積よりも狭い面積を有する上部電極と
    を含む、ＲＲＡＭ非対称面積メモリセル。
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