JP2008300820A - 相変化メモリ装置とその製造方法 - Google Patents

Abstract

【課題】相変化メモリ層と電極の接触領域を減少させ、集積効果を改善する相変化メモリ装置とその製造方法を提供する。
【解決手段】相変化メモリ装置１００は、相変化メモリセルのアレイからなる。各相変化メモリセルは、基板１１０上に設置された選択的なＭＯＳトランジスタを有する。直立電極構造１３５は、導電プラグ１３０によりトランジスタに電気的に接続される。直立相変化メモリ層１４０が直立電極構造１３５に重畳されて接触領域１４５で接触し、接触領域１４５は相転移位置になる。直立加熱電極１３５と直立相変化メモリ層１４０を導入することにより、最小接触領域が達成され、操作電流がさらに減少する。
【選択図】図３

Description

本発明は、メモリ装置と製造方法に関するものであって、特に、相変化メモリセル、相変化メモリアレイ、および、その製造方法に関するものである。

相変化メモリ装置は、不揮発性、読み取りやすい、高プログラム化、低駆動電圧／電流装置であり、通常、不揮発性メモリ装置に適用される。高密度集積と低電流要求を満たすため、相変化メモリ装置の公知の設計は、メモリセルと加熱電極間の接触領域を減少させて、操作電流を減少し、トランジスタの尺寸を縮小して、高密度と大容量のメモリ装置を達成する。しかし、ＭＯＳトランジスタ等の電流制御素子により提供される電流密度には限りがある。

相変化メモリ装置の公知の相変化材料は、少なくとも２つの固相、結晶化状態とアモルファス状態を有する。これらの２つの位相間の転換は、相変化メモリ材料を加熱することにより達成される。異なる電気パルスが選択的に相変化材料に入力される。相変化材料は、これらの状態に基づいて、異なる電気特徴を表現することができる。例えば、規則性のある原子配列を有する結晶化相変化材料は低電気抵抗で、ランダムな原子配列を有するアモルファス相変化材料は高電気抵抗である。結晶化状態とアモルファス状態間の電気抵抗の差異は４位数（１０⁴）以上である。このような相変化材料は、ピコジュールのエネルギー入力により、ナノセカンド時間スケールで、結晶化状態とアモルファス状態を区分する。様々な相変化材料間で、Ｇｅ、Ｓｂ、および、Ｔｅを含む合金が、現在の相変化メモリ装置に幅広く使用されている。

相変化材料の異なる状態間の位相変換は可逆的であるので、メモリ状態は、メモリビットが低抵抗状態（結晶化状態）、あるいは、高抵抗状態（アモルファス状態）かを見分けることにより区別される。特に、結晶化状態、あるいは、アモルファス状態の異なる抵抗間の差異により、デジタルメモリ状態“０”、あるいは、“１”は、相変化メモリセル上で読み書きすることができる。

公知の相変化メモリアレイの重要な特色として、各メモリセルは、相変化メモリ層に対応する一つのトランジスタを有し、１Ｔ−１Ｒ構造と称される。特許文献１、特許文献２および特許文献３は、相変化メモリ構造を開示している。それは、接触電極の厚さを減少させることにより、相変化メモリ装置の尺寸を減少させている。特に、相変化メモリに必要なプログラミング電流は、相変化メモリ層と電極間の接触領域により決定される。相変化メモリに必要なプログラミング電流は、相変化メモリ層と電極間の接触領域の減少に伴って減少する。相変化メモリ装置のプログラミング電流を低くすると、トランジスタ尺寸が小さくなるので、メモリ密度が高くなる。

図１は、側壁電極を用いる公知の相変化メモリ（ＰＣＭ）装置を示す平面図である。図１で示されるように、半導体基板１０は、第一方向に沿って、導線２０に接続されるトランジスタアレイ（図示しない）を有する。電極構造３２は各トランジスタに物理的に接続される。電極構造３２は、絶縁層３４を囲む方形の金属壁構造である。相変化メモリ層４０は、方形金属壁構造の隅で、電極構造３２と絶縁層３４上に配置されて、相変化メモリ層４０と電極構造３２間の接触領域を減少する。接触領域の減少は、相変化メモリに必要なプログラミング電流の減少を意味する。

しかし、図１で示されるように、相変化メモリ層４０は平面ブロックで、電極構造３２との接触領域は場所をとり、相変化メモリセル密度の増加に伴い、さらに、相変化メモリ層と電極間の接触面積を縮小させる必要がある。

図２Ａ〜図２Ｃは、側壁電極を用いるもう１つの公知の相変化メモリ（ＰＣＭ）装置を示す図である。図２Ａと図２Ｂは、それぞれＸ方向とＹ方向に沿った断面図で、図２Ｃはこの公知のＰＣＭ装置の平面図である。図２Ａと図２Ｂを参照すると、金属プラグ５５は誘電層５０の下半部に設置される。金属プラグ５５のもう一端はトランジスタ装置に接続する（図示しない）。電極構造６０は誘電層５０の上半部に配置され、金属プラグ５５と電気的に接触する。電極構造６０は絶縁層６５を囲む方形の金属壁構造である。誘電層７２は誘電層５０上に設置され、電極構造６０の一部を露出する細長い開口を有する。相変化メモリ層７４は誘電層７２上に配置されて、細長い開口を充填し、相変化メモリ層７４と電極構造６０との間の接触領域は、細長い開口内に制限される。よって、接触領域がさらに減少する。金属導線７６が相変化メモリ層７４に設置されて、ＰＣＭ装置のビットラインとなる。パッシベーション層８０が金属導線７６に設置されて、ＰＣＭ装置を保護する。

しかし、ＰＣＭ集積要求を満たすために、ＰＣＭ層と電極間の接触領域をさらに減少する必要がある。さらに、公知のＰＣＭ装置は、１つのＰＣＭ素子（１Ｔ−１Ｒ構造）に対応する１つのトランジスタにより構築される。公知の１Ｔ−１Ｒ構造は場所をとり、ＰＣＭアレイの効果的な配列がなされず、ＰＣＭ集積度を制限する。

米国特許第６４２９０６４号明細書 米国特許第６６０５８２１号明細書 米国特許第６７０７０８７号明細書

本発明は、相変化メモリ装置とその製造方法を提供し、直立電極構造と直立ＰＣＭ素子（１Ｔ−２Ｒ）により接触領域を減少し、２つのＰＣＭ素子に対応する１つの電流制御素子を用いて、ＰＣＭユニットセルの領域を減少させ、ＰＣＭ装置集積効果を改善することを目的とする。

本発明の具体例は相変化メモリ装置を提供し、基板上に設置される電流制御素子と、電流制御素子に電気的に接続する直立電極構造と、直立電極構造上に重畳され、第一接触点で接触する第一直立相変化メモリ層とからなり、第一接触点は、第一相変化メモリセルの相転移位置になる。

相変化メモリ装置は、さらに、基板上の複数の電流制御素子に対応するアレイ上に配列された複数の第一相変化メモリセルと、第一方向で、各電流制御素子に直列する複数のワードラインと、第二方向で、各第一直立相変化メモリ層に直列する複数のビットラインとからなり、第一と第二方向は直角で交差する。

本発明のもう１つの具体例は、さらに、相変化メモリ装置の製造方法を提供し、電流制御素子を有する基板を提供する工程と、直立電極構造を基板上に形成し、電流制御素子に電気的に接続する工程と、直立電極構造上に第一直立相変化メモリ層を形成し、相変化メモリセルとする工程とからなる。

本発明の具体例は、電極とＰＣＭ層が直立構造であり、よって、接触領域が効果的に減少する。さらに、２つのＰＣＭ素子に対応する電流制御素子（１Ｔ−２Ｒ構造）を利用することにより、ＰＣＭユニットセルの領域が減少し、ＰＣＭ装置集積度が増加する。

本発明の具体例による相変化メモリ装置は、駆動集積回路を含むメモリ装置の最終的な製品である。相変化メモリアレイは、駆動集積回路を含まない相変化メモリ素子の周期的配列群である。相変化メモリ素子と相変化メモリセルは、加熱電極と相変化メモリ層の組み合わせであり、例えば、本発明の１Ｔ−２Ｒ構造は、２つのメモリセルに対応するトランジスタである。

ＰＣＭ素子、あるいは、ＰＣＭセルの集積度を増加させるため、本発明の具体例は、ＰＣＭセルとＰＣＭアレイの新規設計を提供し、接触領域とユニットメモリセル領域を同時に減少させる。特に、直立加熱電極と直立相変化メモリ層を導入することにより、最小接触領域が達成され、操作電流がさらに減少する。一方、１Ｔ−２Ｒ構造を導入することにより、ユニットセル領域は、トランジスタの設計規則を変更しなくても縮小でき、ＰＣＭ密度を増加する。

図３は、本発明の具体例によるＰＣＭセルを示す図である。図３で示されるように、ＰＣＭセル１００は、基板１１０上に設置される電流制御素子を有する。電流制御素子は、ゲート電極（以下、単にゲートともいう）１２０、ソース１２２、および、ドレイン１２４などを有するＭＯＳトランジスタである。ＭＯＳトランジスタのゲート電極１２０は、第一方向に沿って、ワードライン（ＷＬ）により、他のＭＯＳトランジスタのゲート電極に接続される。直立電極構造１３５と電流制御素子は、導電プラグ１３０により電気的に接続される。直立ＰＣＭ層１４０は直立電極構造１３５上に重畳され、接触点１４５で接触し、接触点１４５は第一相変化メモリセルの相転移位置となる。ビットライン（ＢＬ）１５０は、第二方向に沿って、各直立相変化メモリ層１４０と直列し、第一、および、第二方向は直角に交わる。

図４は、本発明のＰＣＭアレイの具体例を示す平面図である。図４において、図３のＰＣＭセル１００のアレイは、導電プラグ１３０により、基板１１０上の対応する複数の電流制御素子と電気的に接続する。複数のワードライン１２０は、第一方向に沿って、各電流制御素子を直列に接続する。複数の第一ビットライン１５０ａは、第二方向に沿って、一組の直立相変化メモリ層１４０を直列に接続し、複数の第二ビットライン１５０ｂは、第二方向に沿って、もう一組の直立相変化メモリ層１４０を直列に接続し、第一と第二方向は直角に交差する。

再度、図４を参照すると、本発明のＰＣＭアレイの具体例は、電流制御素子となるトランジスタ素子のアレイを有する。各トランジスタは導電プラグ１３０に対応する。トランジスタ素子アレイは、第一組のトランジスタサブアレイと第二組のトランジスタサブアレイを有する。第一組のトランジスタサブアレイは、（ｍ、ｎ）格子サイトに位置し、第二組のトランジスタサブアレイは、（ｍ＋１／２、ｎ＋１／２）格子サイトに位置し、ｍとｎは整数である。特に、第一組のトランジスタサブアレイと第二組のトランジスタサブアレイは、（１／２、１／２）並進対称性（たがいに１／２並進対称性があること）に設定される。

図５Ａ〜図１４Ｂは、本発明の第一具体例によるＰＣＭアレイの各製造工程を示す図である。各種半導体基板を含む基板１１０は電流制御素子のアレイを提供する。各電流制御素子の制御端（例えば、ゲート電極）は、複数の並列なワードラインにより直列に接続され、各電流制御素子の出力端が導電プラグ１３０に接続される。電流制御素子は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ＰＮ接合ダイオード、あるいは、バイポーラ接合トランジスタ（ＢＪＴ）等のトランジスタからなる。図５Ａは、ＭＯＳＦＥＴのアレイを有する基板１１０の具体例を示す図である。ＭＯＳＦＥＴアレイ基板１１０の断面は図５Ｂで示される。各ＭＯＳＦＥＴは、ゲート１２０、ソース１２２、ドレイン１２４からなる。図６Ａは、ＢＪＴのアレイを有する基板１１０のもう１つの具体例を示す図である。ＢＪＴアレイ基板１１０の断面は図６Ｂで示される。ＢＪＴは、ｐｎｐトランジスタ、あるいは、ｎｐｎトランジスタで、３つの電極はそれぞれ、２２２、２２４、２２６で示される。

図６Ｂを参照すると、第一誘電層１１５は基板１１０上に形成される。導電プラグ１３０は第一誘電層１１５に形成される。

図７Ａ〜図９Ｃは、基板１１０上に直立電極構造を形成する工程を示す図である。図７Ａで示されるように、第二誘電層１３２は第一誘電層１１５上に形成され、線７Ａ−７Ａに沿った断面が図７Ｂで示される。リソグラフィックエッチング工程が実行されて、第二誘電層１３２をパターン化し、複数の開口１３３を形成して、それぞれ導電プラグ１３０を露出し、線７Ａ−７Ａの断面が図７Ｃで示される。開口１３３は、方形開口などの形状である。

図８Ａを参照すると、第一導電層１３５が第二誘電層１３２と開口１３３上に形成され、線８Ａ−８Ａに沿った断面が図８Ｂで示される。第一導電層１３５は、スパッタリング、物理的気相成長法（ＰＶＤ）、あるいは、化学的気相成長法（ＣＶＤ）等の金属薄膜蒸着技術により蒸着される。第一導電層１３５は、遷移金属、希土類金属、あるいは、それらの合金、窒化物、炭化物、ニトロカーバイドなどを含む高Ｔｍ（融点）導電材料からなる。

図９Ａを参照すると、第三誘電層１３６が第一導電層１３５上に形成されて開口を充填する。図９Ｂで示されるように、平坦化、例えば、化学機械研磨（ＣＭＰ）が実行されて、第二誘電層１３２の表面が露出するまで、第三誘電層１３６と第一導電層１３５を除去する。これにより、方形の導電壁構造１３５が形成されて、ＰＣＭ素子の直立電極構造となり、図９Ｃはその平面図である。

図１０Ａ〜図１２Ｂは、直立電極構造上の直立相変化メモリ層を形成する製造工程を示す図である。図１０Ａを参照すると、第四誘電層１３８が第三誘電層１３６上に形成され、線１０Ａ−１０Ａの断面が図１０Ｂで示される。第四誘電層１３８がパターン化されて、島構造を形成する。島構造は方形島構造等の形状であるが、これに制限されない。線１０Ａ−１０Ａの断面が図１０Ｃで示される。島構造は、方形導電壁１３５に形成されて、方形導電壁構造１３５の隅に位置する。

図１１Ａで示されるように、第二導電層１４０が、第四誘電層１３８と第三誘電層１３６上に形成され、線１１Ａ−１１Ａの断面が図１１Ｂで示される。異方性エッチバック工程Ｅが実行されて、第二導電層１４０の一部を除去し、方形島構造１３８の側壁上に導電スペーサ構造を形成し、線１１Ａ−１１Ａの断面が図１１Ｃで示される。第二導電層１４０は相変化メモリ材料からなり、生成された位相の状態を制御することによりメモリの作用を達成する。相変化メモリ材料は群III、群IV、群Ｖ、群VI金属、あるいは、それらの合金からなる。

図１２Ａを参照すると、第二方向に平行な一対のスペーサ壁１４２が絶縁され、第一方向に平行な一対のスペーサ壁を導電体として残し、それぞれ、第一直立相変化メモリ層１４０ａと第二直立相変化メモリ層１４０ｂとなる。本発明のもう１つの具体例によると、平行な一対のスペーサ１４２の絶縁は、傾斜したイオン注入Ｉにより実行される。２つの対向するスペーサ壁は、二傾斜方向から、酸素イオン、あるいは、窒素イオンを注入して絶縁し、線１２Ｂ−１２Ｂ’の断面が図１２Ｂで示される。

二つの対向する金属スペーサ壁である１４０ａ、および、１４０ｂは、直立ＰＣＭ層となる分離された単一の金属壁構造である。直立ＰＣＭ層１４０ａと１４０ｂは直立電極構造１３５上に重畳され、接触点で接触し、第一相変化メモリセルの相転移位置となる。本発明のもう１つの具体例によると、直立電極構造１３５と直立ＰＣＭ層１４０ａと１４０ｂは直立状態で交差し、直立電極構造１３５と直立ＰＣＭ層１４０ａと１４０ｂは垂直、あるいは、非垂直で交差する。

図１３Ａ〜図１４Ｂは、直立ＰＣＭ層に接続するビットラインを形成する製造工程を示す図である。図１３Ａを参照すると、第五誘電層１４６が第四誘電層１３８、および、直立ＰＣＭ層１４０ａ、１４０ｂに蒸着される。第五誘電層１４６は平坦化され、線１３Ａ−１３Ａの断面が図１３Ｂで示される。

続いて、リソグラフィックエッチング工程が実行されて、第五誘電層１４６をパターン化し、直立ＰＣＭ層１４０ａと１４０ｂを露出する複数の平行なトレンチ１４７を形成し、線１３Ａ−１３Ａの断面が図１３Ｃで示される。

図１４Ａを参照すると、第三導電層１５０が第五誘電層１４６上に蒸着されて、トレンチ１４７を充填する。リソグラフィックエッチング工程が実行されて、第三導電層１５０をパターン化し、第二方向に沿った複数の導電ラインが、ＰＣＭ装置のビットラインとなり、線１４Ａ−１４Ａの断面が図１４Ｂで示される。

図１５Ａ〜図１９Ｃは、本発明のＰＣＭアレイの第二具体例の製造工程を示す図である。ＰＣＭアレイの第二具体例の製造工程は、第一具体例の図５Ａ〜図９Ｃとほぼ同じであり、詳述しない。異なるのは、直立ＰＣＭ層の製造工程である。

図１５Ａ〜図１７Ｃは、本発明の第二具体例による直立電極構造上に直立相変化メモリ層を形成する製造工程を示す図である。図１５Ａを参照すると、第四誘電層２４６が第三誘電層１３６上に形成され、線１５Ａ−１５Ａの断面が図１５Ｂで示される。第四誘電層２４６は、その後、第二方向に沿ってパターン化され、複数の棒状の島構造２４６を形成する。各棒状の島構造は各直立電極構造１３５を横切り、線１５Ａ−１５Ａの断面は図１５Ｃで示される。

図１６Ａを参照すると、第五誘電層２３８は第三誘電層１３６と第四誘電層（棒状の島構造）２４６上に形成される。第五誘電層２３８は、第四誘電層２４６より高いエッチングレートを有し、第五誘電層２３８を平坦化し、線１６Ａ−１６Ａの断面が図１６Ｂで示される。続いて、クラッド金属層２４０が第五誘電層２３８上に形成される。クラッド金属層２４０と第五誘電層２３８はエッチングされて、島構造にパターン化される。島構造は方形島構造であるが、これに制限されない。島構造は、方形導電壁構造１３５の隅に形成され、線１６Ａ−１６Ａの断面は図１６Ｃで示される。

図１７Ａを参照すると、第二導電層１４０がクラッド金属層（島構造）２４０と第四誘電層（棒状の島構造）２４６上に形成され、線１７Ａ−１７Ａの断面が図１７Ｂで示される。異方性エッチバック工程Ｅが第二導電層１４０の一部を除去し、方形島構造の側壁上に導電スペーサ構造を形成し、線１７Ａ−１７Ａの断面が図１７Ｃで示される。第二導電層１４０は相変化メモリ材料からなり、生成された位相の状態を制御することにより、メモリの作用を達成する。相変化メモリ材料は群III、群IV、群Ｖ、群VI金属、あるいは、それらの合金からなる。

第二方向に平行な２つの対向する第二導電スペーサ１４０’と直立電極構造の間は、第四誘電層（棒状の島構造）２４６により絶縁され、第一方向に平行な他の一対の第二導電スペーサ１４０”は、図１７Ａで示されるように、第一直立相変化メモリ層と第二直立相変化メモリ層となる。

図１８Ａ〜図１９Ｂは、本発明の第二具体例による直立ＰＣＭ層を接続するビットラインを形成する製造工程を示す図である。図１８Ａを参照すると、第六誘電層２５６がクラッド金属層（島構造）２４０と第四誘電層（棒状島構造）２４６上に蒸着される。第六誘電層２５６が平坦化され、線１８Ａ−１８Ａの断面は図１８Ｂで示される。

続いて、リソグラフィックエッチング工程が実行されて、第六誘電層２５６をパターン化し、クラッド金属層２４０を露出し、線１８Ａ−１８Ａの断面が図１８Ｃで示される。

図１９Ａを参照すると、第三導電層１５０が第六誘電層２５６上に蒸着されて、接触ウィンドウ２５７を充填して接触プラグ２５８を形成する。リソグラフィックエッチング工程が実行されて、第二方向に沿って、複数の導電ラインで、第三導電層１５０をパターン化し、ＰＣＭ装置のビットラインとなり、線１９Ａ−１９Ａの断面が図１９Ｃで示される。

図２０は、本発明の具体例によるＰＣＭアレイを示す平面図である。図２０において、ＰＣＭアレイは、４つのＰＣＭ素子Ｍ１１〜Ｍ２２からなる方形のマトリクスである。各ＰＣＭ素子は、１つのＰＣＭセル（１Ｔ−１Ｒ構造）に対応する１つのトランジスタからなる。各ＰＣＭ素子のトランジスタは導電プラグ１３０により、直立電極構造１３５を接続する。直立相変化メモリ層１４０は直立電極構造１３５上に重畳されて、接触点１４５で、相変化メモリセルの相転移位置となる。ワードライン１２０は、第一方向で、直列に各トランジスタを接続し、ビットライン１５０は、第二方向で、直列に各直立相変化メモリ層１４０を接続する。

図２１は、本発明のもう１つの具体例によるＰＣＭアレイを示す図である。図２１中、ＰＣＭアレイは、４つのＰＣＭ素子Ｍ１１〜Ｍ２２からなる方形マトリクスである。各ＰＣＭ素子は、２つのＰＣＭセル（１Ｔ−２Ｒ構造）に対応する１つのトランジスタからなる。各ＰＣＭ素子のトランジスタは導電プラグ１３０により、直立電極構造１３５に接続される。第一直立相変化メモリ層１４０ａは直立電極構造１３５上に重畳して、接触点１４５ａで、第二直立相変化メモリセルの相転移位置となる。第二直立相変化メモリ層１４０ｂは直立電極構造１３５上に重畳して、接触点１４５ｂで、第二直立相変化メモリセルの相転移位置となる。ワードライン１２０は、第一方向で、各トランジスタに直列に接続する。第一ビットライン１５０ａは、第二方向で、各第一直立相変化メモリ層１４０ａに直列に接続し、第二ビットライン１５０ｂは、第二方向で、各第二直立相変化メモリ層１４０ｂを直列に接続する。

図２２は、本発明のもう１つの具体例によるＰＣＭアレイのもう１つの図である。図２２中、ＰＣＭアレイは、４つのＰＣＭ素子Ｍ１１〜Ｍ２２とＰＣＭ素子Ｎ１１からなる方形マトリクスである。各ＰＣＭ素子は、２つのＰＣＭセル（１Ｔ−２Ｒ構造）に対応する１つのトランジスタからなる。各ＰＣＭ素子のトランジスタは、導電プラグ１３０により、直立電極構造１３５に接続される。第一直立相変化メモリ層１４０ａは直立電極構造１３５上に重畳され、接触点１４５ａで、第一相変化メモリセルの相転移位置となる。第二直立相変化メモリ層１４０ｂは直立電極構造１３５上に重畳され、接触点１４５ｂで、第二相変化メモリセルの相転移位置となる。ワードライン１２０は、第一方向で、各トランジスタを直列に接続する。第一ビットライン１５０ａと第二ビットライン１５０ｂは、第二方向で、第一直立相変化メモリ層１４０ａと第二直立相変化メモリ層１４０ｂを直列に接続する。

ＰＣＭアレイは、第一組のトランジスタサブアレイ（導電プラグ１３０ａ−１３０ｄの位置に対応する）と、第二組のトランジスタサブアレイ（導電プラグ１３０ｅの位置に対応する）からなる。第一組のトランジスタサブアレイは、（ｍ、ｎ）格子サイトに位置し、第二組のトランジスタサブアレイは（ｍ＋１／２、ｎ＋１／２）格子サイトに位置する。ｍとｎは整数である。特に、第一組のトランジスタサブアレイと第二組のトランジスタサブアレイは、（１／２、１／２）並進対称性に設定される。

本発明の具体例は、電極とＰＣＭ層が直立構造であり、よって、接触領域が効果的に減少する。さらに、２つのＰＣＭ素子に対応する１つの電流制御素子（１Ｔ−２Ｒ構造）を利用することにより、ＰＣＭユニットセルの領域が減少し、ＰＣＭ装置集積度が増加する。

本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明を開示した実施例に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の修飾やアレンジを加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。

側壁電極を用いた公知の相変化メモリ（ＰＣＭ）装置を示す平面図である。 ２Ａおよび２ＢはそれぞれＸ方向とＹ方向に沿った断面図であり、２Ｃは公知のＰＣＭ装置の平面図である。 本発明の具体例によるＰＣＭセルを示す図である。 本発明のＰＣＭアレイの具体例を示す平面図である。 ＭＯＳＦＥＴのアレイを有する基板の具体例の平面図である。 ＭＯＳＦＥＴのアレイを有する基板の具体例の断面図である。 ＢＪＴのアレイを有する基板のもう１つの具体例の平面図である。 ＢＪＴのアレイを有する基板のもう１つの具体例の断面図である。 基板上に直立電極構造を製造する工程を示す図である。 基板上に直立電極構造を製造する工程を示す図である。 基板上に直立電極構造を製造する工程を示す図である。 基板上に直立電極構造を製造する工程を示す図である。 基板上に直立電極構造を製造する工程を示す図である。 基板上に直立電極構造を製造する工程を示す図である。 基板上に直立電極構造を製造する工程を示す図である。 基板上に直立電極構造を製造する工程を示す図である。 直立電極構造上に直立相変化メモリ層を形成する工程を示す図である。 直立電極構造上に直立相変化メモリ層を形成する工程を示す図である。 直立電極構造上に直立相変化メモリ層を形成する工程を示す図である。 直立電極構造上に直立相変化メモリ層を形成する工程を示す図である。 直立電極構造上に直立相変化メモリ層を形成する工程を示す図である。 直立電極構造上に直立相変化メモリ層を形成する工程を示す図である。 直立電極構造上に直立相変化メモリ層を形成する工程を示す図である。 直立電極構造上に直立相変化メモリ層を形成する工程を示す図である。 直立ＰＣＭ層を接続するビットラインを形成する工程を示す図である。 直立ＰＣＭ層を接続するビットラインを形成する工程を示す図である。 直立ＰＣＭ層を接続するビットラインを形成する工程を示す図である。 直立ＰＣＭ層を接続するビットラインを形成する工程を示す図である。 直立ＰＣＭ層を接続するビットラインを形成する工程を示す図である。 本発明の第二具体例による直立電極構造に直立相変化メモリ層を形成する工程を示す図である。 本発明の第二具体例による直立電極構造に直立相変化メモリ層を形成する工程を示す図である。 本発明の第二具体例による直立電極構造に直立相変化メモリ層を形成する工程を示す図である。 本発明の第二具体例による直立電極構造に直立相変化メモリ層を形成する工程を示す図である。 本発明の第二具体例による直立電極構造に直立相変化メモリ層を形成する工程を示す図である。 本発明の第二具体例による直立電極構造に直立相変化メモリ層を形成する工程を示す図である。 本発明の第二具体例による直立電極構造に直立相変化メモリ層を形成する工程を示す図である。 本発明の第二具体例による直立電極構造に直立相変化メモリ層を形成する工程を示す図である。 本発明の第二具体例による直立電極構造に直立相変化メモリ層を形成する工程を示す図である。 本発明の第二具体例による直立ＰＣＭ層を接続するビットラインを形成する工程を示す図である。 本発明の第二具体例による直立ＰＣＭ層を接続するビットラインを形成する工程を示す図である。 本発明の第二具体例による直立ＰＣＭ層を接続するビットラインを形成する工程を示す図である。 本発明の第二具体例による直立ＰＣＭ層を接続するビットラインを形成する工程を示す図である。 本発明の第二具体例による直立ＰＣＭ層を接続するビットラインを形成する工程を示す図である。 本発明の第二具体例による直立ＰＣＭ層を接続するビットラインを形成する工程を示す図である。 本発明の具体例によるＰＣＭアレイの平面図である。 本発明のもう１つの具体例によるＰＣＭアレイのもう１つの平面図である。 本発明のもう１つの具体例によるＰＣＭアレイのもう１つの平面図である。

符号の説明

１０ 半導体基板
２０ 導線
３２、６０ 電極構造
３４、６５ 絶縁層
４０、７４ 相変化メモリ層
５０、７２ 誘電層
５５ 金属プラグ
７６ 金属導線
８０ パッシベーション層
１００ 相変化メモリセル
１１０ 基板
１１５ 第一誘電層
１２０ ゲート電極
１２２ ソース
１２４ ドレイン
１３０、１３０ａ、１３０ｂ、１３０ｃ、１３０ｄ、１３０ｅ 導電プラグ
１３２ 第二誘電層
１３３ 開口
１３５ 直立電極構造
１３６ 第三誘電層
１３８、２４６ 第四誘電層
Ｅ 異方性エッチバック工程
１４０ 直立相変化メモリ層
１４０ａ 第一直立相変化メモリ層
１４０ｂ 第二直立相変化メモリ層
１４０’、１４０” 第二導電スペーサ
１４２ スペーサ壁
Ｉ 傾斜したイオン注入
１４５、１４５ａ、１４５ｂ 接触点
１４６、２３８ 第五誘電層
１４７ トレンチ
１５０ ビットライン
１５０ａ 第一ビットライン
１５０ｂ 第二ビットライン
２２２、２２４、２２６ ＢＪＴの３つの電極
２４０ クラッド金属層
２５６ 第六誘電層
２５７ 接触ウィンドウ
２５８ 接触プラグ
Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｎ１１ 相変化メモリ素子

Claims (37)

1. 相変化メモリ装置であって、
   基板上に設置される電流制御装置と、
   前記電流制御装置に電気的に接続される直立電極構造と、
   前記直立電極構造上に重畳され、第一接触点で接触する第一直立相変化メモリ層と、
   からなり、前記第一接触点は、第一相変化メモリセルの相転移位置になることを特徴とする相変化メモリ装置。
2. 前記直立電極構造は金属壁構造であることを特徴とする請求項１記載の相変化メモリ装置。
3. 前記第一直立相変化メモリ層は単一の壁構造で、相変化材料は半導体、あるいは、半金属であることを特徴とする請求項１記載の相変化メモリ装置。
4. 前記直立電極構造と前記第一直立相変化メモリ層は直立状態で交差し、前記直立電極構造と前記第一直立相変化メモリ層は垂直、あるいは、非垂直で交差することを特徴とする請求項１記載の相変化メモリ装置。
5. 前記直立電極構造は、遷移金属、希土類金属、あるいは、それらの合金、窒化物、炭化物、ニトロカーバイドなどを含む高Ｔｍ（融点）導電材料からなることを特徴とする請求項２記載の相変化メモリ装置。
6. 前記第一直立相変化メモリ層は相変化メモリ材料からなり、生成された位相の状態を制御することによりメモリの作用を達成することを特徴とする請求項３記載の相変化メモリ装置。
7. 前記相変化メモリ材料は、群III、群IV、群Ｖ、群VI金属、あるいは、それらの合金からなることを特徴とする請求項６記載の相変化メモリ装置。
8. 前記電流制御素子はトランジスタ素子であることを特徴とする請求項１記載の相変化メモリ装置。
9. さらに、前記直立電極構造上に重畳された第二直立相変化メモリ層からなり、第二接触点で接触し、前記第二接触点は第二相変化メモリセルの相転移位置となることを特徴とする請求項１記載の相変化メモリ装置。
10. 前記第二直立相変化メモリ層は単一の壁構造であることを特徴とする請求項９記載の相変化メモリ装置。
11. 前記直立電極構造と前記第二直立相変化メモリ層は直立状態で交差し、前記直立電極構造と前記直立相変化メモリ層は垂直、あるいは、非垂直で交差することを特徴とする請求項９記載の相変化メモリ装置。
12. 前記第二直立相変化メモリ層は、相変化メモリ材料からなり、生成された位相の状態を制御することによりメモリの作用を達成することを特徴とする請求項１０記載の相変化メモリ装置。
13. 前記相変化メモリ材料は、群III、群IV、群Ｖ、群VI金属、あるいは、それらの合金からなることを特徴とする請求項１２記載の相変化メモリ装置。
14. 前記第一、第二直立相変化メモリ層はそれぞれ２つの異なる導電線に接続され、各導電線は前記相変化メモリ装置のビットラインに対応することを特徴とする請求項９記載の相変化メモリ装置。
15. さらに、
    前記基板上で、複数の電流制御素子に対応するアレイに配列された複数の前記第一相変化メモリセルと、
    第一方向に沿って、各電流制御素子に直列に接続する複数のワードラインと、
    第二方向に沿って、各第一直立相変化メモリ層に直列に接続する複数のビットラインと、
    からなり、前記第一、および、第二方向は直角で交差することを特徴とする請求項１記載の相変化メモリ装置。
16. さらに、
    前記基板上で、複数の電流制御素子に対応するアレイに配列された複数の前記第一相変化メモリセルと複数の前記第二相変化メモリセルと、
    第一方向に沿って、各電流制御素子に直列に接続する複数のワードラインと、
    第二方向に沿って、各第一直立相変化メモリ層に直列に接続する複数のビットラインと、
    前記第二方向に沿って、各第二直立相変化メモリ層に直列に接続する複数の第二ビットラインと、
    からなり、前記第一、および、第二方向は直角で交差することを特徴とする請求項９記載の相変化メモリ装置。
17. 前記複数の電流制御素子は、第一組のトランジスタサブアレイと第二組のトランジスタサブアレイを有するアレイに配列されることを特徴とする請求項１６記載の相変化メモリ装置。
18. 前記第一組のトランジスタサブアレイと前記第二組のトランジスタサブアレイは、たがいに１／２並進対称性に設定されることを特徴とする請求項１７記載の相変化メモリ装置。
19. 相変化メモリ装置の製造方法であって、
    電流制御素子を有する基板を提供する工程と、
    直立電極構造を前記基板上に形成し、前記電流制御素子に電気的に接続する工程と、
    前記直立電極構造上に第一直立相変化メモリ層と第二直立相変化メモリ層を形成する工程と、
    からなることを特徴とする相変化メモリ装置の製造方法。
20. 前記電流制御素子はトランジスタ素子であることを特徴とする請求項１９記載の相変化メモリ装置の製造方法。
21. 前記基板は、第一誘電層と、前記第一誘電層中の導電プラグとからなり、前記導電プラグは前記電流制御素子と前記直立電極構造に電気的に接続することを特徴とする請求項１９記載の相変化メモリ装置の製造方法。
22. 前記直立電極構造の形成方法は、
    前記第一誘電層上に第二誘電層を形成する工程と、
    前記第二誘電層をパターン化して、方形開口を形成し、前記導電プラグを露出する工程と、
    前記第二誘電層と前記方形開口上に、第一導電層を蒸着する工程と、
    前記第一導電層上に第三誘電層を蒸着して、前記方形開口を充填する工程と、
    前記第三誘電層と前記第一導電層を、前記第二誘電層が露出するまで平坦化し、導電壁構造を形成する工程と、
    からなることを特徴とする請求項１９記載の相変化メモリ装置の製造方法。
23. 前記第一導電層は、遷移金属、希土類金属、あるいは、それらの合金、窒化物、炭化物、ニトロカーバイドなどを含む高Ｔｍ（融点）導電材料からなることを特徴とする請求項２２記載の相変化メモリ装置の製造方法。
24. 第一直立相変化メモリ層と第二直立相変化メモリ層の形成方法は、
    前記第三誘電層上に、第四誘電層を形成する工程と、
    前記第四誘電層をパターン化して、方形島構造を形成する工程と、
    前記第四誘電層と前記第三誘電層上に、第二導電層を蒸着する工程と、
    前記第二導電層を異方性エッチングして、前記方形島構造上にスペーサを形成する工程と、
    第二方向に平行な一対のスペーサ壁を絶縁化し、第一方向に平行な一対のスペーサ壁を保留して、第一直立相変化メモリ層と第二直立相変化メモリ層とする工程と、
    からなることを特徴とする請求項１９記載の相変化メモリ装置の製造方法。
25. 前記第一直立相変化メモリ層と前記第二直立相変化メモリ層は、相変化メモリ材料からなり、生成された位相の状態を制御することによりメモリの作用を達成することを特徴とする請求項２４記載の相変化メモリ装置の製造方法。
26. 前記相変化メモリ材料は、群III、群IV、群Ｖ、群VI金属、あるいは、それらの合金からなることを特徴とする請求項２５記載の相変化メモリ装置の製造方法。
27. 第二方向に平行な一対の前記スペーサ壁の絶縁は、酸素、あるいは、窒素イオンを、前記第二方向に平行な一対のスペーサ壁に注入する工程を含むことを特徴とする請求項２４記載の相変化メモリ装置の製造方法。
28. さらに、前記第二方向に沿って、前記第一直立相変化メモリ層を接続する第一ビットラインの形成工程と、前記第二直立相変化メモリ層に接続する第二ビットラインの形成工程を含むことを特徴とする請求項１９記載の相変化メモリ装置の製造方法。
29. 前記第一、および、前記第二ビットラインの形成方法は、
    前記第四誘電層上に第五誘電層を蒸着して、前記第五誘電層を平坦化する工程と、
    前記第五誘電層をエッチングして、第一トレンチと第二トレンチを前記第二方向に沿って形成し、前記第一、および、前記第二直立相変化メモリ層を露出する工程と、
    前記第五誘電層上に第三金属層を蒸着し、前記第一トレンチと前記第二トレンチを充填する工程と、
    前記第三導電層をエッチングして、前記第一、および、前記第二ビットラインを形成する工程と、
    からなることを特徴とする請求項２８記載の相変化メモリ装置の製造方法。
30. 第一直立相変化メモリ層と第二直立相変化メモリ層の形成方法は、
    前記第三誘電層上に第四誘電層を形成する工程と、
    前記第四誘電層をパターン化して、前記第二方向に沿って、棒状の島構造を形成する工程と、
    前記第三と前記第四誘電層上に第五誘電層を形成して、前記第五誘電層を平坦化する工程と、
    前記第五誘電層上にクラッド金属層を形成する工程と、
    前記クラッド金属層と前記第五誘電層をパターン化して、方形の島構造を形成する工程と、
    前記クラッド金属層と前記第四誘電層上に、第二導電層を蒸着する工程と、
    前記第二導電層を異方性エッチングして、前記方形島構造上にスペーサを形成する工程と、
    からなり、前記第二方向に平行な前記第二導電層の一対のスペーサ壁は、前記棒状の島構造により前記直立電極構造から絶縁され、前記第二方向に平行な前記第二導電層の一対のスペーサ壁は、第一直立相変化メモリ層と第二直立相変化メモリ層となることを特徴とする請求項２２記載の相変化メモリ装置の製造方法。
31. 前記第一直立相変化メモリ層と前記第二直立相変化メモリ層は相変化メモリ材料からなり、生成された位相の状態を制御することによりメモリの作用を達成することを特徴とする請求項３０記載の相変化メモリ装置の製造方法。
32. 前記相変化メモリ材料は、群III、群IV、群Ｖ、群VI金属、あるいは、それらの合金からなることを特徴とする請求項３０記載の相変化メモリ装置の製造方法。
33. さらに、前記第二方向に沿って、前記第一直立相変化メモリ層を接続する第一ビットラインの形成工程と、前記第二直立相変化メモリ層に接続する第二ビットラインの形成工程を含むことを特徴とする請求項３０記載の相変化メモリ装置の製造方法。
34. 前記第一、および、前記第二ビットラインの形成方法は、
    前記第五誘電層上に第六誘電層を蒸着して、前記第六誘電層を平坦化する工程と、
    前記第六誘電層をエッチングして、複数の接触ウィンドウを形成し、前記クラッド金属層を露出する工程と、
    前記第六誘電層上に第三導電層を蒸着し、前記複数の接触ウィンドウを充填して、複数の接触プラグを形成する工程と、
    前記第二方向に沿って、前記第三導電層をエッチングして、前記第一、および、前記第二ビットラインを形成する工程と、
    からなることを特徴とする請求項３３記載の相変化メモリ装置の製造方法。
35. 相変化メモリ装置の製造方法であって、
    アレイで配列される複数の電流制御素子と、前記電流制御素子に直列に接続される複数のワードラインを有する基板を提供する工程と、
    前記基板上で各電流制御素子に対応し、前記電流制御素子に電気的に接続する直立電極構造を形成する工程と、
    前記直立電極構造上に第一直立相変化メモリ層を形成して、第一接触点と接触し、前記第一接触点は第一相変化メモリセルとなる工程と、
    前記直立電極構造上に第二直立相変化メモリセル層を形成して、第二接触点と接触し、前記第二接触点は第二相変化メモリセルとなる工程と、
    からなり、前記第一相変化メモリセルは前記第二相変化メモリセルに平行であることを特徴とする相変化メモリ装置の製造方法。
36. 前記複数の電流制御素子は、第一組のトランジスタサブアレイと第二組のトランジスタサブアレイからなるアレイに配列されることを特徴とする請求項３５記載の相変化メモリ装置の製造方法。
37. 前記第一組のトランジスタサブアレイと前記第二組のトランジスタサブアレイは、たがいに１／２並進対称性に設定されることを特徴とする請求項３６記載の相変化メモリ装置の製造方法。

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