JP2013534729A - 並列電気パスを有するメモリ・セル - Google Patents

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Abstract

【課題】並列電気パスを有する平面体相変化メモリ・セルを提供する。
【解決手段】本メモリ・セルは、幅より大きな長さと該長さ方向に整列された軸とを有する第一導電電極領域を含む。また、本メモリ・セルは、第一導電電極領域の軸に対しある角度に方向付けられたエッジを有する第二導電電極領域も含む。本メモリ・セルは、第一導電電極領域の終端と第二導電電極領域のエッジとの間に横方向の分離距離を設ける絶縁体領域をさらに含み、該絶縁体領域は絶縁体膜の少なくとも一部を含み、横方向の分離距離は絶縁体膜の厚さに対応する。
【選択図】図１２

Description

本発明は、一般にコンピュータ・メモリに関し、さらに具体的には相変化メモリ（ＰＣＭ：ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ）に関する。
相変化メモリ（ＰＣＭ）は、抵抗性不揮発コンピュータ・ランダム・アクセス・メモリ（ＲＡＭ：ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）の一形態であって、デバイスが作製された物質の状態を変化させることによってデータを格納する。相変化材料は、２つ以上の異なる相または状態に操作することができ、各相が異なるデータ値を表現する。一般に、各相は相異なる電気特性（または異なる抵抗値）を示す。通常、アモルファス相と結晶（または多結晶）相とが、これらが検知可能な電気抵抗の差位を有するので、バイナリ・データの記憶（１および０）に使われる２つの相となる。具体的には、アモルファス相は結晶層よりも高い抵抗を有する。
カルコゲニド類は、相変化材料として広く使われている材料のグループある。この材料のグループは、カルコゲン（周期律表１６族／ＶＩＡ）と別の元素とを包含する。セレン（Ｓｅ）およびテルル（Ｔｅ）は、ＰＣＭメモリ・セルを生成する際、カルコゲニド半導体を作製するのに使われる、この族中の最も一般的な２つの元素である。この例には、Ｇｅ２Ｓｂ２Ｔｅ５ （ｇｅｒｍａｎｉｕｍ−ａｎｔｉｍｏｎｙ−ｔｅｌｌｕｒｉｕｍ（ゲルマニウム・アンチモン・テルル）または“ＧＳＴ”）、ＳｂＴｅ３、およびＩｎ２Ｓｅ３があろう。
相変化材料の状態を変えるのは、当該材料を融点まで加熱し、次いで取り得る状態の一つに材料を冷却するか、あるいは、アモルファス領域を結晶化温度またはその近辺まで加熱してアモルファス材料の一部または全部を結晶形態に変換することによって実現することができる。相変化材料を通過する電流は、熱を生成し相変化材料を融解させる。相変化材料を融解させ徐々に冷却することによって、相変化材料が結晶状態を形成するための時間が得られる。相変化材料を融解させ急激に冷却すると、相変化材料はアモルファス状態にクエンチされる。また、アモルファス材料を融解せずに結晶化するために、融解温度より低い加熱を用いることもできる。
現行の相変化メモリ（ＰＣＭ）技術の少なくとも３つの面を改良する。第一の改良は、必要なプログラミング電力（およびピーク電流）の低減であり、第二の改良は、抵抗ドリフトの低減であり、第三の改良は、ＰＣＭのマルチビット動作におけるデータ保持力の改善である。
ある好適な実施形態において、本発明は、並列電気パスを有する平面型相変化メモリ・セルに関する。
第一態様から見ると、本発明は、ほぼ平坦な表面を有する統合電子装置を提供する。本統合電子装置は、幅より大きな長さと該長さ方向に整列された軸とを有する第一導電電極領域を含む。また、本装置は、第一導電電極領域の軸に対しある角度に方向付けられたエッジを有する第二導電電極領域を含む。この装置は、第一導電電極領域の終端と第二導電電極領域のエッジとの間に横方向の分離距離を設ける絶縁体領域をさらに含み、絶縁体領域は絶縁体膜の少なくとも一部を含み、横方向の分離距離は絶縁体の厚さに対応する。
望ましくは、本発明は、第一導電電極領域の幅が第一堆積材料層の厚さに対応する、装置を提供する。
望ましくは、本発明は、第一堆積材料層がチタン、タングステン、窒化チタン、および窒化チタンアルミニウムの一つである、装置を提供する。
望ましくは、本発明は、ストレージ材料の層が第一導電電極領域および第二導電電極領域を少なくとも部分的に覆う、装置を提供する。
望ましくは、本発明は、ストレージ材料が相変化材料である、装置を提供する。
望ましくは、本発明は、ストレージ材料の層がパターン取りされる、装置を提供する。
望ましくは、本発明は、上記角度がほぼ直角である、装置を提供する。
望ましくは、本発明は、上記角度が２０〜８０度の間である、装置を提供する。
第二態様から見ると、本発明は、相変化メモリを動作させる方法を提供する。本方法は、幅より大きな長さと該長さ方向に整列された軸とを有する第一導電電極と、第一導電電極の軸に対しある角度に方向付けられたエッジを有する第二導電電極と、第一導電電極の終端と第二導電電極のエッジとの間に分離距離を設ける絶縁体と、第一導電電極のかなりの部分および第二導電電極の少なくとも一部を覆う相変化材料とを含むメモリ・セルを初期設定するステップを含む。メモリ・セルを初期設定するステップは、相変化材料中に第一アモルファス材料領域を生成するステップを含み、第一アモルファス材料領域は相変化材料のかなりの面積を占める。第一アモルファス材料領域の一部を結晶化することによって、第一アモルファス材料領域の内部に活性結晶材料領域が生成される。この活性結晶材料領域の内部に第二アモルファス材料領域を生成することによって、メモリ・セル内に情報が格納される。
望ましくは、本発明は、その後に印加される電気パルスよりも大きな電気パルスをメモリ・セルに印加するステップをさらに含む方法を提供し、この電気パルスの印加は、第一導電電極および第二導電電極の少なくとも一つを介する。
望ましくは、本発明は、メモリ・セルがシングル・レベル・セルである、方法を提供する。
望ましくは、本発明は、メモリ・セルがマルチ・レベル・セルである、方法を提供する。
望ましくは、本発明は、第一アモルファス材料領域の内部に活性結晶材料領域を生成するステップが、活性結晶材料領域のサイズを調整して規定のセル抵抗を得るステップをさらに含む、方法を提供する。
第三態様から見ると、本発明は、基板上に相変化メモリ・セルを製作する方法を提供する。本方法は、基板中に第一トレンチをエッチングするステップと、第一トレンチ中に第一導体層を堆積するステップと、第一トレンチ中の第一導体層を覆って第一絶縁体層を堆積するステップと、基板中に、第一トレンチに対しある角度で第二トレンチをエッチングするステップと、第二トレンチ中に第二絶縁体層を堆積するステップと、第二トレンチ中の第二絶縁体層を覆って第二導体層を堆積するステップと、相変化材料を堆積するステップと、を含む。堆積された相変化材料は、第一導体層および第二導体層と接触している。
望ましくは、本発明は、基板は相変化メモリ・セルへのアクセスを提供するための底部コンタクトを含むウエハであり、基板中の第一トレンチをエッチングするステップはこの底部コンタクトを露出させる、製作方法を提供する。
望ましくは、本発明は、第一トレンチおよび第二トレンチの少なくとも一つは直線でない、製作方法を提供する。
望ましくは、本発明は、第一絶縁体層が第一トレンチをいっぱいに満たす、製作方法を提供する。
望ましくは、本発明は、第二導体層が第二トレンチをいっぱいに満たす、製作方法を提供する。
望ましくは、本発明は、第二導体層が第二トレンチをいっぱいに満たさない、製作方法を提供し、この方法は、第二トレンチ中に第三絶縁体層を堆積し第二トレンチをいっぱいに満たすステップをさらに含む。
第四態様から見ると、本発明は、相変化メモリ・セルを動作させるさらなる方法を提供する。本方法は、一つ以上の電気パルスを使って、相変化材料中のアモルファス材料領域のサイズを変更するステップを含む。本相変化メモリ・セルは、幅より大きな長さと該長さ方向に整列された軸とを有する第一導電電極と、第一導電電極の軸に対しある角度に方向付けられたエッジを有する、第二導電電極と、第一導電電極の終端と第二導電電極のエッジとの間に分離距離を設ける絶縁体と、第一導電電極および第二導電電極の少なくとも一部を覆う相変化材料と、を含む。
望ましくは、本発明は、アモルファスな相変化材料の領域のサイズを増大するステップが第一電気パルスを印加するステップを含み、第一電気パルスは第一導電電極および第二導電電極の少なくとも一つを介して印加され、第一電気パルスは、従前に印加された電気パルスよりも大きな振幅および従前に印加された電気パルスよりも短い持続時間の少なくとも一つを有する、方法を提供する。
望ましくは、本発明は、アモルファスな相変化材料の領域のサイズを低減するステップがメモリ・セルに第二電気パルスを印加するステップを含み、第二電気パルスは第一導電電極および第二導電電極の少なくとも一つを介して印加され、第二電気パルスは、従前に印加された電気パルスよりも低い振幅および従前に印加された電気パルスよりも長い持続時間の少なくとも一つを有する、方法を提供する。
第五態様から見ると、本発明は、集積回路を設計、製造、または試験するための、マシン可読媒体中に実体的に具現された設計構造体を提供する。本設計構造体は、ほぼ平坦な表面を有する。本設計構造体は、幅より大きな長さと長さ方向に整列された軸とを有する第一導電電極領域と、第一導電電極の軸に対しある角度に方向付けられたエッジを有する第二導電電極領域と、第一導電電極領域の終端と第二導電電極領域のエッジとの間に横方向の分離距離を設ける絶縁体領域と、を含み、絶縁体領域は絶縁体膜の少なくとも一部を含み、横方向の分離距離は絶縁体膜の厚さに対応する。
望ましくは、本発明は、第一導電電極および第二導電電極を少なくとも部分的に覆うストレージ材料の層をさらに含む、設計構造体を提供する。
望ましくは、本発明は、上記ストレージ材料が相変化材料である、設計構造体を提供する。
第六態様において、コンピュータ・システムにロードされ実行されたとき、該コンピュータ・システムに、第二または第四態様による方法の全ステップを遂行させるための、コンピュータ可読媒体に格納されたコンピュータ・プログラム・コードを含む、コンピュータ・プログラムが提供される。
本実施形態の技法を使ってさらなる特徴および利点が実現される。他の実施形態および態様も本明細書に表されており、請求された発明の一部と見なされる。本発明の利点および特徴のより良い理解のために説明および図面を参照されたい。
単なる例示として、以下に添付の図面を参照しながら本発明の好適な実施形態を説明する。
本発明の例示的な諸実施形態による、相変化メモリ（ＰＣＭ）デバイスをプログラミングするシステムを示す。 例示的な諸実施形態による、メモリ・アレイの構造の一例を示す。 直列の電気パスを有する典型的メモリ・セルを示す。 図４Ａ〜図４Ｄは、例示的な諸実施形態によって実装可能な並列パス・メモリ・セル構造を示す。 例示的な諸実施形態によって実装可能な作製プロセスを示す。 例示的な諸実施形態によって実装可能な相変化材料パターンの例示的形状を示す。 例示的な実施形態によって実装可能な、メモリ・セルの初期設定に対するフロー・チャートである。 図８Ａおよび８Ｂは、例示的な諸実施形態による、メモリ・セルを生成するための製造プロセスを示す。 図９Ａおよび９Ｂは、例示的な諸実施形態による、メモリ・セルを生成するための製造プロセスを示す。 図１０Ａおよび１０Ｂは、例示的な諸実施形態による、メモリ・セルを生成するための製造プロセスを示す。 図１１Ａおよび１１Ｂは、例示的な諸実施形態による、メモリ・セルを生成するための製造プロセスを示す。 図１２Ａおよび１２Ｂは、例示的な諸実施形態による、メモリ・セルを生成するための製造プロセスを示す。 図１３Ａおよび１３Ｂは、例示的な実施形態による、メモリ・セルを生成するための製造プロセスを示す。 図１４Ａおよび１４Ｂは、例示的な実施形態による、メモリ・セルを生成するための製造プロセスを示す。 図１５Ａおよび１５Ｂは、例示的な実施形態による、メモリ・セルを生成するための製造プロセスを示す。 図１６Ａおよび１６Ｂは、例示的な実施形態による、メモリ・セルを生成するための製造プロセスを示す。 例示的な実施形態による、メモリ・セルを生成するための製造プロセスを示す。 半導体の設計、製造、もしくは試験またはこれらの組み合わせに使われる設計プロセスの流れ図である。
本発明の例示的な諸実施形態は、堆積されたゲルマニウム・アンチモン・テルル（ＧＳＴ）層の同一側に接触する２つの電極を含む、並列パス・メモリ・セル構造体を対象としている。ある例示的な実施形態において、一つの電極はマイクロトレンチ（しかして、サブリソグラフィ・レベル寸法の露出表面を有する）であり、第二電極（例、ビット・ライン）は、第一電極に対し直交し、第一電極からサブリソグラフィ・レベルの距離またはギャップを取って配置されている（この間隔は絶縁体の堆積によって得られる）。この構造体は、超薄のＧＳＴ堆積を使ったエネルギ効率の良い動作を可能にする。というのは、加熱が２つの電極の間のサブリソグラフィ・レベルのギャップ近辺に集中し、且つ、ヒート・シンクとして機能可能な最上部電極の必要性がないからである。しかして、この構造体中のメモリ・セルでは、相変化材料の融解を開始させるのに必要な電流は非常に小さい。また、ある例示的な実施形態において、このセルは、２つの電極の距離間隔がサブリソグラフィ・レベルであり極めて小さいので、ＧＳＴ材料がアモルファスのとき、大きく低減された閾値電圧を示す。ある例示的な実施形態において、電極を覆うＧＳＴ層が大きな場合（電極上面への大きなパターン設定）、広範囲の電流に対し抵抗が漸進的に増加し、これにより効率的なマルチビット動作が可能になる。抵抗の変化は、主として、アモルファス材料が、第一電極を出て結晶材料を通る電流経路を閉塞することに起因し、従って、アモルファス材料の抵抗のドリフトまたは他の変動は、セル抵抗にわずかに影響するだけである。ある例示的な実施形態において、全てのレベルに対するアモルファス材料の量は（マイクロトレンチまたはマッシュルーム・セルを持つ低〜中位セル抵抗を生成するため必要となる極めて薄いアモルファス領域と対照的に）良好な保持力を確実にするのに十分である。
本発明のある例示的な実施形態は、現行の相変化メモリ（ＰＣＭ）技術に少なくとも３つの面で改良をもたらす。第一の改良は、必要なプログラミング電力（およびピーク電流）の低減であり、第二の改良は、抵抗ドリフトの低減であり、第三の改良は、ＰＣＭのマルチビット動作におけるデータ保持力の改善である。
ＰＣＭ技術においてプログラミング電力およびピーク電流の低減は重要である。というのは、この２つのパラメータは、メモリ・セルをプログラムするため必要な回路の設計に影響するからである。ある例示的な実施形態において、メモリ・セルをプログラムするのに必要な回路は、（ｉ）アクセス・デバイス（例、ダイオードまたはトランジスタ）、（ｉｉ）プログラミング電流をサポートするビット・ライン、（ｉｉｉ）ビット・ラインを駆動する周辺回路、および（ｉｖ）存在する場合には電荷ポンプ、を含む。
プログラミング電流および電力を低減するための現行の技法は、例えば、マイクロトレンチ・セルおよびマッシュルーム・セル中などの、一つの電極（いわゆるヒータ）と相変化材料（例、ＧＳＴ）との間の接触面を削減すること、および、ＧＳＴの断面積を削減し、しかしてブリッジ・セルまたはポア・セル中などに電流集中を得ることを含む。通常、これらの削減は、サブリソグラフィ・レベルの技法を使い、セルの主要な幾何学的特徴を得ることによって達成される。例えば、マイクロトレンチ・セル中では、ヒータはサブリソグラフィ・レベルの寸法である。マッシュルーム・セルでは、底部コンタクトはサブリソグラフィ・レベルの直径を使って得られる。本発明のある実施形態は、２つの重要なサブリソグラフィ・レベルの寸法を提供する、すなわち、第一電極の厚さ（これはマイクロトレンチと同じようになる）、および第一電極と第二電極との間の横方向分離距離（堆積された絶縁体の厚さで決まる）である。これら２つのサブリソグラフィ・レベルの寸法の組み合わせによって、現行のＰＣＭ技術を使って達成できるよりも小さい面積での加熱が可能になり、しかして融解を開始するのに必要なプログラミング電流が低減される。さらに、電極間の横方向電流フローは、電流が増加するにつれ、第一電極の一端からその電極の反対端に向けて成長する非対称の融解領域をもたらす。これは、電流が電極から垂直に流れ出て、通常、対称的な２つの面を有する融解領域を生成するマッシュルーム型およびマイクロトレンチ型と対照的であり、また、横方向の電流フローを用いるが、通常これも対称的な２つの面を持つ温度プロフィールを生成する一定断面の相変化材料を一般的に有するブリッジ型のセルとも対照的である。
抵抗ドリフトは、ＰＣＭのマルチビット動作に影響する。抵抗ドリフトのランダム性は、多数のレベルを使ってプログラムされるＰＣＭセルの信頼性に大きな影響を与える。マルチビット動作におけるデータ保持力はＰＣＭの課題である。というのは、中位から低位の抵抗値を得る一般的なやり方は、トラップ緩和（これが短期の上昇抵抗ドリフトを決めると考えられている）および再結晶化（これは長期の下降抵抗ドリフトをもたらす）の双方に対してより高い感度を示すことのできる非常に少量のアモルファス材料を生成することだからである。
ドリフトを処理する現行の提案は、例えば、最尤推定など既知の推定技法を用いてＰＣＭセルの群に共通のドリフトの成分を見積もり、それを補償するなどといった信号処理技法に基づいている。このソリューションの欠点は、それがデータ取得時における後処理であること、および、マルチビットＰＣＭにおけるデータ保持力に大きな影響を与える、ドリフトのランダム成分に対しては補償ができないことである。データ取得時に適用される他の技法には、プログラミング時に検知されたドリフトを、電気パルスを用いて元に戻すこと、およびセルの多重電圧読み取りが含まれる。ドリフトを回復させるためのさまざまなプログラミング技法が論文で提案され、これらには、アモルファス材料の小領域の選択的結晶化を生じさせるための短パルスの使用（これにより、アモルファス材料を通る導電経路を生成する）、およびドリフト加速パルスの使用が含まれる。本発明のある例示的な実施形態は、電極の間に可変サイズのアモルファス領域を生成するが、そのアモルファス領域の周りの結晶材料を通る並列の電気経路も生成する。この構造では、セルの抵抗は主として結晶経路の断面サイズによって決まり、このサイズは上記アモルファス領域のサイズが増大するにつれ減少する。アモルファス材料の抵抗率が結晶材料のものよりはるかに高い（例えば、少なくとも１００倍は高い）限り、結晶およびアモルファス両方の領域を通る並列の電気経路によって決まるセル全体の抵抗は、短期ドリフトに関連する変動など、アモルファスの抵抗率の変動にはごくわずかに影響されるだけである。また、例示的な諸実施形態は、アモルファス領域は、抵抗に大きな変化を生じさせるには相当に大きな量の収縮をしなければならないので、長期の再結晶化（下降）ドリフトには比較的に無反応である。これに対し、マッシュルームまたはマイクロトレンチ・セルにおける中位の抵抗値は、時として、アモルファス領域で、殆どしかし完全にではなく、電極全体を覆って得られる。これは、時としてピンチオフ領域といわれ、セルがピンチオフ近辺で作動するとき、極めて小さな領域を再結晶化させるだけでセル抵抗が大幅に変化する。
図１は、本発明の例示的な諸実施形態による、ＰＣＭをプログラミングするためのシステムを示す。図１に示されたシステムは、プロセッサ１０２およびメモリ・アレイ１０８を含む。図１に示された例示的なプロセッサ１０２は、コントローラ１０４およびアドレス・デコーダ１０６を含む。図１に示されるように、メモリ・アレイ１０８は複数のメモリ・セル１１０を含む。ある例示的な実施形態において、メモリ・セル１１０は、相変化材料の少なくとも２つの抵抗値状態または設定で表されるバイナリ・データを格納するよう構成される（「シングル・レベル・セル」または「ＳＬＣ」という）。抵抗値状態の一つは高抵抗状態である。別の例示的な実施形態において、メモリ・セル１１０は、相変化材料の３つ以上の抵抗値状態の範囲または設定で表される２個を超える値を格納するよう構成される（「マルチ・レベル・セル」または「ＭＬＣ」という）。
ある例示的な実施形態において、コントローラ１０４は、プログラミングのため、メモリ・アレイ１０８中のメモリ・セル１１０を識別し選択する。次いで、アドレス・デコーダ１０６は、コントローラ１０４からのメモリ・アドレスを復号し、ワード・ライン・バイアスの範囲をメモリ・アレイ１０８中のメモリ・セル１１０に印加する。
図２は、本発明の例示的な諸実施形態による、メモリ・アレイの構造の一例を示す。図２に示されるように、メモリ・アレイは、ビット・ライン２０４およびワード・ライン２０６に電気的に連結された複数のメモリ・セル２０２を含む。ある例示的な実施形態において、各メモリ・セル２０２は、メモリ・エレメントへのアクセス・デバイス、および抵抗値を保存するための抵抗性メモリ・エレメントから成る。ある例示的な実施形態において、抵抗性エレメントは、相変化材料および２つの電極を含むＰＣＭエレメントである。ある例示的な実施形態において、ビット・ライン２０４に接続されたメモリ・セル２０２中のデータは、ビット・ライン２０４に接続された他のメモリ・セル２０２のアクセス・デバイスをオフにすることによって、アクセス（読み取りまたはプログラム）される。他のメモリ・セル２０２のアクセス・デバイスは、ワード・ライン２０６を使ってオン・オフされる。
図３は、典型的な直列の電気パス・メモリ・セル３０２を示す。メモリ・セル３０２は、底部電極３０４、誘電体層３０６、相変化材料３０８、および最上部電極３１４を含む。図の相変化材料３０８は、結晶または多結晶相変化材料３１０および多量のアモルファス相変化材料３１２で構成することができる。多くの中位〜高位のセル抵抗レベルに対し、アモルファス材料はほぼ完全に相変化材料の断面を閉塞し、電流のかなりの割合がアモルファスおよび結晶材料領域を直列に通って流れるように強制する。
図４Ａ〜図４Ｄは、例示的な諸実施形態によって実装可能な並列パス・メモリ・セル構造を示す。図４Ａ〜図４Ｄは、ストレージ材料層を通して見下ろした平面図を示す。図４Ａは、第一導電電極領域４０４、第二導電電極領域４０６ａ、および絶縁体層４０８を含む、並列パス・メモリ・セル構造体を示す。図４Ａに示されるように第二導電電極領域４０６ａのエッジは、第一導電電極４０４の軸に対してある角度をなしている。例示的な諸実施形態は、図４Ａに示されるような直角の角度には限定されない。本明細書での使用において、第一および第二導電電極領域の文脈における用語「角度」は、両電極を非平行にするため、設計または作製の過程で意図的に導入された任意の角度をいう。一つの実施形態において、この角度は２０〜８０度の間である。図４Ａに示された第二導電電極領域４０６ａは、メモリ・セルを製作する際に、例えば、トレンチに金属物質を満たして形成することができるような固体金属ラインによって実装される。固体金属の第二導電電極領域４０６ａの幅は、通常、リソグラフィ・レベルで区画されることになろう。この金属物質は、以下に限らないが、チタン、タングステン、窒化チタン、窒化チタンアルミニウムの一つ以上で構成することができる。随意的に、金属の代わりに、以下に限らないが、ポリシリコンまたは他の半導体またはドープ半導体材料などの非金属導電材料を使用することもできる。
図４Ｂは、第一導電電極領域４０４、第二導電電極領域４０６ｂ、および絶縁体層４０８を含む、並列パス・メモリ・セル構造体を示す。図４Ｂに示されるように第二導電電極領域４０６ｂのエッジは、第一導電電極領域４０４の軸に対してある角度をなしている。第一電極の幅は、製造プロセスのステップにおいて堆積された第一金属物質の厚さに従って変化する。図４Ｂに示された第二導電電極領域４０６ｂは、例えば、メモリ・セルを製作する際に、第二金属物質を使ってトレンチ壁面をコーティングまたはメッキして形成することが可能な、金属ラインによって実装される。第二導電電極領域４０６ｂの幅は、トレンチ壁面のコーティングまたはメッキの過程でメモリ・セル構造体に堆積される第二金属物質の厚さに従って変わる。第一および第二金属物質は同じであっても違っていてもよく、各々を、以下に限らないが、チタン、タングステン、窒化チタン、および窒化チタンアルミニウムの一つ以上で構成することができる。随意的に、金属の代わりに、以下に限らないが、ポリシリコンまたは他の半導体またはドープ半導体材料などの非金属導電材料を使用することもできる。
図４Ａおよび４Ｂにおいて、第一導電電極領域４０４および第二導電電極領域４０６は、絶縁体層４０８によって最小横方向分離距離だけ隔てられている。この最小横方向分離距離は、メモリ・システム仕様および環境ファクタの如何によって変えることができる。絶縁体層４０８の厚さによって電極間の横方向分離距離が決まり、絶縁体層の厚さを調整して、規定された最小横方向分離距離を設けることができる。実装される絶縁体層を形成するため使用可能な絶縁体材料の例には、以下に限らないが、二酸化ケイ素、酸化アルミニウム、窒化ケイ素および二酸化チタンが含まれる。
しかして、図４Ａおよび４Ｂの双方は、面内二重電極構造体（すなわち、両電極がＧＳＴ層の底部にあり、ＧＳＴの上面は絶縁されている）を示している。図４Ａおよび４Ｂ中の例示的な構造体は、（例えば、メッキされたトレンチ壁面または固体金属ラインなどの）別の電極（第二導電電極領域４０６）に、（例えば、約３〜２０ナノメータ、または用いられたリソグラフィのフィーチャ・サイズまでの厚さを有する）堆積された絶縁体膜または層（絶縁体層４０８）の厚さによって定まるサブリソグラフィ・レベルの電極間ギャップで直交する、（例えば、約５ナノメータのメッキ厚を有するメッキされたトレンチ壁などの）一つのサブリソグラフィ・レベルの帯状電極（第一導電電極領域４０４）によって特徴付けられる。
次に図４Ｃを参照すると、第一導電電極領域４０４および第二導電電極領域４０６ａの少なくとも一部が、ストレージ材料の層によって覆われている。ある例示的な実施形態において、第一導電電極領域４０４および第二導電電極領域４０６ａの双方がストレージ材料層の底面部にある。ある例示的な実施形態において、例示的なセル構造体は、電流が増加するにつれ、非対称に成長し、少なくとも第一導電電極領域４０４を可変的な割合で覆う小さな融解領域４１０を提供する。
最後に図４Ｄを参照すると、別の例示的な実施形態において、第一導電電極領域４０４と第二導電電極領域４０６ａとは相互に直交していない。この実施形態において、電流分布および融解領域は、第一導電電極領域４０４の軸に対してもはや対称的でないことになる。すなわち、この実施形態は対称面を持たない。
図４Ａ〜４Ｄに示された実施形態は、例示を意図されたもので限定の意図はなく、本発明は、第一導電電極領域４０４の軸と、第二導電電極領域４０６のエッジの軸とが非平行であるように設計された任意の形態に適用するように意図されている。これは、平行な電極を有する一般的なブリッジ・セルとは異なる。他の例示的な諸実施形態において、第二導電電極領域４０６と非平行な第一導電電極領域４０４は、以下に限らないが、ジグザグ・パス、のこぎり歯パス、一連の非連結斜線など、非直線のパスに沿った第一トレンチをエッチングすることによって得られる。他の例示的な諸実施形態において、第二トレンチは、以下に限らないが、ジグザグ・パスまたは曲線の断続的なパスなど、非直線のパスにエッチングすることができる。第一または第二導電電極領域に対するコンタクトは、製造ステップの前段のシーケンスで得られた埋め込み層など、電極の下側に設けることができる。これに換えて、前述の本発明の製作の後、コンタクトを電極の上側に製作することも可能である。例えば、第二導電電極領域の場合、それを隣接の電極に電気的に接続することによって、電極自体の延長としてコンタクトを設けることもできる。
図５は、例示的な諸実施形態によって実装可能な、作製または製造プロセスの要約を示す。ブロック５０２で、当該技術分野で既知の技法によって底部コンタクトが得られる。次いで、ブロック５０４で、随意的な絶縁体層が堆積され、トレンチの底面に底部コンタクトが露出するようにして一つ以上のトレンチがエッチングされる。ブロック５０６で、導体層が堆積される。ブロック５０８で、絶縁体が堆積されトレンチをいっぱいに満たす。ブロック５１０で、当該技術分野で既知の研磨技法を使って、最上面が平坦化される。ブロック５１２で、ブロック５０４においてエッチングされた第一トレンチ（群）にある角度をもってトレンチがエッチングされる。ブロック５１４で、薄絶縁体層が堆積され、その後にブロック５１６における第二導体材料の堆積が行われる。ブロック５１８で、構造体は表面研磨によって平坦化され、この研磨により両導体材料が露出される。ブロック５２０で、ＧＳＴなどの相変化材料が堆積され、次いでブロック５２２で、エッチングを介してパターン取りされる。
図６は、図５のブロック５２２での最後のエッチング・ステップを介して得ることのできる相変化材料の例示的な形状を示す。例示的な諸実施形態において、ＧＳＴパターンは、単一の電極ペア６０６、６１４、（垂直方向または水平方向に）隣接する２つの電極ペア６０４、６０８、隣接する２を超える電極ペア６０２、６１０、もしくはいくつかの隣接する電極ペアを含む矩形領域６１２、またはこれらの組み合わせを含む。これら各種の形態には、本発明の範囲を限定する意図はなく、さらなる形態も用いることができる。
例示的な諸実施形態において、セルの通常動作には、ある領域を融解させ、次いで（アモルファス材料を生成するため）急速にクエンチして、または、冷却の過程でその領域が結晶化（して結晶材料を生成）するように電流を低減して、アモルファスのまたは結晶の領域を生成するステップを含めることができる。別の典型的動作は、結晶化が生ずるように、十分な時間長の間十分に加熱することによって、融解せずにアモルファス領域の一部または全部を変換することである。例示的な諸実施形態において、所望の抵抗値を生成するために十分なアモルファス材料の量を生成できる領域を融解させるのに十分な大きさの、電気信号を印加することによって、メモリ・セルを特定の抵抗値にプログラムすることができる。電気信号のピーク値は、セルの有限要素解析を使って見積もることができる。上記に換えて、十分に大きな領域を融解させるパルスを使い、前述したピーク値にゆっくりと低減し、急に除去して融解した相変化材料をクエンチして、セルをプログラムすることができる。例示的な諸実施形態において、セルの動作のモードの前に、結晶領域をサブリソグラフィ・レベルの面積に限定する初期設定プロセスが行われる。
一部の製造プロセスおよび実施形態に対しては、セルを使ってデータを格納する前（例えば、作製後）に、およびその後デバイスのライフタイムの間、定期的に、初期設定プロセスを実施するのが望ましいであろう。図７は、かかる初期設定プロセスに対する例示的なフロー・チャートである。ある例示的な実施形態では、製造プロセスの最後において、結晶相変化材料が、メモリ・セル中の第一導電電極領域４０４（例えばそのかなりの部分）および第二導電電極領域４０６（例えばその少なくとも一部または少なくとも部分的）を覆うことになる。セルを初期設定するために、ブロック７０２において、第一導電電極領域４０４の一部を覆う第一アモルファス材料領域が生成される。ある実施形態において、第一アモルファス領域は、第一導電電極領域４０４の一部を含む相変化材料の相当な面積を占める。一部のケースでは、第二導電電極領域４０６の一部もアモルファス材料によって覆われ得るが、本発明の例示的な実施形態によれば、これは作動または初期設定のために必要なものではない。ある例示的な実施形態において、通常の書き込みプロセスに用いられるよりも大きな振幅の最大電気パルスを最初に印加することによって、第一アモルファス材料領域が生成される。この電気パルスは、第一導電電極領域４０４および第二導電電極領域４０６の少なくとも一つを介して印加される。ブロック７０４において、活性結晶材料領域が、第一アモルファス材料領域の一部を結晶化することによって、第一アモルファス材料の内部に生成される。ある例示的な実施形態において、最初の最大電気パルスより小さい電気パルスを印加することによって、活性結晶化材料領域が生成される。この電気パルスは、第一導電電極領域４０４および第二導電電極領域４０６の少なくとも一つを介して印加される。この時点で、セルは初期設定され、データ格納に使用できる状態である。ブロック７０６において、活性結晶材料領域の内部に、第二のより小さなアモルファス材料領域を生成することによって、メモリ・セルにデータが格納される。ある例示的な実施形態において、この第二アモルファス材料領域は、第一アモルファス領域を生成した第一最大パルスよりも小さく、且つ活性結晶材料領域を生成した第二パルスよりも持続時間が短いパルスを印加することによって生成される。
図７に示されたプロセスは、いくつかの理由で有利である。第一に、これは、通常、駆動トランジスタが、少ないサイクル数に対しては多くのサイクル数に対して可能なよりも、はるかに大きな電流を駆動できるという事実を利用できる。しかして、システムをデータ記憶に使用する前に、単一の非常に大きな電流パルスを発生させ、これを使って電極を覆う結晶膜のできるだけ多くをアモルファス化することができる。これは、ピーク温度域よりも離れた、電極間の狭い絶縁ギャップ近くの領域中の２つの電極の間を流れる望ましくない電流の量を最小化する。第二に、このプロセスは、より大きなアモルファス領域内部の「作業域」をアニーリングすることによって、より小さい活性結晶領域を生成することを可能にする。活性結晶領域の大きさを制御し、所望の最小セル抵抗を正確に生成することができ、これは、アモルファス領域の外側の一切の結晶材料を通る外部経路と、活性結晶領域を通る内部経路とをプラスした並列組み合わせの結果となる。活性結晶領域のサイズを制御する（例えば、調整可能にするまたは調整する）ことによって、最小セル抵抗の正確な制御が提供され、活性結晶領域の内部での一定サイズまたは可変サイズのアモルファス領域の生成を介したデータの記憶が可能になる。ある実施形態において、アモルファスの相変化材料の量は、従前に印加された電気パルスよりも大きな振幅もしくは従前に印加された電気パルスよりも短い持続時間、またはその両方を有する電気パルスを印加することによって増加され、この印加は電極の一つまたは両方を介して行われる。ある実施形態において、アモルファスの相変化材料の量は、従前に印加された電気パルスよりも低い振幅もしくは従前に印加された電気パルスよりも長い持続時間、またはその両方を有する電気パルスを印加することによって増加され、この印加は電極の一つまたは両方を介して行われる。
別の例示的な実施形態において、製造プロセスは、相変化材料の全てが初期はアモルファス状態であるように設計される。この実施形態では、あらゆるものが既にアモルファスなので、図７のブロック７０２は不要であり、メモリ・セルの使用準備のためには、図７ブロック７０４だけを実施することになる。アモルファス膜の内部に結晶領域が生成されたならば、その活性結晶領域内部に所望のサイズの第二アモルファス領域を選択的に生成することによってデータを格納することができる。
図８Ａおよび８Ｂ、図９Ａおよび９Ｂ、図１０Ａおよび１０Ｂ、図１１Ａおよび１１Ｂ、並びに図１２Ａおよび１２Ｂは、例示的な諸実施形態によって、基板上にメモリ・セルを生成するための製造プロセスを示す。基板は、その上に別の構造体が構築される任意の構造体とすることができる。図８Ａ〜図１２Ｂに示された処理を用いて、図４Ａに示された並列パス・メモリ・セル構造体を生成することができる。
図８Ａは、アクセス・デバイスおよび絶縁体基板８０４に接続するための４つの底部コンタクト８０２を含む、処理前のウエハを示す。
図８Ｂで、処理前のウエハに第一トレンチがエッチングされる。ある例示的な実施形態において、第一トレンチは４Ｆセンターでの２Ｆ〜３Ｆ幅であり、このＦは、リソグラフィ的に区画可能な最小のフィーチャ・サイズを表し、２Ｆは、Ｆのリソグラフィ生成（例、３５ｎｍのリソグラフィ生成に対するＦ＝３５ｎｍ）に対するリソグラフィ的に区画可能な最小のライン・ピッチを表す。
図９Ａで、第一トレンチの底部および側壁が、薄い導体メッキ８０６を付着させるために導体（例、金属）でメッキされる。トレンチの側壁上の薄い導体メッキ８０６の厚さが、第一導電電極領域４０４の幅を決める。
図９Ｂで、第一トレンチは、絶縁体フィリング８０８によっていっぱいに満たされ、余分なメッキを除去するために研磨または平坦化される。
図１０Ａで、長さ方向のスロットがエッチングされ、第一トレンチは２つの側に分離される。ある例示的な実施形態において、この長さ方向のスロットの幅は約１Ｆである。
図１０Ｂで、絶縁体層または絶縁体フィリング８１０が長さ方向スロット中に堆積され、構造体は再度研磨され平坦化される。
図１１Ａで、直交方向のトレンチがエッチングされる。ある例示的な実施形態において、この直交方向のトレンチは１Ｆの幅であり、通常、２Ｆまたは４Ｆセンターで繰り返されることになろう。なお、図の簡明化のため一つのトレンチだけを示している。
図１１Ｂで、薄い絶縁体コーティング８１２が塗布され、第一導電電極領域４０４と第二導電電極領域４０６との間のギャップが設定される。トレンチの側壁上の薄い絶縁体コーティング８１２は、図４Ａで示された絶縁体層４０８に相当する。
図１２Ａで、直交方向トレンチは金属または導体のフィリング８１４でいっぱいに満たされる。導体フィリング８１４は、第二導電電極領域４０６ａに相当する。ある例示的な実施形態において、第二導電電極領域４０６ａは、ビット・ライン４０２を形成する。ある例示的な実施形態において、導体フィリング８１４はその最上面から一切の余剰物を除去するため研磨される。
図１２Ｂで、ＧＳＴなどの相変化材料８１６が２つの電極ストリップ（例えば、導体フィリング８１４および薄い導体メッキ８０６）の交差部に堆積される。ある好適な実施形態において、相変化材料８１６が全表面上に堆積され、次いで、リソグラフィ・パターン設定がされエッチングされて、各第一電極ストリップの一端だけが（第二電極の一つ以上への第一電極の電気接続を回避するために）露出され、また、第一電極と第二電極とを分離しているサブリソグラフィ・レベルの絶縁体を外れて流れる電流を最小化するように、第一電極を覆う長さが最小化される。
図８Ａ〜図１２Ｂに示された製作ステップにより、並列パス・メモリ・セル構造体が得られ、この構造体では、帯状電極（第一導電電極領域４０４）が、薄い絶縁体コーティング８１２（絶縁体層４０８）によって、ビット・ライン（第二導電電極領域４０６ａ）のエッジから横方向に分離される。ある例示的な実施形態において、最小横方向分離距離は、薄い絶縁体コーティング８１２の厚さによって決まる。
図１３Ａおよび１３Ｂ、図１４Ａおよび１４Ｂ、図１５Ａおよび１５Ｂ、図１６Ａおよび１６Ｂ、並びに図１７は、別の例示的な実施形態による、メモリ・セルを生成するための製造プロセスを示す。図１３Ａ〜図１７に示された処理を用いて、図４Ｂに示された並列パス・メモリ・セル構造体を生成することができる。
図１３Ａは、アクセス・デバイスおよび絶縁体基板９０４に接続するための４つの底部コンタクト９０２を含む、処理前のウエハを示す。
図１３Ｂで、処理前のウエハに２つのトレンチがエッチングされる。各トレンチは、４つの底部コンタクト９０２の２つを露出させる。
図１４Ａで、単一側壁の電極を生成するために、方向性電極堆積処理が実施される。図１４Ａに示されるように、トレンチの少なくとも上面、底面、および一つの側面が薄い導体の異方性堆積９０６によって覆われる。側壁上の薄い導体の異方性堆積９０６の厚さによって、第一導電電極領域４０４の幅が決まる。別の実施形態において、共形堆積処理の後（図示されているのと反対の方向から）方向性エッチング処理を行い、トレンチの底部と一つの垂直壁だけにかなりの被覆を得ることができる。
図１４Ｂで、トレンチは、絶縁体フィリング９０８によっていっぱいに満たされ、余分な材料を除去するため平坦化される。
図１５Ａで、絶縁体基板９０４中に直交方向のトレンチがエッチングされる。
図１５Ｂで、薄い共形絶縁体コーティング９１０が付着され、上面およびトレンチが被覆される。この薄い共形絶縁体コーティング９１０は、図４Ｂに示された絶縁体層４０８に相当する。
図１６Ａで、薄い方向性非共形導体堆積９１２が付着され、トレンチの上面および少なくとも一つの側壁を覆う。ある例示的な実施形態において、薄い異方性導体堆積９１２の側壁上の厚さは、第二導電電極領域４０６ｂの厚さに相当する。別の実施形態において、共形堆積処理の後（図示されているのと反対の方向から）方向性エッチング処理を行い、トレンチの底部と一つの垂直壁だけにかなりの被覆が得られる。
図１６Ｂで、トレンチは絶縁体フィリング９１４でいっぱいに満たされ平坦化される。
図１７で、相変化材料９１６が２つの電極ストリップ（例えば、薄い異方性導体堆積９１２および薄い導体の異方性堆積９０６）の交差部に堆積される。相変化材料６１６はリソグラフィ・パターン設定がされ、エッチングされて、第二ビット・ライン（図示せず）への電気接続を回避するために、各電極ストリップの一つの端が露出される。
図１３Ａ〜図１７に示された製作ステップにより、並列パス・メモリ・セル構造体が得られ、この構造体では、帯状電極（第一導電電極領域４０４）が、薄い絶縁体コーティング９１０（絶縁体層４０８）によって、ビット・ライン（第二導電電極領域４０６ｂ）のエッジから横方向に分離される。ある例示的な実施形態において、最小横方向分離距離は、薄い絶縁体コーティング９１０の厚さによって決まる。図８Ａ〜図１２Ｂに示したアプローチに対する本実施形態の利点は、全メモリ・セルの活性領域が、両方向で一定のピッチ（通常２Ｆ）にあることである。本実施形態の第二の利点は、第二電極の狭い露出面にあり、これにより熱放散が低減される（しかして、プログラミング電流が低減される）ことである。
本明細書で使用する用語は、特定の実施形態を説明する目的のためだけのものであり、本発明を限定することは意図されていない。本明細書で用いられる、単数形「ある（ａ、ａｎ）」、および「該（ｔｈｅ）」は、文脈上明確に別途に示されていなければ、複数形も同じように含むことを意図されている。さらに、本明細書で用いられる「含む（ｃｏｍｐｒｉｓｅ）」もしくは「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」またはその両方は、述べられた機能、完全体、ステップ、オペレーション、エレメント、またはコンポーネント、あるいはこれらの複数の存在を特定するが、一つ以上の他の機能、完全体、ステップ、オペレーション、エレメント、コンポーネント、もしくはこれらの群、または上記の組み合わせの存在を排除するものでないことがさらに理解されよう。
添付の請求項中の全てのミーンズ・プラス・ファンクションまたはステップ・プラス・ファンクションの要素の、対応する構造、材料、処置および均等物は、具体的に請求された他の請求要素と組み合わせて機能を遂行するための、一切の構造、材料または処置を包含することが意図されている。本発明の記述は、例示および説明目的で提示されたもので、網羅的であること、または本発明を開示した形態に限定することは意図されていない。当業者には、本発明の範囲から逸脱することのない多くの修改および変形が明白であろう。本実施形態は、本発明の原理および実際的な応用を最善に説明し、他の当業者が、意図する特定の用途に適したさまざまな修改を加えたさまざまな実施形態のため、本発明を理解できるようにするため、選択し説明されたものである。
前述した方法は、集積回路チップを作製するために用いられる。得られた集積回路チップは、生ウエハの形で（すなわち、複数の未パッケージチップを有する単一のウエハで）、ベア・ダイで、またはパッケージ形状で流通させることができる。後者の場合、チップは、（マザーボードまたは他のより高レベルのキャリヤに取り付けるためのリードを備えたプラスチック・キャリヤなどの）シングル・チップ・パッケージ、あるいは（片側または両側表面相互接続あるいは埋め込み相互接続を有するセラミック・キャリヤなどの）マルチチップ・パッケージに搭載される。いずれの場合も、次いで、チップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品いずれかの一部として、他のチップ、ディスクリート回路エレメント、もしくは他の信号処理デバイス、またはこれらの組み合わせとともに組み込まれる。最終製品は、玩具および他のローエンド・アプリケーションから、ディスプレイ、キーボードまたは他の入力デバイスおよび中央処理装置を有する高度なコンピュータ製品までに亘る、集積回路チップを含む任意の製品であり得る。
図１８は、例えば、半導体集積回路（ＩＣ：ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）のロジック設計、シミュレーション、試験、レイアウト、および製造で用いられる、例示的な設計フロー１０００のブロック図を示す。設計フロー１０００は、設計構造体またはデバイスを処理して、上記で説明し図４Ａ〜４Ｄ、図６、図１２Ｂ、および図１７に示した、設計構造体もしくはデバイスまたはその両方の、論理的にまたは別途機能的に同等な表現体を生成するためのプロセス、マシン、もしくはメカニズムまたはこれらの組み合わせを含む。
設計フロー１０００によって処理されもしくは生成されまたはその両方が行われた設計構造体は、マシン可読の伝送または記憶媒体上に符号化して、これに、データ処理システム上で実行または別途に処理されたとき、論理的、構造的、機械的、または別途機能的にハードウェアのコンポーネント、回路、デバイス、またはシステムと同等な表現体を生成する、データもしくは命令またはその両方を含めることができる。マシンには、以下に限らないが、回路、コンポーネント、デバイス、またはシステムの設計、製造、またはシミュレートなど、ＩＣ設計プロセスで使用される任意のマシンが含まれる。例えば、マシンは、リソグラフィ・マシン、マスクを生成するためのマシンもしくは装備またはその両方（例、ｅビーム・ライター）、設計構造体をシミュレーティングするためのコンピュータまたは設備、製造または試験プロセスで使われる任意の装置、または、任意の媒体に本設計構造体と機能的に同等な表現体をプログラミングするための任意のマシン（例えば、プログラム可能ゲート・アレイをプログラミングするためのマシンなど）を含み得る。
設計フロー１０００は、設計される表現体の種類の如何によって変わり得る。例えば、アプリケーション特有ＩＣ（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ＩＣ）の構築のための設計フロー１０００は、標準コンポーネントの設計のための設計フロー１０００、または、例えばＡｌｔｅｒａ（登録商標）社もしくはＸｉｌｉｎｘ（登録商標）社から提供されているプログラム可能ゲート・アレイ（ＰＧＡ：ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）またはフィールド・プログラム可能ゲート・アレイ（ＦＰＧＡ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）などのプログラム可能アレイ中に設計をインスタンス化するための設計フロー１０００とは異なり得る。
図１８は、望ましくは設計プロセス１０１０によって処理されたインプット設計構造体１０２０を含む、複数のかかる設計構造体を示す。設計構造体１０２０は、ハードウエア・デバイスと論理的に等価な機能的表現体を生成するため、設計プロセス１０１０によって生成、処理された論理シミュレーション設計構造体であり得る。設計構造体１０２０には、上記に併せもしくは上記に換えて、設計プロセス１０１０によって処理されたとき、ハードウエア・デバイスの物理構造体の機能的表現体を生成するデータもしくはプログラム命令またはその両方を含めることができる。機能的もしくは構造的またはこれら両方の設計特徴のいずれを表現しているものであっても、設計構造体１０２０は、コア開発者／設計者が実装しているような電子コンピュータ支援設計（ＥＣＡＤ：ｅｌｅｃｔｒｏｎｉｃ ｃｏｍｐｕｔｅｒ−ａｉｄｅｄ ｄｅｓｉｇｎ）を使って生成することができる。設計構造体１０２０が、マシン可読のデータ伝送符号、ゲート・アレイ、または記憶媒体上に符号化されている場合、設計プロセス１０１０内の一つ以上のハードウェアもしくはソフトウェア・モジュールまたはその両方によってこれにアクセスし、処理して、図４Ａ〜４Ｄ，図１２Ｂ、および図１７中に示されたような、電子コンポーネント、回路、電子または論理モジュール、装置、デバイス、またはシステムをシミュレートまたは別途機能的に表現することができる。かかるものとして、設計構造体１０２０には、設計またはシミュレーション・データ処理システムによって処理されたとき、ハードウェア論理設計の回路または他のレベルを機能的にシミュレートするまたは別途に表現する、人間もしくはマシンまたはその両方が可読のソース・コード、コンパイルされた構造体、およびコンピュータ実行可能コード構造体を包含するファイルまたは他のデータ構造体を含めることができる。かかるデータ構造体には、ハードウェア記述言語（ＨＤＬ：ｈａｒｄｗａｒｅ−ｄｅｓｃｒｉｐｔｉｏｎ ｌａｎｇｕａｇｅ）設計エンティティ、あるいは、Ｖｅｒｉｌｏｇ（登録商標）およびＶＨＤＬ（ＶＨＳＩＣのハードウェア記述言語、このＶＨＳＩＣはｖｅｒｙ−ｈｉｇｈ−ｓｐｅｅｄ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ（超高速集積回路）を表す）などのより低レベルのＨＤＬ設計言語に適合する、もしくは互換性があるまたはその両方の他のデータ構造体、もしくはＣまたはＣ＋＋などのより高度な設計言語、またはこれらの組み合わせを含めることができる。
設計プロセス１０１０は、望ましくは、図４Ａ〜図４Ｄ、図６、図１２Ｂ、および図１７に示されたコンポーネント、回路、デバイス、またはロジック構造体の機能的等価物を、合成、変換、または別途に設計／シミュレーション処理するためのハードウェアもしくはソフトウェア・モジュールまたはその両方を用い、これらを組み込み、設計構造体１０２０などの設計構造体を包含可能なネットリスト１０８０を生成する。例えば、ネットリスト１０８０には、集積回路設計中の他のエレメントおよび回路への接続を表す、配線、ディスクリート部品、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどのリストを表現した、コンパイルまたは別途に処理されたデータ構造体を含めることができる。ネットリスト１０８０は、デバイスに対する設計仕様およびパラメータに応じて、ネットリスト１０８０が一回以上再合成される、対話型処理を用いて合成することができる。本明細書に記載した他の設計構造体の種類を含めて、ネットリスト１０８０を、マシン可読データ記憶媒体に記録する、またはプログラム可能ゲート・アレイ中にプログラムすることができる。この媒体は、磁気または光ディスク・ドライブ、プログラム可能ゲート・アレイ、コンパクト・フラッシュまたは他のフラッシュ・メモリなどの不揮発性記憶媒体とすることができる。上記に加えてまたは上記に換えて、この媒体は、システムまたはキャッシュ・メモリ、バッファ・スペース、あるいは、データ・パケットを送信しインターネットまたは他のネットワーク上の適切な手段を介して中間的に格納できる、電気的または光学的な伝導デバイスおよび材料とすることもできる。
設計プロセス１０１０には、ネットリスト１０８０を含むさまざまな種類のインプット・データ構造体を処理するためのハードウェアおよびソフトウェア・モジュールを含めることができる。かかるデータ構造体の種類は、例えばライブラリ・エレメント１０３０内に在置し、これには、所与の製造技術（例えば、各種技術ノード、３２ｎｍ、４５ｎｍ、１００ｎｍなど）に対する、モデル、レイアウト、および記号表現を含む、よく使われるエレメント、回路、およびデバイスのセットを含めることができる。このデータ構造体の種類には、設計仕様書１０４０、特性評価データ１０５０、検証データ１０６０、設計ルール１０７０、並びに、インプット試験パターン、アウトプット試験結果および他の試験情報を包含可能な試験データ・ファイル１０８５をさらに含めることができる。設計プロセス１０１０には、例えば、応力解析、熱解析、機械的反応シミュレーション、キャスティング、モールディングおよび金型プレス成型などの作業に対する工程シミュレーションなど、標準的な機械的設計プロセスをさらに含めることができる。機械的設計の当業者は、本発明の範囲から逸脱することなく、設計プロセス１０１０で使用が可能な機械的設計ツールおよびアプリケーションの範囲をよく理解できよう。また、設計プロセス１０１０には、タイミング解析、検証、設計ルール確認、配置配線作業など、標準的回路設計プロセスを遂行するためのモジュールを含めることもできる。
設計プロセス１０１０には、ＨＤＬコンパイラおよびシミュレーション・モデル構築ツールなどの論理的および物理的設計ツールを用い、これらを組み込み、設計構造体１０２０を、（適用される場合）任意の追加の機械的設計またはデータと併せ、前述のサポートティングデータ構造体の一部または全部と一緒に処理して、第二設計構造体１０９０を生成する。設計構造体１０９０は、例えば、ＩＧＥＳ（Ｉｎｉｔｉａｌ Ｇｒａｐｈｉｃｓ Ｅｘｃｈａｎｇｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ（初期グラフィックス変換仕様））、ＤＸＦ（Ｄｒａｗｉｎｇ Ｅｘｃｈａｎｇｅ Ｆｏｒｍａｔ（図面交換フォーマット））、パラソリッドＸＴ、ＪＴ、ＤＲＧ（ｄｉｇｉｔａｌ ｒａｓｔｅｒ ｇｒａｐｈｉｃ（デジタル・ラスタ・グラフィック））などの可視化データ・フォーマット、または、かかる機械的設計構造体を保存またはレンダリングするため適した他の任意のフォーマットで格納された情報など、機械的デバイスおよび構造体のデータの交換に使われるデータ・フォーマットの形で、記憶媒体またはプログラム可能データ・アレイに在置される。設計構造体１０２０と同様に、設計構造体１０９０は、望ましくは、伝送媒体またはデータ記憶媒体に在置され、ＥＣＡＤシステムに処理されたとき、図４Ａ〜４Ｄ、図６、図１２Ｂ、および図１７に示された本発明の実施形態の一つ以上と論理的にまたは別途機能的に等価な形態を生成する、一つ以上ファイル、データ構造体、または他のコンピュータ符号化データまたは命令を含む。一つの実施形態において、設計構造体１０９０には、図４Ａ〜４Ｄ、図６、図１２Ｂ、および図１７に示されたデバイスを機能的にシミュレートする、コンパイル済みの実行可能なＨＤＬシミュレーション・モデルを含めることができる。
また、設計構造体１０９０は、集積回路のレイアウト・データの交換に使われるデータ・フォーマット、もしくは、例えば、ＧＤＳＩＩ（ＧＤＳ２、Ｇｒａｐｈｉｃ Ｄａｔａｂａｓｅ Ｓｙｓｔｅｍ ＩＩ（グラフィック・データベース・システムＩＩ））、ＧＬ１、ＯＡＳＩＳ（Ｏｐｅｎ Ａｒｔｗｏｒｋ Ｓｙｓｔｅｍ Ｉｎｔｅｒｃｈａｎｇｅ Ｓｔａｎｄａｒｄ（オープン・アートワーク・システム・インターチェンジ・スタンダード））、マップ・ファイル、またはかかる設計データ構造体を格納するために適した他の任意のフォーマットに格納された情報などの記号データ・フォーマット、またはこれらの両方を用いることもできる。設計構造体１０９０には、例えば、記号データ、マップ・ファイル、試験データ・ファイル、設計コンテント・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ライン経由ルートについてのデータ、および、上記で説明され図４Ａ〜４Ｄ、図６、図１２Ｂ、および図１７に示されたデバイスまたは構造体を、製造者または他の設計者／開発者が生成するために必要とする他の任意のデータを含めることができる。次いで、設計構造体１０９０は段階１０９５に進むことができ、例えば、設計構造体１０９０は、テープアウトに進み、製造にリリースされ、マスク・ハウスにリリースされ、別の設計ハウスに送付され、顧客に納品される。
以下、本発明の実施形態による方法、装置（システム）およびコンピュータ・プログラム製品のフロー・チャート説明図もしくはブロック図またはその両方を参照しながら、本発明の態様を説明する。フロー・チャート説明図もしくはブロック図またはその両方の各ブロック、および、フロー・チャート説明図もしくはブロック図またはその両方中のブロックの組み合せは、コンピュータ・プログラム命令によって実行可能であることが理解されよう。これらのコンピュータ・プログラム命令を、汎用コンピュータ、特殊用途コンピュータ、またはマシンを形成する他のプログラム可能データ処理装置のプロセッサに供給し、コンピュータまたは他のプログラム可能データ処理装置のプロセッサを介して実行されるこれらの命令が、フロー・チャートもしくはブロック図またはその両方のブロックまたはブロック群中に規定された機能群／処理群を実装するための手段を生成するようにすることができる。
図中のフロー・チャートおよびブロック図は、本発明のさまざまな実施形態による、システム、方法、およびコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能、およびオペレーションを例示している。この点に関し、フロー・チャートまたはブロック図中の各ブロックは、規定の論理機能（群）を実装するための一つ以上の実行可能命令を含む、モジュール、セグメント、またはコードの部分を表し得る。また、一部の別の実装においては、ブロック中に記載された機能が、図に記載された順序を外れて行われることがあり得ることに留意すべきである。例えば、連続して示された２つのブロックが、実際にはほぼ同時に実行されることがあり、関与する機能によっては、時には、これらブロックが逆の順序で実行されることもあり得る。さらに、ブロック図もしくはフロー・チャート説明図またはその両方の各ブロック、およびブロック図もしくはフロー・チャート説明図またはその両方中のブロックの組み合わせは、特定の機能または処理を実施する、特殊用途のハードウェア・ベースのシステム、または特殊用途のハードウェアとコンピュータ命令との組み合わせによって実装可能なことにも留意すべきである。

Claims (26)

  1. ほぼ平坦な表面を有する統合電子メモリ・セル装置であって、
    幅より大きな長さと前記長さ方向に整列された軸とを有する第一導電電極領域と、
    前記第一導電電極領域の前記軸に対しある角度に方向付けられたエッジを有する第二導電電極領域と、
    前記第一導電電極領域の終端と前記第二導電電極領域の前記エッジとの間に横方向の分離距離を設ける絶縁体領域であって、前記絶縁体領域は絶縁体膜の少なくとも一部を含み、前記横方向の分離距離は前記絶縁体膜の厚さに対応する、前記絶縁体領域と、
    を含む装置。
  2. 前記第一導電電極領域の前記幅が第一堆積材料層の厚さに対応する、請求項１に記載の装置。
  3. 前記第一堆積材料層がチタン、タングステン、窒化チタン、および窒化チタンアルミニウムの一つである、請求項２に記載の装置。
  4. 前記第一導電電極領域および前記第二導電電極領域を少なくとも部分的に覆うストレージ材料の層をさらに含む、請求項１〜３のいずれかに記載の装置。
  5. 前記ストレージ材料は相変化材料である、請求項４に記載の装置。
  6. 前記ストレージ材料の層はパターン取りされる、請求項４または５に記載の装置。
  7. 前記角度がほぼ直角である、請求項１〜６のいずれかに記載の装置。
  8. 前記角度が２０〜８０度の間である、請求項１〜６のいずれかに記載の装置。
  9. 相変化メモリを動作させる方法であって、前記方法は、
    メモリ・セルを初期設定するステップを含み、前記メモリ・セルは、幅より大きな長さと前記長さ方向に整列された軸とを有する第一導電電極と、前記第一導電電極の前記軸に対しある角度に方向付けられたエッジを有する第二導電電極と、前記第一導電電極の終端と前記第二導電電極の前記エッジとの間に分離距離を設ける絶縁体と、前記第一導電電極のかなりの部分および前記第二導電電極の少なくとも一部を覆う相変化材料と、を含み、前記初期設定するステップは、
    前記相変化材料中に第一アモルファス材料領域を生成するステップを含み、前記第一アモルファス材料領域は前記相変化材料のかなりの面積を占める、前記生成するステップと、
    前記第一アモルファス材料領域の一部を結晶化することによって、前記第一アモルファス材料領域の内部に活性結晶材料領域を生成するステップと、
    前記活性結晶材料領域の内部に第二アモルファス材料領域を生成することによって、前記メモリ・セル中に情報を格納するステップと、
    を含む、方法。
  10. その後に印加される電気パルスよりも大きな電気パルスを前記メモリ・セルに印加するステップをさらに含み、前記電気パルスの前記印加は、前記第一導電電極および前記第二導電電極の少なくとも一つを介する、
    請求項９に記載の方法。
  11. 前記メモリ・セルを初期設定する前記ステップは、シングル・レベル・セルを初期設定するステップを含む、請求項９または１０に記載の方法。
  12. 前記メモリ・セルを初期設定する前記ステップは、マルチ・レベル・セルを初期設定するステップを含む、請求項９または１０に記載の方法。
  13. 前記第一アモルファス材料領域の内部に前記活性結晶材料領域を生成する前記ステップは、前記活性結晶材料領域のサイズを調整して規定のセル抵抗を得るステップをさらに含む、請求項９〜１０に記載の方法。
  14. 請求項９〜１３のいずれかに記載の、相変化メモリ・セルを動作させる方法であって、前記方法は、
    一つ以上の電気パルスを使って、相変化材料中のアモルファス材料領域の前記サイズを変更するステップ、
    をさらに含む方法。
  15. 前記アモルファス相変化材料領域の前記サイズを変更するステップは、第一電気パルスを印加することによって前記サイズを増大するステップを含み、前記第一電気パルスの前記印加は前記第一導電電極および前記第二導電電極の少なくとも一つを介し、前記第一電気パルスは、従前に印加された電気パルスより大きな振幅および従前に印加された電気パルスよりも短い持続時間の少なくとも一つを有する、
    請求項１４に記載の方法。
  16. 前記アモルファス相変化材料領域の前記サイズを変更するステップは、前記メモリ・セルに第二電気パルスを印加することによって前記サイズを低減するステップを含み、前記第二電気パルスの前記印加は前記第一導電電極および前記第二導電電極の少なくとも一つを介し、前記第二電気パルスは、前記従前に印加された電気パルスより低い振幅および前記従前に印加された電気パルスよりも長い持続時間の少なくとも一つを有する、
    請求項１４または１５に記載の方法。
  17. 基板上に相変化メモリ・セルを製作する方法であって、前記方法は、
    前記基板中に第一トレンチをエッチングするステップと、
    前記第一トレンチ中に第一導体層を堆積するステップと、
    前記第一トレンチ中の前記第一導体層を覆って第一絶縁体層を堆積するステップと、
    前記基板中に、前記第一トレンチに対しある角度で第二トレンチをエッチングするステップと、
    前記第二トレンチ中に第二絶縁体層を堆積するステップと、
    前記第二トレンチ中の前記第二絶縁体層を覆って第二導体層を堆積するステップと、
    相変化材料を堆積するステップであって、前記相変化材料は前記第一導体層および前記第二導体層と接触している、前記堆積するステップと、
    を含む方法。
  18. 前記基板は、前記相変化メモリ・セルへのアクセスを提供するための底部コンタクトを含むウエハであり、前記基板中の前記第一トレンチを前記エッチングするステップは前記底部コンタクトを露出させる、請求項１７に記載の方法。
  19. 第一トレンチまたは第二トレンチをエッチングする前記ステップを含み、前記第一トレンチおよび前記第二トレンチの少なくとも一つは直線でない、請求項１７または１８に記載の方法。
  20. 第一絶縁体層を堆積する前記ステップを含み、前記第一絶縁体層が前記第一トレンチを充填する、請求項１７〜１９のいずれかに記載の方法。
  21. 第二導体層を堆積する前記ステップを含み、前記第二導体層が前記第二トレンチを充填する、請求項１７〜２０のいずれかに記載の方法。
  22. 第二導体層を堆積する前記ステップを含み、前記第二導体層は前記第二トレンチを充填せず、前記方法は、前記第二トレンチ中に第三絶縁体層を堆積し前記第二トレンチ充填するステップをさらに含む、請求項１７〜２１のいずれかに記載の方法。
  23. 集積回路を設計、製造、または試験するための、マシン可読媒体中に実体的に具現された設計構造体であって、前記設計構造体はほぼ平坦な表面を有し、前記設計構造体は、
    幅より大きな長さと前記長さ方向に整列された軸とを有する第一導電電極領域と、
    前記第一導電電極領域の前記軸に対しある角度に方向付けられたエッジを有する第二導電電極領域と、
    前記第一導電電極領域の終端と前記第二導電電極領域の前記エッジとの間に横方向の分離距離を設ける絶縁体領域であって、前記絶縁体領域は絶縁体膜の少なくとも一部を含み、前記横方向の分離距離は前記絶縁体膜の厚さに対応する、前記絶縁体領域と、
    を含む設計構造体。
  24. 前記第一導電電極および前記第二導電電極を少なくとも部分的に覆うストレージ材料の層をさらに含む、請求項２３に記載の設計構造体。
  25. 前記ストレージ材料は相変化材料である、請求項２４に記載の設計構造体。
  26. コンピュータ・システムにロードされ実行されたとき、前記コンピュータ・システムに、請求項９〜１６のいずれかに記載の方法の前記ステップの全てを遂行させるための、コンピュータ可読媒体に格納されたコンピュータ・プログラム・コードを含むコンピュータ・プログラム。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8624217B2 (en) 2010-06-25 2014-01-07 International Business Machines Corporation Planar phase-change memory cell with parallel electrical paths
JP5527729B2 (ja) * 2010-08-26 2014-06-25 独立行政法人産業技術総合研究所 メモリ素子の駆動方法及びメモリ素子を備える記憶装置
US8575008B2 (en) * 2010-08-31 2013-11-05 International Business Machines Corporation Post-fabrication self-aligned initialization of integrated devices
US8988926B2 (en) 2013-01-11 2015-03-24 Micron Technology, Inc. Method, system and device for phase change memory with shunt
CN104580365B (zh) * 2014-11-27 2018-07-06 广东欧珀移动通信有限公司 一种拍照位置选择方法及相关设备
US10892413B2 (en) * 2017-01-17 2021-01-12 International Business Machines Corporation Integration of confined phase change memory with threshold switching material
FR3135563A1 (fr) * 2022-05-16 2023-11-17 Commissariat A L'energie Atomique Et Aux Energies Alternatives Mémoire résistive à performances configurables et procédés associés

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080247224A1 (en) * 2007-04-06 2008-10-09 Macronix International Co., Ltd. Phase Change Memory Bridge Cell with Diode Isolation Device
JP2008300820A (ja) * 2007-05-31 2008-12-11 Ind Technol Res Inst 相変化メモリ装置とその製造方法
US20090032796A1 (en) * 2007-07-31 2009-02-05 Macronix International Co., Ltd. Phase change memory bridge cell

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3207061A (en) 1963-07-08 1965-09-21 Zaromb Solomon Apparatus and method for separating slurries into solid and fluid components
US3494803A (en) 1966-05-12 1970-02-10 Teledyne Inc Method of bonding a semi-conductor to a metal conductor and resultant product
US6087674A (en) 1996-10-28 2000-07-11 Energy Conversion Devices, Inc. Memory element with memory material comprising phase-change material and dielectric material
US6646297B2 (en) * 2000-12-26 2003-11-11 Ovonyx, Inc. Lower electrode isolation in a double-wide trench
US6507061B1 (en) 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
US7042749B2 (en) * 2002-05-16 2006-05-09 Micron Technology, Inc. Stacked 1T-nmemory cell structure
US6856002B2 (en) 2002-08-29 2005-02-15 Micron Technology, Inc. Graded GexSe100-x concentration in PCRAM
US7107276B2 (en) 2002-10-16 2006-09-12 Xerox Corporation Systems and methods for uniformly identifying e-mail attachments
US20040175804A1 (en) 2003-03-04 2004-09-09 Skonezny Paul M. Process for preparing dideoxyinosine using adenosine deaminase enzyme
US7186998B2 (en) * 2003-03-10 2007-03-06 Energy Conversion Devices, Inc. Multi-terminal device having logic functional
DE20321085U1 (de) 2003-10-23 2005-12-29 Commissariat à l'Energie Atomique Phasenwechselspeicher, Phasenwechselspeicheranordnung, Phasenwechselspeicherzelle, 2D-Phasenwechselspeicherzellen-Array, 3D-Phasenwechselspeicherzellen-Array und Elektronikbaustein
TWI277207B (en) 2004-10-08 2007-03-21 Ind Tech Res Inst Multilevel phase-change memory, operating method and manufacture method thereof
US7272037B2 (en) * 2004-10-29 2007-09-18 Macronix International Co., Ltd. Method for programming a multilevel phase change memory device
US7031181B1 (en) * 2004-11-23 2006-04-18 Infineon Technologies Ag Multi-pulse reset write scheme for phase-change memories
US7259038B2 (en) 2005-01-19 2007-08-21 Sandisk Corporation Forming nonvolatile phase change memory cell having a reduced thermal contact area
KR100657956B1 (ko) 2005-04-06 2006-12-14 삼성전자주식회사 다치 저항체 메모리 소자와 그 제조 및 동작 방법
US8188454B2 (en) 2005-10-28 2012-05-29 Ovonyx, Inc. Forming a phase change memory with an ovonic threshold switch
US7514705B2 (en) 2006-04-25 2009-04-07 International Business Machines Corporation Phase change memory cell with limited switchable volume
US7608848B2 (en) 2006-05-09 2009-10-27 Macronix International Co., Ltd. Bridge resistance random access memory device with a singular contact structure
US7473921B2 (en) 2006-06-07 2009-01-06 International Business Machines Corporation Nonvolatile memory cell with concentric phase change material formed around a pillar arrangement
US20080048293A1 (en) 2006-08-22 2008-02-28 Samsung Electronics Co., Ltd. Semiconductor device having heating structure and method of forming the same
KR100795908B1 (ko) * 2006-08-22 2008-01-21 삼성전자주식회사 발열 구조체를 구비하는 반도체 장치 및 그 형성 방법
US7910905B2 (en) 2006-08-25 2011-03-22 Micron Technology, Inc. Self-aligned, planar phase change memory elements and devices
FR2909797B1 (fr) 2006-12-08 2009-02-13 Commissariat Energie Atomique Formation de zones en creux profondes et son utilisation lors de la fabrication d'un support d'enregistrement optique
US8426967B2 (en) 2007-01-05 2013-04-23 International Business Machines Corporation Scaled-down phase change memory cell in recessed heater
US7411818B1 (en) 2007-02-07 2008-08-12 International Business Machines Corporation Programmable fuse/non-volatile memory structures using externally heated phase change material
JP5227544B2 (ja) 2007-07-12 2013-07-03 株式会社日立製作所 半導体装置
US8098517B2 (en) 2007-10-31 2012-01-17 Ovonyx, Inc. Method of restoring variable resistance memory device
KR101291222B1 (ko) 2007-11-29 2013-07-31 삼성전자주식회사 상변화 메모리 소자의 동작 방법
US7989793B2 (en) 2007-12-10 2011-08-02 Electronics And Telecommunications Research Institute Electrical device using phase change material, phase change memory device using solid state reaction and method for fabricating the same
US7639527B2 (en) 2008-01-07 2009-12-29 Macronix International Co., Ltd. Phase change memory dynamic resistance test and manufacturing methods
JP4929228B2 (ja) 2008-01-23 2012-05-09 韓國電子通信研究院 相変化メモリー素子及びその製造方法
US20090196091A1 (en) 2008-01-31 2009-08-06 Kau Derchang Self-aligned phase change memory
US8034655B2 (en) * 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US7701750B2 (en) 2008-05-08 2010-04-20 Macronix International Co., Ltd. Phase change device having two or more substantial amorphous regions in high resistance state
US7838928B2 (en) * 2008-06-06 2010-11-23 Qimonda Ag Word line to bit line spacing method and apparatus
KR20100001260A (ko) 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7781269B2 (en) 2008-06-30 2010-08-24 Sandisk 3D Llc Triangle two dimensional complementary patterning of pillars
JP5717943B2 (ja) * 2008-07-03 2015-05-13 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその製造方法
US8324605B2 (en) 2008-10-02 2012-12-04 Macronix International Co., Ltd. Dielectric mesh isolated phase change structure for phase change memory
US7929338B2 (en) 2009-02-24 2011-04-19 International Business Machines Corporation Memory reading method for resistance drift mitigation
US7881089B2 (en) 2009-02-24 2011-02-01 International Business Machines Corporation Coding techniques for improving the sense margin in content addressable memories
US8023345B2 (en) 2009-02-24 2011-09-20 International Business Machines Corporation Iteratively writing contents to memory locations using a statistical model
US8351236B2 (en) 2009-04-08 2013-01-08 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
US8159857B2 (en) 2009-09-21 2012-04-17 Infineon Technologies Ag Electronic device with a programmable resistive element and a method for blocking a device
US8107276B2 (en) 2009-12-04 2012-01-31 International Business Machines Corporation Resistive memory devices having a not-and (NAND) structure
US8624217B2 (en) 2010-06-25 2014-01-07 International Business Machines Corporation Planar phase-change memory cell with parallel electrical paths
US8575008B2 (en) 2010-08-31 2013-11-05 International Business Machines Corporation Post-fabrication self-aligned initialization of integrated devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080247224A1 (en) * 2007-04-06 2008-10-09 Macronix International Co., Ltd. Phase Change Memory Bridge Cell with Diode Isolation Device
JP2008300820A (ja) * 2007-05-31 2008-12-11 Ind Technol Res Inst 相変化メモリ装置とその製造方法
US20090032796A1 (en) * 2007-07-31 2009-02-05 Macronix International Co., Ltd. Phase change memory bridge cell

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