KR20090046951A - 자기 정렬된, 평면형 상전이 메모리 소자 및 장치, 및 이를사용한 시스템 및 그 형성 방법 - Google Patents

자기 정렬된, 평면형 상전이 메모리 소자 및 장치, 및 이를사용한 시스템 및 그 형성 방법 Download PDF

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Abstract

상전이 메모리 소자 및 장치, 및 이를 사용한 시스템 및 그 형성 방법이 개시된다. 메모리 소자(201)는 제1 및 제2 전극(31, 32), 및 제1 및 제2 전극 사이에 상전이 물질층(16)을 포함한다. 상전이 물질층은 상전이 물질층의 제2 부분(316a)의 폭보다 좁은 폭을 갖는 제1 부분(316b)을 갖는다. 상기 제1 전극, 제2 전극 및 상전이 물질층은 적어도 부분적으로 동일 수평면을 따라서 배향된다.

Description

자기 정렬된, 평면형 상전이 메모리 소자 및 장치, 및 이를 사용한 시스템 및 그 형성 방법{SELF-ALIGNED, PLANAR PHASE CHANGE MEMORY ELEMENTS AND DEVICES, SYSTEMS EMPLOYING THE SAME AND METHODS OF FORMING THE SAME}
본 발명의 실시예는 반도체 장치에 관한 것으로, 특히, 상전이 메모리 소자 및 그 형성 및 사용 방법에 관한 것이다.
비휘발성 메모리는 전원이 꺼져 있을 때에도 데이터를 유지하는 능력으로 인해 집적 회로에서 유용한 구성 소자이다. 상전이 물질은 비휘발성 메모리셀에서 사용하기 위해 연구되어 왔다. 상전이 메모리 소자는 비정질 및 결정질 상태 사이에서 안정적으로 전이할 수 있는 칼코게나이드 합금 등의 상전이 물질을 포함한다. 각각의 상은 특정 저항 상태를 나타내며, 저항 상태는 메모리 소자의 논리값을 구별한다. 특히, 비정질 상태는 비교적 높은 저항을 나타내며, 결정질 상태는 비교적 낮은 저항을 나타낸다.
도 1a 및 도 1b에 도시된 종래의 상전이 메모리 소자(1)는, 유전 물질(6)에 의해 지지되는 제1 및 제2 전극(2, 4) 사이에 상전이 물질(8)를 갖는다. 상전이 물질(8)은 제1 및 제2 전극(2, 4) 사이에 인가된 전류량에 따라서 특정 저항 상태로 설정된다. 비정질 상태(도 1b)를 얻기 위해, 비교적 높은 기입 전류 펄스(리셋 펄 스)가 종래의 상전이 메모리 소자(1)를 통해 인가되어, 제1 기간 동안 제1 전극(2)을 덮는 상전이 물질(8)의 적어도 일부(9)를 녹인다. 전류가 제거되고, 상전이 물질(8)은 결정화 온도 이하의 온도까지 급냉되어, 그 결과 제1 전극(2)을 덮는 상전이 물질(8)의 일부가 비정질 상태를 갖게 된다. 결정 상태(도 1a)를 얻기 위해, 저전류 기입 펄스(설정 펄스)가 제2 기간(일반적으로 비정질 상변화 물질보다 더 긴 기간) 동안 종래의 상전이 메모리 소자(1)에 인가되어, 그 녹는점 아래, 결정화 온도 위의 온도까지 상전이 물질(8)의 비정질 부분(9)을 가열한다. 이로 인해 상전이 물질(8)의 비정질 부분(9)은, 전류가 제거되고 종래의 상전이 메모리 소자(1)가 냉각된 후 유지되는 결정화 상태를 재결정화되게 한다.
종래의 상전이 메모리의 단점중 하나는 상전이를 얻기 위해 대규모 프로그래밍 전류를 필요로 하는 것이다. 이러한 필요로 인해, 적절한 전류 구동을 얻기 위해 대규모 액세스 트랜지스터 설계가 된다. 메모리 소자(1)에 관련된 다른 문제는 프로그램가능한 볼륨(즉, 부분(9))의 에지에서 비정질 상태와 결정질 상태의 제어불가능한 혼합으로 인한 낮은 신뢰도이다. 따라서, 감소된 프로그래밍 요구 및 증가된 신뢰도를 갖는 상전이 메모리 장치를 갖는 것이 바람직하다. 또한, 메모리 소자(1)에서, 상전이 물질(8)은 제1 전극(2)의 큰 영역과 직접 접촉하기 때문에, 커다란 열손실이 있어서, 많은 리셋 전류 요구를 가져온다.
따라서, 상기 서술된 문제들을 해결하기 위해 다른 설계가 필요하다.
도 1a 및 1b는 종래의 상전이 메모리 소자를 도시한다.
도 2는 본 발명의 실시예에 따르는 상전이 메모리 장치의 부분 단면도를 도시한다.
도 3a~3d는 본 발명의 실시예에 따라서 라인 3-3'에 따른 도 2의 상전이 메모리 장치의 정면도를 도시한다.
도 4a~4d는 도 2a 및 2b의 상전이 메모리 장치를 제조하는 방법의 부분 단면도를 도시한다.
도 5는 본 발명의 실시예에 따른 추가 회로를 나타내는 도 2의 상전이 메모리 장치의 부분 단면도이다.
도 6은 본 발명의 실시예에 따라서 구성된 상전이 메모리 소자를 통합하는 메모리 장치를 구비한 프로세서 시스템의 블록도이다.
다음의 상세한 설명에서, 본 발명의 각종 실시예를 참조한다. 이들 실시예는 본 기술분야에서 숙련된 자가 이를 실현할 수 있도록 충분히 상세하게 서술된다. 다른 실시예들이 사용될 수 있고, 각종 구조적, 논리적 및 전기적 변화가 행해질 수 있는 것으로 이해된다.
다음의 설명에서 사용되는 용어 "기판"은 노출된 기판 표면을 갖는 반도체 기판을 포함하는(그러나, 여기에 한정되는 것은 아닌) 임의의 지지 구조를 포함할 수 있다. 반도체 기판은 실리콘, 실리콘-온-인슐레이터(SOI), 실리콘 -온-사파이어(SOS), 도핑 및 비도핑된 반도체, 베이스 반도체 기반에 의해 지지되는 실리콘의 에피택셜층, 및 실리콘 이외의 반도체로 만들어진 것을 포함하는 다른 반도체 구조 를 포함하는 것으로 이해되어야 한다. 다음의 설명에서 반도체 기판 또는 웨이퍼를 참조하는 경우, 베이스 반도체 또는 기반에서 영역 또는 접합을 형성하기 위해 이전 처리 단계들이 활용될 수 있다. 또한, 기판은 반도체 기반일 필요는 없지만, 금속, 합금, 글래스, 폴리머, 세라믹 및 본 기술에서 알려진 임의의 다른 지지 물질을 포함하는(그러나, 여기에 한정되지 않는) 집적회로를 지지하기에 적합한 임의의 지지 구조일 수 있다.
본 발명의 실시예는 평면형 메모리 소자를 갖는 상전이 메모리 장치를 제공한다. 본 실시예를 도시하며, 동일한 참조 부호가 동일한 특징을 나타내는 도면을 참조하여 본 실시예를 설명한다. 도 2는 본 발명의 실시예에 따라서 구성된 상전이 메모리 장치(200)의 일부의 단면도를 도시한다. 도 3a~3d는 본 실시예에 따라서 라인 3-3'에 따르는 메모리 장치(200)의 일부의 탑다운뷰이다.
메모리 장치(200)는 각각 적어도 하나의 비트, 즉, 논리 1 또는 0을 저장하는 메모리 소자(201)를 포함한다. 아래에 더 상세하게 서술되는 것같이, 메모리 소자(201)는 평면형으로서, 메모리 소자(1)(도 1a)에 비해서 감소된 프로그래밍 크기 및/또는 프로그래밍 전압을 갖도록 구성된다.
도 2를 참조하면, 도전성 플러그(14)가 제1 유전층(20) 내 및 기판(11) 위에 형성된다. 도 5에 도시되고, 아래에 더 상세하게 설명되는 것같이, 기판(11)은 각각의 도전성 플러그(14) 위에 형성되어, 통신한다. 각 메모리 소자(201)는 상전이 물질층(16) 및 자기 정렬된 제1 및 제 2전극(31, 32)을 포함한다. 각 제1 전극(31)은 각각의 도전성 플러그(14)와 접촉한다. 또는, 하나 이상의 제1 전극(31)이 동일 한 도전성 플러그(14)와 접촉할 수도 있다. 각각의 제2 전극은, 제2 전극 선택 라인(546)(도 5)에 접속된 도전성 인터커넥트(40)와 접촉한다.
메모리 소자(201)에서, 제1 전극(31) 및 제2 전극(32)은 적어도 부분적으로 동일한 수평면을 따라서 상전이 물질층(16)의 대향하는 단부들에 있다. 그래서, 메모리 소자(201)는 평면형이다. 도시된 실시예에서, 상전이 물질층(16)은 제2 및 제3 유전층(17, 18)에 수직으로 배치된다. 상전이 물질층(16)과 제2 및 제3 유전층(17, 18)은 스택(211)에 배열된다. 제1 및 제2 전극(31, 32)은 스택(211)의 측벽 상에 형성된다.
도 3a에 도시된 것같이, 탑다운뷰로부터, 상전이 물질층(16)을 포함하는 스택(211)은 상전이 물질층(16)의 길이(317)를 따라서 가변폭(예를 들면, 폭(316a, 316b))을 갖는다. 본 명세서의 목적상, 상전이 물질층의 길이는 도 3a의 탑다운뷰로부터 제1 및 제2 전극(31, 32) 사이의 거리를 따라서 측정된다. 상전이 물질층(16)의 폭은 도 3a에 도시된 길이에 수직인 거리를 따라서 측정된다.
도 3a의 실시예에서, 전극(31, 32)에 인접한 상전이 물질층(16)의 부분은 전극(31, 32) 사이의 거리에서 상전이 물질층(16)의 부분의 폭(316b)보다 큰 폭(316a)을 갖는다. 도 3a의 상전이 물질층(16)의 폭은 각 전극(31, 32)으로부터 폭(316b)을 갖는 거의 중심(315)으로, 점점 선형으로 감소하는 것으로 나타나 있다. 상전이 물질층(16)의 가장 좁은 부분은 전극(31, 32) 사이의 중앙일 필요는 없고, 대신에 전극(31, 32)중 하나 또는 다른 하나에 더 근접할 수도 있는 것으로 이해되어야 한다.
도 3b~3d는 다른 실시예에 있어서 라인 3-3'에 따르는 메모리 장치(200)의 일부의 탑다운뷰이다. 도 3b에 도시된 것같이, 좁은 폭을 갖는 상전이 물질층의 일부는 도 3a에 도시된 것과 비교하여 연장되어 있다. 또는, 도 3c 및 3d에 도시된 것같이, 상전이 물질층의 폭은 각 전극(31, 32)으로부터 폭(316b)을 갖는 거의 중앙으로, 계단형으로 점점 감소한다. 또한, 상전이 물질층(16)이 중심(315)에 가장 좁은 폭을 갖는 것으로 도시되어 있지만, 상전이 물질층(16)은 다른 점에서 가장 좁은 폭을 가질 수 있다. 또한, 상전이 물질층(16)은 제1 및 제2 전극(31, 32) 사이에서 폭이 변동하도록 다른 형상, 예를 들면 다른 것들 중에서도 모래시계 형상이 가능하다.
제1 및 제2 전극(31, 32) 사이에서 좁은 폭(316b)을 설치함으로써, 동작 동안, 전류 밀집을 가져오고, 프로그램 가능한 크기(16a)는 좁은 폭(316b)을 갖는 부분에 인접한 상전이 물질층(16)의 영역에 대응한다. 이것은 전극(31, 32)을 통한 열 손실을 감소시킨다. 이 구성에서는, 크기가 전극(31, 32)의 열손실에 의해 제한되지 않기 때문에, 더 좋은 확장성을 가능하게 한다. 또한, 소자(201)의 온/오프 저항비를 개선하고 임계 전압을 감소시키기 위해, 발생된 전류 밀집은 프로그램가능한 볼륨(16a)의 전체 리셋 상태를 가능하게 한다. 또한, 프로그램가능한 볼륨(16a) 및 프로그래밍 전압은 종래의 수직 메모리 소자(1)(도 1a)에서와 비교하여 감소될 수 있다.
메모리 장치(200)는 2개 이상의 저항 상태를 갖도록 동작된다. 이것은 결정질 상태와 비정질 상태사이에서 상전이 물질층(16)의 프로그램가능한 볼륨(16a)를 변화시키기 위해 리셋 전류 펄스를 인가함으로써 가능하다. 만약, 예를 들면, 3개의 저항 상태를 원하면, 결정질 상태와 비정질 상태사이에서 제2 프로그램가능한 볼륨(16b)를 변화시키도록 리셋 전류가 제어된다. 결정질 상태와 비정질 상태 사이에서 추가의 프로그램가능한 볼륨을 변화시키기 위해 리셋 전류 펄스를 제어함으로써 추가의 저항 상태가 얻어진다. 그래서, 소자(201)의 상전이 물질층(16)이 하나 이상의 프로그램가능한 볼륨을 갖도록 장치(200)가 동작될 수 있다. 프로그램가능한 볼륨(16a)가 전극들로부터 사이를 두고 제공될 수 있고, 상전이가 완성될 수 있기 때문에, 종래의 메모리 장치의 다중 상태의 프로그래밍과 비교하여, 장치(200)는 개선된 안정성, 반복성, 신뢰성, 일관성을 가능하게 한다.
도 2 및 3을 참조하면, 각 제1 전극은 각각의 도전성 플러그(14) 위에 있으면서 접촉한다. 각 제2 전극은 제4 유전층(21)에 형성된 도전성 인터커넥트(40)와 접촉한다. 도 2에 도시된 것같이, 도전성 인터커넥트(40)는 인접한 메모리 소자(201)의 제2 전극(32) 사이에서 자기 정렬된다.
도 4a~4d는 도 2~3d에 도시된 상전이 메모리 장치(200)를 제조하는 일 실시예를 도시한다. 이전 동작의 결과를 논리적으로 요구하는 것을 제외하고는, 여기 서 설명된 임의의 동작에 대해서 특정한 순서가 요구되지는 않는다. 따라서, 아래의 동작들은 특정 순서로 실행되는 것으로 설명되었지만, 원한다면 순서는 바꿀 수 있다.
도 4a에 도시된 것같이, 제1 유전층(20)은 기판(11) 위에 형성된다. 그 안에 도전성 플러그(14)가 형성되어 있는 비아(424)를 형성하기 위해 제1 유전층(20)이 에칭된다. 도전성 플러그(14)는 다른 것들 중에서 티타늄-니트라이드(TiN), 티타늄-알루미늄-니트라이드(TiAlN), 티타늄-텅스텐(TiW), 플라티늄(Pt) 또는 텅스텐(W) 등의 적합한 도전성 물질로 형성된다.
도 4b에 도시된 것같이, 제2 절연층(17), 상전이 물질층(16) 및 제3 절연층(18)이 도전성 플러그(14)와 제1 절연층(20) 위에 증착된다. 층(16, 17, 18)이 블랭킷 층으로서 형성된다. 상전이 물질층(16)의 두께를 조절함으로써 프로그램가능한 볼륨(316)(도 3a~3d)가 조절된다.
도시된 실시예에서, 상전이 물질층(16)은 예를 들면, 게르마늄-안티모니-텔루라이드의 칼코게나이드 물질이고, 예를 들면 약 100Å의 두께를 갖는다. 상전이 물질은 예를 들면, In-Se, Sb2Te3, GaSb, InSb, As-Te, Al-Te, GeTe, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd 및 Ge-Te-Sn-Pt의 다른 상전이 물질일 수 있거나 이를 포함할 수 있다.
도 4c는 개별 메모리 소자(201)에 대해 스택(211)으로 층(16, 17, 18)의 패터닝 및 에칭을 도시한다. 또한, 등각의 도전층이 스택(211) 위에 형성된다. 스택(211) 상의 측벽으로서 자기 정렬된 전극(31, 32)을 형성하기 위해 스페이서 에칭이 행해진다. 전극(31, 32)이 다른 것들 중에서 티타늄-니트라이드(TiN) 등의 적합한 도전성 물질로 형성된다. 제1 전극(31)이 스택(211)의 측벽 위에 형성될 때, 제1 전극(31)이 각각의 도전성 플러그(14)와 접촉하도록, 각각의 도전성 플러그 위 에 부분적으로 놓여지면서 형성된다.
본 발명에 따라서, 도 3a~3d중 하나에 나타낸 형상 또는 원하는 형상을 갖도록 상전이 물질층(16)을 포함하는 스택의 형상을 만들기 위해, 스택(211)은 더 패터닝되고, 드라이 에치 스탑이 행해진다.
도 4d에 나타낸 것같이, 제4 유전층(21)이 스택(211) 및 전극(31, 32) 위에 형성된다. 인접하는 메모리 소자(201)의 제2 전극(32)을 노출하기 위해 비아(440)는 제 4유전층(21)에 형성된다. 도 2에 나타낸 구조를 얻기 위해, 도전 물질이 제 2전극에 자기 정렬되고, 제2 전극과 접촉하여 비아(440) 내에 증착된다.
메모리 장치(200)를 완성하기 위해 추가의 구조가 형성될 수 있다. 도 5에 나타내고 이와 관련하여 아래에 설명된 것같이, 예를 들면, 비트 라인(544), 워드 라인(541), 제2 전극 선택 라인(546) 및 도전성 인터커넥트(542)가 형성될 수 있다.
도 5는 본 발명의 실시예에 따르는 추가 회로를 나타내는 도 2의 상전이 메모리 장치의 부분 단면도이다. 메모리 소자(201)는, 기판(10)에 의해 지지되는 비트 라인(544), 워드 라인(541) 및 도전성 인터커넥트(542) 위에 있다. 기판(10) 내의 분리 영역(550)은 메모리 장치(200)의 각종 소자를 분리한다. 도 5에 나타낸 구조는 일 예일 뿐으로서, 본 발명의 실시예에 따르는 하나 이상의 메모리 소자(201) 및/또는 메모리 장치(200)를 포함하는 다른 회로 설계도 본 발명의 범위내에 있는 것으로 해석된다.
도 6은 본 발명에 따라서 구성된 상전이 메모리 장치(20)를 갖는 메모리 회 로(626)를 포함하는 간단화된 프로세서 시스템(600)을 도시한다.
하나 이상의 프로세서를 포함하는 임의의 시스템, 예를 들면, 컴퓨터, PDA, 폰 또는 다른 제어 시스템으로서 가능한 도 6의 프로세서 시스템(600)은, 버스(621)를 통해 입출력(I/O) 장치(625)와 통신하는 마이크로 프로세서, 디지털 신호 처리기 또는 다른 프로그램가능한 디지털 논리 장치 등의 중앙 처리 장치(CPU)(622)를 일반적으로 포함한다. 메모리 회로(626)는 전형적으로 메모리 컨트롤러를 통해 버스(621)를 통해 CPU(622)와 통신한다. 메모리 회로(626)는 메모리 장치(200)(도 2~3)를 포함한다. 또는, 메모리 회로(626)는 하나 이상의 메모리 소자(201)를 포함할 수 있다.
컴퓨터 시스템의 경우에, 프로세서 시스템(600)은 버스(621)를 통해 CPU(622)와 통신하는 CD(compact disc) ROM 드라이브(623) 및 하드 드라이브(624) 등의 주변 장치를 포함할 수 있다. 원한다면, 메모리 회로(626)는 단일 집적 회로에서, 예를 들면 CPU(622)의 프로세서와 결합될 수 있다.
상기 설명 및 도면은, 여기에 설명된 특징 및 장점을 얻는 특정 실시예를 도시한 것으로만 고려되어야 한다. 특정 처리 조건 및 구조가 변경 및 대체될 수 있다. 따라서, 본 발명은 상기 설명 및 도면에 의해 제한되는 것이 아니라, 첨부된 청구범위에 의해서만 제한되는 것으로 고려된다.

Claims (39)

  1. 적어도 하나의 메모리 소자를 포함하고,
    상기 메모리 소자는
    제1 및 제2 전극; 및
    상기 제1 및 제2 전극 사이에 위치하며, 적어도 제1 및 제2 부분을 갖고, 상기 제1 부분은 상기 제2 부분의 폭보다 더 좁은 폭을 갖는, 상전이 물질층을 포함하는,
    메모리 장치.
  2. 청구항 1에 있어서,
    상기 제1 및 제2 전극은 상기 상전이 물질층에 자기 정렬되어 있는, 메모리 장치.
  3. 청구항 1에 있어서,
    상기 제1 전극, 제2 전극 및 상전이 물질층은 적어도 부분적으로 동일 수평면을 따라서 배향되는, 메모리 장치.
  4. 청구항 3에 있어서,
    상기 제1 부분은 상기 제1 및 제2 전극 사이에 이들과 떨어져 있는, 메모리 장치.
  5. 청구항 3에 있어서,
    상기 제1 부분은 상기 제1 및 제2 전극 사이의 대략 중앙에 있는, 메모리 장치.
  6. 청구항 3에 있어서,
    상기 상전이 물질층의 폭은 상기 제1 및 제2 전극에 인접한 포인트로부터 상기 제1 부분까지 점점 감소하는, 메모리 장치.
  7. 청구항 3에 있어서,
    상기 상전이 물질층의 폭은 상기 제1 및 제2 전극에 인접한 포인트로부터 상기 제1 부분까지 계단식으로 감소하는, 메모리 장치.
  8. 청구항 3에 있어서,
    상기 상전이 물질층의 폭은 상기 제1 및 제2 전극에 인접한 포인트로부터 상기 제1 부분까지 선형적으로 감소하는, 메모리 장치.
  9. 청구항 3에 있어서,
    상기 적어도 하나의 메모리 소자는, 상기 제1 및 제2 전극 사이에 제1 및 제 2 유전층을 더 포함하며, 상기 상전이 물질층은 상기 제1 및 제2 유전층 사이에 이들과 접촉하여 수직으로 배치되는, 메모리 장치.
  10. 청구항 1에 있어서,
    적어도 하나의 도전성 플러그를 더 포함하며, 상기 제1 전극은 상기 적어도 하나의 도전성 플러그와 접촉하는, 메모리 장치.
  11. 청구항 1에 있어서,
    적어도 2개의 메모리 소자와 도전성 인터커넥트를 더 포함하며, 상기 도전성 인터커넥트는 상기 적어도 2개의 메모리 소자의 제2 전극과 접촉하는, 메모리 장치.
  12. 메모리 장치에 결합된 프로세서를 포함하며,
    상기 메모리 장치는,
    적어도 2개의 메모리 소자가, 상전이 물질층, 및 수평면을 따라서 상기 상전이 물질층의 대향하는 단부들에 있는 제1 및 제2 전극을 포함하는, 복수의 메모리 소자;
    상기 적어도 2개의 메모리 소자 위의 유전층; 및
    상기 유전층 내에 있으며, 상기 적어도 2개의 메모리 소자의 제2 전극과 접촉하는 도전성 인터커넥트를 포함하는, 프로세서 시스템.
  13. 청구항 12에 있어서,
    상기 제1 및 제2 전극 사이에 위치하는 상기 상전이 물질층의 제1 부분의 폭은, 상기 제1 전극에 인접하여 위치하는 상기 상전이 물질층의 제2 부분의 폭 및 상기 제2 전극에 인접하여 위치하는 상기 상전이 물질층의 제3 부분의 폭의 각각 보다 좁은, 프로세서 시스템.
  14. 청구항 13에 있어서,
    상기 제1 부분은 상기 제1 및 제2 전극 사이의 대략 중앙에 있는, 프로세서 시스템.
  15. 청구항 12에 있어서,
    상기 상전이 물질층은, 상기 상전이 물질층의 프로그램가능한 볼륨(volume)이 상기 제1 및 제2 전극으로부터 떨어져 있도록 구성된, 프로세서 시스템.
  16. 청구항 12에 있어서,
    상기 도전성 인터커넥트는 상기 적어도 2개의 메모리 소자의 상기 제2 전극과 자기 정렬된, 프로세서 시스템.
  17. 제1 및 제2 전극; 및
    상기 제1 및 제2 전극 사이에 있는 상전이 물질층으로서, 상기 상전이 물질층의 프로그램가능한 볼륨이 상기 제1 및 제2 전극으로부터 떨어져 있도록 구성된, 상전이 물질층을 포함하는 메모리 소자.
  18. 청구항 17에 있어서,
    상기 제1 전극, 제2 전극 및 상전이 물질층은 적어도 부분적으로 동일 수평면을 따라서 배향되는, 메모리 소자.
  19. 청구항 18에 있어서,
    상기 제1 및 제2 전극 사이에 제1 및 제2 유전층을 더 포함하고, 상기 상전이 물질층은 상기 제1 및 제2 유전층 사이에서 이들과 접촉하여 수직으로 배치되는, 메모리 소자.
  20. 청구항 17에 있어서,
    상기 상전이 물질층은 제1 및 제2 부분을 갖고, 상기 제1 부분은 상기 제2 부분의 폭보다 더 좁은 폭을 갖는, 메모리 소자.
  21. 청구항 19에 있어서,
    상기 제1 부분은 프로그램가능한 볼륨을 포함하는, 메모리 소자.
  22. 청구항 19에 있어서,
    상기 상전이 물질층의 폭은 상기 제1 및 제2 전극에 인접한 포인트로부터 상기 제1 부분까지 점점 감소하는, 메모리 소자.
  23. 청구항 17에 있어서,
    상기 프로그램가능한 볼륨은 상기 제1 및 제2 전극 사이에서 대략 중앙에 있는, 메모리 소자.
  24. 청구항 17 있어서,
    적어도 하나의 도전성 플러그를 더 포함하며, 상기 제1 전극은 상기 적어도 하나의 도전성 플러그와 접촉하는, 메모리 소자.
  25. 청구항 17 있어서,
    상기 제1 및 제2 전극은 상기 상전이 물질층에 자기 정렬되어 있는, 메모리 소자.
  26. 제1 전극을 형성하는 단계;
    제2 전극을 형성하는 단계;및
    상전이 물질층의 프로그램가능한 볼륨이 상기 제1 및 제2 전극으로부터 떨어져 있도록 상기 제1 및 제2 전극 사이에 적어도 하나의 상기 상전이 물질층을 형성 하는 단계를 포함하는, 메모리 소자 형성 방법.
  27. 청구항 26에 있어서,
    상기 제1 전극, 제2 전극 및 상전이 물질층은 적어도 부분적으로 동일 수평면을 따라서 형성되어 있는, 메모리 소자 형성 방법.
  28. 청구항 27 있어서, 상기 구성 단계는,
    상기 상전이 물질층의 제2 부분의 폭보다 더 좁은 제1 폭을 갖도록 상기 상전이 물질층의 제1 부분을 에칭하는 단계를 포함하는, 메모리 소자 형성 방법.
  29. 청구항 28에 있어서,
    상기 제1 부분은 상기 제1 및 제2 전극 사이의 대략 중앙에 있는, 메모리 소자 형성 방법.
  30. 청구항 27에 있어서, 상기 구성 단계는,
    상기 상전이 물질층의 폭이 상기 제1 및 제2 전극에 인접한 포인트로부터 상기 제1 및 제2 전극 사이의 포인트까지 점점 감소하도록 상기 상전이 물질층을 에칭하는 단계를 포함하는, 메모리 소자 형성 방법.
  31. 제1 유전층을 형성하는 단계;
    상기 제1 유전층 위에 한 층의 상전이 물질층을 형성하는 단계;
    상기 상전이 물질층 위에 제2 유전층을 형성하는 단계;
    상기 제1 유전층, 상기 제2 유전층 및 상기 상전이 물질층을 에칭함으로써 복수의 스택을 형성하고, 각각의 스택은 상기 상전이 물질층의 에지를 포함하는 측벽을 갖고 형성되는, 단계;
    각각의 스택의 제1 측벽에, 상기 상전이 물질층의 제1 에지와 접촉하는 제1 전극을 형성하는 단계;
    각각의 스택의 제2 측벽에, 상기 상전이 물질층의 제2 에지와 접촉하는 제2 전극을 형성하는 단계로서, 상기 제1 측벽은 상기 제2 측벽과 반대편에 있는, 단계; 및
    상기 복수의 스택을 형성하는 단계의 다음에, 각각의 스택에 대해서, 상기 상전이 물질층의 제1 부분은 상기 상전이 물질층의 제2 부분의 폭보다 더 좁은 제1 폭을 갖도록 각각의 스택의 상기 상전이 물질층을 에칭하는 단계를 포함하는, 메모리 장치 형성 방법.
  32. 청구항 31에 있어서,
    상기 제1 부분은 상기 제1 전극으로부터 떨어져서 형성되는, 메모리 장치 형성 방법.
  33. 청구항 31에 있어서,
    상기 제1 부분은 상기 제2 전극으로부터 떨어져서 형성되는, 메모리 장치 형성 방법.
  34. 청구항 31에 있어서,
    상기 제1 부분은 상기 제1 및 제2 전극 사이의 대략 중앙에 형성되는, 메모리 장치 형성 방법.
  35. 청구항 31에 있어서,
    상기 상전이 물질층의 폭이 상기 제1 및 제2 전극에 인접한 포인트로부터 상기 제1 부분까지 점점 감소하도록 상기 상전이 물질층이 에칭되는, 메모리 장치 형성 방법.
  36. 청구항 31에 있어서,
    상기 상전이 물질층의 폭이 상기 제1 및 제2 전극에 인접한 포인트로부터 상기 제1 부분까지 계단식으로 감소하도록 상기 상전이 물질층이 에칭되는, 메모리 장치 형성 방법.
  37. 청구항 31에 있어서,
    상기 상전이 물질층의 폭이 상기 제1 및 제2 전극에 인접한 포인트로부터 상기 제1 부분까지 선형적으로 감소하도록 상기 상전이 물질층이 에칭되는, 메모리 장치 형성 방법.
  38. 청구항 31에 있어서,
    복수의 도전성 플러그를 형성하는 단계를 더 포함하며, 각각의 제1 전극은 각각의 도전성 플러그와 접촉하여 형성되는, 메모리 장치 형성 방법.
  39. 청구항 31에 있어서,
    상기 스택, 제1 전극, 및 제2 전극 위에 제3 유전층을 형성하는 단계;
    2개의 인접한 제2 전극을 노출하기 위해 비아(via)를 에칭하는 단계;및
    도전성 물질로 상기 비아를 채우는 단계를 더 포함하는 메모리 장치 형성 방법.
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