KR101291222B1

KR101291222B1 - 상변화 메모리 소자의 동작 방법

Info

Publication number: KR101291222B1
Application number: KR1020070122737A
Authority: KR
Inventors: 김철규; 강윤호; 김기준
Original assignee: 삼성전자주식회사
Priority date: 2007-11-29
Filing date: 2007-11-29
Publication date: 2013-07-31
Also published as: KR20090055878A; US8116125B2; CN101447226A; US20090141546A1; JP2009135409A; US20120099371A1; CN101447226B

Abstract

상변화 메모리 소자의 동작 방법에 관해 개시되어 있다. 본 발명의 동작 방법은 상변화층 및 상기 상변화층에 전압을 인가하는 수단을 포함하는 상변화 메모리 소자의 동작 방법에 있어서, 상기 상변화층에 리세트 전압을 인가하되, 상기 리세트 전압은 연속 인가되는 적어도 두 개의 펄스 전압을 포함하는 상변화 메모리 소자의 동작 방법을 제공한다.

Description

상변화 메모리 소자의 동작 방법{Method of operating phase change memory device}

본 발명은 메모리 소자의 동작 방법에 관한 것으로서, 보다 자세하게는 상변화 메모리 소자의 동작 방법에 관한 것이다.

상변화 메모리 소자(PRAM)는 플래시 메모리, 강유전체 램(FeRAM) 및 자기 램(MRAM) 등과 같은 비휘발성 메모리 소자의 하나이다. PRAM과 다른 비휘발성 메모리 소자의 구조적 차이점은 스토리지 노드에 있다.

PRAM의 스토리지 노드는 데이터 저장층으로 상변화층을 포함한다. 상변화층에 소정의 리세트 전압(reset voltage)을 짧은 시간 동안 인가하면, 상기 상변화층의 일부 영역은 비정질 영역이 된다. 상기 비정질 영역은 스토리지 노드에 소정의 세트 전압(set voltage)을 긴 시간 동안 인가함으로써 다시 결정 영역으로 변화된다.

상변화층에 비정질 영역이 존재할 때의 상기 상변화층의 저항을 제1 저항이라 하고, 상변화층의 상(phase)이 전부 결정 상태일 때의 상기 상변화층의 저항을 제2 저항이라 하면, 상기 제1 저항은 상기 제2 저항보다 크다.

PRAM은 이와 같이 상(phase)에 따라 저항이 달라지는 상변화층의 저항 특성을 이용하여 비트 데이트를 기록하고 읽는 메모리 소자이다.

그러나 종래의 PRAM의 동작 방법에서는 상기 비정질 영역을 상기 결정 영역으로 변화시키는 시간, 즉, 세트 시간(set time)이 길어 소자의 동작 속도를 개선하기 어려울 수 있다.

또한 종래의 방법으로 PRAM의 리세트 및 세트 동작을 반복함에 따라, 상기 상변화층의 특성이 쉽게 열화될 수 있어서, PRAM의 내구성(endurance)이 나빠지는 문제가 있다.

본 발명은 상(phase)에 따라 저항이 달라지는 상변화층의 저항 특성을 이용하는 상변화 메모리 소자의 동작 방법을 제공한다.

본 발명의 일 실시예는 상변화층 및 상기 상변화층에 전압을 인가하는 수단을 포함하는 상변화 메모리 소자의 동작 방법에 있어서, 상기 상변화층에 리세트 전압을 인가하되, 상기 리세트 전압은 연속 인가되는 적어도 두 개의 펄스 전압을 포함하는 상변화 메모리 소자의 동작 방법을 제공한다.

상기 펄스 전압들의 세기는 동일할 수 있다.

상기 펄스 전압들 각각의 인가 시간은 20ns 이하, 바람직하게는, 5∼20ns일 수 있다.

상기 펄스 전압들 사이의 간격(interval)은 100ns 이하, 바람직하게는, 5∼100ns일 수 있다.

상기 리세트 전압에 포함된 상기 펄스 전압의 수는 2∼10개일 수 있다.

상기 리세트 전압 인가 후, 상기 상변화층에 세트 전압을 인가하는 단계를 더 포함할 수 있다.

상기 리세트 전압의 인가 시간은 상기 세트 전압의 인가 시간과 같거나 그보다 짧을 수 있다.

이하, 본 발명의 실시예에 따른 상변화 메모리 소자의 동작 방법을 첨부된 도면들을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.

도 1은 본 발명의 일 실시예에 따른 상변화 메모리 소자(PRAM)의 동작 방법을 설명하기 위한 도면이다.

도 1을 참조하면, PRAM은 순차로 적층된 하부전극(10), 하부전극 콘택층(20), 상변화층(30) 및 상부전극(40)을 포함할 수 있다. 하부전극 콘택층(20)은 하부전극(10)보다 작은 폭을 갖고, 하부전극(10)과 상변화층(30)을 연결할 수 있다. 하부전극(10)과 상변화층(30) 사이에는 하부전극 콘택층(20)을 감싸는 층간절연층(15)이 구비될 수 있다. 도 1에 도시하지는 않았지만, 하부전극(10)과 상부전극(40) 중 어느 하나, 예컨대, 하부전극(10)은 스위칭 소자와 연결될 수 있다. 상기 스위칭 소자는 기판(미도시)에 형성된 트랜지스터일 수 있으나, 트랜지스터 이외의 다른 소자, 예를 들면, 다이오드일 수도 있다.

하부전극(10)과 상부전극(40) 사이에 인가되는 전압(V)에 따라, 상변화층(30)의 하부전극 콘택층(20)에 접촉된 일부의 상(phase)이 변화될 수 있다. 도 1에는 모든 영역이 결정 상태인 상변화층(30)이 도시되어 있다.

본 발명의 실시예에 따라 하부전극(10)과 상부전극(40) 사이에 인가할 수 있는 리세트 전압(Vreset)의 일례가 도 2에 도시되어 있다.

도 2를 참조하면, 리세트 전압(Vreset)은 소정의 간격을 갖고 연속해서 인가 되는 2회 이상의 펄스 전압, 예컨대, 제1 내지 제3 펄스 전압(V1∼V3)을 포함할 수 있다.

제1 내지 제3 펄스 전압(V1∼V3)의 세기는 동일할 수 있고, 제1 내지 제3 펄스 전압(V1∼V3)의 인가 시간(이하, 제1 내지 제3 인가 시간)(T1∼T3) 또한 동일할 수 있다. 따라서, 제1 내지 제3 펄스 전압(V1∼V3)은 실질적으로 동일할 수 있다. 제1 내지 제3 인가 시간(T1∼T3)은 각각 20ns 이하, 바람직하게는, 5∼20ns 정도일 수 있다. 한편, 제1 및 제2 펄스 전압(V1, V2) 사이의 간격(이하, 제1 간격)(I1)과 제2 및 제3 펄스 전압(V2, V3) 사이의 간격(이하, 제2 간격)(I2)은 같을 수 있지만, 그렇지 않을 수도 있다. 제1 및 제2 간격(I1, I2)은 각각 100ns 이하, 바람직하게는, 5∼100ns 정도일 수 있다.

이와 같이 짧은 펄스 전압을 소정 간격을 두고 연속해서 인가함으로써, 도 1의 상변화층(30)의 하부전극 콘택층(20)과 접촉된 일부를 비정질 영역으로 변화시킬 수 있다. 즉, 도 1의 하부전극(10)과 상부전극(40) 사이에 도 2와 같은 리세트 전압(Vreset)을 인가하면, 도 1의 구조는 도 3과 같이 변할 수 있다.

도 3을 참조하면, 리세트 전압(Vreset)에 의해 하부전극 콘택층(20)과 접촉된 상변화층(30)의 일부가 비정질 영역(A)으로 변화된다. 비정질 영역(A)은 다수의 작은 영역, 예컨대, 제1 내지 제3 영역(a1∼a3)으로 나눠질 수 있다. 제1 내지 제3 영역(a1∼a3) 중 어느 하나, 다른 하나 및 나머지 하나는 각각 도 2의 제1 내지 제3 펄스 전압(V1∼V3)에 의해 비정질화된 영역일 수 있다.

보다 자세하게 설명하면, 상변화층(30)의 국소 영역은 도 2의 제1 펄스 전 압(V1)에 의해 녹은 후, 제1 간격(I1)에 대응하는 시간 동안 냉각되어 비정질화될 수 있다. 상기 비정질화된 국소 영역은 제1 내지 제3 영역(a1∼a3) 중 어느 하나, 예컨대, 제2 영역(a2)일 수 있다. 제2 영역(a2)은 비정질 영역이므로, 그 주변의 결정 영역보다 높은 비저항을 갖는다. 이어서, 도 2의 제2 펄스 전압(V2)이 하부전극(10)과 상부전극(40) 사이에 인가되면, 비저항이 높은 제2 영역(a2)보다 그 주변의 결정 영역을 통해 전류가 흐르고, 상기 전류가 흐르는 결정 영역의 일부가 가열된다. 그 결과, 제1 및 제3 영역(a1, a3) 중 어느 하나, 예컨대, 제1 영역(a1)이 형성될 수 있다. 이와 유사하게, 도 2의 제3 펄스 전압(V3)에 의해 도 3의 제3 영역(a3)이 형성될 수 있다.

도 2 및 도 3의 리세트 전압(Vreset)은 제1 내지 제3 펄스 전압(V1∼V3)을 포함하는 것으로 도시되어 있지만, 본 발명의 다른 실시예에 따른 리세트 전압은 2개의 펄스 전압으로 구성되거나, 4개 이상, 바람직하게는 4∼10개 정도의 펄스 전압으로 구성될 수 있다. 리세트 전압(Vreset)을 구성하는 펄스 전압의 개수에 따라 도 3에서 형성되는 미소 비정질 영역의 개수가 달라질 수 있다.

도 4는 본 발명의 실시예와 비교되는 비교예에 따라 도 1의 하부전극(10)과 상부전극(40) 사이에 인가한 리세트 전압(V'reset)을 보여준다. 도 4의 리세트 전압(V'reset)은 종래 기술에 따른 것일 수 있다.

도 4를 참조하면, 리세트 전압(V'reset)은 한 번의 펄스 전압으로서, 비교적 긴 인가 시간(이하, 제4 인가 시간)(T4)을 갖는다. 예컨대, 제4 인가 시간(T4)은 도 2의 제1 내지 제3 인가 시간(T1∼T3)을 합한 시간과 유사할 수 있다. 또한 도 4 의 리세트 전압(V'reset)의 세기는 도 2의 제1 내지 제3 펄스 전압(V1∼V3)의 세기와 같을 수 있다. 따라서, 도 4의 리세트 전압(V'reset)의 총 에너지는 도 2의 리세트 전압(Vreset)의 에너지와 같을 수 있다.

도 4와 같은 리세트 전압(V'reset)이 도 1의 하부전극(10)과 상부전극(40) 사이에 인가됨에 따라, 도 1의 구조는 도 5와 같이 변할 수 있다.

도 5를 참조하면, 리세트 전압(V'reset)에 의해 하부전극 콘택층(20)과 접촉된 상변화층(30)의 일부가 비정질 영역(A')으로 변화된다. 비정질 영역(A')은 도 3의 비정질 영역(A)과 유사한 부피를 가질 수 있다.

도 5의 리세트 전압(V'reset)에 의해 상변화층(30)의 일부가 가열되는데, 이때 리세트 전압(V'reset)은 비교적 긴 시간 동안 인가되기 때문에, 상기 일부 중 특정 영역이 매우 높은 온도(이하, 제1 온도)로 가열될 수 있다. 예를 들어, 리세트 전압(V'reset)에 의해 상변화층(30)의 특정 입계(grain boundary)를 따라 전류가 과도하게 흐르면, 상기 전류가 과도하게 흐르는 영역이 매우 높은 온도인 상기 제1 온도까지 가열될 수 있다.

반면, 도 3의 제1 내지 제3 영역(a1∼a3)은 비교적 짧은 시간 동안 인가되는 제1 내지 제3 펄스 전압(V1∼V3)에 의해 형성되므로, 상기 제1 온도보다 낮은 온도로 가열되었다가 냉각되어 비정질화된 영역들일 수 있다. 즉, 도 2의 리세트 전압(Vreset)과 도 4의 리세트 전압(V'reset)이 같은 에너지를 갖는다 하더라도, 도 2의 리세트 전압(Vreset)에 의해 상변화층(30)의 일부가 가열되는 온도가 도 4의 리세트 전압(V'reset)에 의해 상변화층(30)의 일부가 가열되는 온도보다 낮을 수 있다.

이와 같이 본 발명의 실시예에 따르면, 리세트 동작시 상변화층이 과도하게 가열되는 것을 방지할 수 있기 때문에, PRAM의 내구성(endurance)을 향상시킬 수 있다. 또한 상변화층이 과도하게 가열되었다가 비정질화된 경우, 비정질 영역을 다시 결정 영역으로 변화시키기 어려워지므로, 세트 시간이 길어지는 문제가 발생하는데, 본 발명의 실시예에 따르면, 이러한 문제를 방지 또는 최소화할 수 있다.

부가해서, 본 발명의 실시예에 따른 리세트 방법에서는, 펄스 전압들을 인가하는 사이 사이에 상변화층의 저항을 측정하는 단계가 없으므로, 상기 저항 측정에 따른 시간 소모가 없다.

도 6은 본 발명의 실시예 및 비교예에 따른 동작 방법으로 리세트(reset)시킨 PRAM의 제1셀의 리세트 저항을 보여준다. 도 6에서 '＊'에 대응하는 데이터는 본 발명의 실시예에 따른 리세트 전압(이하, 제1 리세트 전압)으로 리세트시킨 상기 제1셀의 저항을 보여주고, '▲'에 대응하는 데이터는 도 4와 같은 비교예에 따른 리세트 전압(이하, 제2 리세트 전압)으로 리세트시킨 상기 제1셀의 저항을 보여준다. 여기서, 상기 제1 리세트 전압은 10ns 정도의 간격을 갖고 10ns 정도씩 인가되는 제1 내지 제5 펄스 전압으로 구성되고, 상기 제2 리세트 전압은 50ns 정도의 인가 시간을 갖는 하나의 펄스 전압으로 구성된다. 한편, 상기 제1 리세트 전압의 상기 제1 내지 제5 펄스 전압과 상기 제2 리세트 전압의 세기는 각각 3.7V 정도이었다.

도 6을 참조하면, '＊'에 대응하는 데이터와 '▲'에 대응하는 데이터가 거의 같은 것을 알 수 있다. 이것은 10ns의 펄스 전압을 5번 사용하더라도, 50ns의 펄스 전압을 한 번 인가하는 경우와 유사한 리세트 저항을 얻을 수 있음을 의미한다.

한편, 도 7은 본 발명의 실시예 및 비교예에 따른 동작 방법으로 리세트(reset)시킨 PRAM의 제1셀을 세트(set) 상태로 변화시킬 때, 리세트 방법별 시간에 따른 상기 제1셀의 저항 변화를 보여준다. 도 7에서 제1 그래프(G1)는 본 발명의 실시예에 따른 상기 제1 리세트 전압으로 리세트시킨 상기 제1셀을 세트시키는 경우 상기 제1셀의 저항 변화를 보여주고, 제2 그래프(G2)는 비교예에 상기 제2 리세트 전압으로 리세트시킨 상기 제1셀을 세트시키는 경우 상기 제1셀의 저항 변화를 보여준다. 이때, 세트 전압의 크기는 1.8V 정도이었다.

도 7을 참조하면, 제1 그래프(G1)가 제2 그래프(G2)보다 아래 쪽에 위치한다. 즉, 동일한 시간 동안 세트 전압을 인가했을 때, 제1 그래프(G1)이 저항값이 제2 그래프(G2)의 저항값보다 작다. 이는 본 발명의 실시예에 따른 방법으로 리세트 시킨 PRAM을 세트시키는데 필요한 시간이 상기 비교예에 따른 방법으로 리세트 시킨 PRAM을 세트시키는데 필요한 시간보다 짧다는 것이다. 보다 구체적으로, 도 7에서 ΔRs는 세트 저항 측정시 사용될 수 있는 기준 저항의 범위를 나타내는데, 상기 기준 저항의 범위 내에 존재하는 제1 기준 저항선(Rs1)에서 제1 그래프(G1)와 제2 그래프(G2)의 세트 전압의 인가 시간의 차이는 40ns 정도이다. 이는 본 발명의 실시예에 따른 방법을 이용하면, 상기 비교예에 따른 방법(즉, 종래 기술)을 이용할 때보다 세트 시간이 약 30% 이상 단축될 수 있음을 의미한다.

한편, 일반적으로 PRAM의 세트 시간은 100ns 이상으로 리세트 시간보다 길기 때문에, 프로그래밍 시간은 상대적으로 긴 세트 시간에 의해 결정된다. 따라서, 도 2의 리세트 시간(T1+I1+T2+I2+T3)이 종래의 리세트 시간보다 다소 길다고 하더라도, PRAM의 프로그래밍 시간은 단축될 수 있다. 보다 구체적으로 설명하면, 도 2의 리세트 전압(Vreset)의 총 인가 시간이 세트 시간보다 짧거나 그와 같다면, PRAM의 프로그래밍 시간은 상기 세트 시간에 의해 결정되므로, PRAM의 프로그래밍 시간은 종래보다 단축될 수 있다. 그러므로, 본 발명의 실시예에서 사용하는 리세트 전압의 총 인가 시간은 세트 전압의 그것과 같거나 그보다 짧은 것이 바람직하다. 즉, 도 3의 비정질 영역(A)이 결정 영역이 되도록 상변화층(30)에 세트 펄스를 인가할 때, 상기 세트 펄스의 인가 시간은 리세트 전압의 총 인가 시간과 같거나 그보다 긴 것이 바람직하다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1의 메모리 소자의 구조 및 구성 요소는 변경 및 다양화될 수 있음을 알 수 있을 것이다. 또한, 도 2의 제1 내지 제3 펄스 전압(V1∼V3)의 인가 시간을 서로 다를 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

도 1은 본 발명의 실시예에 따른 상변화 메모리 소자(PRAM)의 동작 방법을 설명하기 위한 단면도이다.

도 2는 본 발명의 실시예에 따른 PRAM의 동작 방법에서 사용할 수 있는 리세트(reset) 전압의 일례를 보여주는 도면이다.

도 3은 도 2의 리세트 전압으로 리세트 시킨 PRAM을 보여주는 단면도이다.

도 4는 본 발명의 실시예와 비교되는 비교예에 따른 PRAM의 동작 방법에서 사용할 수 있는 리세트 전압을 보여주는 도면이다.

도 5는 도 4의 리세트 전압으로 리세트 시킨 PRAM을 보여주는 단면도이다.

도 6은 본 발명의 실시예 및 비교예에 따른 동작 방법으로 리세트시킨 PRAM의 제1셀의 리세트 저항을 보여주는 그래프이다.

도 7은 본 발명의 실시예 및 비교예에 따른 동작 방법으로 리세트시킨 PRAM의 제1셀을 세트(set) 상태로 변화시킬 때, 리세트 방법별 시간에 따른 상기 제1셀의 저항 변화를 보여주는 그래프이다.

*도면의 주요부분에 대한 부호의 설명*

10 : 하부전극 15 : 층간절연층

20 : 하부전극 콘택층 30 : 상변화층

40 : 상부전극 a1∼a3 : 제1 내지 제3 영역

A, A' : 비정질 영역 G1, G2 : 제1 및 제2 그래프

I1, I2 : 제1 및 제2 간격 Rs1 : 제1 기준 저항선

ΔRs : 기준 저항 범위 T1∼T4 : 제1 내지 제4 인가 시간

V1∼V3 : 제1 내지 제3 펄스 전압 Vreset, V'reset : 리세트 전압

Claims

하부전극 콘택층, 상변화층 및 상기 상변화층에 전압을 인가하는 수단을 포함하는 상변화 메모리 소자의 동작 방법에 있어서,

상기 상변화층에서 상기 하부전극 콘택층과 접촉한 면으로부터 상변화가 시작되도록 상기 하부전극 콘택층을 통해 상기 상변화층에 리세트 전압을 인가하는 단계를 포함하되,

상기 리세트 전압은 연속 인가되는 적어도 두 개의 펄스 전압을 포함하는 상변화 메모리 소자의 동작 방법.
제 1 항에 있어서, 상기 펄스 전압들의 세기는 동일한 상변화 메모리 소자의 동작 방법.
제 2 항에 있어서, 상기 펄스 전압들은 실질적으로 동일한 상변화 메모리 소자의 동작 방법.
제 1 항에 있어서, 상기 펄스 전압들 각각의 인가 시간은 20ns 이하인 상변화 메모리 소자의 동작 방법.
제 4 항에 있어서, 상기 펄스 전압들 각각의 인가 시간은 5∼20ns인 상변화 메모리 소자의 동작 방법.
제 1, 4 및 5 항 중 어느 한 항에 있어서, 상기 펄스 전압들 사이의 간 격(interval)은 100ns 이하인 상변화 메모리 소자의 동작 방법.
제 6 항에 있어서, 상기 펄스 전압들 사이의 간격(interval)은 5∼100ns인 상변화 메모리 소자의 동작 방법.
제 1 항에 있어서, 상기 펄스 전압의 수는 2∼10개인 상변화 메모리 소자의 동작 방법.
제 1 항에 있어서, 상기 리세트 전압을 인가하는 단계 후, 상기 상변화층에 세트 전압을 인가하는 단계를 더 포함하는 상변화 메모리 소자의 동작 방법.
제 9 항에 있어서, 상기 리세트 전압의 인가 시간은 상기 세트 전압의 인가 시간과 같거나 그보다 짧은 상변화 메모리 소자의 동작 방법.