KR100699837B1 - 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법 Download PDF

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Abstract

반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍 방법이 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 전압을 승압시켜 승압 전압을 출력하는 승압 회로 및 상기 승압 전압에 응답하여 대응되는 메모리 셀들로 기입 전류를 인가하는 기입 드라이버를 구비하며, 상기 메모리 셀들은 상기 기입 전류에 응답하여 두 가지 상태를 가지는 상 변화 물질을 구비한다. 상기 기입 드라이버는 셋 전류 펄스 또는 리셋 전류 펄스에 응답하여 상기 기입 전류를 발생하며, 상기 셋 전류 펄스 또는 상기 리셋 전류 펄스는 전류 량이 순차적으로 증가되는 복수개의 스테이지를 구비한다. 본 발명에 따른 반도체 메모리 장치 및 프로그래밍 방법은 승압 전류를 이용하여 메모리 셀들에 기입 전류를 제공함으로써 기입 드라이버의 동작의 안정화를 기할 수 있으며, 기입 전류를 발생하는 전류 펄스의 전류 량을 한번에 목표치까지 증가시키지 아니하고 단계적으로 서서히 증가시킴으로써 전압 원의 동요를 방지할 수 있는 장점이 있다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍 방법{Semiconductor memory device and programming method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a 및 1b는 두 가지 상태에 따른 메모리 셀을 각각 나타내는 도면이다.
도 2는 도 1의 메모리 셀의 전기적 구성을 나타내는 도면이다.
도 3은 상 변화 물질을 구비하는 메모리 셀의 프로그래밍을 설명하는 도면이다.
도 4는 도 3의 셋 전류 펄스와 리셋 전류 펄스를 간략히 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 상 변화 반도체 메모리 장치를 나타내는 도면이다.
도 6(a) 및 도 6(b)는 도 5의 반도체 메모리 장치의 셋 전류 펄스 및 리셋 전류 펄스의 파형을 나타내는 도면이다.
본 발명은 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍 방법에 관한 것으로서, 특히 승압 회로와 기입 드라이버를 구비하는 상 변화 반도체 메모리 장치 및 상 변화 반도체 메모리 장치의 프로그래밍 방법에 관한 것이다.
PRAM(Phase Change Random Access Memory)은 OUM(Ovonic Unified Memory)으로 불리기도 한다. OUM은 가열되었다가 냉각되면 두 가지 상태 중 하나의 상태로 유지되며 가열 및 냉각에 의하여 또다시 상태가 변할 수 있는 캘코제나이드 합금(chalcogenide alloy)과 같은 상 변화 물질로 구성된다.
여기서 두 가지 상태란 결정( crystalline) 상태와 비 정질(amorphous) 상태를 의미한다. PRAM에 관해서는 미국 특허 번호 US 6,487,113 및 US 6,480,438에서 설명된 바 있다. PRAM은 결정 상태에서의 저항은 낮고 비 정질 상태에서의 저항은 높다. PRAM은 저항 값에 따라 논리 값이 0 또는 1로 결정된다. 결정 상태는 셋(set) 또는 논리 0 에 대응되고 비 정질 상태는 리셋(reset) 또는 논리 1 에 대응된다.
PRAM의 상 변화 물질이 비 정질 상태가 되기 위해서 저항 열에 의하여 상 변화 물질의 녹는점 이상으로 가열된다. 그리고 빠른 속도로 냉각된다. 상 변화 물질을 결정 상태로 만들기 위하여 상 변화 물질은 일정시간 동안 녹는점 이하의 온도로 가열된다.
PRAM의 핵심은 캘코제나이드(chalcogenide)와 같은 상 변화 물질이다. 상 변화 물질은 일반적으로 GST 합금이라고 불리는 게르마늄(germanium(Ge)), 안티모니(antimony(Sb)) 및 텔루리움(tellurium(Te))을 포함한다. GST 합금은 가열 및 냉각에 의하여 비 정질 상태(리셋 또는 1 )와 결정 상태(셋 또는 0 )로 빠르게 변화 될 수 있는 성질 때문에 메모리 장치에 유용하게 사용될 수 있다.
비 정질 상태에서 상 변화 물질은 낮은 반사성과 높은 저항을 가지고 결정상태에서 상 변화 물질은 높은 반사성과 낮은 저항을 가진다.
캘코제나이드 물질로 만들어진 메모리 셀은 상부 전극, 캘코제나이드 층, 하부전극 콘택, 하부전극 및 억세스 트랜지스터를 구비한다. 프로그래밍 된 셀을 독출하는 동작은 캘코제나이드 물질의 저항을 측정함에 의하여 수행된다.
여기서 프로그래밍이란 메모리 셀을 리셋 상태 또는 셋 상태 중 하나의 상태로 만들어 일정한 논리 값을 가지도록 하는 동작이다. 메모리 셀에 데이터를 쓰는 동작은, 캘코제나이드를 녹는점 이상으로 가열시킨 후 빠르게 냉각시켜 비 정질 상태가 되도록 하거나 또는 녹는점 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태가 되도록 한다.
도 1a 및 1b는 두 가지 상태에 따른 메모리 셀을 각각 나타내는 도면이다.
메모리 셀(10)은 상 변화 물질(14)위에 형성되는 전도성의 상부 전극(12)을 구비한다. 전도성의 하부 전극 콘택(BEC)(16)은 상부 전극(12) 및 상 변화 물질(14)을 전도성의 하부 전극(18)과 연결시킨다.
도 1a를 참조하면, 메모리 셀(10)은 셋 상태 또는 0 상태에 있다. 이 상태에서 상 변화 물질(14)은 결정 상태이다. 도 1b를 참조하면, 메모리 셀(10)은 리셋 상태 또는 1 상태에 있다. 이 상태에서 상 변화 물질(14)은 비 정질 상태이다.
도 1a 및 도 1b는 모두 메모리 셀(10)을 통하여 흐르는 전류를 제어하는 억세스 트랜지스터(20)를 개시한다. 메모리 셀(10)에 전류가 흐르면 하부 전극 콘택 (16)은 상 변화 물질(14)을 가열시켜 상태를 변화시키는 히터로서 동작한다.
도 2는 도 1의 메모리 셀의 전기적 구성을 나타내는 도면이다.
도 2에서 셀은 C로 표시된다. 워드 라인(WL)은 셀(C)의 활성화를 제어한다. 셀(C)을 통하여 흐르는 전류(ICELL)와 비트라인(BL)은 메모리 셀을 프로그램 하는데 이용된다.
도 2에 도시된 메모리 셀 구조와 달리, 메모리 셀은 비트라인(BL)에 연결되는 상 변화 물질(GST) 및 상 변화 물질(GST)과 워드라인(WL) 사이에 연결되는 다이오드(미도시)를 구비하는 구조를 가질 수도 있다.
도 3은 상 변화 물질을 구비하는 메모리 셀의 프로그래밍을 설명하는 도면이다.
도 3은 일반적인 프로그래밍 방법에 따라 상 변화 물질을 셋 상태 또는 리셋 상태로 프로그래밍 하는 프로그래밍 펄스의 시간과 온도와의 관계를 나타낸다.
곡선(35)은 리셋 펄스의 시간-온도 관계를 나타내며 곡선(36)은 셋 펄스의 시간-온도 관계를 나타낸다.
도 3의 곡선(35)을 참조하면, 상 변화 물질을 리셋 상태로 만들기 위하여 상 변화 물질은 녹는점(Tm)이상으로 가열된다. 열은 짧은 시간동안만 상 변화 물질로 인가된다. 그리고 상 변화 물질은 빠른 속도로 냉각된다.
도 3의 곡선(36)을 참조하면, 상 변화 물질을 셋 상태로 만들기 위하여 상 변화 물질은 녹는점(Tm) 이하의 온도로 가열된다. 가열되는 온도는 녹는 점(Tm)과 결정화 온도(Tx) 사이의 셋 윈도우 사이의 온도이다. 상 변화 물질은 일정한 시간 동안 가열된 후 냉각된다.
도 4는 도 3의 셋 전류 펄스와 리셋 전류 펄스를 간략히 나타내는 도면이다.
리셋 전류 펄스(I_RESET)는 도 3의 곡선(35)를 간단히 도시한 것이고 셋 전류 펄스(I_SET)는 도 3의 곡선(36)을 간단히 도시한 것이다. 상 변화 물질을 비 정질화 하는데 필요한 시간은 결정화하는데 걸리는 시간보다 매우 짧으며 전류 량은 훨씬 큰 것을 알 수 있다.
그런데, 최근 휴대용 장치의 전원 전압(power supply voltage)의 전압 레벨이 낮아지고 있다. 즉, PRAM의 메모리 셀에 기입 동작을 수행할 때 전원 전압의 전압 레벨로는 충분한 전류를 메모리 셀의 상 변화 물질에 공급하기가 점점 어려워지고 있다.
또한 메모리 셀을 선택하여 셋 또는 리셋 동작을 수행할 때 낮은 전원 전압 레벨(일반적으로 약 1.8V)로부터 메모리 셀로의 기입 전류를 발생한다면, 전원 전압으로부터 여러 개의 트랜지스터 또는 여러 단계의 경로를 거치게 된 후의 과도한 전압 강하로 인하여 기입 전류가 부족해지는 문제가 발생할 수 있다.
또한, 리셋 또는 셋 동작을 할 때, 메모리 셀들로 흘려주어야 할 전류는 만일 메모리 셀들이 x16 비트 구조(bit organization)로 동작을 한다면 그 전류 량이 매우 커서 기입 동작을 할 때마다 전압 원의 전압 레벨이 출렁이는(fluctuation)문제가 발생할 수 있다.
본 발명이 이루고자하는 기술적 과제는 승압 전류를 이용하여 메모리 셀들에 기입 전류를 제공하며, 기입 전류를 발생하는 전류 펄스의 전류 량을 단계적으로 서서히 증가시킴으로써 전압원의 동요를 방지하는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 승압 전류를 이용하여 메모리 셀들에 기입 전류를 제공하며, 기입 전류를 발생하는 전류 펄스의 전류 량을 단계적으로 서서히 증가시킴으로써 전압원의 동요를 방지하는 반도체 메모리 장치의 프로그래밍 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 전압을 승압시켜 승압 전압을 출력하는 승압 회로 및 상기 승압 전압에 응답하여 대응되는 메모리 셀들로 기입 전류를 인가하는 기입 드라이버를 구비하며, 상기 메모리 셀들은 상기 기입 전류에 응답하여 두 가지 상태를 가지는 상 변화 물질을 구비한다.
상기 승압 전압은 상기 메모리 셀들의 상태를 변화시키기에 충분한 상기 기입 전류를 발생시키는 전압 레벨이다. 상기 제 1 전압은 전원 전압일 수 있다. 상기 상 변화 물질은 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)을 구비한다.
상기 기입 드라이버는 셋 전류 펄스 또는 리셋 전류 펄스에 응답하여 상기 기입 전류를 발생하며, 상기 셋 전류 펄스 또는 상기 리셋 전류 펄스는 전류 량이 순차적으로 증가되는 복수개의 스테이지를 구비한다.
상기 기입 드라이버는 셋 전류 펄스 또는 리셋 전류 펄스에 응답하여 상기 기입 전류를 발생하며, 상기 셋 전류 펄스는 상기 메모리 셀을 제 1 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지(stage)와 상기 제 1 스테이지의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 n(자연수) 스테이지를 구비한다.
상기 리셋 전류 펄스는 상기 메모리 셀을 제 2 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지(stage)와 상기 제 1 스테이지의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 q(자연수) 스테이지를 구비한다.
상기 기입 드라이버는 셋 전류 펄스 또는 리셋 전류 펄스에 응답하여 상기 기입 전류를 발생하며, 상기 셋 전류 펄스는 상기 메모리 셀을 제 1 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지(stage)와 상기 제 1 스테이지의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 n 스테이지를 구비하고, 상기 제 n 스테이지 이후에 전류 량이 순차적으로 감소하는 제 1 내지 제 k(자연수) 서브 스테이지를 구비한다.
상기 리셋 전류 펄스는 상기 메모리 셀을 제 2 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지(stage)와 상기 제 1 스테이지의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 n 스테이지를 구비한다.
상기 제 1 상태는 결정 상태(crystalline state)이며, 상기 제 2 상태는 비정질 상태(amorphous state)이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 프로그래밍 방법은 인가되는 기입 전류에 응답하여 두 가지 상태중 하나의 상태로 변환되는 상 변화 물질을 구비하는 메모리 셀들의 프로그래밍(programming) 방법에 관한 것이다. 상기 프로그래밍 방법은 셋 전류 펄스 또는 리셋 전류 펄스를 인가하는 단계 및 상기 셋 전류 펄스 또는 상기 리셋 전류 펄스에 응답하여 상기 기입 전류를 대응되는 상기 메모리 셀들로 인가하는 단계를 구비하며, 상기 셋 전류 펄스 또는 상기 리셋 전류 펄스는 전류 량이 순차적으로 증가되는 복수개의 스테이지(stage)를 구비한다.
상기 기입 전류는 제 1 전압을 승압시킨 승압 전압으로부터 발생되며, 상기 승압 전압의 전압 레벨은 상기 메모리 셀들의 상태를 변화시키기에 충분한 상기 기입 전류를 발생시키는 전압 레벨이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 기입 전류에 응답하여 데이터를 저장하는 메모리 셀들을 구비하는 메모리 셀 어레이 및 셋 전류 펄스 또는 리셋 전류 펄스에 응답하여 소정의 승압 전압으로부터 상기 기입 전류를 발생하여 대응되는 상기 메모리 셀들로 인가하는 기입 드라이버를 구비한다.
상기 기입 드라이버는 전류 미러부, 칼럼 선택부 및 펄스 발생부를 구비한다. 전류 미러부는 상기 셋 전류 펄스 또는 리셋 전류 펄스에 응답하여 상기 기입 전류를 발생한다.
칼럼 선택부는 상기 전류 미러부로부터 출력되는 상기 기입 전류를 대응되는 메모리 셀들로 인가한다. 펄스 발생부는 상기 셋 전류 펄스 또는 상기 리셋 전류 펄스를 발생한다.
반도체 메모리 장치는 제 1 전압을 승압시켜 상기 승압 전압을 출력하는 승압 회로를 더 구비하며, 상기 승압 전압은 상기 메모리 셀들의 상태를 변화시키기에 충분한 상기 기입 전류를 발생시키는 전압 레벨이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 실시예에 따른 상 변화 반도체 메모리 장치를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(500)는 제 1 전압(V1)을 승압시켜 승압 전압(VPP)을 출력하는 승압 회로(510) 및 승압 전압(VPP)에 응답하여 대응되는 메모리 셀들(C1~Cm)로 기입 전류(ICELL)를 인가하는 기입 드라이버(520)를 구비한다.
메모리 셀들(C1~Cm)은 기입 전류(ICELL)에 응답하여 두 가지 상태를 가지는 상 변화 물질을 구비한다. 상 변화 물질은 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)을 구비한다.
도 6(a) 및 도 6(b)는 도 5의 반도체 메모리 장치의 셋 전류 펄스 및 리셋 전류 펄스의 파형을 나타내는 도면이다.
이하, 도 5, 도 6(a) 및 도 6(b)를 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 및 프로그래밍 방법이 상세히 설명된다.
도 5는 승압 회로(510)와 기입 드라이버(520)를 개시한다. 그리고, 설명의 편의를 위하여 메모리 셀들(C1~Cm)을 구비하는 메모리 셀 어레이(550)를 더 개시한다.
기입 드라이버(520)를 동작시키는 전압의 전압 레벨이 낮은 경우에 발생되는 문제점들을 해결하기 위하여 도 5의 본 발명의 실시예에 따른 기입 드라이버(520)는 승압 전압(VPP)에 응답하여 대응되는 메모리 셀들(C1~Cm)로 기입 전류(ICELL)를 인가한다.
승압 전압(VPP)은 승압 회로(510)에서 출력되며, 승압 회로(510)는 제 1 전압(V1)을 승압시켜 승압 전압(VPP)을 발생한다. 여기서, 제 1 전압(V1)은 전원 전압일 수 있다. 그러나 제 1 전압(V1)이 전원 전압에 한정되는 것은 아니며 제 1 전압(V1)은 다양한 전압 레벨을 가질 수 있다.
제 1 전압(V1)이 승압 회로(510)에 의해서 승압된 승압 전압(VPP)은 기입 드라이버(520)를 동작시키는 전압 원으로서 기능한다. 승압 전압(VPP)은 메모리 셀들(C1~Cm)의 상태를 변화시키기에 충분한 기입 전류(ICELL)를 발생시키는 전압 레벨이다.
즉, 승압 전압(VPP)을 이용함으로써 여러 개의 트랜지스터 또는 여러 단계의 경로를 거치게 된 후의 과도한 전압 강하로 인하여 기입 전류(ICELL)의 전류량이 메모리 셀들(C1~Cm)의 상태를 변화시키는데 부족하게 되는 문제를 해결할 수 있다.
승압 회로(510)의 구조는 당업자라면 이해할 수 있으므로 상세한 설명을 생략한다.
기입 드라이버(520)는 전류 미러부(530), 칼럼 선택부들(CS1~CSm) 및 펄스 발생부(540)를 구비한다. 전류 미러부(530)는 셋 전류 펄스(I_SET) 또는 리셋 전류 펄스(I_RESET)에 응답하여 기입 전류(ICELL)를 발생한다.
칼럼 선택부들(CS1~CSm)은 전류 미러부(530)로부터 출력되는 기입 전류(ICELL)를 대응되는 메모리 셀들(C1~Cm)로 인가한다. 펄스 발생부(540)는 셋 전류 펄스(I_SET) 또는 리셋 전류 펄스(I_RESET)를 발생한다.
전류 미러부(530)는 전류 미러 트랜지스터들(MTR1, MTR2)과 전류원(IS)을 구비한다. 전류원(IS)은 펄스 발생부(540)에서 발생되는 셋 전류 펄스(I_SET) 또는 리셋 전류 펄스(I_RESET)에 응답하여 발생하는 전류의 전류 량 및 파형을 제어한다.
전류원(IS)이 발생하는 전류에 의하여 전류 미러 트랜지스터(MTR1)을 통하여 흐르는 전류가 결정되면 동일한 전류가 전류 미러 트랜지스터(MTR2)를 통하여 흐르며 이 전류가 기입 전류(ICELL)이다.
칼럼 선택부들(CS1~CSm)은 각각 칼럼 선택 신호(Y1~Ym)에 응답하여 제어되는 칼럼 선택 트랜지스터들(YTR1~YTRm)을 구비한다. 각각의 칼럼 선택부(CS1~CSm)에 표시된 저항(R1~Rm)은 각각의 칼럼 라인의 저항을 나타낸다.
만일 제 1 칼럼 선택 신호(Y1)가 활성화되어 제 1 칼럼 선택 트랜지스터(YTR1)가 턴 온 되면 기입 전류(ICELL)는 칼럼 선택부(CS1)에 의하여 메모리 셀 어 레이(550)의 대응되는 메모리 셀(C1)로 인가되어 메모리 셀(C1)의 상 변화 물질의 상태를 결정 상태 또는 비정질 상태로 변화시킨다.
이때, 트랜지스터(TR1)는 워드라인(WL)의 논리 값에 응답하여 턴 온 상태이어야 한다. 트랜지스터들(TR1~TRm)은 워드라인(WL)에 의하여 미리 제어된다.
기입 드라이버(520)의 회로 구조는 도 5에 개시된 것과 다를 수 있으며 본 발명의 기술적 사상이 적용되는 반도체 메모리 장치(500)의 기입 드라이버가 도 5에 개시된 구조에 한정되는 것은 아니다.
그런데, 만일 m 개의 메모리 셀들(C1~Cm)이 모두 선택되어 모든 메모리 셀들(C1~Cm)로 기입 전류(ICELL)가 인가되어야 한다면, 필요한 전류 량이 매우 커서 기입 동작을 할 때마다 승압 회로(510)에서 발생되는 승압 전압(VPP)의 전압 레벨이 출렁이는(fluctuation)문제가 발생할 수 있다.
따라서, 기입 전류(ICELL)의 전류 파형을 도 6(a) 또는 도 6(b)에 도시된 것과 같은 형태로 만들어 메모리 셀들(C1~Cm)로 인가한다. 기입 전류(ICELL)의 전류 파형은 펄스 발생부(540)에서 발생되는 셋 전류 펄스(I_SET) 또는 리셋 전류 펄스(I_RESET)에 의하여 제어되므로, 결국 셋 전류 펄스(I_SET)와 리셋 전류 펄스(I_RESET)의 전류 파형을 도 6(a) 또는 도 6(b)에 도시된 것과 같은 형태로 발생시킨다.
셋 전류 펄스(I_SET) 및 리셋 전류 펄스(I_RESET)는 전류 량이 순차적으로 증가되는 복수개의 스테이지를 구비한다. 즉, 셋 전류 펄스(I_SET) 또는 리셋 전류 펄스(I_RESET)의 전류 량을 여러 단계에 걸쳐 단계적으로 증가시킴으로써 승압 전 압(VPP) 레벨의 출렁거림(fluctuation)을 줄일 수 있다.
도 6(a)를 참조하면, 리셋 전류 펄스(I_RESET)는 메모리 셀들(C1~Cm)을 제 2 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지(ST1)와 제 1 스테이지(ST1)의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 q 스테이지(ST2~ST4)를 구비한다.
도 6(a)에는 q는 4 인 경우, 즉 리셋 전류 펄스(I_RESET)가 4개의 스테이지(ST1~ST4)를 구비하는 경우가 도시된다. 그러나, q가 반드시 4에 한정되는 것은 아니다. 여기서, 제 2 상태란 메모리 셀들(C1~Cm)이 구비하는 상 변화 물질의 비정질 상태(amorphous state)를 의미한다.
셋 전류 펄스(I_SET)는 메모리 셀들(C1~Cm)을 제 1 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지(ST1)와 상기 제 1 스테이지(ST1)의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 n 스테이지(ST2, ST3)를 구비한다.
도 6(a)에는 n은 3 인 경우, 즉 셋 전류 펄스(I_SET)가 3개의 스테이지(ST1~ST3)를 구비하는 경우가 도시된다. 그러나, n이 반드시 3에 한정되는 것은 아니다. 여기서, 제 1 상태란 메모리 셀들(C1~Cm)이 구비하는 상 변화 물질의 결정 상태(crystalline state)를 의미한다.
이와 같이, 셋 전류 펄스(I_SET) 및 리셋 전류 펄스(I_RESET)의 전류 량을 한번에 목표치까지 증가시키지 아니하고 단계적으로 서서히 증가시킴으로써 한번에 많은 양의 전류가 소비되지 아니할 수 있으므로 승압 전압(VPP)의 출렁거림을 방지 할 수 있다.
도 6(b)를 참조하면, 셋 전류 펄스(I_SET)는 메모리 셀들(C1~Cm)을 제 1 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지(ST1)와 제 1 스테이지(ST1)의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 n 스테이지(ST2~ST4)를 구비한다.
그리고, 제 n 스테이지(STn) 이후에 전류 량이 순차적으로 감소하는 제 1 내지 제 k 서브 스테이지(S_ST1, S_ST2, S_ST3)를 구비한다.
도 6(b)에는 n은 4 인 경우, 즉 셋 전류 펄스(I_SET)가 4개의 스테이지(ST1~ST4)를 구비하는 경우가 도시된다. 그리고, k는 3인 경우, 즉 셋 전류 펄스(I_SET)가 3개의 서브 스테이지(S_ST1~S_ST3)를 구비하는 경우가 도시된다. 그러나, 여기서 n 및 k가 반드시 각각 4 및 3에 한정되는 것은 아니다.
셋 전류 펄스(I_SET)의 전류 량을 순차적으로 감소시키는 경우, 셋 상태로 변환되기 위한 다양한 기준 산포를 가지는 메모리 셀들(C1~Cm)을 좀 더 안정적으로 셋 상태로 만들 수 있는 장점이 있다. 이러한 셋 전류 펄스(I_SET)의 입력 동작을 slow quench scheme 이라고 한다.
도 6(a) 및 도 6(b)에 도시된 파형을 가지는 리셋 전류 펄스(I_RESET) 또는 셋 전류 펄스(I_SET)를 발생하는 펄스 발생부(540)의 구조는 당업자라면 이해할 수 있으므로 상세한 설명을 생략한다.
본 발명의 실시예에 따른 프로그래밍 방법은 인가되는 기입 전류에 응답하여 두 가지 상태중 하나의 상태로 변환되는 상 변화 물질을 구비하는 메모리 셀들의 프로그래밍(programming) 방법에 관한 것이다.
상기 프로그래밍 방법은 셋 전류 펄스(I_SET) 또는 리셋 전류 펄스(I_RESET)를 기입 드라이버(520)로 인가하는 단계 및 셋 전류 펄스(I_SET) 또는 리셋 전류 펄스(I_RESET)에 응답하여 기입 전류(ICELL)를 대응되는 메모리 셀들(C1~Cm)로 인가하는 단계를 구비한다.
여기서, 셋 전류 펄스(I_SET) 또는 리셋 전류 펄스(I_RESET)는 전류 량이 순차적으로 증가되는 복수개의 스테이지(stage)를 구비하여, 도 6(a) 및 도 6(b)에 도시된 파형과 동일하다.
상기 프로그래밍 방법은 도 5에 개시된 기입 드라이버(520)의 동작에 대응되며, 기입 드라이버(520)의 동작은 앞서 설명된 바 있으므로 상세한 설명을 생략한다.
본 발명의 실시예에서 도 6(a) 및 도 6(b)에 개시된 전류 펄스가 사각파형(rectangular wave)인 것으로 설명되고 있으나, 당업자라면 본 발명의 실시예가 전류 펄스의 파형에 제한되지 아니한다는 것을 알 수 있을 것이다.
또한, 본 발명의 실시예가 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)으로 구성되는 상 변화 물질을 구비하는 상 변화 메모리에 대하여 설명하고 있으나 인가되는 전류 또는 전압에 의하여 상태가 변화되는 어떠한 적당한 물질에 의해서 만들어진 메모리 장치에도 적용될 수 있다는 것을 당업자라면 알 수 있을 것이다.
본 발명의 실시예에서 전류 펄스의 크기의 변화를 예로 설명하고 있으나 전류 펄스의 폭의 변화도 상 변화 메모리에 영향을 줄 수 있음을 당업자라면 이해할 수 있을 것이다.
본 발명의 실시예에서 셋 상태를 데이터 0에 대응시키고 리셋 상태를 데이터 1에 대응시켜 설명하였으나 당업자라면 대응되는 데이터 값을 달리 할 수 있다는 것을 이해할 수 있을 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 상 변화 반도체 메모리 장치 및 프로그래밍 방법은 승압 전류를 이용하여 메모리 셀들에 기입 전류를 제공함으로써 기입 드라이버의 동작의 안정화를 기할 수 있으며, 기입 전류를 발생하는 전류 펄스의 전류 량을 한번에 목표치까지 증가시키지 아니하고 단계적으로 서서히 증가시킴으로써 전압 원의 동요를 방지할 수 있는 장점이 있다.

Claims (20)

  1. 제 1 전압을 승압시켜 승압 전압을 출력하는 승압 회로 ; 및
    상기 승압 전압에 응답하여 대응되는 메모리 셀들로 기입 전류를 인가하는 기입 드라이버를 구비하며,
    상기 메모리 셀들은 상기 기입 전류에 응답하여 두 가지 상태를 가지는 상 변화 물질을 구비하고,
    상기 기입 드라이버는,
    전류 량이 순차적으로 증가되는 복수개의 스테이지를 구비하는 셋 전류 펄스 또는 리셋 전류 펄스에 응답하여 상기 기입 전류를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 승압 전압은,
    상기 메모리 셀들의 상태를 변화시키기에 충분한 상기 기입 전류를 발생시키는 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 제 1 전압은,
    전원 전압인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 상 변화 물질은 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 삭제
  6. 제 1항에 있어서, 상기 기입 드라이버는,
    셋 전류 펄스 또는 리셋 전류 펄스에 응답하여 상기 기입 전류를 발생하며,
    상기 셋 전류 펄스는,
    상기 메모리 셀을 제 1 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지(stage)와 상기 제 1 스테이지의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 n(자연수) 스테이지를 구비하며,
    상기 리셋 전류 펄스는,
    상기 메모리 셀을 제 2 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지(stage)와 상기 제 1 스테이지의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 q(자연수) 스테이지를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항에 있어서, 상기 기입 드라이버는,
    셋 전류 펄스 또는 리셋 전류 펄스에 응답하여 상기 기입 전류를 발생하며,
    상기 셋 전류 펄스는,
    상기 메모리 셀을 제 1 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지(stage)와 상기 제 1 스테이지의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 n 스테이지를 구비하고, 상기 제 n 스테이지 이후에 전류 량이 순차적으로 감소하는 제 1 내지 제 k(자연수) 서브 스테이지를 구비하며,
    상기 리셋 전류 펄스는,
    상기 메모리 셀을 제 2 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지(stage)와 상기 제 1 스테이지의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 q 스테이지를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6항 또는 7항에 있어서, 상기 제 1 상태는,
    결정 상태(crystalline state)이며, 상기 제 2 상태는 비정질 상태(amorphous state)인 것을 특징으로 하는 반도체 메모리 장치.
  9. 인가되는 기입 전류에 응답하여 두 가지 상태중 하나의 상태로 변환되는 상 변화 물질을 구비하는 메모리 셀들의 프로그래밍(programming) 방법에 있어서,
    셋 전류 펄스 또는 리셋 전류 펄스를 인가하는 단계 ; 및
    상기 셋 전류 펄스 또는 상기 리셋 전류 펄스에 응답하여 상기 기입 전류를 대응되는 상기 메모리 셀들로 인가하는 단계를 구비하며,
    상기 셋 전류 펄스 또는 상기 리셋 전류 펄스는,
    전류 량이 순차적으로 증가되는 복수개의 스테이지(stage)를 구비하는 것을 특징으로 하는 프로그래밍 방법.
  10. 제 9항에 있어서, 상기 셋 전류 펄스는,
    상기 메모리 셀들을 제 1 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지와 상기 제 1 스테이지의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 n(자연수) 스테이지를 구비하며,
    상기 리셋 전류 펄스는,
    상기 메모리 셀을 제 2 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지(stage)와 상기 제 1 스테이지의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 q(자연수) 스테이지를 구비하는 것을 특징으로 하는 프로그래밍 방법.
  11. 제 9항에 있어서, 상기 셋 전류 펄스는,
    상기 메모리 셀을 제 1 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지(stage)와 상기 제 1 스테이지의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 n 스테이지를 구비하고, 상기 제 n 스테이지 이후에 전류 량이 순차적으로 감소하는 제 1 내지 제 k(자연수) 서브 스테이지를 구비하며,
    상기 리셋 전류 펄스는,
    상기 메모리 셀을 제 2 상태로 만들기 위하여 소정의 전류 량을 가지는 제 1 스테이지(stage)와 상기 제 1 스테이지의 전류 량보다 순차적으로 증가되는 전류 량을 가지는 제 2 내지 제 q 스테이지를 구비하는 것을 특징으로 하는 프로그래밍 방법.
  12. 제 9항에 있어서, 상기 기입 전류는,
    제 1 전압을 승압시킨 승압 전압으로부터 발생되며,
    상기 승압 전압의 전압 레벨은,
    상기 메모리 셀들의 상태를 변화시키기에 충분한 상기 기입 전류를 발생시키는 전압 레벨인 것을 특징으로 하는 프로그래밍 방법.
  13. 제 12항에 있어서, 상기 제 1 전압은,
    전원 전압인 것을 특징으로 하는 프로그래밍 방법.
  14. 제 10항 또는 제 11항에 있어서, 상기 제 1 상태는,
    결정 상태(crystalline state)이며, 상기 제 2 상태는 비정질 상태(amorphous state)인 것을 특징으로 하는 반도체 메모리 장치.
  15. 기입 전류에 응답하여 데이터를 저장하는 메모리 셀들을 구비하는 메모리 셀 어레이 : 및
    셋 전류 펄스 또는 리셋 전류 펄스에 응답하여 소정의 승압 전압으로부터 상 기 기입 전류를 발생하여 대응되는 상기 메모리 셀들로 인가하는 기입 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15항에 있어서, 상기 기입 드라이버는,
    상기 셋 전류 펄스 또는 리셋 전류 펄스에 응답하여 상기 기입 전류를 발생하는 전류 미러부 ;
    상기 전류 미러부로부터 출력되는 상기 기입 전류를 대응되는 메모리 셀들로 인가하는 칼럼 선택부들 ; 및
    상기 셋 전류 펄스 또는 상기 리셋 전류 펄스를 발생하는 펄스 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 15항에 있어서,
    제 1 전압을 승압시켜 상기 승압 전압을 출력하는 승압 회로를 더 구비하며,
    상기 승압 전압은 상기 메모리 셀들의 상태를 변화시키기에 충분한 상기 기입 전류를 발생시키는 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17항에 있어서, 상기 제 1 전압은,
    전원 전압인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 15항에 있어서, 상기 셋 전류 펄스 또는 상기 리셋 전류 펄스는,
    전류 량이 순차적으로 증가되는 복수개의 스테이지를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 15항에 있어서, 상기 메모리 셀들은,
    기입 전류에 응답하여 두 가지 상태를 가지는 상 변화 물질을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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