KR20220050303A - 상 변화 메모리 셀을 포함하는 메모리 장치 및 그것의 동작 방법 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 354
- 238000000034 method Methods 0.000 title claims description 37
- 239000012782 phase change material Substances 0.000 claims description 28
- 239000003990 capacitor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 46
- 230000007423 decrease Effects 0.000 description 13
- 101150049891 MCA1 gene Proteins 0.000 description 9
- 101100290371 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pca1 gene Proteins 0.000 description 9
- 101100512517 Trypanosoma brucei brucei MCA4 gene Proteins 0.000 description 8
- 101150009920 MCA2 gene Proteins 0.000 description 5
- 101150073928 MCA3 gene Proteins 0.000 description 5
- 229910000618 GeSbTe Inorganic materials 0.000 description 3
- 101100353471 Mus musculus Prss28 gene Proteins 0.000 description 3
- -1 SbSe Inorganic materials 0.000 description 3
- 238000011017 operating method Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 229910017259 AsTe Inorganic materials 0.000 description 2
- 229910005829 GeS Inorganic materials 0.000 description 2
- 229910005866 GeSe Inorganic materials 0.000 description 2
- 229910005868 GeSeTe Inorganic materials 0.000 description 2
- 101000610620 Homo sapiens Putative serine protease 29 Proteins 0.000 description 2
- 102100040345 Putative serine protease 29 Human genes 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 229910000763 AgInSbTe Inorganic materials 0.000 description 1
- 229910016461 AlAsTe Inorganic materials 0.000 description 1
- 229910017115 AlSb Inorganic materials 0.000 description 1
- 229910017139 AlTe Inorganic materials 0.000 description 1
- 229910017255 AsSe Inorganic materials 0.000 description 1
- 229910016312 BiSb Inorganic materials 0.000 description 1
- 101100117673 Drosophila melanogaster Dysb gene Proteins 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910005537 GaSeTe Inorganic materials 0.000 description 1
- 229910005900 GeTe Inorganic materials 0.000 description 1
- 229910018321 SbTe Inorganic materials 0.000 description 1
- 229910006913 SnSb Inorganic materials 0.000 description 1
- 229910005642 SnTe Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910052957 realgar Inorganic materials 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
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- G11C13/0021—Auxiliary circuits
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Abstract
본 발명에 따른 메모리 장치는 제1 비트라인 및 제1 워드라인 사이에 연결된 제1 상 변화 메모리 셀, 제1 상 변화 메모리 셀의 상태를 셋 상태에서 리셋 상태로 바꾸는 리셋 기입 동작 동안 제1 워드라인으로 선택 워드라인 전압을 제공하도록 구성된 X-디코더, 리셋 기입 동작 동안 제1 비트라인으로 선택 비트라인 전압을 제공하도록 구성된 Y-디코더, 및 리셋 기입 동작의 제1 구간 동안 제1 전압 바이어스를 기반으로 선택 워드라인 전압 및 선택 비트라인 전압을 생성하고, 리셋 기입 동작의 제2 구간 동안 제1 전압 바이어스보다 큰 제2 전압 바이어스를 기반으로 선택 워드라인 전압 및 선택 비트라인 전압을 생성하고, 리셋 기입 동작의 제3 구간 동안 제1 및 제2 전압 바이어스들 각각보다 작은 제3 전압 바이어스를 기반으로 선택 워드라인 전압 및 선택 비트라인 전압을 생성하도록 구성된 전압 바이어스 회로를 포함한다.
Description
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는 상 변화 메모리 셀을 포함하는 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
일 예로서, 상 변화 메모리(PCM; Phase Change Memory)는 상 변화 물질(GST)의 물리적 특성을 이용하여 데이터를 저장한다. 상 변화 물질은 결정 상태 또는 비정질 상태를 가지며, 상 변화 물질로 제공되는 전류의 크기 및 시간을 제어함으로써, 상 변화 물질의 상태가 바뀔 수 있다. 상 변화 물질의 상태를 결정 상태에서 비정질 상태로 변화시키는데는 큰 쓰기 전류가 필요하다. 이러한 큰 쓰기 전류는 상 변화 메모리를 열화시키거나 또는 고속 셀의 산포를 악화키는 요인이 된다.
본 발명의 목적은 향상된 수명 및 향상된 신뢰성을 갖는 상 변화 메모리 셀을 포함하는 메모리 장치 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 메모리 장치는 제1 비트라인 및 제1 워드라인 사이에 연결된 제1 상 변화 메모리 셀; 상기 제1 상 변화 메모리 셀의 상태를 셋 상태에서 리셋 상태로 바꾸는 리셋 기입 동작 동안 상기 제1 워드라인으로 선택 워드라인 전압을 제공하도록 구성된 X-디코더; 상기 리셋 기입 동작 동안 상기 제1 비트라인으로 선택 비트라인 전압을 제공하도록 구성된 Y-디코더; 및 상기 리셋 기입 동작의 제1 구간 동안 제1 전압 바이어스를 기반으로 상기 선택 워드라인 전압 및 상기 선택 비트라인 전압을 생성하고, 상기 리셋 기입 동작의 제2 구간 동안 상기 제1 전압 바이어스보다 큰 제2 전압 바이어스를 기반으로 상기 선택 워드라인 전압 및 상기 선택 비트라인 전압을 생성하고, 상기 리셋 기입 동작의 제3 구간 동안 상기 제1 및 제2 전압 바이어스들 각각보다 작은 제3 전압 바이어스를 기반으로 상기 선택 워드라인 전압 및 상기 선택 비트라인 전압을 생성하도록 구성된 전압 바이어스 회로를 포함한다.
본 발명의 실시 예에 따른 상 변화 메모리 셀을 포함하는 메모리 장치의 동작 방법은: 상기 상 변화 메모리 셀을 리셋 상태로 기입하는 리셋 기입 동작의 제1 구간 동안, 상기 상 변화 메모리 셀과 연결된 비트라인 및 워드라인으로 제1 전압 바이어스를 인가하는 단계; 상기 제1 구간 이후의 상기 리셋 기입 동작의 제2 구간 동안, 상기 상 변화 메모리 셀과 연결된 상기 비트라인 및 상기 워드라인으로 상기 제1 전압 바이어스보다 큰 제2 전압 바이어스를 인가하는 단계; 및 상기 제2 구간 이후의 상기 리셋 기입 동작의 제3 구간 동안, 상기 상 변화 메모리 셀과 연결된 상기 비트라인 및 상기 워드라인으로 상기 제1 전압 바이어스보다 작거나 같은 제3 전압 바이어스를 인가하는 단계를 포함한다.
본 발명의 실시 예에 따른 상 변화 메모리 셀을 포함하는 메모리 장치의 동작 방법은 상기 상 변화 메모리 셀을 턴-온시키는 단계; 상기 상 변화 메모리 셀로 리셋 기입 전류를 인가하는 단계; 및 상기 상 변화 메모리 셀로 적어도 하나의 전류 펄스를 인가하는 단계를 포함하고, 상기 적어도 하나의 전류 펄스가 상기 상 변화 메모리 셀로 인가되는 동안, 상기 상 변화 메모리 셀과 연결된 비트라인의 전압 및 워드라인의 전압들은 일정하게 유지된다.
본 발명의 실시 예에 따른 복수의 비트라인들 및 복수의 워드라인들과 연결된 복수의 상 변화 메모리 셀들을 포함하는 메모리 장치의 동작 방법은: 상기 복수의 상 변화 메모리 셀들 중 타겟 메모리 셀을 선택하는 단계; 상기 타겟 메모리 셀의 상태를 리셋 상태로 바꾸는 리셋 기입 동작의 제1 구간 동안, 상기 복수의 비트라인들 중, 상기 타겟 메모리 셀과 연결된 타겟 비트라인 및 상기 복수의 워드라인 중, 상기 타겟 메모리 셀과 연결된 타겟 워드라인으로 제1 전압 바이어스를 인가하는 단계; 상기 제1 구간 이후의 상기 리셋 기입 동작의 제2 구간 동안, 상기 타겟 비트라인 및 상기 타겟 워드라인으로 상기 제1 전압 바이어스보다 높은 제2 전압 바이어스를 인가하는 단계; 및 상기 제2 구간 이후의 상기 리셋 기입 동작의 제3 구간 동안, 상기 타겟 비트라인 및 상기 타겟 워드라인으로 상기 제1 전압 바이어스보다 낮거나 같은 제3 전압 바이어스를 인가하는 단계를 포함한다.
본 발명에 따르면, 메모리 장치는 타겟 메모리 셀로 적어도 하나의 전류 펄스를 인가함으로써, 타겟 메모리 셀을 리셋 상태로 만들 수 있다. 이 때, 적어도 하나의 전류 펄스는 타겟 메모리 셀에 포함된 스위칭 소자(예를 들어, OTS)의 물리적 특성에 의해 생성되는 전류 펄스이다. 따라서, 리셋 기입 전류의 인가 시간이 감소되기 때문에, 메모리 장치에 포함된 상 변화 메모리 셀들의 열화가 감소될 수 있고, 적어도 하나의 전류 펄스에 의해 상 변화 메모리 셀들의 문턱 전압이 미세하게 조정될 수 있기 때문에, 메모리 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 예시적으로 보여주는 도면이다.
도 3은도 2의 메모리 셀들 중 하나의 메모리 셀을 예시적으로 보여주는 도면이다.
도 4a 및 도 4b는 메모리 셀의 상태에 따른 특성을 설명하기 위한 도면들이다.
도 5는 도 1의 메모리 장치의 기입 동작을 예시적으로 보여주는 순서도이다.
도 6은 도 5의 순서도에 따른 동작을 설명하기 위한 도면이다.
도 7은 도 6의 순서도의 동작에 따라, 타겟 메모리 셀을 통해 흐르는 전류를 예시적으로 보여주는 타이밍도이다
도 8a 내지 도 8d는 도 6의 순서도의 동작에 따른 전압 바이어스들을 예시적으로 보여주는 타이밍도들이다.
도 9a 내지 도 9c는 도 5의 S130 단계의 동작을 설명하기 위한 산포도들, 전류-전압 그래프들, 및 타이밍도들이다.
도 10은 도 1의 메모리 장치의 동작을 예시적으로 보여주는 순서도이다.
도 11은 도 10의 순서도의 동작에 따른 전압 바이어스들을 예시적으로 보여주는 타이밍도이다.
도 12는 도 1의 전류 바이어스 회로를 예시적으로 보여주는 회로도이다.
도 13은 도 12의 전류 바이어스 회로의 동작을 설명하기 위한 타이밍도이다.
도 14는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치의 3차원 구조를 예시적으로 보여주는 회로도이다.
도 16은 본 발명에 따른 메모리 장치를 포함하는 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 17은 본 발명에 따른 메모리 장치가 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 예시적으로 보여주는 도면이다.
도 3은도 2의 메모리 셀들 중 하나의 메모리 셀을 예시적으로 보여주는 도면이다.
도 4a 및 도 4b는 메모리 셀의 상태에 따른 특성을 설명하기 위한 도면들이다.
도 5는 도 1의 메모리 장치의 기입 동작을 예시적으로 보여주는 순서도이다.
도 6은 도 5의 순서도에 따른 동작을 설명하기 위한 도면이다.
도 7은 도 6의 순서도의 동작에 따라, 타겟 메모리 셀을 통해 흐르는 전류를 예시적으로 보여주는 타이밍도이다
도 8a 내지 도 8d는 도 6의 순서도의 동작에 따른 전압 바이어스들을 예시적으로 보여주는 타이밍도들이다.
도 9a 내지 도 9c는 도 5의 S130 단계의 동작을 설명하기 위한 산포도들, 전류-전압 그래프들, 및 타이밍도들이다.
도 10은 도 1의 메모리 장치의 동작을 예시적으로 보여주는 순서도이다.
도 11은 도 10의 순서도의 동작에 따른 전압 바이어스들을 예시적으로 보여주는 타이밍도이다.
도 12는 도 1의 전류 바이어스 회로를 예시적으로 보여주는 회로도이다.
도 13은 도 12의 전류 바이어스 회로의 동작을 설명하기 위한 타이밍도이다.
도 14는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치의 3차원 구조를 예시적으로 보여주는 회로도이다.
도 16은 본 발명에 따른 메모리 장치를 포함하는 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 17은 본 발명에 따른 메모리 장치가 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), X-디코더(120), Y-디코더(130), 전압 바이어스 회로(140), 전류 바이어스 회로(150), 및 제어 로직 회로(160)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들 각각은 복수의 워드라인들(WL) 및 복수의 비트라인들(BL)과 연결될 수 있다.
X-디코더(120)는 복수의 워드라인들(WL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. X-디코더(120)는 복수의 워드라인들(WL)의 레벨을 제어하도록 구성될 수 있다. 예를 들어, X-디코더(120)는 복수의 워드라인들(WL) 중 적어도 하나의 워드라인을 선택할 수 있고, 선택된 워드라인으로 선택 워드라인 전압(VWL_sel)을 제공하고, 비선택된 워드라인들로 비선택 워드라인 전압(VWL_unsel)을 제공할 수 있다.
Y-디코더(130)는 복수의 비트라인들(BL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. Y-디코더(130)는 복수의 비트라인들(BL)의 레벨을 제어하도록 구성될 수 있다. 예를 들어, Y-디코더(130)는 복수의 비트라인들(BL) 중 적어도 하나의 비트라인을 선택할 수 있고, 선택된 비트라인으로 선택 비트라인 전압(VBL_sel)을 제공하고, 비선택된 비트라인들로 비선택 비트라인 전압(VBL_unsel)을 제공할 수 있다.
전압 바이어스 회로(140)는 메모리 장치(100)가 동작하는데 필요한 다양한 전압을 생성하도록 구성될 수 있다. 예를 들어, 전압 바이어스 회로(140)는 선택 워드라인 전압(VWL_sel), 비선택 워드라인 전압(VWL_unsel), 선택 비트라인 전압(VBL_sel), 비선택 비트라인 전압(VBL_unsel) 등과 같은 다양한 전압들을 생성하도록 구성될 수 있다. 예시적인 실시 예에서, 상술된 전압들은 메모리 장치(100)의 기입 동작(특히, 메모리 셀들을 셋 상태에서 리셋 상태로 변경하는 동작, 또는 메모리 셀들을 리셋 상태로 기입하는 동작, 또는 메모리 셀들에 대한 리셋 동작)에서 사용되는 전압들일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀들에 대한 읽기 동작, 셋 동작 등과 같은 다른 동작들에서 사용되는 다양한 전압들을 생성하도록 구성될 수 있다.
전류 바이어스 회로(150)는 전류 바이어스(CB)를 생성하도록 구성될 수 있다. 전류 바이어스(CB)는 메모리 장치(100)의 기입 동작(특히, 리셋 기입 동작)시, 비트라인들(BL)을 통해 흐르는 전류의 크기를 제한 또는 제어하도록 구성될 수 있다. 예를 들어, Y-디코더(130)는 선택된 비트라인을 통해 흐르는 전류를 전류 바이어스(CB)의 크기로 제한할 수 있다. 예시적인 실시 예에서, 전류 바이어스(CB)의 크기는 메모리 셀들의 물리적 특성에 따라 미리 정해진 값을 가질 수 있다. 전류 바이어스(CB)는 이하의 도면들을 참조하여 상세하게 설명된다.
제어 로직 회로(160)는 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 예를 들어, 제어 로직 회로(160)는 메모리 셀 어레이(110)에 데이터를 기입하기 위해, 전압 바이어스 회로(140) 및 전류 바이어스 회로(150)를 제어하도록 구성될 수 있다.
예시적인 실시 예에서, 본 발명의 실시 예에 따른 메모리 장치(100)는 상 변화 메모리(PCM; phase change memory) 장치일 수 있다. 즉, 메모리 셀 어레이(110)에 포함된 메모리 셀들은 상 변화 메모리(PCM) 셀일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(100)는 저항 메모리(ReRAM) 등과 같이 기입 전류를 사용하여 메모리 셀들의 문턱 전압 또는 저항 값을 가변시키는 메모리 소자들을 포함할 수 있다. 이하에서 설명의 편의를 위하여, 메모리 장치(100)는 상 변화 메모리를 포함하는 것으로 가정한다.
상 변화 메모리 셀은 문턱 전압(Vth)의 크기에 따라 셋 상태 또는 리셋 상태를 가질 수 있다. 즉, 상 변화 메모리 셀의 문턱 전압의 크기를 조절함으로써, 상 변화 메모리 셀에 데이터가 기입될 수 있다. 이하에서, 본 발명의 기술적 사상을 용이하게 설명하기 위해, 본 발명의 실시 예에 따른 메모리 장치(100)는 메모리 셀들을 셋 상태로부터 리셋 상태로 변경하는 동작(이하에서, 메모리 셀에 대한 리셋 동작 또는 "리셋 기입 동작"이라 칭함.)을 수행하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
일반적으로, 메모리 셀에 대한 리셋 기입 동작에서는, 큰 쓰기 전류를 사용한다. 이 경우, 메모리 셀로 큰 쓰기 전류가 흐르기 때문에, 메모리 셀들이 열화될 수 있다. 반대로, 리셋 동작에서 사용되는 쓰기 전류의 크기 및 시간이 충분하지 않을 경우, 메모리 셀들의 문턱 전압이 정상적으로 바뀌지 않기 때문에, 메모리 셀들에 대한 읽기 마진(즉, 즉, 셋 상태 및 리셋 상태의 문턱 전압 산포의 차이)이 확보되지 않을 수 있다. 즉, 메모리 장치의 신뢰성이 저하될 수 있다.
본 발명의 실시 예에 따른 메모리 장치(100)는, 리셋 기입 동작에서, 타겟 메모리 셀들로 복수의 전류 펄스들(또는 스파이크 전류들)을 인가할 수 있다. 이 경우, 큰 쓰기 전류가 긴 시간 동안 사용되지 않기 때문에, 메모리 셀들에 대한 열화가 감소될 수 있을 뿐만 아니라, 메모리 셀들에 대한 읽기 마진(즉, 셋 상태 및 리셋 상태의 문턱 전압 산포의 차이)이 정상적으로 확보될 수 있다. 따라서, 향상된 신뢰성 및 향상된 수명을 갖는 메모리 장치가 제공된다. 본 발명의 실시 예에 따른 메모리 장치의 기입 동작(특히, 리셋 기입 동작)은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1의 메모리 셀 어레이를 예시적으로 보여주는 도면이다. 도 3은도 2의 메모리 셀들 중 하나의 메모리 셀을 예시적으로 보여주는 도면이다. 도면의 간결성 및 설명의 편의를 위하여, 메모리 셀 어레이(110)는 3×3으로 배열된 9개의 메모리 셀들(MC11~MC33)을 포함하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀들의 개수 및 배열은 다양하게 변형될 수 있다. 또한 도 3을 참조하여 하나의 메모리 셀(예를 들어, MC22)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 셀들 또한 도 3의 메모리 셀(MC22)과 유사한 구조를 가질 수 있다.
도 1 내지 도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 셀들(MC11~MC33)을 포함할 수 있다. 복수의 메모리 셀들(MC11~MC33)은 복수의 워드라인들(WL1~WL3) 및 복수의 비트라인들(BL1~BL3)과 연결될 수 있다.
복수의 메모리 셀들(MC11~MC33) 각각은 상 변화 메모리 셀일 수 있다. 예를 들어, 복수의 메모리 셀들(MC11~MC33) 중 하나의 메모리 셀(예를 들어, MC22)이 도 3에 도시된다. 도 3에 도시된 바와 같이, 메모리 셀(MC22)은 제2 워드라인(WL2) 및 제2 비트라인(BL2) 사이에 연결될 수 있다. 메모리 셀(MC22)은 오보닉 문턱 스위치(OTS; Ovonic Threshold Switch) 및 상 변화 물질(GST)을 포함할 수 있다.
오보닉 문턱 스위치(OTS)는 양방향 특성을 갖는 스위칭 소자일 수 있다. 예시적인 실시 예에서, 오보닉 문턱 스위치(OTS)는 비선형적 전류-전압 특성(또는 스냅백 특성)을 갖는 스위칭 소자일 수 있다. 예시적인 실시 예에서, 오보닉 문턱 스위치(OTS)는 상 변화 물질(GST)보다 높은 결정질-비정질간의 상전이 온도를 가질 수 있다. 일 예에서, 오보닉 문턱 스위치(OTS)의 상전이 온도는 약 350℃내지 약 450℃일 수 있다.
예시적인 실시 예에서, 오보닉 문턱 스위치(OTS)는 GeSe, GeS, AsSe, AsTe, AsS SiTe, SiSe, SiS, GeAs, SiAs, SnSe, SnTe 중 적어도 하나를 포함할 수 있다. 예시적인 실시 예에서, 오보닉 문턱 스위치(OTS)는 GeAsTe, GeAsSe, AlAsTe, AlAsSe, SiAsSe, SiAsTe, GeSeTe, GeSeSb, GaAsSe, GaAsTe, InAsSe, InAsTe, SnAsSe, SnAsTe 중 적어도 하나를 포함할 수 있다. 예시적인 실시 예에서, 오보닉 문턱 스위치(OTS)는 GeSiAsTe, GeSiAsSe, GeSiSeTe, GeSeTeSb, GeSiSeSb, GeSiTeSb, GeSeTeBi, GeSiSeBi, GeSiTeBi, GeAsSeSb, GeAsTeSb, GeAsTeBi, GeAsSeBi, GeAsSeIn, GeAsSeGa, GeAsSeAl, GeAsSeTl, GeAsSeSn, GeAsSeZn, GeAsTeIn, GeAsTeGa, GeAsTeAl, GeAsTeTl, GeAsTeSn, GeAsTeZn 중 적어도 하나를 포함할 수 있다. 예시적인 실시 예에서, 오보닉 문턱 스위치(OTS)는 GeSiAsSeTe, GeAsSeTeS, GeSiAsSeS, GeSiAsTeS, GeSiSeTeS, GeSiAsSeP, GeSiAsTeP, GeAsSeTeP, GeSiAsSeIn, GeSiAsSeGa, GeSiAsSeAl, GeSiAsSeTl, GeSiAsSeZn, GeSiAsSeSn, GeSiAsTeIn, GeSiAsTeGa, GeSiAsTeAl, GeSiAsTeTl, GeSiAsTeZn, GeSiAsTeSn, GeAsSeTeIn, GeAsSeTeGa, GeAsSeTeAl, GeAsSeTeTl, GeAsSeTeZn, GeAsSeTeSn, GeAsSeSIn, GeAsSeSGa, GeAsSeSAl, GeAsSeSTl, GeAsSeSZn, GeAsSeSSn, GeAsTeSIn, GeAsTeSGa, GeAsTeSAl, GeAsTeSTl, GeAsTeSZn, GeAsTeSSn, GeAsSeInGa, GeAsSeInAl, GeAsSeInTl, GeAsSeInZn, GeAsSeInSn, GeAsSeGaAl, GeAsSeGaTl, GeAsSeGaZn, GeAsSeGaSn, GeAsSeAlTl, GeAsSeAlZn, GeAsSEAlSn, GeAsSeTlZn, GeAsSeTlSn, GeAsSeZnSn 중 적어도 하나를 포함할 수 있다. 예시적인 실시 예에서, 오보닉 문턱 스위치(OTS)는 GeSiAsSeTeS, GeSiAsSeTeIn, GeSiAsSeTeGa, GeSiAsSeTeAl, GeSiAsSeTeTl, GeSiAsSeTeZn, GeSiAsSeTeSn, GeSiAsSeTeP, GeSiAsSeSIn, GeSiAsSeSGa, GeSiAsSeSAl, GeSiAsSeSTl, GeSiAsSeSZn, GeSiAsSeSSn, GeAsSeTeSIn, GeAsSeTeSGa, GeAsSeTeSAl, GeAsSeTeSTl, GeAsSeTeSZn, GeAsSeTeSSn, GeAsSeTePIn, GeAsSeTePGa, GeAsSeTePAl, GeAsSeTePTl, GeAsSeTePZn, GeAsSeTePSn, GeSiAsSeInGa, GeSiAsSeInAl, GeSiAsSeInTl, GeSiAsSeInZn, GeSiAsSeInSn, GeSiAsSeGaAl, GeSiAsSeGaTl, GeSiAsSeGaZn, GeSiAsSeGaSn, GeSiAsSeAlSn, GeAsSeTeInGa, GeAsSeTeInAl, GeAsSeTeInTl, GeAsSeTeInZn, GeAsSeTeInSn, GeAsSeTeGaAl, GeAsSeTeGaTl, GeAsSeTeGaZn, GeAsSeTeGaSn, GeAsSeTeAlSn, GeAsSeSInGa, GeAsSeSInAl, GeAsSeSInTl, GeAsSeSInZn, GeAsSeSInSn, GeAsSeSGaAl, GeAsSeSGaTl, GeAsSeSGaZn, GeAsSeSGaSn, GeAsSeSAlSn 중 적어도 하나를 포함할 수 있다.
상 변화 물질(GST)은 결정 상태(crystalline state) 또는 비정질 상태(amorphous state) 중 어느 하나의 상태를 가질 수 있다. 예를 들어, 상 변화 물질(GST)이 결정 상태인 경우는, 상 변화 물질(GST)이 비정질 상태인 경우보다 낮은 문턱 전압을 가질 수 있다. 예시적인 실시 예에서, 상 변화 물질(GST)이 결정 상태인 경우, 메모리 셀(MC22)은 셋 상태일 수 있고, 상 변화 물질(GST)이 비정질 상태인 경우, 메모리 셀(MC22)은 리셋 상태일 수 있다.
상 변화 물질(GST)의 상태(즉, 결정 상태(crystalline state) 또는 비정질 상태(amorphous state))는 온도에 따라 결정될 수 있다. 예시적인 실시 예에서, 상 변화 물질(GST)의 결정질-비정질간의 상전이 온도는 약 250℃내지 약 350℃일 수 있다. 상 변화 물질(GST)의 온도는 메모리 셀(MC22)을 통해 흐르는 기입 전류(Iwr)의 크기 및 시간에 따라 결정될 수 있다. 예를 들어, 기입 전류(Iwr)가 제1 레벨이고, 제1 시간동안 인가된 경우, 상 변화 물질(GST)의 상태는 결정 상태를 가질 수 있고, 기입 전류(Iwr)가 제1 레벨보다 큰 제2 레벨이고, 제1 시간보다 짧은 제2 시간동안 인가된 경우, 상 변화 물질(GST)의 상태는 비정질 상태를 가질 수 있다. 즉, 기입 전류(Iwr)의 크기 및 시간에 따라, 메모리 셀(MC22)의 상태가 바뀔 수 있고, 이를 통해 메모리 셀(MC22)에 데이터가 기입될 수 있다. 예시적인 실시 예에서, 기입 전류(Iwr)의 크기 및 시간은 제2 비트라인(BL2) 및 제2 워드라인(WL2) 사이의 전압 차 및 오보닉 문턱 스위치(OTS)의 특성에 따라 결정될 수 있다.
예시적인 실시 예에서, 상 변화 물질(GST)은 칼코게나이드(chalcogenide)계 원소인 Te, Se, 및 S 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다.
예시적인 실시 예에서, 상 변화 물질(GST)은 GeTe, GeSe, GeS, SbSe, SbTe, SbS, SbSe, SnSb, InSe, InSb, AsTe, AlTe, GaSb, AlSb, BiSb, ScSb, Ysb, CeSb, DySb, NdSb 중 적어도 하나를 포함할 수 있다. 예시적인 실시 예에서, 상 변화 물질(GST)은 GeSbSe, AlSbTe, AlSbSe, SiSbSe, SiSbTe, GeSeTe, InGeTe, GeSbTe, GeAsTe, SnSeTe, GeGaSe, BiSbSe, GaSeTe, InGeSb, GaSbSe, GaSbTe, InSbSe, InSbTe, SnSbSe, SnSbTe, ScSbTe, ScSbSe, ScSbS, YSbTe, YSbSe, YSbS, CeSbTe, CeSbSe, CeSbS, DySbTe, DySbSe, DySbS, NdSbTe, NdSbSe, NdSbS, 중 적어도 하나를 포함할 수 있다. 예시적인 실시 예에서, 상 변화 물질(GST)은 GeSbTeS, BiSbTeSe, AgInSbTe, GeSbSeTe, GeSnSbTe, SiGeSbTe, SiGeSbSe, SiGeSeTe, BiGeSeTe, BiSiGeSe, BiSiGeTe, GeSbTeBi, GeSbSeBi, GeSbSeIn, GeSbSeGa, GeSbSeAl, GeSbSeTl, GeSbSeSn, GeSbSeZn, GeSbTeIn, GeSbTeGa, GeSbTeAl, GeSbTeTl, GeSbTeSn, GeSbTeZn, ScGeSbTe, ScGeSbSe, ScGeSbS, YGeSbTe, YGeSbSe, YGeSbS, CeGeSbTe, CeGeSbSe, CeGeSbS, DyGeSbTe, DyGeSbSe, DyGeSbS, NdGeSbTe, NdGeSbSe, NdGeSbS 중 적어도 하나를 포함할 수 있다. 예시적인 실시 예에서, 상 변화 물질(GST)은 InSbTeAsSe, GeScSbSeTe, GeSbSeTeS, GeScSbSeS, GeScSbTeS, GeScSeTeS, GeScSbSeP, GeScSbTeP, GeSbSeTeP, GeScSbSeIn, GeScSbSeGa, GeScSbSeAl, GeScSbSeTl, GeScSbSeZn, GeScSbSeSn, GeScSbTeIn, GeScSbTeGa, GeSbAsTeAl, GeScSbTeTl, GeScSbTeZn, GeScSbTeSn, GeSbSeTeIn, GeSbSeTeGa, GeSbSeTeAl, GeSbSeTeTl, GeSbSeTeZn, GeSbSeTeSn, GeSbSeSIn, GeSbSeSGa, GeSbSeSAl, GeSbSeSTl, GeSbSeSZn, GeSbSeSSn, GeSbTeSIn, GeSbTeSGa, GeSbTeSAl, GeSbTeSTl, GeSbTeSZn, GeSbTeSSn, GeSbSeInGa, GeSbSeInAl, GeSbSeInTl, GeSbSeInZn, GeSbSeInSn, GeSbSeGaAl, GeSbSeGaTl, GeSbSeGaZn, GeSbSeGaSn, GeSbSeAlTl, GeSbSeAlZn, GeSbSeAlSn, GeSbSeTlZn, GeSbSeTlSn, GeSbSeZnSn 중 적어도 하나를 포함할 수 있다.
도 3의 실시 예에서, 오보닉 문턱 스위치(OTS)가 제2 비트라인(BL2)과 연결되고, 상 변화 물질(GST)이 오보닉 문턱 스위치(OTS) 및 제2 워드라인(WL2) 사이에 연결된 것으로 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 오보닉 문턱 스위치(OTS)는 양방향 스위칭 소자일 수 있고, 따라서, 오보닉 문턱 스위치(OTS)가 워드라인과 연결되고, 상 변화 물질(GST)이 오보닉 문턱 스위치(OTS) 및 비트라인 사이에 연결될 수 있다.
예시적인 실시 예에서, 도 3의 실시 예에서, 기입 전류(Iwr)가 비트라인으로부터 워드라인으로 흐르는 것으로 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 기입 전류(Iwr) 또는 읽기 전류(미도시)의 방향은 메모리 장치의 구현 방식에 따라 다양하게 변형(즉, WL to BL 또는 BL to WL)될 수 있다. 이하에서, 설명의 편의를 위하여, 기입 전류(특히 리셋 기입 동작을 위한 전류)는 비트라인으로부터 워드라인의 방향으로 흐르는 것으로 가정한다.
도 4a 및 도 4b는 메모리 셀의 상태에 따른 특성을 설명하기 위한 도면들이다. 도 4a는 메모리 셀들의 문턱 전압 산포도를 보여주고, 도 4b는 메모리 셀들의 상태에 따른 전압-전류 곡선을 보여준다. 도 4a의 산포도의 가로축은 메모리 셀들의 문턱 전압을 가리키고, 세로축은 메모리 셀들의 개수를 가리킨다. 도 4b의 그래프들의 가로축들은 메모리 셀에 인가되는 전압(즉, 비트라인 및 워드라인 사이의 전압 차이)를 가리키고, 세로축은 메모리 셀을 통해 흐르는 전류를 가리킨다.
도 4a 및 도 4b를 참조하면, 앞서 설명된 바와 같이 메모리 셀들은 셋 상태(SET) 및 리셋 상태(RST) 중 어느 하나의 상태를 가질 수 있다. 셋 상태(SET)의 메모리 셀들의 문턱 전압(Vth)은 리셋 상태(RST)의 메모리 셀들의 문턱 전압(Vth)보다 낮을 수 있다. 예를 들어, 셋 상태(SET)의 문턱 전압 산포의 상한 값은 리셋 상태(RST)의 문턱 전압 산포의 하한 값보다 작을 수 있다. 예를 들어, 도 4b에 도시된 바와 같이, 셋 상태(SET)의 메모리 셀들의 문턱 전압은 제1 문턱 전압(Vth1)일 수 있고, 리셋 상태(RST)의 메모리 셀들의 문턱 전압은 제1 문턱 전압(Vth2)보다 높은 제2 문턱 전압(Vth2)일 수 있다.
특정 메모리 셀에 저장된 데이터를 읽기 위해, 특정 메모리 셀의 비트라인 및 워드라인 사이에 읽기 전압(Vread)이 인가될 수 있다. 이 때, 도 4b에 도시된 바와 같이, 특정 메모리 셀이 셋 상태(SET)인 경우, 특정 메모리 셀이 턴-온될 수 있고, 특정 메모리 셀이 리셋 상태(RST)인 경우, 특정 메모리 셀은 턴-오프될 수 있다. 즉, 특정 메모리 셀과 연결된 비트라인 및 워드라인 사이에 읽기 전압(Vread)을 인가하여 특정 메모리 셀의 턴-온 또는 턴-오프를 판독함으로써, 특정 메모리 셀에 저장된 데이터가 독출될 수 있다.
도 5는 도 1의 메모리 장치의 기입 동작을 예시적으로 보여주는 순서도이다. 도 6은 도 5의 순서도에 따른 동작을 설명하기 위한 도면이다. 이하에서, 설명의 편의를 위하여, 메모리 장치(100)는 메모리 셀(MC22)에 대한 리셋 기입 동작을 수행하는 것으로 가정한다. 즉, 메모리 장치(100)는 이하에서 설명되는 기입 방법을 통해, 메모리 셀(MC22)의 상태를 셋 상태(SET)에서 리셋 상태(RST)로 변경할 수 있다. 이하에서, 메모리 셀(MC22)은 타겟 메모리 셀 이라 칭하고, 제2 비트라인(BL2) 및 제2 워드라인(WL2)은 각각 타겟 비트라인 및 타겟 워드라인이라 칭한다.
이하에서, 전압 바이어스(voltage bias) 및 전류 바이어스(current bias)의 용어가 사용된다. 전압 바이어스는 대응하는 비트라인 및 워드라인 사이의 전압 차이를 가리킬 수 있다. 전류 바이어스는 대응하는 비트라인으로 흐르는 제한 전류를 가리킬 수 있다. 이 때, 전류 바이어스에 의한 제한 전류는 절대적이지 않으며, 전류 바이어스에 의해 전류가 제한되더라도, 다른 전압 바이어스 또는 타겟 메모리 셀의 물리적 상태에 따라, 전류 바이어스보다 높은 전류가 순간적으로 흐를 수 있음이 이해될 것이다.
도 1, 도 5, 및 도 6을 참조하면, S101 단계에서, 메모리 장치(100)는 타겟 메모리 셀을 선택할 수 있다. 예를 들어, 메모리 장치(100)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 어드레스 및 데이터를 수신하고, 수신된 어드레스 및 데이터를 기반으로 타겟 메모리 셀을 선택할 수 있다. 이 때, 타겟 메모리 셀은 셋 상태(SET)에서 리셋 상태(RST)로 변경될 메모리 셀을 가리킬 수 있다.
좀 더 상세한 예로서, 도 6에 도시된 바와 같이, 메모리 셀(MC22)(이하에서, MC22를 "타겟 메모리 셀"이라 칭함.)이 타겟 메모리 셀로서 선택될 수 있다. 타겟 메모리 셀(MC22)은 셋 상태(SET)에서 리셋 상태(RST)로 변경될 메모리 셀을 가리킬 수 있다.
S110 단계에서, 메모리 장치(100)는 타겟 메모리 셀에 대응하는 타겟 비트라인(BL) 및 타겟 워드라인(WL)을 제어하여, 타겟 메모리 셀을 턴-온시킬 수 있다. 예를 들어, 메모리 장치(100)는 타겟 메모리 셀(MC22)과 연결된 타겟 비트라인(BL2) 및 타겟 워드라인(WL2) 사이에 제1 전압 바이어스(VB1)를 인가할 수 있다. 좀 더 상세한 예로서, 도 6에 도시된 바와 같이, 타겟 메모리 셀(MC22)과 연결된 타겟 비트라인(BL2)으로 선택 비트라인 전압(VBL_sel)이 인가되고, 타겟 메모리 셀(MC22)과 연결된 타겟 워드라인(WL2)으로 선택 워드라인 전압(VWL_sel)이 인가될 수 있다. 이 때, 선택 워드라인 전압(VWL_sel) 및 선택 비트라인 전압(VBL_sel)의 차이는 제1 전압 바이어스(VB1)일 수 있다.
메모리 장치(100)는 타겟 메모리 셀(MC22)과 연결된 타겟 비트라인(BL2)으로 제1 전류 바이어스(CB1)를 인가할 수 있다. 제1 전류 바이어스(CB1)에 의해 타겟 비트라인(BL2)을 통해 흐르는 전류가 제한될 수 있다.
예시적인 실시 예에서, 제1 전압 바이어스(VB1)는 리셋 상태(SET)의 메모리 셀들의 문턱 전압보다 높은 전압 레벨일 수 있다. 즉, 타겟 메모리 셀(MC22)의 타겟 비트라인(BL2) 및 타겟 워드라인(WL2)으로 제1 전압 바이어스(VB1)가 인가된 경우, 타겟 메모리 셀(MC22)이 턴-온될 것이다. 제1 전류 바이어스(CB1)는 셋 기입 전류(이하의 도 7을 참조하여 설명됨.)일 수 있다.
예시적인 실시 예에서, 비선택 워드라인들(예를 들어, WL1, WL3)로 비선택 워드라인 전압(VWL_unsel)이 인가될 수 있고, 비선택 비트라인들(BL1, BL3)로 비선택 비트라인 전압(VBL_unsel)이 인가될 수 있다. 비선택 워드라인 전압(VWL_unsel) 및 비선택 비트라인 전압(VBL_unsel)은 타겟 메모리 셀(MC22)을 제외한 나머지 메모리 셀들(MC11~MC13, MC21, MC23, MC31~MC33)이 턴-온되지 않도록 설정될 수 있다.
예를 들어, 메모리 셀(MC11)은 제1 워드라인의 비선택 워드라인 전압(VWL_unsel) 및 제1 비트라인(BL1)의 비선택 비트라인 전압(VBL_unsel)에 의해 턴-온되지 않을 수 있다. 메모리 셀(MC12)은 제1 워드라인의 비선택 워드라인 전압(VWL_unsel) 및 제2 비트라인(BL2)의 선택 비트라인 전압(VBL_unsel)에 의해 턴-온되지 않을 수 있다. 메모리 셀(MC21)은 제2 워드라인(WL2)의 선택 워드라인 전압(VWL_sel) 및 제1 비트라인(BL1)의 비선택 비트라인 전압(VBL_unsel)에 의해 턴-온되지 않을 수 있다.
S120 단계에서, 메모리 장치(100)는 타겟 메모리 셀(MC22)에 대응하는 비트라인(BL2) 및 워드라인(WL2)을 제어하여, 타겟 메모리 셀(MC22)로 리셋 기입 전류를 제공할 수 있다. 예를 들어, 예를 들어, 메모리 장치(100)는 타겟 메모리 셀(MC22)의 타겟 비트라인(BL2) 및 타겟 워드라인(WL2)으로 제2 전압 바이어스(VB2)이 인가되도록, 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel)을 제어할 수 있다. 메모리 장치(100)는 타겟 메모리 셀(MC22)의 타겟 비트라인(BL2)으로 제2 전류 바이어스(CB2)를 인가할 수 있다.
S120 단계의 동작은 타겟 메모리 셀과 연결된 타겟 비트라인(BL) 및 타겟 워드라인 사이의 전압 바이어스 및 전류 바이어스가 다르다는 점을 제외하면, S110 단계의 동작과 유사하므로, 이에 대한 상세한 설명은 생략된다. 예시적인 실시 예에서, 제2 전압 바이어스(CB2)는 제1 전압 바이어스(CB1)보다 클 수 있고, 제2 전류 바이어스(CB2)는 제1 전류 바이어스(CB1)보다 클 수 있다. 예시적인 실시 예에서, 제2 전류 바이어스(CB2)는 리셋 기입 전류의 크기와 대응될 수 있다.
S130 단계에서, 메모리 장치(100)는 타겟 메모리 셀(MC22)에 대응하는 제2 비트라인(BL2) 및 제2 워드라인(WL2)을 제어하여, 타겟 메모리 셀(MC22)로 스파이크 전류들(또는 전류 펄스들)을 제공할 수 있다. 예를 들어, 메모리 장치(100)는 타겟 메모리 셀(MC22)의 제2 비트라인(BL2) 및 제2 워드라인(WL2)으로 제3 전압 바이어스(VB3)이 인가되도록 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel)을 제어할 수 있다. 메모리 장치(100)는 타겟 메모리 셀(MC22)의 제2 비트라인(BL2)으로 제3 전류 바이어스(CB3)를 인가할 수 있다.
S130 단계의 동작은 타겟 메모리 셀(MC22)의 제2 비트라인(BL2) 및 제2 워드라인(WL2) 사이의 전압 바이어스 및 전류 바이어스가 다르다는 점을 제외하면, S110 단계의 동작과 유사하므로, 이에 대한 상세한 설명은 생략된다. 예시적인 실시 예에서, 제3 전류 바이어스(CB3)는 제1 및 제2 전류 바이어스들(CB1, CB2) 각각보다 작을 수 있다. 예시적인 실시 예에서, 제3 전류 바이어스(CB3)는 타겟 메모리 셀(MC22)의 전류-전압 특성에 따른 홀드 전류(Ihold)보다 작거나 같을 수 있다. 예시적인 실시 예에서, 홀드 전류(Ihold)는 타겟 메모리 셀(MC22)이 턴-온 상태를 유지하는데 필요한 최소 전류 크기를 가리킬 수 있다.
예시적인 실시 예에서, S130 단계의 동작을 통해, 타겟 메모리 셀로 제3 전압 바이어스(VB3) 및 제3 전류 바이어스(CB3)가 인가된 경우, 타겟 메모리 셀의 물리적 특성에 의해 적어도 하나의 스파이크 전류(또는 적어도 하나의 전류 펄스)가 발생할 수 있다. 예시적인 실시 예에서, 적어도 하나의 스파이크 전류는 타겟 메모리 셀의 반복적인 스위칭 동작에 의해 생성될 수 있다.
적어도 하나의 스파이크 전류(또는 적어도 하나의 전류 펄스)에 의해 타겟 메모리 셀의 문턱 전압이 미세하게 조정(또는 상승)될 수 있다. 즉, 적어도 하나의 스파이크 전류(또는 적어도 하나의 전류 펄스)에 의해 타겟 메모리 셀의 문턱 전압이 상승함에 따라, 읽기 마진이 확보될 수 있다. 적어도 하나의 스파이크 전류(또는 적어도 하나의 전류 펄스)를 사용한 기입 동작은 이하의 도면을 참조하여 더욱 상세하게 설명된다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 메모리 장치(100)는 제1 전압 바이어스(VB1)를 기반으로 타겟 메모리 셀을 턴-온시킬 수 있다. 이후에, 메모리 장치(100)는 제2 전압 바이어스(VB2)를 기반으로 타겟 메모리 셀로 리셋 기입 전류를 인가하여, 타겟 메모리 셀의 문턱 전압을 상승시킬 수 있다. 이후에, 메모리 장치(100)는 제3 전압 바이어스(VB3)를 기반으로 타겟 메모리 셀로 적어도 하나의 스파이크 전류 또는 적어도 하나의 전류 펄스를 인가하여 타겟 메모리 셀의 문턱 전압을 서서히 증가시킬 수 있다.
예시적인 실시 예에서, 본 발명의 실시 예에 따른 메모리 장치(100)는 타겟 메모리 셀의 타겟 비트라인 및 타겟 워드라인 사이의 전압 바이어스를 일정하게 유지한 상태에서, 적어도 하나의 전류 펄스를 생성할 수 있다.
예시적인 실시 예에서, 본 발명의 실시 예에 따른 메모리 장치(100)에서 리셋 기입 전류가 인가되는 시간은 종래의 상변화 메모리에서의 리셋 기입 전류의 인가 시간보다 짧을 수 있다. 그러나 본 발명에서는, 적어도 하나의 스파이크 전류 또는 적어도 하나의 전류 펄스를 통해 타겟 메모리 셀의 문턱 전압을 단계적으로 또는 점진적으로 증가시킴으로써, 타겟 메모리 셀에 데이터를 정상적으로 기입할 수 있다. 따라서, 메모리 장치의 수명 및 신뢰성이 향상될 수 있다.
도 7은 도 6의 순서도의 동작에 따라, 타겟 메모리 셀을 통해 흐르는 전류를 예시적으로 보여주는 타이밍도이다. 도 7의 타이밍도의 가로축은 시간을 가리키고, 세로축은 타겟 메모리 셀(MC22)을 통해 흐르는 전류를 가리킨다.
도 6 및 도 7을 참조하면, 메모리 장치(100)는 제1 내지 제3 구간들(PR1~PR3)을 통해 타겟 메모리 셀(MC22)의 상태를 셋 상태(SET)에서 리셋 상태(RST)로 변경할 수 있다. 제1 구간(PR1)은 도 6의 S110 단계와 대응되고, 제2 구간(PR2)은 도 6의 S120 단계와 대응되고, 제3 구간(PR3)은 도 6의 S130 단계와 대응된다.
먼저, 제0 시점(t0)으로부터 제1 시점(t1)까지의 구간(PR1)에서, 타겟 메모리 셀(MC22)의 제2 비트라인(BL2) 및 제2 워드라인(WL2)으로 제1 전압 바이어스(VB1)가 인가될 수 있다. 이 경우, 타겟 메모리 셀을 통해 도 7의 제1 구간(PR1)에 도시된 바와 같은 전류가 흐를 수 있다. 좀 더 상세한 예로서, 제0 시점(t0)에서, 타겟 메모리 셀(MC22)은 셋 상태(SET)를 가질 수 있다. 제1 전압 바이어스(VB1)는 셋 상태(SET)의 문턱 전압 산포의 상한 값보다 높을 수 있다. 따라서, 제0 시점(t0)에서, 제1 전압 바이어스(VB1)가 인가된 경우, 타겟 메모리 셀이 턴-온되고, 이에 따라, 순간적으로 피크 전류(Isp)가 흐를 수 있다. 이후에, 타겟 메모리 셀의 전류-전압 특성(즉, 스냅백 특성)에 따라 전류가 감소하면서, 전류 크기는 셋 기입 전류(Iset)로 유지될 수 있다.
예시적인 실시 예에서, 제1 구간(PR1)에서 인가되는 제1 전류 바이어스(CB1)는 셋 기입 전류(Iset)와 대응될 수 있다. 예시적인 실시 예에서, 셋 기입 전류(Iset)가 지속적으로 유지되는 경우, 타겟 메모리 셀은 셋 상태(SET)를 가질 수 있다. 즉, 타겟 메모리 셀이 리셋 상태(RST)로부터 셋 상태(SET)로 변경되어야 하는 경우, 타겟 메모리 셀을 통해 흐르는 전류는 셋 기입 전류(Iset)로 유지될 수 있다.
이후에, 제1 시점(t1)으로부터 제2 시점(t2)까지의 제2 구간(PR2) 동안, 타겟 메모리 셀(MC22)의 제2 비트라인(BL2) 및 제2 워드라인(WL2)으로 제2 전압 바이어스(VB2)가 인가될 수 있다. 이 경우, 타겟 메모리 셀을 통해 도 7의 제2 구간(PR2)과 같이 리셋 기입 전류(Irst)가 흐를 수 있다. 리셋 기입 전류(Irst)는 셋 기입 전류(Irst)보다 클 수 있다. 리셋 기입 전류(Irst)는 타겟 메모리 셀의 상 변화 물질(GST)을 비정질 상태로 만들기 위한 전류일 수 있다. 예시적인 실시 예에서, 제2 구간(PR2)에서 인가되는 제2 전류 바이어스(CB2)는 리셋 기입 전류(Irst)와 대응될 수 있다.
이후에, 제2 시점(t2)으로부터 제3 시점(t3)까지의 제3 구간(PR3) 동안, 타겟 메모리 셀(MC22)의 제2 비트라인(BL2) 및 제2 워드라인(WL2)으로 제3 전압 바이어스(VB3)가 인가될 수 있다. 이 때, 제3 전압 바이어스(VB3)는 제2 전압 바이어스(CB2)보다 낮을 수 있고, 제1 전압 바이어스(CB1)보다 낮거나 같을 수 있다.
제3 구간(PR3) 동안, 타겟 메모리 셀(MC22)의 제2 비트라인(BL2) 및 제2 워드라인(WL2)으로 제3 전압 바이어스(VB3)가 인가됨에 따라, 타겟 메모리 셀을 통해 도 7에 도시된 바와 같은 복수의 스파이크 전류들(또는 복수의 전류 펄스들)이 흐를 수 있다. 예시적인 실시 예에서, 복수의 스파이크 전류들의 피크 값은 Isp의 값을 갖거나 또는 생성되는 전류 펄스들의 개수에 따라 피크 값이 바뀔 수 있다. 또는 복수의 스파이크 전류들의 피크 값은 타겟 메모리 셀의 현재 상태 또는 물리적 특성에 따라 결정될 수 있다.
예시적인 실시 예에서, 복수의 스파이크 전류들의 개수는 타겟 메모리 셀의 현재 상태 또는 물리적 특성에 따라 바뀔 수 있다.
예시적인 실시 예에서, 제1 구간(PR1)의 시간(즉, t0~t1), 제2 구간(PR2)의 시간(즉, t1~t2), 및 제3 구간(PR3)의 시간(즉, t2~t3) 각각은 미리 정해진 시간일 수 있다. 예시적인 실시 예에서, 제1 내지 제3 구간들(PR1~PR3) 각각의 시간은 PR2 > PR3 ≥ PR1의 관계를 가질 수 있다.
도 8a 내지 도 8d는 도 6의 순서도의 동작에 따른 전압 바이어스들을 예시적으로 보여주는 타이밍도들이다. 도 8a 내지 도 8d의 타이밍도들의 가로축들은 시간을 가리키고, 세로축들은 전압을 가리킨다. 도면의 간결성을 위하여, 하나의 타이밍도에서, 선택 워드라인 전압(VWL_sel)은 일점 쇄선으로 도시되고, 선택 비트라인 전압(VBL_sel)은 실선으로 도시된다. 도 8a 내지 도 8d를 참조하여 설명되는 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel)은 도 1을 참조하여 설명된 전압 바이어스 회로(150)에 의해 생성되거나 또는 조절될 수 있다.
먼저 도 8a에 도시된 바와 같이, 리셋 기입 동작 동안, 선택 워드라인 전압(VWL_sel)은 일정한 레벨을 유지할 수 있고, 선택 비트라인 전압(VBL_sel)은 제1 내지 제3 구간들(PR1~PR3)에서 바뀔 수 있다. 예를 들어, 제1 구간(PR1)에서, 선택 비트라인 전압(VBL_sel)은 선택 워드라인 전압(VWL_sel)과의 전압 차이가 제1 전압 바이어스(VB1)가 되도록 증가할 수 있다. 이후에, 제2 구간(PR2)에서, 선택 비트라인 전압(VBL_sel)은 선택 워드라인 전압(VWL_sel)과의 전압 차이가 제2 전압 바이어스(VB2)가 되도록 증가할 수 있다. 이후에, 제3 구간(PR3)에서, 선택 비트라인 전압(VBL_sel)은 선택 워드라인 전압(VWL_sel)과의 전압 차이가 제3 전압 바이어스(VB3)가 되도록 감소할 수 있다. 예시적인 실시 예에서, 선택 워드라인 전압(VWL_sel)은 접지 전압이거나 또는 미리 정해진 전압일 수 있다.
다음으로, 도 8b에 도시된 바와 같이, 리셋 기입 동작 동안, 선택 워드라인 전압(VWL_sel) 및 선택 비트라인 전압(VBL_sel)은 제1 내지 제3 구간들(PR1~PR3)에서 바뀔 수 있다. 예를 들어, 제1 구간(PR1)에서, 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel)의 차이가 제1 전압 바이어스(VB1)가 되도록, 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel) 각각은 전압(Va)으로부터 증가 및 감소할 수 있다. 이후에, 제2 구간(PR2)에서, 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel)의 차이가 제2 전압 바이어스(VB2)가 되도록, 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel) 각각은 증가 및 감소할 수 있다. 이후에, 제3 구간(PR3)에서, 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel)의 차이가 제3 전압 바이어스(VB3)가 되도록, 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel) 각각은 감소 및 증가할 수 있다. 예시적인 실시 예에서, 전압(Va)은 접지 전압이거나 또는 미리 정해진 전압일 수 있다.
다음으로, 도 8c에 도시된 바와 같이, 리셋 기입 동작 동안, 선택 워드라인 전압(VWL_sel) 및 선택 비트라인 전압(VBL_sel)은 제1 내지 제3 구간들(PR1~PR3)에서 바뀔 수 있다. 예를 들어, 제1 구간(PR1)에서, 선택 워드라인 전압(VWL_sel)은 전압(Va)을 유지할 수 있고, 선택 비트라인 전압(VBL_sel)은 선택 워드라인 전압(VWL_sel)과의 전압 차이가 제1 전압 바이어스(VB1)가 되도록 증가할 수 있다. 이후에, 제2 구간(PR2)에서, 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel)의 전압 차이가 제2 전압 바이어스(VB2)가 되도록, 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel) 각각은 증가 및 감소할 수 있다. 이후에, 제3 구간(PR3)에서, 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel)의 차이가 제3 전압 바이어스(VB3)가 되도록, 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel) 각각은 감소 및 증가할 수 있다. 예시적인 실시 예에서, 제1 및 제3 구간들(PR1, PR3)에서의 선택 워드라인 전압(VWL_sel)은 전압(Va)과 같을 수 있다. 전압(Va)은 접지 전압 또는 미리 정해진 전압일 수 있다.
다음으로, 도 8d에 도시된 바와 같이, 리셋 기입 동작 동안, 선택 비트라인 전압(VBL_sel)은 일정한 레벨을 유지할 수 있고, 선택 워드라인 전압(VWL_sel)은 제1 내지 제3 구간들(PR1~PR3)에서 바뀔 수 있다. 예를 들어, 제1 구간(PR1)에서, 선택 워드라인 전압(VWL_sel)은 선택 비트라인 전압(VBL_sel)과의 전압 차이가 제1 전압 바이어스(VB1)가 되도록 감소할 수 있다. 이후에, 제2 구간(PR2)에서, 선택 워드라인 전압(VWL_sel)은 선택 비트라인 전압(VBL_sel)과의 전압 차이가 제2 전압 바이어스(VB2)가 되도록 감소할 수 있다. 이후에, 제3 구간(PR3)에서, 선택 워드라인 전압(VBL_sel)은 선택 비트라인 전압(VBL_sel)과의 전압 차이가 제3 전압 바이어스(VB3)가 되도록 증가할 수 있다. 예시적인 실시 예에서, 선택 비트라인 전압(VBL_sel)은 접지 전압이거나 또는 미리 정해진 전압일 수 있다.
상술된 비트라인 및 워드라인의 제어 방식은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 실시 예에 따른 메모리 장치(100)는 리셋 기입 동작 동안, 다양한 방식을 통해, 타겟 메모리 셀의 비트라인 및 워드라인을 제어할 수 있다. 이 때, 메모리 장치(100)는 제1 내지 제3 구간들(PR1~PR3) 동안, 타겟 메모리 셀의 비트라인 및 워드라인의 전압 차이가 각각 제1 내지 제3 전압 바이어스들(VB1, VB2, VB3)이 되도록, 타겟 메모리 셀의 비트라인 및 워드라인을 제어할 수 있다.
예시적인 실시 예에서, 비선택 비트라인 전압(VBL_unsel) 및 비선택 워드라인 전압(VWL_unsel)은 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel)을 구동하는 방식에 따라 다양하게 제어될 수 있다. 일 예로서, 비선택 비트라인 전압(VBL_unsel) 및 비선택 워드라인 전압(VWL_unsel)은 각 구간에서, 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel)의 중간 값을 가질 수 있다. 예를 들어, 도 8a의 타이밍도를 참조하면, 제1 구간(PR1)에서, 비선택 비트라인 전압(VBL_unsel) 및 비선택 워드라인 전압(VWL_unsel)은 선택 워드라인 전압(VWL_sel)보다 제1 전압 바이어스(VB1)의 절반(즉, VB1/2)만큼 높은 전압일 수 있고, 제2 구간(PR2)에서, 비선택 비트라인 전압(VBL_unsel) 및 비선택 워드라인 전압(VWL_unsel)은 선택 워드라인 전압(VWL_sel)보다 제2 전압 바이어스(VB2)의 절반(즉, VB2/2)만큼 높은 전압일 수 있고, 제3 구간(PR3)에서, 비선택 비트라인 전압(VBL_unsel) 및 비선택 워드라인 전압(VWL_unsel)은 선택 워드라인 전압(VWL_sel)보다 제3 전압 바이어스(VB3)의 절반(즉, VB3/2)만큼 높은 전압일 수 있다. 또는, 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel)이 도 8b에 도시된 바와 같이 구동되는 경우, 비선택 비트라인 전압(VBL_unsel) 및 비선택 워드라인 전압(VWL_unsel)은 특정 전압(Va)일 수 있다.
이 경우, 비선택 워드라인 및 비선택 비트라인 사이의 전압 차이는 0V이고, 선택 비트라인 및 비선택 워드라인 사이의 전압 차이 및 비선택 비트라인 및 비선택 워드라인의 전압 차이는 최대 VB2/2이므로, 비선택 워드라인 또는 비선택 비트라인과 연결된 메모리셀들(예를 들어, 도 6의 MC11, MC12, MC13, MC21, MC23, MC31, MC32, MC33)은 턴-온되지 않을 수 있다.
상술된 비선택 비트라인 전압(VBL_unsel) 및 비선택 워드라인 전압(VWL_unsel)의 구성들은 단순 예시적인 것들이며, 본 발명의 범위가 이에 한정되는 것은 아니며, 비선택 비트라인 전압(VBL_unsel) 및 비선택 워드라인 전압(VWL_unsel)은 다양한 방식으로 제어될 수 있다.
도 9a 내지 도 9c는 도 5의 S130 단계의 동작을 설명하기 위한 산포도들, 전류-전압 그래프들, 및 타이밍도들이다. 도 9a 내지 도 9c의 산포도들의 가로축들은 메모리 셀들의 문턱 전압을 가리키고, 세로축들은 메모리 셀들의 개수를 가리킨다. 도 9a 내지 도 9c의 전류-전압 그래프들의 가로축들은 메모리 셀로 인가되는 전압(즉, 비트라인 및 워드라인 사이의 전압)을 가리키고, 세로축들은 메모리 셀을 통해 흐르는 전류를 가리킨다. 도 9a 내지 도 9c의 타이밍도들의 가로축들은 시간을 가리키고, 세로축들은 메모리 셀을 통해 흐르는 전류를 가리킨다.
도면의 간결성 및 설명의 편의를 위하여, 특정 순간에 대응되는 메모리 셀의 산포도들, 전류-전압 그래프들, 및 타이밍도들이 도시되나 본 발명의 범위가 이에 한정되는 것은 아니다.
먼저, 도 5 및 도 9a를 참조하면, S120 단계의 동작이 완료된 이후에, 타겟 메모리 셀은 도 9a의 산포도에 도시된 바와 같이, 제1 문턱 전압(Vth1)을 가질 수 있다. 즉, 타겟 메모리 셀은 셋 상태(SET)와 비교하여 문턱 전압이 상승하였으나, 타겟 메모리 셀의 문턱 전압은 의도한 리셋 상태(RST)에 미치지 못할 수 있다.
이 때, 타겟 메모리 셀의 비트라인 및 워드라인 사이에 제3 전압 바이어스(VB3)가 인가될 수 있다. 제3 전압 바이어스(VB3)는 셋 상태(SET)의 문턱 전압 산포의 상한 값보다 높고, 리셋 상태(RST)의 문턱 전압 산포의 하한 값보다 낮을 수 있다. 예시적인 실시 예에서, 제3 전압 바이어스(VB3)는 도 4a 및 도 4b를 참조하여 설명된 읽기 전압(Vread)에 대응될 수 있다. 또는, 제3 전압 바이어스(VB3)는 메모리 셀들의 리셋 상태(RST)의 문턱 전압 산포의 하한 값과 대응될 수 있다.
타겟 메모리 셀의 비트라인 및 워드라인 사이에 제3 전압 바이어스(VB3)가 인가된 경우, 도 9a의 전류-전압 그래프에 도시된 바와 같이, 제3 전압 바이어스(VB3)는 타겟 메모리 셀의 제1 문턱 전압(Vth1)보다 높기 때문에, 제1 피크 전류(Isp1)가 타겟 메모리 셀을 통해 흐를 수 있다. (①)
타겟 메모리 셀의 비트라인을 통해 제3 전류 바이어스(CB3)가 인가되기 때문에, ①의 동작 이후에, 타겟 메모리 셀을 통해 흐르는 전류가 제3 전류 바이어스(CB3)까지 서서히 감소될 수 있다. (②) 예시적인 실시 예서, 제3 전류 바이어스(CB3)는 타겟 메모리 셀의 홀드 전류(Ihold)보다 작거나 같을 수 있다. 홀드 전류(Ihold)는 타겟 메모리 셀이 턴-온 상태를 유지하는데 필요한 최소 전류를 가리킬 수 있다. 이 경우, 타겟 메모리 셀을 통해 흐르는 전류가 홀드 전류(Ihold) 이하로 낮아지는 경우, 타겟 메모리 셀이 턴-오프될 수 있다. (③)
상술된 ①, ②, 및 ③의 동작들에 의해 타겟 메모리 셀에 흐르는 전류는 도 9a의 타이밍도와 같을 수 있다. 즉, 타겟 메모리 셀의 비트라인 및 워드라인이 사이에 제3 전압 바이어스(VB3)가 인가되고, 타겟 메모리 셀로 제3 전류 바이어스(CB3)가 인가된 경우, 타겟 메모리 셀(특히, 오보닉 문턱 스위치(OTS))의 턴-온/턴-오프에 의해, 제1 피크 전류(Isp1)를 갖는 스파이크 전류(또는 전류 펄스)가 생성될 수 있다.
예시적인 실시 예에서, 스파이크 전류(또는 전류 펄스)에 의해 타겟 메모리 셀의 문턱 전압이 도 9b에 도시된 바와 같이, 소정의 레벨만큼 상승할 수 있다. 예를 들어, 도 9a를 참조하여 설명된 스파이크 전류(또는 전류 펄스)에 의해 타겟 메모리 셀의 문턱 전압이 제1 문턱 전압(Vth1)에서 제2 문턱 전압(Vth2)으로 상승할 수 있다. 이 경우, 타겟 메모리 셀의 전류-전압 특성은 도 9b의 전류-전압 그래프의 일점 쇄선으로 도시된다.
이 때, 메모리 장치(100)는 타겟 메모리 셀의 비트라인 및 워드라인 사이의 전압 차이를 제3 전압 바이어스(VB3)로 유지한 상태일 것이다. 이 경우, 앞서 설명된 바와 유사하게, 제3 전압 바이어스(VB3)는 제2 문턱 전압(Vth2)보다 높기 때문에, 타겟 메모리 셀이 턴-온되고, 이에 따라 제2 피크 전류(Isp2)가 타겟 메모리 셀을 통해 흐를 수 있다. (④) 예시적인 실시 예에서, 제2 피크 전류(Isp2)는 도 9a를 참조하여 설명된 제1 피크 전류(Isp1)보다 클 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀의 물리적 특성에 따라, 복수의 스파이크 전류에 대한 피크 값은 서로 동일하거나 또는 다를 수 있다.
이후에, 앞서 설명된 바와 유사하게, 타겟 메모리 셀을 통해 흐르는 전류는 제3 전류 바이어스(CB3)로 서서히 감소될 수 있고(⑤), 타겟 메모리 셀을 통해 흐르는 전류가 홀드 전류(Ihold)보다 낮아지는 경우, 타겟 메모리 셀이 턴-오프될 수 있다. (⑥)
상술된 바와 유사하게, 타겟 메모리 셀의 비트라인 및 워드라인 사이에 제3 전압 바이어스(VB3)이 인가되고, 타겟 메모리 셀로 제3 전류 바이어스(CB3)가 인가되는 경우, 타겟 메모리 셀의 물리적 특성(예를 들어, 전류-전압에 대한 스냅백 특성)에 의해 타겟 메모리 셀(특히, 오보닉 문턱 스위치(OTS))이 반복적으로 턴-온 및 턴-오프될 수 있다. 타겟 메모리 셀(특히, 오보닉 문턱 스위치(OTS))의 반복적인 턴-온 및 턴-오프에 의해 스파이크 전류 또는 전류 펄스가 생성될 수 있으며, 생성된 스파이크 전류 또는 전류 펄스에 의해 타겟 메모리 셀의 문턱 전압이 서시히 증가할 수 있다.
예시적인 실시 예에서, 상술된 타겟 메모리 셀(특히, 오보닉 문턱 스위치(OTS))의 반복적인 턴-온 및 턴-오프는 타겟 메모리 셀의 문턱 전압이 특정 값(예를 들어, 제3 전압 바이어스(VB3) 또는 리셋 문턱 전압(Vth_RST))으로 증가할 때까지 수행될 수 있다.
예를 들어, 도 9c에 도시된 바와 같이, 타겟 메모리 셀의 비트라인 및 워드라인으로 제3 전압 바이어스(VB3)가 인가되고, 타겟 메모리 셀로 제3 전류 바이어스(CB3)가 인가된 경우, 타겟 메모리 셀의 반복적인 턴-온 및 턴-오프 동작에 의해 스파이크 전류들 또는 전류 펄스들이 생성될 수 있다. 생성된 스파이크 전류들 또는 전류 펄스들에 의해 타겟 메모리 셀의 문턱 전압이 서서히 증가하여, 리셋 문턱 전압(Vth_RST)에 도달할 수 있다.
이 경우, 타겟 메모리 셀의 전류-전압 특성은 도 9c의 전류-전압 그래프에서 실선으로 표기된다. 도 9c의 전류-전압 그래프에 도시된 바와 같이, 타겟 메모리 셀의 문턱 전압(즉, Vth_RST)이 제3 전압 바이어스(VB3)보다 높기 때문에, 타겟 메모리 셀은 턴-오프 상태를 유지할 것이다. 따라서, 앞서 설명된 바와 같은 스파이크 전류 또는 전류 펄스가 생성되지 않는다.
상술된 바와 같이, 본 발명의 실시 예에 따른 메모리 장치(100)는 리셋 기입 동작 동안, 타겟 메모리 셀로 리셋 기입 전류(Irst)를 인가하여 타겟 메모리 셀의 문턱 전압을 증가시킬 수 있다. 이 후에, 메모리 장치(100)는 타겟 메모리 셀의 비트라인 및 워드라인으로 제3 전압 바이어스(VB3)를 인가하고, 타겟 메모리 셀로 제3 전류 바이어스(CB3)를 인가할 수 있다. 이 때, 타겟 메모리 셀이 반복적으로 턴-온 및 턴-오프됨으로써, 타겟 메모리 셀을 통해 복수의 스파이크 전류들 또는 복수의 전류 펄스들이 흐를 수 있다. 복수의 스파이크 전류들 또는 복수의 전류 펄스들을 통해, 타겟 메모리 셀의 문턱 전압을 의도한 문턱 전압(예를 들어, Vth_RST)까지 서서히 증가시킬 수 있다. 예시적인 실시 예에서, 타겟 메모리 셀들의 문턱 전압이 의도한 문턱 전압이상이 될 때까지, 타겟 메모리 셀이 반복적으로 턴-온 및 턴-오프가 반복될 수 있다. 타겟 메모리 셀의 턴-온 및 턴-오프의 반복 횟수 또는 복수의 스파이크 전류들의 개수는 타겟 메모리 셀의 물리적 특성 또는 현재 상태 또는 현재 문턱 전압에 따라 다를 수 있다.
도 10은 도 1의 메모리 장치의 동작을 예시적으로 보여주는 순서도이다. 도 1 및 도 10을 참조하면, 메모리 장치(100)는 S201 단계, S210 단계, S220 단계, 및 S230 단계의 동작들을 수행할 수 있다. S201 단계, S210 단계, S220 단계, 및 S230 단계의 동작들은 도 5의 S101 단계, S110 단계, S120 단계, 및 S130 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
S230 단계 이후에, S240 단계에서, 타겟 메모리 셀에 대응하는 비트라인(BL) 및 워드라인(WL)을 제어하여, 타겟 메모리 셀의 문턱 전압을 안정화시킬 수 있다. 예를 들어, 메모리 장치(100)는 타겟 메모리 셀과 연결된 비트라인(BL) 및 워드라인(WL) 사이에 제4 전압 바이어스(VB4)를 인가하고, 타겟 메모리 셀과 연결된 비트라인(BL)으로 제4 전류 바이어스(CB4)를 인가할 수 있다. 예시적인 실시 예에서, 제4 전압 바이어스(VB4)는 메모리 셀의 셋 상태(SET)의 문턱전압 산포의 하한값보다 낮을 수 있다. S240 단계의 동작을 통해, 리셋 상태(RST)를 갖는 타겟 메모리 셀로 전기장(electrical field)이 가해질 수 있고, 이를 통해, 리셋 상태(RST)를 갖는 타겟 메모리 셀의 문턱 전압 변화가 안정화될 수 있다.
상술된 바와 같이, 타겟 메모리 셀에 대한 리셋 기입 동작이 완료된 직후에, 타겟 메모리 셀의 비트라인 및 워드라인으로 제4 전압 바이어스(VB4)가 인가될 수 있다. 이 경우, 제4 전압 바이어스(VB4)에 의해 형성된 전기장을 통해, 타겟 메모리 셀의 문턱 전압 변화가 안정화될 수 있다.
도 11은 도 10의 순서도의 동작에 따른 전압 바이어스들을 예시적으로 보여주는 타이밍도이다. 도 11의 타이밍도의 가로축은 시간을 가리키고, 세로축은 전압을 가리킨다. 도면의 간결성을 위하여, 하나의 타이밍도에서, 선택 워드라인 전압(VWL_sel)은 일점 쇄선으로 도시되고, 선택 비트라인 전압(VBL_sel)은 실선으로 도시된다.
도 1, 도 10, 및 도 11을 참조하면, 메모리 장치(100)는 도 11에 도시된 바와 같이, 타겟 메모리 셀의 비트라인 및 워드라인을 제어함으로써, 리셋 기입 동작을 수행할 수 있다. 예를 들어, 메모리 장치(100)는 제1 내지 제3 구간들(PR1~PR3)을 통해 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel)을 제어할 수 있다. 제1 내지 제3 구간들(PR1~PR3)은 도 8a를 참조하여 설명된 바와 동일하므로, 이에 대한 상세한 설명은 생략된다.
제3 구간(PR3) 이후에, 제4 구간(PR4)(즉, t3~t4) 동안, 메모리 장치(100)는 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel)의 차이가 제4 전압 바이어스(VB4)가 되도록, 선택 비트라인 전압(VBL_sel)을 낮출 수 있다. 즉, 제4 구간(PR4) 동안, 타겟 메모리 셀의 비트라인 및 워드라인으로 제4 전압 바이어스(VB4)가 제공됨으로써, 타겟 메모리 셀의 문턱 전압 변화가 안정화될 수 있다.
예시적인 실시 예에서, 제4 구간(PR4)에서 인가되는 제4 전압 바이어스(VB4)는 셋 상태(SET)의 메모리 셀들의 문턱 전압을 가리키는 제1 문턱 전압(Vth1)(도 4b 참조)보다 낮은 레벨일 수 있다. 예시적인 실시 예에서, 제4 구간(PR4)에서 인가되는 제4 전압 바이어스(VB4)는 멀티-스텝으로 제어될 수 있다. 즉, 제4 전압 바이어스(VB4)는 제4 구간(PR4) 동안, 단계적으로 또는 점진적으로 감소 또는 증가하도록 제어될 수 있다. 멀티-스텝으로 제어되는 제4 전압 바이어스(VB4)의 최대 값은 셋 상태(SET)의 메모리 셀들의 문턱 전압을 가리키는 제1 문턱 전압(Vth1)(도 4b 참조)보다 낮은 레벨일 수 있다.
예시적인 실시 예에서, 도 11을 참조하여 선택 비트라인 전압(VBL_sel) 및 선택 워드라인 전압(VWL_sel)을 제어하는 구성이 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 도 8a 내지 도 8d를 참조하여 설명된 방법을 기반으로 또는 다른 다양한 방법을 기반으로, 메모리 장치(100)는 타겟 메모리 셀의 비트라인 및 워드라인으로 인가되는 전압을 제어할 수 있다. 이 때, 각 구간에 따라 비트라인 및 워드라인 사이의 전압 차이는 제1 내지 제4 전압 바이어스들(VB1~VB4)로 제어될 수 있다.
도 12는 도 1의 전류 바이어스 회로를 예시적으로 보여주는 회로도이다. 도 13은 도 12의 전류 바이어스 회로의 동작을 설명하기 위한 타이밍도이다. 도 13의 타이밍도의 가로축은 시간을 가리키고, 세로축은 타겟 메모리 셀을 통해 흐르는 전류를 가리킨다. 설명의 편의를 위하여, 하나의 스파이크 전류(또는 하나의 전류 펄스)가 도 13에 도시된다. 도 1, 도 12, 및 도 13을 참조하면, 전류 바이어스 회로(150)는 복수의 스위치들(SW1~SWn) 및 복수의 커패시터들(C1~Cn)을 포함할 수 있다. 복수의 스위치들(SW1~SWn) 각각은 복수의 커패시터들(C1~Cn) 각각과 전류 바이어스 노드(CB) 및 특정 전압 노드 사이에 직렬 연결될 수 있다.
복수의 스위치들(SW1~SWn) 각각은 제어 로직 회로(160)의 제어에 따라 턴-온 또는 턴-오프될 수 있다. 복수의 스위치들(SW1~SWn) 중 턴-온되는 스위치들의 개수가 증가할수록 복수의 커패시터들(C1~Cn)에 의해 형성되는 합성 커패시턴스 값이 증가할 수 있다. 합성 커패시턴스 값이 증가할수록, 하나의 스파이크 전류 또는 하나의 전류 펄스가 유지되는 시간이 증가할 수 있다.
예를 들어, 도 13에 도시된 바와 같이, 복수의 스위치들(SW1~SWn) 중 a개의 스위치들이 턴-온된 경우, 하나의 스파이크 전류는 제1 시간(p1) 동안 유지될 수 있다. 다시 말해서, 하나의 스파이크 전류가 피크 값에서 0으로 제1 시간(p1) 동안 감소될 수 있다. 복수의 스위치들(SW1~SWn) 중 b개(단, b는 a보다 큼)의 스위치들이 턴-온된 경우, 하나의 스파이크 전류는 제1 시간(p1)보다 긴 제2 시간(p2) 동안 유지될 수 있다. 복수의 스위치들(SW1~SWn) 전체(즉, n개의 스위치들)가 턴-온된 경우, 하나의 스파이크 전류는 제2 시간(p2)보다 긴 제n 시간(pn) 동안 유지될 수 있다.
상술된 바와 같이, 전류 바이어스 회로(150)의 복수의 스위치들이 제어됨으로써, 전류 바이어스 회로(150)의 합성 커패시턴스 값이 조절될 수 있고, 조절된 합성 커패시턴스 값에 의해, 하나의 스파이크 전류가 유지되는 시간 또는 피크 값으로부터 0으로 감소되는 시간이 제어될 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), X-디코더(220), Y-디코더(230), 전압 바이어스 회로(240), 전류 바이어스 회로(250), 제어 로직 회로(260), 및 보상 회로(270)를 포함할 수 있다. 메모리 셀 어레이(210), X-디코더(220), Y-디코더(230), 전압 바이어스 회로(240), 전류 바이어스 회로(250), 및 제어 로직 회로(260)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 14의 메모리 장치(200)는 보상 회로(270)를 더 포함할 수 있다. 보상 회로(270)는 메모리 장치(200)에 대한 다양한 보상 동작을 수행할 수 있다. 예를 들어, 보상 회로(270)는 메모리 장치(200)의 온도에 따라, 타겟 메모리 셀로 인가되는 전압 바이어스 또는 전류 바이어스를 제어하도록 구성될 수 있다. 예시적인 실시 예에서, 보상 동작 동안, 선택 워드라인 전압(VWL_sel), 비선택 워드라인 전압(VWL_unsel), 선택 비트라인 전압(VBL_sel), 비선택 비트라인 전압(VBL_unsel)을 제어함으로써, 전압 바이어스가 제어될 수 있다. 예시적인 실시 예에서, 보상 동작 동안, 전류 바이어스 회로(250)의 합성 커패시턴스 값이 제어됨으로써, 전류 바이어스가 제어될 수 있다.
예를 들어, 보상 회로(270)는 메모리 장치(200)의 온도를 기반으로 전압 바이어스에 대한 보상 동작을 수행할 수 있다. 메모리 장치(200)의 온도가 증가할 경우, 쓰기 전류가 흐르는 경로 상의 저항이 증가할 것이다. 이 경우, 보상 회로(27)는 PTC(positive temperature coefficient) 온도 보상을 기반으로 전압 바이어스를 제어할 수 있다. 즉, 메모리 장치(200)의 온도가 증가함에 따라, 전압 바이어스의 크기(예를 들어, 워드라인 및 비트라인 사이의 전압 차이)를 증가시킴으로써, 전압 바이어스에 대한 온도 보상이 수행될 수 있다. 전류 바이어스는 메모리 셀의 리셋 기입 전류의 크기가 온도에 따라 가변될 수 있기 때문에, 온도 변화에 따른 오프셋이 전류 바이어스에 반영될 수 있다.
예시적인 실시 예에서, 메모리 장치(200)의 온도 정보는 별도의 온도 검출기로부터 온도 데이터 또는 온도 코드 형태로 제공될 수 있으며, 보상 회로(270)는 온도 데이터 또는 온도 코드를 기반으로 전압 바이어스 및 전류 바이어스에 적용될 오프셋을 결정하도록 구성될 수 있다.
예시적인 실시 예에서, 보상 회로(270)는 메모리 셀 어레이(210) 상에서의 타겟 메모리 셀의 위치에 따른 위치 보상을 수행하여, 전압 바이어스 또는 전류 바이어스를 제어하도록 구성될 수 있다. 예를 들어, 타겟 메모리 셀의 물리적 위치가 X-디코더(120) 및 Y-디코더(150)로부터 멀어지는 경우, 동일한 전압 바이어스 및 전류 바이어스가 인가되더라도 타겟 메모리 셀을 통해 흐르는 전류 또는 타겟 메모리 셀에 영향을 미치는 전압 또는 전류의 크기는 작아질 수 있다. 즉, 타겟 메모리 셀의 물리적 위치가 X-디코더(120) 및 Y-디코더(150)로부터 멀어지는 경우, 전압 바이어스 및 전류 바이어스 각각에 오프셋을 반영함으로써, 위치 보상이 수행될 수 있다.
좀 더 상세한 예로서, 도 2에 도시된 메모리 셀 어레이(110)를 참조하면, MC31의 메모리 셀은 도시된 메모리 셀들 중 X-디코더(120) 및 Y-디코더(130)로부터 가장 가까운 메모리 셀일 수 있고, MC13의 메모리 셀은 도시된 메모리 셀들 중 X-디코더(120) 및 Y-디코더(130)로부터 가장 먼 메모리 셀일 수 있다. 메모리 셀과 X-디코더(120) 및 Y-디코더(130)의 거리(즉, 메모리 셀의 거리 또는 물리적 위치)는 메모리 셀로부터 X-디코더(120) 사이의 워드라인의 길이 및 메모리 셀로부터 Y-디코더(120) 사이의 비트라인의 길이의 합과 대응될 수 있다. 예시적인 실시 예에서, 메모리 셀의 거리 또는 물리적 위치는 어드레스 정보를 기반으로 결정될 수 있다.
타겟 메모리 셀의 거리가 길어짐에 따라, 전압 바이어스의 오프셋이 증가할 수 있다. 즉, 타겟 메모리 셀의 거리가 길어짐에 따라, 증가된 오프셋을 전압 바이어스에 반영함으로써, 위치 보상이 수행될 수 있다. 예시적인 실시 예에서, 거리가 가장 가까운 메모리 셀을 기준으로, 거리가 증가함에 따라 반영되는 오프셋의 값은 메모리 셀을 통해 흐르는 전류의 크기 및 워드라인 및 비트라인의 길이 증가에 따른 저항 변화 값의 곱에 대응될 수 있다.
상술된 바와 같이, 본 발명의 실시 에에 따른 메모리 장치(200)는 다양한 보상 동작(예를 들어, 온도 보상, 위치 보상, 또는 그것들의 조합)을 수행하여, 전압 바이어스 또는 전류 바이어스를 제어하도록 구성될 수 있다. 이에 따라 메모리 장치의 신뢰도 향상될 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 장치의 3차원 구조를 예시적으로 보여주는 회로도이다. 도 15를 참조하면, 메모리 장치는 3차원 적층 구조로 구현될 수 있다. 예를 들어, 메모리 장치는 제1 내지 제4 메모리 셀 어레이층들(MCA1~MCA4)을 포함할 수 있다. 제1 내지 제4 메모리 셀 어레이층들(MCA1~MCA4) 각각은 복수의 메모리 셀들(MC1, MC2, MC3, MC4)을 포함할 수 있다.
제1 내지 제4 메모리 셀 어레이층들(MCA1~MCA4)은 제3 방향(D3)을 따라 적층될 수 있고, 제1 내지 제4 메모리 셀 어레이층들(MCA1~MCA4) 각각의 사이에는 제1 및 제2 방향들(D1, D2)을 따라 각각 신장된 도전 라인들(CL1, CL2)이 서로 교번하여 형성될 수 있다. 예를 들어, 제1 도전 라인들(CL1)은 제1 방향(D1)을 따라 신장되고, 제2 도전 라인들(CL2)은 제2 방향(D2)을 따라 신장될 수 있다. 제1 도전 라인들(CL1) 상부에 제1 메모리 셀 어레이층(MCA1)이 형성되고, 제1 및 제2 메모리 셀 어레이층(MCA1, MCA2) 사이에 제2 도전 라인들(CL2)이 형성될 수 있다. 제2 및 제3 메모리 셀 어레이층(MCA2, MCA3) 사이에 제1 도전 라인들(CL1)이 형성될 수 있고, 제3 및 제4 메모리 셀 어레이층(MCA3, MCA4) 사이에 제2 도전 라인들(CL2)이 형성될 수 있다. 제4 메모리 셀 어레이층(MCA4) 상부에 제1 도전 라인들(CL1)이 형성될 수 있다. 제1 및 제2 도전 라인들(CL1, CL2) 각각은 제3 방향(D3)을 따라 인접한 메모리 셀들과 전기적으로 연결될 수 있다.
예시적인 실시 예에서, 제1 도전 라인(CL1)은 도 1 내지 도 14를 참조하여 설명된 비트라인 또는 워드라인일 수 있고, 제2 도전 라인(CL2)은 도 1 내지 도 14를 참조하여 설명된 워드라인 또는 비트라인일 수 있다. 예를 들어, 제1 도전 라인들(CL1)은 워드라인들이고, 제2 도전 라인들은 비트라인들인 경우, 제1 및 제2 메모리 셀 어레이층들(MCA1, MCA2)은 비트라인들을 서로 공유하고, 제2 및 제3 메모리 셀 어레이층들(MCA2, MCA3)은 워드라인들을 서로 공유하고, 제3 및 제4 메모리 셀 어레이층들(MCA3, MCA4)은 비트라인들을 서로 공유할 수 있다.
예시적인 실시 예에서, 타겟 메모리 셀의 위치에 따라 타겟 비트라인 및 타겟 워드라인이 결정될 수 있다. 예를 들어, 제1 메모리 셀 어레이층(MCA1)의 제1 메모리 셀(MC1)이 타겟 셀인 경우, 도전 라인들(CL1a, CL2a)이 타겟 라인들로 선택되고, 선택된 타겟 라인들(CL1a, CL2a)은 도 1 내지 도 14를 참조하여 설명된 방법을 기반으로 제어될 수 있다. 제2 메모리 셀 어레이층(MCA2)의 제2 메모리 셀(MC2)이 타겟 셀인 경우, 도전 라인들(CL2a, CL1b)이 타겟 라인들로 선택되고, 선택된 타겟 라인들(CL2a, CL1b)은 도 1 내지 도 14를 참조하여 설명된 방법을 기반으로 제어될 수 있다. 제3 메모리 셀 어레이층(MCA3)의 제3 메모리 셀(MC3)이 타겟 셀인 경우, 도전 라인들(CL1b, CL2b)이 타겟 라인들로 선택되고, 선택된 타겟 라인들(CL1b, CL2b)은 도 1 내지 도 14를 참조하여 설명된 방법을 기반으로 제어될 수 있다. 즉, 타겟 메모리 셀의 위치에 따라 타겟 라인들의 결정될 수 있으며, 이 때, 선택된 타겟 라인은 선택된 타겟 메모리 셀의 위치에 따라 비트라인 또는 워드라인이 될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 15에 도시된 3차원 구조의 메모리 장치는 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 메모리 셀 어레이층들의 개수, 도전 라인들의 개수, 및 메모리 셀들의 개수 각각은 구현 방식에 따라 증가 또는 감소될 수 있다.
도 16은 본 발명에 따른 메모리 장치를 포함하는 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 16을 참조하면, 메모리 시스템(1000)은 컨트롤러(1100) 및 메모리 장치(1200)를 포함할 수 있다. 컨트롤러(1100)는 메모리 장치(1200)에 데이터(DATA)를 저장하거나 또는 메모리 장치(1200)에 저장된 데이터(DATA)를 읽을 수 있다. 예를 들어, 컨트롤러(1100)는 어드레스(ADDR) 및 커맨드(CMD)를 메모리 장치(1200)로 전송함으로써, 메모리 장치(1200)에 데이터(DATA)를 저장하거나 또는 메모리 장치(1200)에 저장된 데이터(DATA)를 읽을 수 있다.
예시적인 실시 예에서, 메모리 장치(1200)는 도 1 내지 도 15를 참조하여 서설명된 메모리 장치(100, 200)이거나 또는 도 1 내지 도 15를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다. 예시적인 실시 예에서, 컨트롤러(1100)는 바이어스 정보(BS)를 메모리 장치(1200)로 제공할 수 있다. 바이어스 정보(BS)는 도 1 내지 도 15를 참조하여 설명된 다양한 전압 바이어스, 전류 바이어스와 관련된 정보를 포함할 수 있다. 메모리 장치(1200)는 바이어스 정보(BS)를 기반으로 데이터(DATA)를 저장하도록 구성될 수 있다.
예시적인 실시 예에서, 메모리 시스템(1000)은 메모리 모듈 또는 스토리지 장치로 구현될 수 있으며, 외부 호스트의 제어에 따라 데이터를 저장할 수 있다. 이 경우, 컨트롤러(1100)는 외부 호스트와 미리 정해진 호스트 인터페이스를 통해 통신할 수 있다. 호스트 인터페이스는 SATA(Serial ATA) 인터페이스, PCIe(Peripheral Component Interconnect Express) 인터페이스, SAS(Serial Attached SCSI) 인터페이스, NVMe(Nonvolatile Memory express) 인터페이스, UFS(Universal Flash Storage)와 같은 다양한 인터페이스 규악들 중 적어도 하나를 포함할 수 있다.
예시적인 실시 예에서, 컨트롤러(1100)는 미리 정해진 메모리 인터페이스를 통해 메모리 장치(1200)와 통신할 수 있다. 미리 정해진 메모리 인터페이스는 DDR4.0 인터페이스 또는 DDR-T 인터페이스 등과 같은 고속 인터페이스를 포함할 수 있다.
도 17은 본 발명에 따른 메모리 장치가 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다. 도 17을 참조하면, 사용자 시스템(2000)은 프로세서(2001) 및 복수의 메모리들(2110~2140)을 포함할 수 있다.
프로세서(2001)는 메모리 컨트롤러(2002)를 포함할 수 있다. 메모리 컨트롤러(2002)는 버스(2003)를 통해 복수의 메모리들(2110~2140)과 통신할 수 있다. 예시적인 실시 예에서, 버스(2003)는 복수의 메모리들(2110~2140) 각각과 연결된 전용 버스들 또는 복수의 메모리들(2110~2140)과 공유되는 공용 버스를 포함할 수 있다.
예시적인 실시 예에서, 복수의 메모리들(2110~2140) 중 적어도 일부는 도 1 내지 도 16을 참조하여 설명된 메모리 장치이거나 또는 도 1 내지 도 16을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
예시적인 실시 예에서, 복수의 메모리(2110~2140) 중 적어도 일부는 도 1 내지 도 16을 참조하여 설명된 상 변화 메모리를 포함하고, 나머지 일부는 다른 종류의 메모리(예를 들어, DRAM, NAND 플래시, MRAM 등)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들 뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
Claims (20)
- 제1 비트라인 및 제1 워드라인 사이에 연결된 제1 상 변화 메모리 셀;
상기 제1 상 변화 메모리 셀의 상태를 셋 상태에서 리셋 상태로 바꾸는 리셋 기입 동작 동안 상기 제1 워드라인으로 선택 워드라인 전압을 제공하도록 구성된 X-디코더;
상기 리셋 기입 동작 동안 상기 제1 비트라인으로 선택 비트라인 전압을 제공하도록 구성된 Y-디코더; 및
상기 리셋 기입 동작의 제1 구간 동안 제1 전압 바이어스를 기반으로 상기 선택 워드라인 전압 및 상기 선택 비트라인 전압을 생성하고, 상기 리셋 기입 동작의 제2 구간 동안 상기 제1 전압 바이어스보다 큰 제2 전압 바이어스를 기반으로 상기 선택 워드라인 전압 및 상기 선택 비트라인 전압을 생성하고, 상기 리셋 기입 동작의 제3 구간 동안 상기 제1 및 제2 전압 바이어스들 각각보다 작은 제3 전압 바이어스를 기반으로 상기 선택 워드라인 전압 및 상기 선택 비트라인 전압을 생성하도록 구성된 전압 바이어스 회로를 포함하는 메모리 장치.
- 제 1 항에 있어서,
상기 리셋 기입 동작의 상기 제1 구간 동안, 상기 제1 비트라인으로 제1 전류 바이어스를 제공하고, 상기 리셋 기입 동작의 상기 제2 구간 동안, 상기 제1 비트라인으로 제2 전류 바이어스를 제공하고, 상기 리셋 기입 동작의 상기 제3 구간 동안, 상기 제1 비트라인으로 제3 전류 바이어스를 제공하도록 구성된 전류 바이어스 회로를 더 포함하는 메모리 장치.
- 제 2 항에 있어서,
상기 전류 바이어스 회로는:
복수의 스위치들; 및
복수의 커패시터들을 포함하고,
상기 복수의 스위치들 각각 및 상기 복수의 커패시터들 각각은 상기 제1 내지 제3 전류 바이어스들 각각이 출력되는 출력 노드 및 특정 전압 사이에 직렬 연결되는 메모리 장치.
- 제 3 항에 있어서,
상기 복수의 스위치들을 제어하도록 구성된 제어 로직 회로를 더 포함하는 메모리 장치.
- 제 2 항에 있어서,
상기 제1 전류 바이어스는 셋 기입 전류의 크기에 대응하고,
상기 제2 전류 바이어스는 리셋 기입 전류의 크기에 대응하고,
상기 제3 전류 바이어스는 상기 제1 상 변화 메모리 셀의 턴-온 상태를 유지하는 최소 전류인 홀드 전류의 크기보다 작거나 같은 메모리 장치.
- 제 1 항에 있어서,
상기 제1 상 변화 메모리 셀은:
상기 제1 비트라인과 연결된 오보닉 문턱 스위치(OTS; Ovonic Threshold Switch); 및
상기 오보닉 문턱 스위치 및 상기 제1 워드라인 사이에 연결된 상 변화 물질(GST)을 포함하는 메모리 장치.
- 제 1 항에 있어서,
상기 제1 상 변화 메모리 셀은:
상기 제1 워드라인과 연결된 오보닉 문턱 스위치(OTS; Ovonic Threshold Switch); 및
상기 오보닉 문턱 스위치 및 상기 제1 비트라인 사이에 연결된 상 변화 물질(GST)을 포함하는 메모리 장치.
- 제 1 항에 있어서,
상기 제1 비트라인은 제1 방향으로 신장되고, 상기 제1 워드라인은 상기 제1 방향과 수직한 제2 방향으로 신장되는 메모리 장치.
- 제 8 항에 있어서,
상기 제1 방향 및 상기 제2 방향에 의해 형성된 평면과 수직한 방향으로, 상기 제1 상 변화 메모리 셀의 상부에 적층되고, 상기 제1 비트라인 및 상기 제2 방향으로 신장된 제2 워드라인과 연결된 제2 상변화 메모리 셀을 더 포함하는 메모리 장치. - 제 1 항에 있어서,
상기 제1 내지 제3 전압 바이어스들 각각에 상기 메모리 장치의 온도 또는 상기 제1 상 변화 메모리 셀의 물리적 위치에 기반된 오프셋을 반영하도록 구성된 보상 회로를 더 포함하는 메모리 장치. - 상 변화 메모리 셀을 포함하는 메모리 장치의 동작 방법에 있어서,
상기 상 변화 메모리 셀을 리셋 상태로 기입하는 리셋 기입 동작의 제1 구간 동안, 상기 상 변화 메모리 셀과 연결된 비트라인 및 워드라인으로 제1 전압 바이어스를 인가하는 단계;
상기 제1 구간 이후의 상기 리셋 기입 동작의 제2 구간 동안, 상기 상 변화 메모리 셀과 연결된 상기 비트라인 및 상기 워드라인으로 상기 제1 전압 바이어스보다 큰 제2 전압 바이어스를 인가하는 단계; 및
상기 제2 구간 이후의 상기 리셋 기입 동작의 제3 구간 동안, 상기 상 변화 메모리 셀과 연결된 상기 비트라인 및 상기 워드라인으로 상기 제1 전압 바이어스보다 작거나 같은 제3 전압 바이어스를 인가하는 단계를 포함하는 동작 방법.
- 제 11 항에 있어서,
상기 제1 구간 동안, 상기 비트라인으로 제1 전류 바이어스를 인가하는 단계;
상기 제2 구간 동안, 상기 비트라인으로 상기 제1 전류 바이어스보다 큰 제2 전류 바이어스를 인가하는 단계; 및
상기 제3 구간 동안, 상기 비트라인으로 상기 제1 전류 바이어스보다 작은 제3 전류 바이어스를 인가하는 단계를 포함하는 동작 방법.
- 제 12 항에 있어서,
상기 제1 전류 바이어스는 상기 상 변화 메모리 셀의 셋 기입 전류의 크기에 대응하고,
상기 제2 전류 바이어스는 상기 상 변화 메모리 셀의 리셋 기입 전류의 크기에 대응하고,
상기 제3 전류 바이어스는 상기 상 변화 메모리 셀의 턴-온 상태를 유지하기 위한 최소 전류인 홀딩 전류의 크기보다 작거나 같은 동작 방법.
- 제 12 항에 있어서,
상기 제3 전압 바이어스는, 상기 비트라인 및 상기 워드라인 사이의 전압 차이를 가리키고, 상기 제3 전압 바이어스는 상기 제3 구간 동안 일정하게 유지되는 동작 방법.
- 제 14 항에 있어서,
상기 제3 구간 동안, 상기 상 변화 메모리 셀을 통해 흐르는 적어도 하나의 전류 펄스가 생성되는 동작 방법.
- 제 15 항에 있어서,
상기 적어도 하나의 전류 펄스의 피크 값은 상기 리셋 기입 전류의 피크 값보다 크거나 같은 동작 방법.
- 제 12 항에 있어서,
상기 상 변화 메모리 셀은 상기 비트라인 및 상기 워드라인 사이에 연결된 오보닉 문턱 스위치 및 상 변화 물질을 포함하고,
상기 오보닉 문턱 스위치는, 상기 상 변화 메모리 셀의 문턱 전압이 상기 제3 전압 바이어스보다 커질 때까지, 반복적으로 턴-온 및 턴-오프되는 동작 방법.
- 제 11 항에 있어서,
상기 제1 구간의 길이는 상기 제2 구간의 길이보다 짧고, 상기 제3 구간의 길이는 상기 제1 구간의 길이보다 짧은 동작 방법.
- 제 11 항에 있어서,
상기 제3 구간 이후에, 상기 리셋 기입 동작의 제4 구간 동안, 상기 비트라인 및 상기 워드라인으로 상기 제3 전압 바이어스보다 작은 제4 전압 바이어스를 인가하는 단계를 포함하는 동작 방법.
- 제 11 항에 있어서,
상기 상 변화 메모리 셀의 상기 비트라인 및 상기 워드라인으로 상기 제3 전압 바이어스를 인가하여 상기 상 변화 메모리 셀에 기입된 데이터를 판독하는 단계를 더 포함하는 동작 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200133765A KR20220050303A (ko) | 2020-10-15 | 2020-10-15 | 상 변화 메모리 셀을 포함하는 메모리 장치 및 그것의 동작 방법 |
| US17/497,502 US11948632B2 (en) | 2020-10-15 | 2021-10-08 | Memory device including phase change memory cell and operation method thereof |
| EP21202523.3A EP3985671A1 (en) | 2020-10-15 | 2021-10-13 | Memory device including phase change memory cell and operation method thereof |
| CN202111197854.XA CN114373494A (zh) | 2020-10-15 | 2021-10-14 | 包括相变存储单元的存储器件及其操作方法 |
| JP2021169370A JP2022065658A (ja) | 2020-10-15 | 2021-10-15 | 相変化メモリセルを含むメモリ装置とその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200133765A KR20220050303A (ko) | 2020-10-15 | 2020-10-15 | 상 변화 메모리 셀을 포함하는 메모리 장치 및 그것의 동작 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220050303A true KR20220050303A (ko) | 2022-04-25 |
Family
ID=78179331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200133765A KR20220050303A (ko) | 2020-10-15 | 2020-10-15 | 상 변화 메모리 셀을 포함하는 메모리 장치 및 그것의 동작 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US11948632B2 (ko) |
| EP (1) | EP3985671A1 (ko) |
| JP (1) | JP2022065658A (ko) |
| KR (1) | KR20220050303A (ko) |
| CN (1) | CN114373494A (ko) |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI220252B (en) * | 2003-08-06 | 2004-08-11 | Ememory Technology Inc | Method for programming, erasing and reading a flash memory cell |
| KR100699837B1 (ko) | 2005-04-04 | 2007-03-27 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법 |
| US20080165569A1 (en) | 2007-01-04 | 2008-07-10 | Chieh-Fang Chen | Resistance Limited Phase Change Memory Material |
| TWI320180B (en) | 2007-01-12 | 2010-02-01 | A driving method and a driving system for writing the phase change memory | |
| US7577023B2 (en) | 2007-05-04 | 2009-08-18 | Qimonda North America Corp. | Memory including write circuit for providing multiple reset pulses |
| KR100882119B1 (ko) | 2007-07-24 | 2009-02-05 | 주식회사 하이닉스반도체 | 상 변화 메모리 장치의 구동 방법 |
| KR101291222B1 (ko) | 2007-11-29 | 2013-07-31 | 삼성전자주식회사 | 상변화 메모리 소자의 동작 방법 |
| US20110069540A1 (en) | 2009-09-23 | 2011-03-24 | Savransky Semyon D | Method of a phase-change memory programming |
| JP2012038387A (ja) | 2010-08-06 | 2012-02-23 | Toshiba Corp | 半導体記憶装置 |
| KR101198137B1 (ko) | 2010-09-03 | 2012-11-12 | 에스케이하이닉스 주식회사 | 라이트 드라이버 및 이를 이용한 반도체 메모리 장치와 프로그램 방법 |
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| US9153320B2 (en) | 2013-09-17 | 2015-10-06 | Intel Corporation | Programming memory cells using a program pulse |
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| JP2018195365A (ja) | 2017-05-19 | 2018-12-06 | ソニーセミコンダクタソリューションズ株式会社 | メモリ装置およびメモリ装置の制御方法 |
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| KR102559577B1 (ko) | 2018-08-08 | 2023-07-26 | 삼성전자주식회사 | 저항성 메모리 장치 |
-
2020
- 2020-10-15 KR KR1020200133765A patent/KR20220050303A/ko unknown
-
2021
- 2021-10-08 US US17/497,502 patent/US11948632B2/en active Active
- 2021-10-13 EP EP21202523.3A patent/EP3985671A1/en active Pending
- 2021-10-14 CN CN202111197854.XA patent/CN114373494A/zh active Pending
- 2021-10-15 JP JP2021169370A patent/JP2022065658A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US11948632B2 (en) | 2024-04-02 |
| EP3985671A1 (en) | 2022-04-20 |
| CN114373494A (zh) | 2022-04-19 |
| US20220122658A1 (en) | 2022-04-21 |
| JP2022065658A (ja) | 2022-04-27 |
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