KR20070024803A - 상변화 메모리 장치 - Google Patents

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KR20070024803A
KR20070024803A KR1020050080322A KR20050080322A KR20070024803A KR 20070024803 A KR20070024803 A KR 20070024803A KR 1020050080322 A KR1020050080322 A KR 1020050080322A KR 20050080322 A KR20050080322 A KR 20050080322A KR 20070024803 A KR20070024803 A KR 20070024803A
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조우영
서종수
문영국
박무희
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삼성전자주식회사
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Abstract

상변화 메모리 장치가 제공된다. 상변화 메모리 장치는 다수의 메모리 블록으로, 각 메모리 블록은 다수의 상변화 메모리 셀을 구비하는 메모리 블록, 다수의 메모리 블록을 각각 지정하는 블록 선택 신호에 대응하여, 상변화 메모리 셀에 제공하는 독출 전류의 크기를 조절하는 독출 회로를 포함한다.
상변화 메모리 장치, 블록 선택 신호, 독출 회로

Description

상변화 메모리 장치{Phase change memory device}
도 1 및 도 2는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 설명하기 위한 블록도 및 회로도이다.
도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 독출 회로를 설명하기 위한 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 독출 회로를 설명하기 위한 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
1 : 상변화 메모리 장치 10_1, 10_2 : 로우 디코더
20_1, 20_2 : 컬럼 디코더 30_1, 30_2, 30_3, 30_4 : 입출력 회로
100_1, 100_2, 100_3, 100_4 : 메모리 뱅크
BLK1, BLK2 : 메모리 블록 GBLj; j=0~n : 글로벌 비트 라인
BL0, BL1, BL2, BL3 : 로컬 비트 라인
YSELk; k=0~7 : 컬럼 선택 트랜지스터
DCHk; k=0~7 : 디스차지 트랜지스터
101~116 : 상변화 메모리 셀 101a~116a : 가변 저항 소자
101b~116b : 억세스 소자
본 발명은 상변화 메모리 장치에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 상변화 메모리 장치에 관한 것이다.
상변화 메모리 장치(Phase change Random Access Memory; PRAM)는 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질을 이용하여 데이터를 저장한다. 즉, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 또는 논리 레벨 0로 정의하고 비정질 상태는 리셋(reset) 또는 논리 레벨 1로 정의할 수 있다.
이러한 상변화 메모리 셀에 기입된 데이터를 독출하는 방법은, 상변화 물질에 독출 전류를 인가하면 상변화 물질의 저항에 의존적인 관통 전류가 발생하고, 이에 따라 상변화 물질과 커플링된 센싱 노드의 전압 레벨이 변화한다. 독출 회로 내의 센스 앰프는 기준 전압과 센싱 노드의 전압 레벨을 비교하여 소정의 논리 레벨을 출력한다.
한편, 상변화 메모리 장치가 대용량화, 고집적화됨에 따라, 상변화 메모리 장치는 글로벌 비트 라인과 로컬 비트 라인을 이용한 계층적(hierarchical) 비트 라인 구조로 구현될 수 있다. 이러한 경우, 독출 회로와 멀리 떨어진 로컬 비트 라인과 커플링된 상변화 메모리 셀과, 가까이 있는 로컬 비트 라인과 커플링된 상변 화 메모리 셀간에는 물리적 길이의 차이가 존재한다. 즉, 글로벌 비트 라인에는 기생 저항이 존재하기 때문에, 선택된 상변화 메모리 셀의 위치에 따라 독출 회로에서 바라보는 선택된 상변화 메모리 셀까지의 저항은 일정하지 않고 물리적 거리 차이에 해당하는 저항만큼의 차이가 나게 된다.
특히, 전술하였듯이 상변화 메모리 장치는 독출 전류를 이용하여 독출하기 때문에, 이러한 저항의 변화에 민감하다. 따라서, 독출 회로와 멀리 떨어진 로컬 비트 라인에 커플링된 상변화 메모리 셀에는, 가까이 있는 로컬 비트 라인에 커플링된 상변화 메모리 셀에 인가되는 독출 전류보다 작은 전류가 인가되어 오동작을 일으킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 신뢰성이 향상된 상변화 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 장치는 다수의 메모리 블록으로, 각 메모리 블록은 다수의 상변화 메모리 셀을 구비하는 메모리 블록, 다수의 메모리 블록을 각각 지정하는 블록 선택 신호에 대응하여, 상변화 메모리 셀에 제공하는 독출 전류의 크기를 조절하는 독출 회로를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1 및 도 2는 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 블록도 및 회로도이다. 본 발명의 실시예들에서는 설명의 편의를 위해서 4개의 메모리 뱅크를 예로 드나, 이에 제한되는 것은 아니다.
우선 도 1을 참조하면, 상변화 메모리 장치(1)는 메모리 뱅크(100_1, 100_2, 100_3, 100_4), 로우 디코더(10_1, 10_2), 컬럼 디코더(20_1, 20_2), 입출력 회로(30_1, 30_2, 30_3, 30_4)를 포함한다.
메모리 뱅크(100_1, 100_2, 100_3, 100_4)는 각각 매트릭스 형태로 배열된 다수의 상변화 메모리 셀을 포함한다. 또한, 각 메모리 뱅크(100_1, 100_2, 100_3, 100_4)는 다수의 메모리 블록(BLK1, BLK2)을 포함한다. 본 발명의 일 실시예에서는 설명의 편의를 위해서 2개의 메모리 블록(BLK1, BLK2)을 포함하는 경우를 예로 들었으나 이에 제한되는 것은 아니다.
로우 디코더(10_1, 10_2)는 2개의 메모리 뱅크(100_1, 100_2 또는 100_3, 100_4)에 대응하여 배치되어, 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에서의 로우 어드레스를 지정한다. 예를 들어, 로우 디코더(10_1)는 제1 및 제2 메모리 뱅크(100_1, 100_2)의 로우 어드레스를 선택할 수 있다.
또한, 컬럼 디코더(20_1, 20_2)는 2개의 메모리 뱅크(100_1, 100_3 또는 100_2, 100_4)에 대응하여 배치되어, 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에서의 컬럼 어드레스를 지정한다. 예를 들어, 컬럼 디코더(20_1)는 제1 및 제3 메모리 뱅크(100_1, 100_3)의 컬럼 어드레스를 선택할 수 있다.
입출력 회로(30_1, 30_2, 30_3, 30_4)는 각 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에 대응하여 배치되어, 각 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에서의 기입 및/또는 독출 동작을 한다. 즉, 도면에는 표시하지 않았으나, 입출력 회로(30_1, 30_2, 30_3, 30_4)는 기입 회로 및 독출 회로를 포함할 수 있다.
특히, 본 발명의 일 실시예에서, 독출 회로는 다수의 메모리 블록(BLK1, BLK2)을 각각 지정하는 블록 선택 신호에 대응하여, 상변화 메모리 셀에 제공하는 독출 전류의 크기를 조절한다. 독출 회로로부터 멀리 떨어진 상변화 메모리 셀에 는, 독출 회로로부터 가까이 있는 상변화 메모리 셀보다 더 큰 독출 전류를 제공한다. 즉, 제2 메모리 블록(BLK1)에 제공하는 독출 전류는 제1 메모리 블록(BLK0)에 제공하는 독출 전류보다 더 크다. 이러한 입출력 회로(30_1, 30_2, 30_3, 30_4)에 포함된 독출 회로에 대해서는 도 3, 도 4를 참조하여 구체적으로 후술한다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 상변화 메모리 장치(도 1의 1)의 메모리 뱅크(100_2)는 다수의 메모리 블록(BLK1, BLK2), 다수의 글로벌 비트 라인(GBLj; j=0~n), 다수의 로컬 비트 라인(BL0, BL1, BL2, BL3), 컬럼 선택 트랜지스터(YSELk; k=0~7), 디스차지 트랜지스터(DCHk; k=0~7)를 포함한다.
메모리 뱅크(100_2)는 다수의 메모리 블록(BLK1, BLK2)을 포함하고, 각 메모리 블록(BLK1, BLK2)은 다수의 상변화 메모리 셀(101~116)을 포함한다. 다수의 상변화 메모리 셀(101~116)은 워드 라인(WL00~WL0n, WL10~WL1n)과 비트 라인이 교차되는 영역에 위치하고, 특히, 비트 라인은 다수의 글로벌 비트 라인(GBLj; j=0~n)과 다수의 로컬 비트 라인(BL0, BL1, BL2, BL3)을 이용한 계층적 비트 라인 구조를 가질 수 있다. 자세히 설명하면, 다수의 글로벌 비트 라인(GBLj; j=0~n)은 입출력 회로(30_2)와 연결되고, 다수의 메모리 블록(BLK1, BLK2)에 공통되도록 일방향으로 연장되어 형성된다. 다수의 로컬 비트 라인(BL0, BL1, BL2, BL3)은 각각 컬럼 선택 트랜지스터(YSELk; k=0~7)를 통해서 글로벌 비트 라인(GBLj; j=0~n)과 선택적으로 연결되고, 각 로컬 비트 라인(BL0, BL1, BL2, BL3)에는 다수의 상변화 메모리 셀(101~116)이 연결된다.
상변화 메모리 셀(101~116)은 결정 상태 또는 비정질 상태에 따라 서로 다른 제1 및 제2 저항을 갖는 상변화 물질을 구비하는 가변 저항 소자(101a~116a)와, 가변 저항 소자(101a~116a)에 흐르는 전류를 제어하는 억세스 소자(101b~116b)를 포함한다. 가변 저항 소자(101a~116a)는 로컬 비트 라인(BL0, BL1, BL2, BL3)과 억세스 소자(101b~116b) 사이에 연결되고, 억세스 소자(101b~116b)는 애노드(anode)는 가변 저항 소자(101a~116a)에 연결되고 캐소드(cathode)는 워드 라인(WL00~WL0n, WL10~WL1n)과 연결된 다이오드를 사용한다. 다만, 도 2에서와는 달리 실시 형태에 따라 가변 저항 소자(101a~116a)와 억세스 소자(101b~116b)의 위치는 바뀔 수 있다. 한편, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
컬럼 선택 트랜지스터(YSELk; k=0~7)는 컬럼 선택 신호(YSi; i=0~7)에 응답하여 글로벌 비트 라인(GBLj; j=0~n)과 로컬 비트 라인(BL0, BL1, BL2, BL3)을 선택적으로 연결한다. 여기서, 컬럼 선택 신호(YSi; i=0~7)는 컬럼 어드레스 및 블록 정보(즉, 블록 선택 신호)를 디코딩한 신호에 의해서 턴온된다.
디스차지(discharge) 트랜지스터(DCHi; i=0~7)는 기입 동작 또는 독출 동작 하기 전후에 로컬 비트 라인(BL0, BL1, BL2, BL3)의 전압을 디스차지한다. 디스차지 트랜지스터(DCHk; k=0~7)는 로컬 비트 라인(BL0, BL1, BL2, BL3)과 접지 전압 사이에 형성되어, 컬럼 선택 신호의 상보 신호(YSBi; i=0~7)에 응답하여 디스차지 하기 때문에, 컬럼 선택 트랜지스터(YSELk; k=0~7)가 턴오프되었을 때 턴온되게 된다.
도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 독출 회로를 설명하기 위한 회로도이다. 도 3은 설명의 편의상, 제1 메모리 블록(BLK0)의 상변화 메모리 셀(101), 제2 메모리 블록(BLK1)의 상변화 메모리 셀(109)을 위주로 도시한다. 또한, 글로벌 비트 라인(GBL0)의 기생 저항을 글로벌 비트 라인(GBL0) 상에 도시하고, 컬럼 선택 트랜지스터(YSEL0, YSEL4) 및 가변 저항 소자(109a, 109b)를 소정의 저항으로 표시한다.
도 3을 참조하여, 본 발명의 일 실시예에 따른 상변화 메모리 장치의 독출 회로(300_2)는 다수의 메모리 블록(BLK1, BLK2)을 지정하는 블록 선택 신호(BLKS0, BLKS1)에 대응하여, 상변화 메모리 셀에 제공하는 독출 전류의 크기를 조절한다.
이러한, 상변화 메모리 장치의 독출 회로(300_2)는 제1 독출 전류 공급 회로(310), 제2 독출 전류 공급 회로(320), 프리차지 회로(330), 클램핑 회로(340), 센스 앰프(350)를 포함한다.
제1 독출 전류 공급 회로(310)는 독출 동작시 제1 독출 전류(IREAD1)를 제공한다. 제1 독출 전류 공급 회로(310)는 전원 전압(Vcc)과 센싱 노드(Ns) 사이에 위치하고, 제어 신호(CTR)에 응답하여 턴온되는 PMOS 트랜지스터(MP1)일 수 있다. 제2 독출 전류 공급 회로(320)는 독출 동작시 소정의 블록 선택 신호(BLKS1)에 응답하 여 제2 독출 전류(IREAD2)를 제공한다. 제2 독출 전류 공급 회로(320)는 전원 전압(Vcc)과 센싱 노드(Ns) 사이에 위치하고, 블록 선택 신호(BLKS0))에 응답하여 턴온되는 PMOS 트랜지스터(MP2)일 수 있다. 따라서, 제1 독출 전류 공급 회로(310)는 선택되는 상변화 메모리 셀(101 또는 109)의 위치에 관계없이 독출 동작시 항상 동작되지만, 제2 독출 전류 공급 회로(320)는 선택되는 상변화 메모리 셀(109)이 독출 회로(300_2)로부터 멀리 떨어진 메모리 블록(BLK1)에 위치한 경우에만 선택적으로 턴온되게 된다.
프리차지 회로(330)는 센싱 노드(Ns), 글로벌 비트 라인(GBL0) 및 로컬 비트 라인(BL0)을 소정 전압 레벨로 프리차지하는 역할을 한다. 프리차지 회로(330)는 전원 전압(Vcc)과 센싱 노드(Ns) 사이에 위치하고, 프리 차지 신호(PREB)에 응답하여 턴온되는 PMOS 트랜지스터(MP3)일 수 있다.
클램핑 회로(340)는 상변화 메모리 셀의 상변화 물질의 문턱 전압(Vth)보다 낮은 전압으로 글로벌 비트 라인(GBL0) 및 로컬 비트 라인(BL0)을 클램핑한다. 클램핑 회로(340)는 글로벌 비트 라인(GBL0)과 센싱 노드(Ns) 사이에 위치하고, 클램핑 신호(CMP)에 응답하여 턴온되는 NMOS 트랜지스터(MN1)일 수 있다.
센스 앰프(350)는 센싱 노드(Ns)의 전압 레벨과 기준 전압(VREF)의 전압 레벨을 비교하여 상변화 메모리 셀(101 또는 109)의 논리 레벨을 독출한다.
이하에서, 본 발명의 일 실시예에 따른 상변화 메모리 장치의 독출 회로(300_2)의 동작을 설명한다. 예를 들어, 제1 메모리 블록(BLK1) 내의 상변화 메모 리 셀(109)에 저장된 데이터를 독출하는 동작을 설명한다.
우선, 외부에서 어드레스가 입력되고, 로우 디코더(10_1)는 로우 어드레스를 디코딩하여 로우 선택 신호(DRAi) 및 블록 선택 신호(BLKS0, BLKS1)를 로우 드라이버(15_1)에 제공한다. 컬럼 디코더(도 1의 20_2)는 컬럼 어드레스를 디코딩하여 컬럼 선택 신호(도 1의 YS4 또는 YS0)를 제공한다.
한편, 독출 명령이 제공된 후, 컬럼 선택 트랜지스터(YSEL4)는 컬럼 선택 신호(YS4)에 응답하여 글로벌 비트 라인(GBL0)과 로컬 비트 라인(BL0)을 연결한다. 또한, 클램핑 회로(340)는 소정 전압 레벨의 클램핑 신호(CMP)에 응답하여 글로벌 비트 라인(GBL0) 및 로컬 비트 라인(BL0)을 상변화 물질의 문턱 전압(Vth)보다 낮은 전압으로 클램핑한다. 문턱 전압(Vth) 이상의 전압이 인가되면, 선택된 상변화 메모리 셀(101 또는 109)의 가변 저항 소자(101a 또는 109a)에 포함된 상변화 물질의 상이 변화하기 때문이다. 여기서, 프리차지 회로(330)는 프리차지 신호(PREB)에 응답하여 소정 전류를 센싱 노드(Ns)로 제공하고, 제1 및 제2 독출 전류 공급 회로(310, 320)는 각각 제어 신호(CTR), 블록 선택 신호(BLKS1)에 응답하여 제1 및 제2 독출 전류(IREAD1, IREAD2)를 센싱 노드(Ns)로 제공한다.
그 후, 로우 드라이버(15_1)는 로우 선택 신호(DRAi)와 블록 선택 신호(BLKS0, BLKS1)에 응답하여 워드 라인(WL1n)을 선택한다. 따라서, 클램핑된 전압 레벨에 의해 독출 전류가 선택된 상변화 메모리 셀에 제공되고, 상변화 물질의 저항에 따라 관통 전류가 발생하게 된다.
관통 전류가 발생함에 따라, 센싱 노드(Ns)의 전압 레벨도 변화하게 된다. 따라서, 센스 앰프(350)는 센싱 노드(Ns)의 전압 레벨과 기준 전압(VREF)의 전압 레벨을 비교하여 상변화 메모리 셀(109)의 논리 레벨을 독출하게 된다.
이와 같이 독출 회로(300_2)가 선택된 상변화 메모리 셀(101 또는 109)이 위치하는 메모리 블록(BLK0, BLK1)에 따라서 제공하는 독출 전류의 크기를 조절하는 이유는, 선택된 상변화 메모리 셀(101 또는 109)과 독출 회로(300_2)와의 거리가 멀어짐에 따라 저장된 데이터를 잘못 읽어낼 수 있기 때문이다. 구체적으로 설명하면, 독출 회로(300_2)와 멀리 떨어진 제1 메모리 블록(BLK0) 내의 상변화 메모리 셀(101)과, 가까이 있는 제2 메모리 블록(BLK1) 내의 상변화 메모리 셀(109)간에는 물리적인 길이 차이가 존재한다. 즉, 글로벌 비트 라인(GBL0)에는 기생 저항이 존재하기 때문에, 독출 회로(300_2)에서 바라보는 상변화 메모리 셀(101 또는 109)까지의 저항은 일정하지 않고 물리적 거리 차이에 해당하는 저항만큼 차이가 난다. 독출 회로(300_2)에서 바라볼 때, 제1 메모리 블록(BLK0)내의 상변화 메모리 셀(101)은 RL0+RS0+RC0이 되고, 제2 메모리 블록(BLK1)내의 상변화 메모리 셀(109)은 ()+RS1+RC1이 된다. 여기서, RL0 내지 RL7은 글로벌 비트 라인(GBL0)의 저항을 나타내고, RS0, RS1은 컬럼 선택 트랜지스터(YSEL0, YSEL4)의 저항을 나타내고, RC1, RC2는 가변 저항 소자(101a, 109a)의 상변화 물질의 저항을 나타낸다.
이러한 경우, 제2 메모리 블록(BLK1)내의 상변화 메모리 셀(109)이 셋 상태 일 때 리셋 상태로 오인하기 쉽다. 즉, 리셋 상태일 때는 RC1 값이 충분히 크기 때문에,
Figure 112005048510412-PAT00002
에 의해서 소모되는 전압에 크게 영향을 받지 않을 수 있다. 그러나, 셋 상태일 때에는 RC1 값이 작기 때문에
Figure 112005048510412-PAT00003
에 의해서 소모되는 전압에 의해 쉽게 영향을 받을 수 있다. 따라서, 셋 상태를 리셋 상태로 오인할 수 있다.
따라서, 본 발명에서는 멀리 떨어진 메모리 블록(BLK1)에 위치하는 상변화 메모리 셀(109)에 제공하는 독출 전류는, 가까이 있는 메모리 블록(BLK0)에 위치하는 상변화 메모리 셀(101)에 제공하는 독출 전류에 비해 크다. 즉, 제1 메모리 블록(BLK0)이 선택될 경우에는 제1 독출 전류 공급 회로(310)만이 제1 독출 전류(IREAD0)를 제공하고, 제2 메모리 블록(BLK1)이 선택될 경우에는 제1 독출 전류 공급 회로(310)뿐만 아니라, 제2 독출 전류 공급 회로(320)도 블록 선택 신호(BLK1)에 응답하여 제2 독출 전류(IREAD2)를 더 제공한다. 이와 같은 방식을 통해서 독출 회로(300_2)로부터 멀리 있는 메모리 블록(BLK1)에 위치하는 상변화 메모리 셀(109)에 저장된 데이터를 정확하게 읽어낼 수 있다.
도 4는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 독출 회로를 설명하기 위한 블록도이다. 도 3과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 4을 참조하면, 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 메모 리 뱅크는 4개의 메모리 블록(BLK0, BLK1, BLK2, BLK3)으로 구성되고, 독출 회로(301_2)의 제2 독출 전류 공급 회로(321)는 서로 다른 블록 선택 신호(BLKS1, BLKS2, BLKS3)에 응답하여 동작하는 다수의 서브 제2 독출 전류 공급 회로(322, 324, 326)를 포함한다. 구체적으로, 서브 제2 독출 전류 공급 회로(322)는 제2 메모리 블록(BLK1)을 지정하는 블록 선택 신호(BLKS1)에 응답하여 동작하고, 서브 제2 독출 전류 공급 회로(324)는 제3 메모리 블록(BLK2)을 지정하는 블록 선택 신호(BLKS2)에 응답하여 동작하고, 서브 제2 독출 전류 공급 회로(326)는 제4 메모리 블록(BLK3)을 지정하는 블록 선택 신호(BLKS3)에 응답하여 동작한다.
또한, 독출 회로(300_2)로부터 멀리 떨어진 메모리 블록(BLK3)을 지정하는 블록 선택 신호(BLKS3)에 응답하여 동작하는 서브 제2 독출 전류 공급 회로(326)의 전류 구동력은, 독출 회로(300_2)로부터 가까이 있는 메모리 블록(BLK1)을 지정하는 블록 선택 신호(BLKS1)에 응답하여 동작하는 서브 제2 독출 전류 공급 회로(322)의 전류 구동력보다 클 수 있다. 예를 들어, 서브 제2 독출 전류 공급 회로(326)의 PMOS 트랜지스터(MP5)의 크기는 서브 제2 독출 전류 공급 회로(322)의 PMOS 트랜지스터(MP2)의 크기보다 더 클 수 있다.
본 발명의 다른 실시예에서, 메모리 뱅크는 4개의 메모리 블록(BLK0, BLK1, BLK2, BLK3)을 포함하는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 예를 들어, 메모리 뱅크는 8개의 메모리 블록을 포함할 수도 있다.
또한, 본 발명의 다른 실시예들에서, 각 블록 선택 신호(BLKS1, BLKS2, BLKS3)에 응답하여 동작하는 다수의 서브 제2 독출 전류 공급 회로(322, 324, 326) 만을 예시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 둘 이상의 블록 선택 신호(BLKS2, BLKS3)의 합 연산(OR 연산)에 응답하여 동작하는 서브 제2 독출 전류 공급 회로를 구비할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 상변화 메모리 장치에 따르면 독출 회로로부터 멀리 떨어진 메모리 뱅크에 위치하는 상변화 메모리 셀에 제공되는 독출 전류의 크기를 크게 함으로써, 독출 동작의 오류를 방지할 수 있다.

Claims (7)

  1. 다수의 메모리 블록으로, 상기 각 메모리 블록은 다수의 상변화 메모리 셀을 구비하는 메모리 블록;
    상기 다수의 메모리 블록을 각각 지정하는 블록 선택 신호에 대응하여, 상기 상변화 메모리 셀에 제공하는 독출 전류의 크기를 조절하는 독출 회로를 포함하는 상변화 메모리 장치.
  2. 제 1항에 있어서,
    상기 독출 회로는, 상기 독출 회로로부터 가까이 있는 상변화 메모리 셀보다 상기 독출 회로로부터 멀리 떨어진 상변화 메모리 셀에 더 큰 독출 전류를 제공하는 상변화 메모리 장치.
  3. 제 1항에 있어서,
    상기 독출 회로는 독출 동작시 제1 독출 전류를 제공하는 제1 독출 전류 공급 회로와, 독출 동작시 상기 블록 선택 신호에 응답하여 제2 독출 전류를 제공하는 제2 독출 전류 공급 회로를 포함하는 상변화 메모리 장치.
  4. 제 3항에 있어서,
    상기 제2 독출 전류 공급 회로는 독출 동작시 서로 다른 블록 선택 신호에 응답하여 동작하는 다수의 서브 제2 독출 전류 공급 회로를 포함하되,
    상기 독출 회로로부터 멀리 떨어진 메모리 블록을 지정하는 상기 블록 선택 신호에 응답하여 동작하는 서브 제2 독출 전류 공급 회로의 전류 구동력은, 상기 독출 회로로부터 가까이 있는 메모리 블록을 지정하는 상기 블록 선택 신호에 응답하여 동작하는 서브 제2 독출 전류 공급 회로의 전류 구동력보다 큰 상변화 메모리 장치.
  5. 제 1항에 있어서,
    상기 상변화 메모리 셀은 제1 및 제2 저항을 갖는 상변화 물질을 포함하는 가변 저항 소자 및 상기 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함하는 상변화 메모리 장치.
  6. 제 5항에 있어서,
    상기 상변화 물질은 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)을 구비하는 상변화 메모리 장치.
  7. 제 5항에 있어서,
    상기 억세스 소자는 상기 가변 저항 소자와 직렬로 연결된 트랜지스터 또는 다이오드인 상변화 메모리 장치.
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