KR20090010602A - 상 변화 메모리 장치 - Google Patents

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KR20090010602A
KR20090010602A KR1020070073854A KR20070073854A KR20090010602A KR 20090010602 A KR20090010602 A KR 20090010602A KR 1020070073854 A KR1020070073854 A KR 1020070073854A KR 20070073854 A KR20070073854 A KR 20070073854A KR 20090010602 A KR20090010602 A KR 20090010602A
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강희복
안진홍
홍석경
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Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로, 복수개의 서브 셀 어레이에 의해 공유되는 메인 비트라인을 구현하여 레이아웃 사이즈를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 소자를 포함하는 복수개의 서브 셀 어레이와, 복수개의 서브 셀 어레이에 의해 공유되는 메인 비트라인과, 컬럼 어드레스를 디코딩하여 서브 컬럼 스위치 제어신호를 출력하는 서브 컬럼 디코더와, 서브 컬럼 스위치 제어신호에 따라 메인 비트라인과 복수개의 서브 셀 어레이의 비트라인과의 연결을 제어하는 서브 컬럼 스위치, 및 컬럼 스위치 제어신호에 따라 메인 비트라인과 로컬 입/출력 라인과의 연결을 제어하는 메인 컬럼 스위치를 포함한다.

Description

상 변화 메모리 장치{Phase change memory device}
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 본 발명에 따른 상 변화 메모리 장치에 관한 구성도.
도 5는 도 4의 서브 셀 어레이 및 서브 컬럼 스위치에 관한 상세 회로도.
도 6은 도 4의 서브 셀 어레이 및 서브 컬럼 스위치에 관한 다른 실시예.
도 7은 도 4의 서브 셀 어레이 및 서브 컬럼 스위치에 관한 또 다른 실시예.
도 8은 도 4의 서브 컬럼 스위치에 관한 상세 회로도.
도 9는 도 4의 메인 컬럼 스위치에 관한 상세 회로도.
도 10은 도 4의 메인 컬럼 스위치에 관한 다른 실시예.
도 11은 도 4의 메인 컬럼 스위치에 관한 또 다른 실시예.
본 발명은 상 변화 메모리 장치에 관한 것으로, 상 변화 저항 소자를 포함하는 상 변화 메모리 장치에서 컬럼 디코더의 구조를 개선한 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따 라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 상 변화 저항 셀을 이용한 상 변화 메모리 장치에 있어서, 컬럼 디코더의 구조를 개선하여 레이아웃 사이즈를 줄이고 회로 구성을 단순화시킬 수 있도록 하는데 그 목적이 있다.
둘째, 복수개의 서브 셀 어레이에 의해 공유되는 메인 비트라인을 구현하여 메인 비트라인의 라인 저항을 줄이고 메탈 공정 마진을 향상시킬 수 있도록 하는데 그 목적이 있다.
셋째, 서브 컬럼 스위치와 메인 컬럼 스위치의 회로 구성을 개선하여 단순화시킬 수 있도록 하는데 그 목적이 있다.
넷째, 서브 컬럼 스위치와 메인 컬럼 스위치를 PMOS로 구현하여 라이트 동작 구동전압 조건에서 구동 능력을 향상시킬 수 있도록 하는데 그 목적이 있다.
본 발명의 상 변화 메모리 장치는, 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 소자를 포함하는 복수개의 서브 셀 어레이; 복수개의 서브 셀 어레이에 의해 공유되는 메인 비트라인; 컬럼 어드레스를 디코딩하여 서브 컬럼 스위치 제어신호를 출력하는 서브 컬럼 디코더; 서브 컬럼 스위치 제어신호에 따라 메인 비트라인과 복수개의 서브 셀 어레이의 비트라인과의 연결을 제어하는 서브 컬럼 스위치; 및 컬럼 스위치 제어신호에 따라 메인 비트라인과 로컬 입/출력 라인과의 연결을 제어하는 메인 컬 럼 스위치를 포함하는 것을 특징으로 한다.
또한, 본 발명은 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 서브 셀 어레이; 컬럼 어드레스를 디코딩하여 서브 컬럼 스위치 제어신호를 출력하는 서브 컬럼 디코더; 서브 컬럼 스위치 제어신호에 따라 비트라인과 메인 비트라인과의 연결을 제어하는 서브 컬럼 스위치; 및 컬럼 스위치 제어신호에 따라 메인 비트라인과 로컬 입/출력 라인의 연결을 제어하는 메인 컬럼 스위치를 포함하고, 서브 컬럼 스위치는 제 1PMOS트랜지스터를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 상 변화 메모리 장치에 관한 구성도이다.
본 발명은 서브 컬럼 디코더(Sub Column Decoder;100)와, 셀 어레이(110)와, 메인 컬럼 디코더(120)와, 메인 컬럼 스위치(130)와, 센스앰프 S/A 및 라이트 구동부 W/D를 포함한다. 여기서, 셀 어레이(110)는 복수개의 서브 셀 어레이 SCA_1~SCA_n와, 복수개의 서브 컬럼 스위치 SCRSW_1~SCSW_n를 포함한다.
각각의 서브 셀 어레이 SCA_1~SCA_n는 복수개의 비트라인 BL과 워드라인 WL이 서로 교차하도록 배치된다. 그리고, 각각의 비트라인 BL은 서브 컬럼 스위치 SCSW에 각각 연결된다. 즉, 서브 컬럼 스위치 SCSW의 일단은 비트라인 BL에 연결되고, 다른 일단은 메인 비트라인 MBL에 연결된다. 서브 컬럼 디코더(100)는 컬럼 어드레스를 디코딩하여 서브 컬럼 스위치 제어신호 SCS_0~SCS_n를 출력한다.
또한, 복수개의 서브 컬럼 스위치 SCSW_1~SCSW_n는 각각의 게이트 단자를 통해 서브 컬럼 스위치 제어신호 SCS_0~SCS_n가 인가된다. 그리고, 복수개의 서브 컬럼 스위치 SRSW_1~SRSW_n는 그 일단이 메인 비트라인 MBL과 연결되어, 메인 비트라인 MBL을 공유한다.
또한, 메인 컬럼 디코더(120)는 컬럼 어드레스를 디코딩하여 컬럼 스위치 제어신호 CS_0~CS_n를 출력한다. 메인 컬럼 스위치(130)는 메인 비트라인 MBL과 로컬 입/출력 라인 LIO 사이에 연결되며, 메인 컬럼 디코더(120)의 출력인 컬럼 스위치 제어신호 CS_0~CS_n에 의해 제어된다.
센스앰프 S/A는 로컬 입/출력 라인 LIO을 통해 인가되는 셀 데이터를 감지하여 데이터 "1"과 데이터 "0"을 구별하고, 글로벌 입/출력 라인 GIO에 출력한다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 메인 비트라인 MBL에 라이트 데이터에 대응하는 구동 전압을 공급한다.
도 5는 도 4의 서브 셀 어레이 SCA 및 서브 컬럼 스위치 SCSW에 관한 상세 회로도이다.
각각의 서브 셀 어레이 SCA_1~SCA_n는 복수개의 비트라인 BL과 복수개의 워드라인 WL0~WLn이 서로 교차하는 영역에 배치된 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어짐이 바람직하다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL 에 연결된다. 이러한 비트라인 BL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트할 수 있게 된다.
그리고, 각각의 비트라인 BL은 서브 컬럼 스위치 SCSW에 연결된다. 즉, 서브 컬럼 스위치 SCSW는 비트라인 BL과 메인 비트라인 MBL 사이에 연결된 복수개의 스위칭 소자를 포함한다.
여기서, 복수개의 스위칭 소자는 PMOS트랜지스터 P0~P2로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 서브 컬럼 스위치 SCSW를 PMOS트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, PMOS트랜지스터로 구현하거나 PMOS+NMOS트랜지스터 구조로 구현할 수도 있다.
PMOS트랜지스터 P0~P2의 드레인 단자는 이와 대응하는 각각의 비트라인 BL0~BL2에 연결되고, 소스 단자는 메인 비트라인 MBL에 공통 연결된다. 그리고, PMOS트랜지스터 P0~P2는 각각의 게이트 단자를 통해 서브 컬럼 디코더(100)의 출력인 서브 컬럼 스위치 제어신호 SCS_0~SCS_2가 인가된다.
도 6은 도 4의 서브 셀 어레이 SCA 및 서브 컬럼 스위치 SCSW에 관한 다른 실시예이다.
각각의 서브 셀 어레이 SCA_1~SCA_n는 복수개의 비트라인 BL과 복수개의 워드라인 WL0~WLn이 서로 교차하는 영역에 배치된 단위 셀 C을 포함한다. 여기서, 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다. 이러한 비트라인 BL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트할 수 있게 된다.
그리고, 각각의 비트라인 BL은 서브 컬럼 스위치 SCSW에 연결된다. 즉, 서브 컬럼 스위치 SCSW는 비트라인 BL과 메인 비트라인 MBL 사이에 연결된 복수개의 스위칭 소자를 포함한다.
여기서, 복수개의 스위칭 소자는 바이폴라 정션 트랜지스터(Bipolar Junction Transistor; BJT) B0~B2로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 서브 컬럼 스위치 SCSW를 NPN형 바이폴라 정션 트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, PNP형 바이폴라 정션 트랜지스터로 구현할 수도 있다.
바이폴라 정션 트랜지스터 B0~B2의 이미터(Emitter) 단자는 이와 대응하는 각각의 비트라인 BL0~BL2에 연결되고, 콜렉터(Collector) 단자는 메인 비트라인 MBL에 공통 연결된다. 그리고, 바이폴라 정션 트랜지스터 B0~B2는 각각의 베이스(Base) 단자를 통해 서브 컬럼 디코더(100)의 출력인 서브 컬럼 스위치 제어신호 SCS_0~SCS_2가 인가된다.
도 7은 도 4의 서브 셀 어레이 SCA 및 서브 컬럼 스위치 SCSW에 관한 또 다른 실시예이다.
각각의 서브 셀 어레이 SCA_1~SCA_n는 복수개의 비트라인 BL과 복수개의 워 드라인 WL0~WLn이 서로 교차하는 영역에 배치된 단위 셀 C을 포함한다. 여기서, 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다. 이러한 비트라인 BL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트할 수 있게 된다.
그리고, 각각의 비트라인 BL은 서브 컬럼 스위치 SCSW에 연결된다. 즉, 서브 컬럼 스위치 SCSW는 비트라인 BL과 메인 비트라인 MBL 사이에 연결된 복수개의 스위칭 소자를 포함한다.
여기서, 복수개의 스위칭 소자는 PNPN 다이오드 스위치 PNSW0~PNSW2로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 서브 컬럼 스위치 SCSW를 PNPN 다이오드 소자로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NPNP 다이오드 소자로 구현할 수도 있다.
PNPN 다이오드 스위치 PNSW0~PNSW2의 N형 영역(Emitter)은 이와 대응하는 각각의 비트라인 BL0~BL2에 연결되고, P형 영역(Collector)은 메인 비트라인 MBL에 공통 연결된다. 그리고, PNPN 다이오드 스위치 PNSW0~PNSW2는 각각의 P형 베이스(Base) 단자를 통해 서브 컬럼 디코더(100)의 출력인 서브 컬럼 스위치 제어신호 SRS_0~SRS_2가 인가된다.
이러한 PNPN 다이오드 스위치에 관한 상세 구조 및 동작 원리는 동일 발명자 에 의해 출원된 특허 출원번호 제 2003-0090962호에 개시된바 있다.
도 8은 도 4의 서브 컬럼 스위치 SCSW에 관한 상세 회로도이다.
서브 컬럼 스위치 SCSW는 비트라인 BL을 기준으로 하여 상부 및 하부 영역에 대칭적으로 배치된다. 그리고, 각각의 PMOS트랜지스터 P0~P7의 게이트 단자를 통해 서브 컬럼 스위치 제어신호 SRS_0~SRS_7가 각각 인가된다. 이러한 PMOS트랜지스터 P0~P7의 스위칭 동작에 따라 비트라인 BL과 메인 비트라인 MBL이 연결된다.
도 9는 도 4의 메인 컬럼 스위치(130)에 관한 상세 회로도이다.
메인 컬럼 스위치(130)는 셀 어레이(110)의 메인 비트라인 MBL0~MBL2과 로컬 입/출력 라인 LIO에 각각 연결된 복수개의 스위칭 소자를 포함한다. 여기서, 스위칭 소자는 PMOS트랜지스터 P3~P5로 이루어지는 것이 바람직하다.
본 발명의 실시예에서는 메인 컬럼 스위치(130)를 낮은 전압의 구동 특성을 위해 PMOS트랜지스터로 구현하였지만, 본 발명은 이에 한정되는 것이 아니라, NMOS트랜지스터 또는 PMOS+NMOS트랜지스터로 구현할 수도 있다.
여기서, 각각의 PMOS트랜지스터 P3~P5의 드레인 단자는 메인 비트라인 MBL0~MBL2에 연결되고, 소스 단자가 로컬 입/출력 라인 LIO에 공통 연결된다. 각각의 PMOS트랜지스터 P3~P5는 게이트 단자를 통해 컬럼 스위치 제어신호 CS_0~CS_n가 인가된다.
도 10은 도 4의 메인 컬럼 스위치(130)에 관한 다른 실시예이다.
메인 컬럼 스위치(130)는 셀 어레이(110)의 메인 비트라인 MBL0~MBL2과 각각 연결된 복수개의 스위칭 소자를 포함한다. 여기서, 스위칭 소자는 바이폴라 정션 트랜지스터(Bipolar Junction Transistor; BJT) B3~B5로 이루어지는 것이 바람직하다.
본 발명의 실시예에서는 메인 컬럼 스위치(130)를 NPN형 바이폴라 정션 트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, PNP형 바이폴라 정션 트랜지스터로 구현할 수도 있다.
여기서, 각각의 바이폴라 정션 트랜지스터 B3~B5의 이미터 단자는 메인 비트라인 MBL0~MBL2에 연결되고, 콜렉터 단자는 로컬 입/출력 라인 LIO과 공통 연결된다. 각각의 바이폴라 정션 트랜지스터 B3~B5는 베이스 단자를 통해 컬럼 스위치 제어신호 CS_0~CS_n가 인가된다.
도 11은 도 4의 메인 컬럼 스위치(130)에 관한 또 다른 실시예이다.
메인 컬럼 스위치(130)는 셀 어레이(110)의 메인 비트라인 MBL0~MBL2에 각각 연결된 복수개의 스위칭 소자를 포함한다. 여기서, 스위칭 소자는 PNPN 다이오드 스위치 PNSW3~PNSW5로 이루어지는 것이 바람직하다.
본 발명의 실시예에서는 메인 컬럼 스위치(130)를 PNPN 다이오드 소자로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NPNP 다이오드 소자로 구현할 수도 있다.
여기서, 각각의 PNPN 다이오드 스위치 PNSW3~PNSW5의 N형 영역(Emitter)은 메인 비트라인 MBL0~MBL2에 연결되고, P형 영역(Collector)은 로컬 입/출력 라인 LIO과 공통 연결된다. 각각의 PNPN 다이오드 스위치 PNSW3~PNSW5는 P형 영역(Base)을 통해 컬럼 스위치 제어신호 CS_0~CS_n가 인가된다.
이러한 구성을 갖는 본 발명은 서브 컬럼 스위치 SCSW와 메인 컬럼 스위치(130)를 PMOS트랜지스터 P0~P5로 구현하여 라이트 동작시의 구동전압 조건에서 구동 능력을 향상시킬 수 있도록 한다.
즉, 로오 스위치와 같은 낮은 구동 전압의 조건에서는 NMOS트랜지스터가 유리하지만, 본 발명의 메인 비트라인 MBL, 비트라인 BL에서와 같은 높은 구동 전압(high 레벨)의 조건에서는 PMOS트랜지스터를 통해 전류 구동 특성을 향상시킬 수 있게 된다
예를 들어, 메인 비트라인 MBL의 전압이 V1이고, 서브 컬럼 스위치 P0~P2를 통한 비트라인 BL의 전압이 전압 V2라고 가정하면, PMOS트랜지스터의 문턱전압으로 인하여 라이트 동작 모드시 전압 V1(예를 들어, 5V)이 전압 V2(예를 들어, 4V) 보다 높은 전압 레벨을 갖는다.
이러한 경우 PMOS트랜지스터의 게이트 단자에는 그라운드 전압 GND(예를 들어, 0V)이 인가되고, 게이트-소스 전압은 음의 값(-5V)이 된다. 그리고, NMOS트랜지스터의 게이트 단자에는 전압 V1(예를 들어, 5V)가 인가되고, 게이트-소스 전압은 양의 값(5V)이 된다. 이때, PMOS트랜지스터와 NMOS트랜지스터의 게이트-소스 전압의 절대값은 같아지게 된다.
이에 따라, 전압 V1,V2의 조건으로 PMOS트랜지스터와 NMOS트랜지스터에 바이어스 전압을 인가했을 경우, 드레인-소스 전압(동작전압)이 동일한 조건에서 PMOS트랜지스터의 전류 구동 특성(IDS : 약 1㎃)이 NMOS트랜지스터의 전류 구동 특성(IDS : 약 0.4㎃) 보다 높게 나타난다.(약 2배 정도)
따라서, 동일한 전류 값을 목표 레벨로 설정하는 것으로 가정하면, PMOS트랜지스터를 사용할 경우 NMOS트랜지스터에 비해 레이아웃 사이즈를 절반 정도 줄일 수 있게 된다. 이러한 경우 서브 컬럼 스위치 SCSW와 메인 컬럼 스위치(130)에 PMOS트랜지스터를 사용할 경우 비용 측면에서도 유리하게 된다.
또한, 본 발명의 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D로 이루어진다. 이러한 경우 다이오드 D 자체의 문턱전압(Vt)은 약 1.0V를 필요로 하게 된다. 따라서, 비트라인 BL의 리드 센싱 전압은 다이오드 D의 문턱전압인 1.0V 보다 일정전압 큰 1.0V(Vt)+0.1V~0.5V가 필요하게 된다.
즉, 본 발명에서 서브 컬럼 스위치 SCSW를 PMOS트랜지스터로 사용하게 될 경우, PMOS트랜지스터의 문턱전압은 0.7V 이상이 요구된다. 따라서, 상술된 리드 센싱 전압이 1.1V~1.5V가 되므로, 리드 동작 모드시 PMOS트랜지스터를 사용하여도 이를 구동할 수 있는 구동 능력을 충분히 확보할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 상 변화 저항 셀을 이용한 상 변화 메모리 장치에 있어서, 컬럼 디코더의 구조를 개선하여 레이아웃 사이즈를 줄이고 회로 구성을 단순화시킬 수 있도록 한다.
둘째, 복수개의 서브 셀 어레이에 의해 공유되는 메인 비트라인을 구현하여 메인 비트라인의 라인 저항을 줄이고 메탈 공정 마진을 향상시킬 수 있도록 한다.
셋째, 메인 컬럼 스위치와 서브 컬럼 스위치의 회로 구성을 개선하여 단순화 시킬 수 있도록 한다.
넷째, 서브 컬럼 스위치와 메인 컬럼 스위치를 PMOS로 구현하여 라이트 동작 구동전압 조건에서 구동 능력을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (22)

  1. 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 소자를 포함하는 복수개의 서브 셀 어레이;
    상기 복수개의 서브 셀 어레이에 의해 공유되는 메인 비트라인;
    컬럼 어드레스를 디코딩하여 서브 컬럼 스위치 제어신호를 출력하는 서브 컬럼 디코더;
    상기 서브 컬럼 스위치 제어신호에 따라 상기 메인 비트라인과 상기 복수개의 서브 셀 어레이의 비트라인과의 연결을 제어하는 서브 컬럼 스위치; 및
    컬럼 스위치 제어신호에 따라 상기 메인 비트라인과 로컬 입/출력 라인과의 연결을 제어하는 메인 컬럼 스위치를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1항에 있어서, 상기 서브 컬럼 스위치는 상기 복수개의 서브 셀 어레이와 대응하는 개수로 구비되는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제 1항에 있어서, 상기 컬럼 어드레스를 디코딩하여 상기 컬럼 스위치 제어신호를 출력하는 메인 컬럼 디코더를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 1항에 있어서, 상기 서브 컬럼 스위치는 상기 서브 컬럼 디코더와 대응하는 개수로 구비되는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 1항에 있어서, 상기 서브 컬럼 스위치는 상기 비트라인과 상기 메인 비트라인 사이에 연결되어 상기 서브 컬럼 스위치 제어신호에 의해 제어되는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 5항에 있어서, 상기 복수개의 스위칭 소자는 PMOS트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 5항에 있어서, 상기 복수개의 스위칭 소자는 바이폴라 정션 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 5항에 있어서, 상기 복수개의 스위칭 소자는 PNPN 다이오드 소자인 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 1항에 있어서, 상기 메인 컬럼 스위치는 상기 메인 비트라인과 상기 로컬 입/출력 라인 사이에 연결되어 상기 컬럼 스위치 제어신호에 따라 제어되는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 9항에 있어서, 상기 복수개의 스위칭 소자는 PMOS트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 9항에 있어서, 상기 복수개의 스위칭 소자는 바이폴라 정션 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 9항에 있어서, 상기 복수개의 스위칭 소자는 PNPN 다이오드 소자인 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제 1항에 있어서,
    상기 로컬 입/출력 라인으로부터 인가되는 데이터를 증폭 및 센싱하는 센스앰프; 및
    글로벌 입/출력 라인으로부터 인가되는 구동 전압을 상기 로컬 입/출력 라인으로 공급하는 라이트 구동부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 서브 셀 어레이;
    컬럼 어드레스를 디코딩하여 서브 컬럼 스위치 제어신호를 출력하는 서브 컬럼 디코더;
    상기 서브 컬럼 스위치 제어신호에 따라 상기 비트라인과 메인 비트라인과의 연결을 제어하는 서브 컬럼 스위치; 및
    컬럼 스위치 제어신호에 따라 상기 메인 비트라인과 로컬 입/출력 라인의 연결을 제어하는 메인 컬럼 스위치를 포함하고,
    상기 서브 컬럼 스위치는 제 1PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 제 14항에 있어서, 상기 상 변화 저항 셀은
    전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 소자; 및
    상기 상 변화 저항 소자와 상기 워드라인 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제 15항에 있어서, 상기 다이오드 소자의 P형 영역은 상기 상 변화 저항 소자에 연결되고, 상기 다이오드 소자의 N형 영역은 상기 워드라인에 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
  17. 제 14항에 있어서, 상기 제 1PMOS트랜지스터는 상기 비트라인과 상기 메인 비트라인 사이에 연결되어 게이트 단자를 통해 상기 서브 컬럼 스위치 제어신호가 인가되는 것을 특징으로 하는 상 변화 메모리 장치.
  18. 제 14항에 있어서, 상기 메인 컬럼 스위치는 상기 메인 비트라인과 상기 로컬 입/출력 라인 사이에 연결되어 상기 컬럼 스위치 제어신호에 따라 제어되는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  19. 제 18항에 있어서, 상기 복수개의 스위칭 소자는 제 2PMOS트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  20. 제 18항에 있어서, 상기 복수개의 스위칭 소자는 바이폴라 정션 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  21. 제 18항에 있어서, 상기 복수개의 스위칭 소자는 PNPN 다이오드 소자인 것을 특징으로 하는 상 변화 메모리 장치.
  22. 제 14항에 있어서,
    상기 로컬 입/출력 라인으로부터 인가되는 데이터를 증폭 및 센싱하는 센스앰프; 및
    글로벌 입/출력 라인으로부터 인가되는 구동 전압을 상기 로컬 입/출력 라인으로 공급하는 라이트 구동부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
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