KR100919583B1 - 상 변화 메모리 장치 - Google Patents

상 변화 메모리 장치

Info

Publication number
KR100919583B1
KR100919583B1 KR1020070103274A KR20070103274A KR100919583B1 KR 100919583 B1 KR100919583 B1 KR 100919583B1 KR 1020070103274 A KR1020070103274 A KR 1020070103274A KR 20070103274 A KR20070103274 A KR 20070103274A KR 100919583 B1 KR100919583 B1 KR 100919583B1
Authority
KR
South Korea
Prior art keywords
phase change
write
change resistance
cell
voltage
Prior art date
Application number
KR1020070103274A
Other languages
English (en)
Other versions
KR20090037764A (ko
Inventor
강희복
홍석경
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070103274A priority Critical patent/KR100919583B1/ko
Publication of KR20090037764A publication Critical patent/KR20090037764A/ko
Application granted granted Critical
Publication of KR100919583B1 publication Critical patent/KR100919583B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로서, 라이트 동작 모드시 승압 전압을 낮추어 전력 소모를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 셀 구동 전압을 공급하는 리드/라이트 비트라인과, 리드/라이트 비트라인과 연결되어 워드라인에 의해 제어되는 선택 스위치와, 선택 스위치와 소스라인 사이에 직렬 연결되어 셀 구동 전압에 따라 데이터의 리드/라이트가 이루어지는 복수개의 상 변화 저항 셀, 및 복수개의 상 변화 저항 셀과 각각 병렬 연결되어 복수개의 비트라인에 의해 선택적으로 제어되는 복수개의 스위칭 소자, 및 복수개의 상 변화 저항 셀을 예열하기 위한 프리-히팅 전압을 프리-히팅 구간 동안 복수개의 비트라인에 선택적으로 공급하는 라이트 구동부를 포함하는 것을 특징으로 한다.

Description

상 변화 메모리 장치{Phase change memory device}
본 발명은 상 변화 메모리 장치에 관한 것으로서, 상 변화 저항 소자를 포함하는 메모리 장치에 있어서 라이트 동작 모드시 승압 전압을 낮추어 전력 소모를 줄일 수 있도록 하는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
하지만, 이러한 상 변화 저항 소자를 이용한 상 변화 메모리 장치의 가장 큰 문제점 중의 하나가 바로 셀에 데이터를 라이트 하기 위한 라이트 전류가 너무 크다는 것이다. 따라서, 데이터를 동시에 라이트 할 수 있는 셀의 수가 제한적이어서 라이트 성능이 현격히 저하되는 단점이 있다.
또한, 상 변화 저항 소자에 리셋(Reset), 즉, 고 저항 상태의 데이터가 라이트 되었을 경우, 데이터를 다시 라이트 하기 위해 스냅 백(Snap Back) 전압 이상의 전압이 인가되어야 한다.
그런데, 일반적으로 상 변화 저항 셀의 라이트 전압 특성은 스냅 백 전압보다 세트/리셋 라이트 전압 레벨이 더 낮다. 따라서, N개의 서브 셀에 리셋 상태가 저장된 경우 다시 새로운 라이트 동작을 수행하기 위해서는 N 배의 스냅 백 전압을 인가해야 한다.
이러한 조건에서 새로운 라이트 전압은 높은 전압 레벨이 요구되고, 높은 전압을 생성하기 위한 승압 회로를 필요로 하게 된다. 이에 따라, 승압 회로를 통해 라이트 전압을 승압시킬 경우 전력 소모가 증가 된다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 하는데 그 목적이 있다.
둘째, 데이터의 라이트 동작 모드시 승압 전압을 낮추어 전력 소모를 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 상 변화 메모리 장치는, 셀 구동 전압을 공급하는 리드/라이트 비트라인; 리드/라이트 비트라인과 연결되어 워드라인에 의해 제어되는 선택 스위치; 선택 스위치와 소스라인 사이에 직렬 연결되어 셀 구동 전압에 따라 데이터의 리드/라이트가 이루어지는 복수개의 상 변화 저항 셀; 및 복수개의 상 변화 저항 셀과 각각 병렬 연결되어 복수개의 비트라인에 의해 선택적으로 제어되는 복수개의 스위칭 소자; 및 복수개의 상 변화 저항 셀을 예열하기 위한 프리-히팅 전압을 프리-히팅 구간 동안 복수개의 비트라인에 선택적으로 공급하는 라이트 구동부를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 한다.
둘째, 데이터의 라이트 동작 모드시 승압 전압을 낮추어 전력 소모를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 본 발명에 따른 상 변화 메모리 장치의 회로도.
도 5는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이를 나타낸 도면.
도 6은 본 발명에 따른 상 변화 메모리 장치의 세트 데이터 라이트 모드시의 동작 파형도.
도 7은 본 발명에 따른 상 변화 메모리 장치의 리셋 데이터 라이트 모드시의 동작 파형도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 상 변화 메모리 장치의 회로도이다.
본 발명은 선택 스위치 N1와, 복수개의 상 변화 저항 셀 PCR1~PCRn 및 복수개의 스위칭 소자 N2~N5를 포함한다.
여기서, 선택 스위치 N1와 복수개의 스위칭 소자 N2~N5는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 하지만, 본 발명은 이에 한정되는 것이 아니며, 선택 스위치 N1와 복수개의 스위칭 소자 N2~N5가 PMOS트랜지스터, 바이폴라 정션 트랜지스터 또는 PNPN 다이오드 소자로 이루어질 수도 있다.
그리고, 선택 스위치 N1는 리드/라이트 비트라인 RWBL과 단위 셀 UC 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다. 각각의 단위 셀 UC은 하나의 상 변화 저항 셀 PCR1과 하나의 스위칭 소자 N2가 병렬로 연결된다.
상 변화 저항 셀 PCR1의 한쪽 전극은 스위칭 소자 N2의 소스 단자와 연결되고, 상 변화 저항 셀 PCR1의 다른 쪽 전극은 스위칭 소자 N2의 드레인 단자와 연결된다. 또한, 스위칭 소자 N2~N5의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.
또한, 복수개의 상 변화 저항 셀 PCR1~PCRn 들은 선택 스위치 N1와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 상 변화 저항 셀 PCR1의 소스 단자는 인접한 상 변화 저항 셀 PCR2의 드레인 단자에 연결된다. 직렬 연결된 복수개의 상 변화 저항 셀 PCR1~PCRn들 중 첫 번째 상 변화 저항 셀 PCR1은 선택 스위치 N1에 연결되고, 마지막 상 변화 저항 셀 PCRn은 소스라인 SL에 연결된다.
여기서, 워드라인 WL은 복수개의 비트를 공통으로 선택하기 위해 로오 디코더(Row Decoder)에서 출력된 신호를 나타낸다. 이에 따라, 본 발명은 하나의 워드라인 WL의 활성화시 선택 스위치 N1의 턴 온에 따라 복수개의 상 변화 저항 셀 PCR1~PCRn들에 복수개의 비트를 동시에 저장할 수 있도록 한다. 이때, 각각의 비트라인 BL1~BLn들은 이와 대응하는 각각의 상 변화 저항 셀 PCR1~PCRn 들에 1개의 비트 데이터 정보를 전달하기 위한 데이터 라인에 해당한다.
이러한 구성을 갖는 본 발명의 리드 동작을 설명하면 다음과 같다.
본 발명에서는 리드 모드시 상 변화 저항 셀 PCR1과 스위칭 소자 N2를 포함하는 첫 번째 단위 셀 UC이 선택된 경우를 가정한다. 이러한 경우 선택된 단위 셀 UC과 연결되는 비트라인 BL1에 로우 전압이 인가되어 선택된 단위 셀 UC은 오프 상태를 유지하게 된다. 그리고, 나머지 비 선택된 셀과 연결된 비트라인 BL2~BLn 들에 하이 전압이 인가되어 비 선택된 단위 셀 들은 모두 온 상태를 유지하게 된다.
먼저, 프리차지 동작 구간에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 레벨을 유지하게 된다. 이에 따라, 선택 스위치 N1가 턴오프 상태를 유지하게 되어 단위 셀 UC과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다.
이후에, 리드 구간의 진입시 워드라인 WL이 하이 레벨로 천이하게 된다. 이에 따라, 선택 스위치 N1가 턴온되어 선택된 단위 셀 UC의 상 변화 저항 셀 PCR1이 리드/라이트 비트라인 RWBL과 연결된다.
이때, 소스 라인 SL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 선택 된 단위 셀 UC과 연결된 비트라인 BL1에 그라운드 전압이 인가되어 스위칭 소자 N2가 턴 오프 상태를 유지하게 된다.
그리고, 비 선택된 셀과 연결된 나머지 비트라인 BL2~BLn 들은 하이 전압 레벨로 천이하게 된다. 이에 따라, 나머지 비트라인 BL2~BLn 들과 연결된 스위칭 소자 N3~N5는 모두 턴온되어, 상 변화 저항 셀 PCR1과 소스 라인 SL 사이에서 직렬 연결된 상태가 된다.
또한, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 센싱하기 위한 센싱 전압(Vsense)을 인가한다. 이에 따라, 선택된 단위 셀에 해당하는 상 변화 저항 셀 PCR1에서 리드된 전류가 리드/라이트 비트라인 RWBL과 소스 라인 SL 사이에 흐르게 된다.
도 5는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이를 나타낸 도면이다.
본 발명은 복수개의 리드/라이트 비트라인 RWBL1~RWBLn이 로오 방향으로 배열된다. 그리고, 복수개의 비트라인 BL1~BLn이 로오 방향으로 배열된다. 또한, 복수개의 워드라인 WL1~WLn이 컬럼 방향으로 배열된다.
또한, 복수개의 리드/라이트 비트라인 RWBL1~RWBLn과 복수개의 워드라인 WL1~WLn이 교차하는 영역에 선택 스위치 N1가 배열된다. 이러한 선택 스위치 N1는 로오 및 컬럼 방향으로 복수개 배열된다.
그리고, 복수개의 비트라인 BL1~BLn과 복수개의 워드라인 WL1~WLn이 교차하는 영역에 단위 셀 UC이 배열된다. 이러한 단위 셀 UC은 로오 및 컬럼 방향으로 복수개 배열된다. 여기서, 하나의 리드/라이트 비트라인 RWBL은 복수개의 선택 스위치 N1에 의해 공유된다. 그리고, 하나의 소스 라인 SL은 복수개의 단위 셀 UC에 의해 공유된다.
또한, 리드/라이트 비트라인 RWBL은 센스앰프 SA 및 글로벌 라이트 구동부 GWD에 연결된다. 이에 따라, 센스앰프 SA는 리드 동작 모드시 리드/라이트 비트라인 RWBL을 통해 인가되는 센싱 전압 Vsense을 센싱 및 증폭하게 된다. 그리고, 글로벌 라이트 구동부 GWD는 라이트 동작 모드시 리드/라이트 비트라인 RWBL에 라이트 전압 Vwrite을 공급하게 된다.
그리고, 각각의 비트라인 BL은 라이트 구동부 WD에 연결된다. 이에 따라, 리드 또는 라이트 동작 모드시 라이트 구동부 WD의 전압에 따라 비트라인 BL에 인가되는 전압을 선택적으로 제어하여 해당하는 단위 셀 UC을 선택하도록 한다.
또한, 소스 라인 SL은 소스 구동부 SD에 연결된다. 이에 따라, 리드 또는 라이트 동작 모드시 소스 구동부 SD의 전압(그라운드 전압)에 따라 소스 라인 SL에 인가되는 전압을 선택적으로 조정할 수 있도록 한다.
도 6은 본 발명에 따른 상 변화 메모리 장치의 "세트(Set) 데이터" 라이트 모드시의 동작 파형도 이다.
본 발명에서는 라이트 모드시 선택 스위치 N1과 소스 라인 SL 사이에 연결된 모든 단위 셀이 선택된 경우를 가정한다. 이러한 경우 모든 단위 셀과 연결되는 비트라인 BL1~BLn 들에 인가되는 전압을 선택적으로 조정하여 해당 데이터를 복수개의 상 변화 저항 셀 PCR1~PCRn에 동시에 라이트 하게 된다.
이때, 셀에 인가되는 라이트 전압 레벨을 승압시키지 않도록 하기 위하여 라이트 사이클을 2 구간으로 구분하게 된다. 즉, 프리차지 구간 t0 이후에 프리-히팅 구간 t1~tN을 두고, 그 이후에 데이터 라이트 구간 tN+1을 구분하게 된다. 여기서, 프리-히팅 구간 t1~tN에서는 비트라인 BL에 선택적인 프리-히팅 전압을 공급하여 라이트 동작 모드로 진입하기 이전에 각각의 단위 셀 UC 들을 차례대로 예열시키도록 한다. 이 경우, 예열을 위한 구동 전압의 크기는 세트 전압 및 리셋 전압보다 낮은 레벨로 설정된다
먼저, 프리차지 구간 t0에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 전압 레벨을 유지하게 된다. 이에 따라, 선택 스위치 N1가 턴오프 상태를 유지하게 되어 단위 셀 UC과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다.
이후에, 프리-히팅(Pre-Heating) 구간 t1의 진입시 워드라인 WL이 하이 전압 레벨로 천이하게 된다. 이에 따라, 선택 스위치 N1가 턴온되어 모든 단위 셀 중 상 변화 저항 셀 PCR1이 리드/라이트 비트라인 RWBL과 연결된다.
이때, 소스 라인 SL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 라이트 하기 위한 라이트 전압 (Vwrite)을 인가한다. 이에 따라, 모든 상 변화 저항 셀 PCR1~PCRn에 해당하는 데이터를 각각 동시에 라이트 할 수 있게 된다.
즉, 프리-히팅 구간 t1에서는 비트라인 BL1이 로우 전압 레벨을 유지하게 되고, 나머지 비트라인 BL2~BLn 들이 하이 전압 레벨로 천이하게 된다. 이에 따라, 비트라인 BL1과 연결된 스위칭 소자 N2가 턴 오프 되고, 나머지 비트라인 BL2~BLn 들과 연결된 스위칭 소자 N3~N5가 턴 온 된다.
이러한 경우 리드/라이트 비트라인 RWBL에 인가되는 라이트 전압은 스위칭 소자 N3~N5를 통해 바이패스(Bypass) 된다. 그리고, 스위칭 소자 N2가 턴 오프 되어 첫 번째 상 변화 저항 셀 PCR1에 고전압이 걸리게 된다. 이에 따라, 상 변화 저항 셀 PCR1이 가장 많이 히팅 되어 가장 빨리 예열 모드로 진입하게 된다.
이때, 한번 프리-히팅 모드로 가열된 상 변화 저항 셀 PCR1은 세트 데이터에 대응하는 저항보다 낮은 저항 값을 가지게 된다. 따라서, 비트라인 BL1을 통해 스위칭 소자 N2를 다시 턴 온 시키지 않아도 상 변화 저항 셀 PCR1은 턴 온 상태를 계속해서 유지하게 된다.
그리고, 프리-히팅 구간 t2에서는 비트라인 BL1이 로우 전압 레벨을 유지하고, 비트라인 BL2이 로우 전압 레벨로 천이한다. 그리고, 나머지 비트라인 BL3~BLn 들이 하이 전압 레벨을 유지하게 된다. 이에 따라, 비트라인 BL1,BL2과 연결된 스위칭 소자 N2,N3가 턴 오프 되고, 나머지 비트라인 BL3~BLn 들과 연결된 스위칭 소자 N4,N5가 턴 온 된다.
이러한 경우 리드/라이트 비트라인 RWBL에 인가되는 라이트 전압은 스위칭 소자 N4,N5를 통해 바이패스(Bypass) 된다. 이때, 스위칭 소자 N2가 턴 오프 되어 첫 번째 상 변화 저항 셀 PCR1은 이미 t1 구간에서 온 상태를 유지하게 된다. 그리고, 스위칭 소자 N3가 턴 오프 되어 두 번째 상 변화 저항 셀 PCR2에 고전압이 걸리게 된다. 이에 따라, 상 변화 저항 셀 PCR1 이후에 상 변화 저항 셀 PCR2이 히팅 되어 예열 모드로 진입하게 된다.
이때, 한번 프리-히팅 모드로 가열된 상 변화 저항 셀 PCR2은 세트 데이터에 대응하는 저항보다 낮은 저항 값을 가지게 된다. 따라서, 비트라인 BL2을 통해 스위칭 소자 N3를 다시 턴 온 시키지 않아도 상 변화 저항 셀 PCR2은 턴 온 상태를 계속해서 유지하게 된다.
이후에, 프리-히팅 구간 t3~t5에서 상술된 동작이 계속해서 이루어지게 되면, 비트라인 BL3,BL4,BL5...BLn-1이 순차적으로 로우 전압 레벨로 천이하게 된다. 이에 따라, 이에 해당하는 상 변화 저항 셀들이 턴 온 상태를 계속해서 유지하게 된다.
다음에, 프리-히팅 구간 tN에서는 비트라인 BL1~BLn-1이 로우 전압 레벨을 유지하고, 비트라인 BLn이 로우 전압 레벨로 천이한다. 이에 따라, 비트라인 BL1~BLn과 연결된 스위칭 소자 N2~N5가 턴 오프 된다.
이때, 스위칭 소자 N2~N4가 턴 오프 되어 나머지 상 변화 저항 셀 PCR1~PCRn-1은 이미 t1~tn-1 구간에서 온 상태를 유지하게 된다. 그리고, 스위칭 소자 N5가 턴 오프 되어 마지막 상 변화 저항 셀 PCRn에만 고전압이 걸리게 된다. 이에 따라, 상 변화 저항 셀 PCR1~PCRn-1 이후에 상 변화 저항 셀 PCRn이 가장 조금 히팅 되어 가장 늦게 예열 모드로 진입하게 된다.
이때, 한번 프리-히팅 모드로 가열된 상 변화 저항 셀 PCRn은 세트 데이터에 대응하는 저항보다 낮은 저항 값을 가지게 된다. 따라서, 비트라인 BLn을 통해 스위칭 소자 N5를 다시 턴 온 시키지 않아도 상 변화 저항 셀 PCRn은 턴 온 상태를 계속해서 유지하게 된다.
이와 같이, 프리 히팅 구간 t1~tN 동안에 N 개의 상 변화 저항 셀 PCR1~PCRn을 차례대로 모두 예열한 후에, 데이터 라이트 구간 tN+1으로 진입하여 해당 셀에 입력 데이터를 라이트 하도록 한다.
예를 들어, 상 변화 저항 셀 PCR1에 세트(Set) 상태, 즉, 데이터 "0"을 라이트 할 경우, 상 변화 저항 셀 PCR1과 연결된 비트라인 BL1이 하이 전압 레벨로 천이하게 된다. 이에 따라, 스위칭 소자 N2가 턴온 되어 선택 스위치 N1를 통해 인가되는 라이트 전압(Vwrite)이 상 변화 저항 셀 PCR1과 스위칭 소자 N2에 인가된다.
따라서, 라이트 전류가 상 변화 저항 셀 PCR1과 스위칭 소자 N2에 나누어 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCR1에 흐르는 전류는 전체 전류에 비해 작아지게 되어 상 변화 저항 셀 PCR1에 데이터 "0"이 라이트 된다. 즉, 선택 스위치 N1에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCR1에 리셋 전류보다 낮은 세트 전류(Set current)가 흐르게 된다.
또한, 상 변화 저항 셀 PCRn-1에 세트(Set) 상태, 즉, 데이터 "0"을 라이트 할 경우, 상 변화 저항 셀 PCRn-1과 연결된 비트라인 BLn-1이 하이 전압 레벨로 천이하게 된다. 이에 따라, 스위칭 소자 N4가 턴온 되어 선택 스위치 N1를 통해 인가되는 라이트 전압(Vwrite)이 상 변화 저항 셀 PCRn-1과 스위칭 소자 N4에 인가된다.
따라서, 라이트 전류가 상 변화 저항 셀 PCRn-1과 스위칭 소자 N4에 나누어 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCRn-1에 흐르는 전류는 전체 전류에 비해 작아지게 되어 상 변화 저항 셀 PCRn-1에 데이터 "0"이 라이트 된다. 즉, 선택 스위치 N1에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCRn-1에 리셋 전류보다 낮은 세트 전류(Set current)가 흐르게 된다.
또한, 상 변화 저항 셀 PCRn에 세트(Set) 상태, 즉, 데이터 "0"을 라이트 할 경우, 상 변화 저항 셀 PCRn과 연결된 비트라인 BLn이 하이 전압 레벨로 천이하게 된다. 이에 따라, 스위칭 소자 N5가 턴온 되어 선택 스위치 N1를 통해 인가되는 라이트 전압(Vwrite)이 상 변화 저항 셀 PCRn과 스위칭 소자 N5에 인가된다.
따라서, 라이트 전류가 상 변화 저항 셀 PCRn과 스위칭 소자 N5에 나누어 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCRn에 흐르는 전류는 전체 전류에 비해 작아지게 되어 상 변화 저항 셀 PCRn에 데이터 "0"이 라이트 된다. 즉, 선택 스위치 N1에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCRn에 리셋 전류보다 낮은 세트 전류(Set current)가 흐르게 된다.
즉, 데이터 "0"인 세트 데이터를 라이트 하기 위해서는 해당 비트라인 BL에 하이 전압 레벨을 인가하여 해당 단위 셀 UC에 흐르는 전류를 감소시켜 저 온도의 결정 성장 라이트 조건을 형성하도록 한다.
도 7은 본 발명에 따른 상 변화 메모리 장치의 "리셋(Reset) 데이터" 라이트 모드시의 동작 파형도 이다.
먼저, 프리 히팅 구간 t1~tN 동안에 N 개의 상 변화 저항 셀 PCR1~PCRn을 차례대로 모두 예열한 후에, 데이터 라이트 구간 tN+1으로 진입하여 해당 셀에 입력 데이터를 라이트 하도록 한다.
예를 들어, 상 변화 저항 셀 PCR1에 리셋(Reset) 상태, 즉, 데이터 "1"을 라이트 할 경우, 상 변화 저항 셀 PCR1과 연결된 비트라인 BL1이 로우 전압 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N2가 턴오프 되어 선택 스위치 N1를 통해 인가되는 라이트 전압(Vwrite)이 상 변화 저항 셀 PCR1에 인가된다.
따라서, 라이트 전류가 상 변화 저항 셀 PCR1에만 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCR1에 흐르는 전류는 전체 전류에 해당하게 되어 상 변화 저항 셀 PCR1에 데이터 "1"이 라이트 된다. 즉, 선택 스위치 N1에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCR1에 리셋 전류가 흐르게 된다.
그리고, 상 변화 저항 셀 PCR2에 리셋(Reset) 상태, 즉, 데이터 "1"을 라이트 할 경우, 상 변화 저항 셀 PCR2과 연결된 비트라인 BL2이 로우 전압 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N3가 턴오프 되어 선택 스위치 N1를 통해 인가되는 라이트 전압 Vwrite이 상 변화 저항 셀 PCR2에 인가된다.
따라서, 라이트 전류가 상 변화 저항 셀 PCR2에만 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCR2에 흐르는 전류는 전체 전류에 해당하게 되어 상 변화 저항 셀 PCR2에 데이터 "1"이 라이트 된다. 즉, 선택 스위치 N1에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCR2에 리셋 전류가 흐르게 된다.
또한, 상 변화 저항 셀 PCRn-1에 리셋(Reset) 상태, 즉, 데이터 "1"을 라이트 할 경우, 상 변화 저항 셀 PCRn-1과 연결된 비트라인 BLn-1이 로우 전압 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N4가 턴오프 되어 선택 스위치 N1를 통해 인가되는 라이트 전압(Vwrite)이 상 변화 저항 셀 PCRn-1에 인가된다.
따라서, 라이트 전류가 상 변화 저항 셀 PCRn-1에만 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCRn-1에 흐르는 전류는 전체 전류에 해당하게 되어 상 변화 저항 셀 PCRn-1에 데이터 "1"이 라이트 된다. 즉, 선택 스위치 N1에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCRn-1에 리셋 전류가 흐르게 된다.
그리고, 상 변화 저항 셀 PCRn에 리셋(Reset) 상태, 즉, 데이터 "1"을 라이트 할 경우, 상 변화 저항 셀 PCRn과 연결된 비트라인 BLn이 로우 전압 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N5가 턴오프 되어 선택 스위치 N1를 통해 인가되는 라이트 전압(Vwrite)이 상 변화 저항 셀 PCRn과 스위칭 소자 N5에 인가된다.
따라서, 라이트 전류가 상 변화 저항 셀 PCRn에만 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCRn에 흐르는 전류는 전체 전류에 해당하게 되어 상 변화 저항 셀 PCRn에 데이터 "1"이 라이트 된다. 즉, 선택 스위치 N1에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCRn에 리셋 전류가 흐르게 된다.
이와 같이, 선택 스위치 N1를 통해 흐르게 되는 전체 전류는 동일하고, 세트 상태가 라이트 되는 상 변화 저항 셀 PCR에는 작은 세트 전류가 흐르게 되며, 리셋 상태가 라이트 되는 상 변화 저항 셀 PCR에는 큰 리셋 전류가 흐르게 된다.
즉, 데이터 "1"인 리셋 데이터를 라이트 하기 위해서는 해당 비트라인 BL에 로우 전압 레벨을 인가하여 해당 단위 셀 UC에 흐르는 전류를 증가시켜 고 온도의 비결정 라이트 조건을 형성하도록 한다.
이러한 본 발명은 직렬 연결된 상 변화 저항 셀 PCR1~PCRn에 따라, 라이트 전류의 증가 없이 복수개의 상 변화 저항 셀 PCR1~PCRn에 동시에 데이터를 라이트할 수 있도록 한다. 이에 따라, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 전류의 크기를 1/N로 줄일 수 있게 된다. 그리고, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 시간을 1/N로 줄일 수 있게 된다.
또한, 본 발명은 모든 단위 셀 UC 들은 저전압에서 차례대로 예열시키도록 하여 불필요하게 라이트 전압을 승압하지 않아도 된다. 이에 따라, 본 발명은 승압 전압 레벨을 낮추게 되어 전력 소모를 줄일 수 있도록 한다.

Claims (13)

  1. 셀 구동 전압을 공급하는 리드/라이트 비트라인;
    상기 리드/라이트 비트라인과 연결되어 워드라인에 의해 제어되는 선택 스위치;
    상기 선택 스위치와 소스라인 사이에 직렬 연결되어 상기 셀 구동 전압에 따라 동시에 동일한 데이터가 리드/라이트되는 복수개의 상 변화 저항 셀; 및
    상기 복수개의 상 변화 저항 셀과 각각 병렬 연결되어 복수개의 비트라인에 의해 선택적으로 제어되는 복수개의 스위칭 소자; 및
    상기 복수개의 상 변화 저항 셀을 예열하기 위한 프리-히팅 전압을 프리-히팅 구간 동안 상기 복수개의 비트라인에 선택적으로 공급하는 라이트 구동부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1항에 있어서, 상기 프리-히팅 전압은 상기 데이터의 라이트 구간 이전에 상기 프리-히팅 구간 동안 공급되는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제 1항에 있어서, 상기 선택 스위치는 모스 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 1항에 있어서, 상기 복수개의 스위칭 소자는 모스 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 1항에 있어서, 상기 복수개의 스위칭 소자는 상기 복수개의 상 변화 저항 셀과 일대일 대응하여 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 1항에 있어서,
    상기 리드/라이트 비트라인에 상기 셀 구동 전압을 공급하는 글로벌 라이트 구동부; 및
    상기 소스 라인에 그라운드 전압을 공급하는 소스 구동부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 1항에 있어서, 상기 데이터의 라이트 동작시
    상기 선택 스위치가 턴온되고 상기 리드/라이트 비트라인에 라이트 전압이 인가되며 상기 소스 라인이 그라운드 전압 레벨을 유지한 상태에서,
    i) 상기 복수개의 상 변화 저항 셀에 제 1데이터를 라이트할 경우 해당 상 변화 저항 셀과 대응하는 스위칭 소자가 턴온되고,
    ii) 상기 복수개의 상 변화 저항 셀에 제 2데이터를 라이트할 경우 해당 상 변화 저항 셀과 대응하는 스위칭 소자가 턴오프되는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 7항에 있어서, 상기 제 1데이터는 데이터 "0" 인 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 7항에 있어서, 상기 제 2데이터는 데이터 "1" 인 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 1항에 있어서, 상기 프리-히팅 구간은
    상기 선택 스위치가 턴온되고 상기 리드/라이트 비트라인에 라이트 전압이 인가되며 상기 소스 라인이 그라운드 전압 레벨을 유지한 상태에서, 상기 복수개의 비트라인에 상기 프리-히팅 전압이 공급되는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 10항에 있어서, 상기 프리-히팅 전압은 순차적으로 공급되는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 10항에 있어서, 상기 프리-히팅 전압에 의해 히팅 하고자 하는 상 변화 저항 셀과 대응하는 스위칭 소자는 턴오프되고, 상기 프리-히팅 전압이 공급되지 않는 상 변화 셀과 대응하는 스위칭 소자는 턴온되는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제 1항에 있어서, 상기 프리-히팅 구간에서 프리-히팅된 상 변화 저항 셀은 고전압이 인가되어 저 저항 상태를 유지하는 것을 특징으로 하는 상 변화 메모리 장치.
KR1020070103274A 2007-10-12 2007-10-12 상 변화 메모리 장치 KR100919583B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070103274A KR100919583B1 (ko) 2007-10-12 2007-10-12 상 변화 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070103274A KR100919583B1 (ko) 2007-10-12 2007-10-12 상 변화 메모리 장치

Publications (2)

Publication Number Publication Date
KR20090037764A KR20090037764A (ko) 2009-04-16
KR100919583B1 true KR100919583B1 (ko) 2009-10-01

Family

ID=40762303

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070103274A KR100919583B1 (ko) 2007-10-12 2007-10-12 상 변화 메모리 장치

Country Status (1)

Country Link
KR (1) KR100919583B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050101685A (ko) * 2004-04-19 2005-10-25 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 프로그램 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050101685A (ko) * 2004-04-19 2005-10-25 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 프로그램 방법

Also Published As

Publication number Publication date
KR20090037764A (ko) 2009-04-16

Similar Documents

Publication Publication Date Title
KR101126846B1 (ko) 반도체 기억 장치 및 반도체 장치
US7283387B2 (en) Phase change random access memory device having variable drive voltage circuit
US7417887B2 (en) Phase change memory device and method of driving word line thereof
US6754107B2 (en) Single supply voltage, nonvolatile phase change memory device with cascoded column selection and simultaneous word read/write operations
US20080043522A1 (en) Nonvolatile Semiconductor Memory Device and Phase Change Memory Device
JP2005093044A (ja) 半導体メモリでのデータリード回路及びデータリード方法
KR100887069B1 (ko) 상 변화 메모리 장치
KR101201858B1 (ko) 반도체 메모리 장치
US8189373B2 (en) Phase change memory device using a multiple level write voltage
EP2286410B1 (en) System and method for mitigating reverse bias leakage
US7317655B2 (en) Memory cell array biasing method and a semiconductor memory device
US11257536B2 (en) Semiconductor storage device and control method thereof
KR100944322B1 (ko) 상 변화 메모리 장치
KR100861182B1 (ko) 상 변화 메모리 장치
KR100895400B1 (ko) 상 변화 메모리 장치
KR100919583B1 (ko) 상 변화 메모리 장치
KR100934852B1 (ko) 상 변화 메모리 장치
KR100905169B1 (ko) 상 변화 메모리 장치의 동작방법
KR101051166B1 (ko) 상 변화 메모리 장치
KR100905166B1 (ko) 상 변화 메모리 장치
US11475960B2 (en) Non-volatile memory device with a program driver circuit including a voltage limiter
KR100905172B1 (ko) 상 변화 메모리 장치
KR20090016198A (ko) 상 변화 메모리 장치 및 그 동작방법
KR20090010602A (ko) 상 변화 메모리 장치
KR20100015196A (ko) 상 변화 메모리의 번인 테스트 제어 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee